DE2628960C3

DE2628960C3 - Control stage for controlling an integrator

Info

Publication number: DE2628960C3
Application number: DE19762628960
Authority: DE
Inventors: Adolf 8000 Muenchen Haass
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-06-28
Filing date: 1976-06-28
Publication date: 1979-05-03
Also published as: DE2628960B2; DE2628960A1

Description

Die Erfindung bezieht sich auf eine Steuerstufe zur Ansteuerung eines Integrators, der über seinen Ausgang ein Imegrationssignal abgibt, das von einem ersten bzw. zweiten Binärwert zweier Steuersignale abhängt, die zwei Eingängen der Steuerstufe zugeführt sind, wobei in einem ersten Fall der erste Binärwert des einen und der zweite Binärwert des anderen Steuersignals, in einem zweiten Fall der zweite Binärwert des einen und der erste Binärwert des anderen Steuersignals und im dritten FaI! der erste Binärwert beider Steuersignale auftritt und wobei der Integrator einen Operationsverstärker enthält, dessen nichtinvertierender Eingang anThe invention relates to a control stage for controlling an integrator, which via its output emits an integration signal that depends on a first or second binary value of two control signals that two inputs of the control stage are fed, in a first case the first binary value of the one and the second binary value of the other control signal, in a second case the second binary value of the one and the first binary value of the other control signal and in the third FaI! the first binary value of both control signals occurs and wherein the integrator contains an operational amplifier, the non-inverting input of which is at

?-> eine Bezugssignalquelle angeschlossen ist und dessen invertierender Eingang über einen Kondensator mit dem Ausgang des Operationsverstärkers verbunden ist.? -> a reference signal source is connected and its inverting input is connected to the output of the operational amplifier via a capacitor.

Der Erfindung liegt die Aufgabe zugrunde, einThe invention is based on the object

Integrationssignal zu erzeugen, dessen SchwankungTo generate integration signal, its fluctuation

ίο beliebig klein gemacht werden kann, wenn im dritten Fall der erste Binärwert beider Steuersignale auftritt.ίο can be made as small as you like, if in the third If the first binary value of both control signals occurs.

Die erfindungsgemäße Aufgabe wird dadurch gelöst, daß ein Impulsgenerator ein mäanderförmiges Signal abgibt, dessen erster bzw. zweiter Binärwert dieThe object of the invention is achieved in that a pulse generator generates a meander-shaped signal outputs whose first or second binary value the

·,-, gleichen Signalamplituden aufweist, wie der erste bzw. zweite Binärwert der Steuersignale, daß das mäanderförmige Signal und die Steuersignale einer Logikschaltung zugeführt sind, die ein binäres Ausgangssignal an den invertierenden Eingang des Integrators abgibt, das im ersten Fall einem der beiden Binärwerte der Steuersignale und im zweiten Fall dem anderen der beiden Binärwerte der Steuersignale gleicht und das im dritten Fall abwechselnd beide Binärwerte im Rhythmus des mäanderförmigen Signals annimmt, und daß der ·, -, has the same signal amplitudes as the first or second binary value of the control signals, that the meander-shaped signal and the control signals are fed to a logic circuit which emits a binary output signal to the inverting input of the integrator, which in the first case is one of the two binary values of the control signals and in the second case is the same as the other of the two binary values of the control signals and that in the third case alternately accepts both binary values in the rhythm of the meander-shaped signal, and that the

Γι nichtinvertierende Eingang des Integrators mit einer Bezugssignalquelle verbunden ist, deren Signalamplitude weitgehend gleich dem arithmetischen Mittel der Signalamplituden des mäanderförmigen Signals ist.
Die erfindungsgemäße Steuerstufe zeichnet sichΓι non-inverting input of the integrator is connected to a reference signal source whose signal amplitude is largely equal to the arithmetic mean of the signal amplitudes of the meander-shaped signal.
The control stage according to the invention stands out

">o dadurch aus, daß sie im dritten Fall — wenn der erste Binärwert beider Steuersignale auftritt — ein integriertes Signal auslöst, dessen Schwankung beliebig klein gemacht werden kann. Außerdem zeichnet sich die Steuerstufe dadurch aus, daß zu ihrer Inbetriebnahme"> o by the fact that in the third case - if the first Binary value of both control signals occurs - an integrated signal is triggered, the fluctuation of which is as small as desired can be done. In addition, the control stage is characterized by the fact that for its commissioning

μ kein Abgleich erforderlich ist.μ no adjustment is required.

Um das am nichtinvertierenden Eingang des Integrators anliegende Bezugssignal mit geringem technischem Aufwand zu erzeugen, ist es zweckmäßig, daß das mäanderförmige Signal über ein Integrationsglied demThe reference signal applied to the non-inverting input of the integrator with little technical To generate effort, it is expedient that the meander-shaped signal via an integration element

«ι nichtinvertierenden Eingang des Integrators zugeführt ist.«Ι supplied to the non-inverting input of the integrator is.

Um die Schwankung des integrierten Signals unter Voraussetzung des dritten Falles besonders klein zu machen, ist es zweckmäßig, daß die Logikschaltung überTo make the fluctuation of the integrated signal particularly small, given the third case make, it is appropriate that the logic circuit is over

hi ein Glied und über einen ersten Widerstand an den invertierenden Eingang des Integrators angeschlossen ist, daß der Ausgang des Impulsgenerators einerseits an die Logikschaltung und andererseits über ein zweiicShi a link and a first resistance to the inverting input of the integrator is connected that the output of the pulse generator on the one hand the logic circuit and on the other hand via a two ICS

Glied und über einen zweiten Widerstand an den nichtinvertierenden Eingang des Integrators angeschlossen ist, daß der nichtinvertierende Eingang des Integrators über einen zweiten Kondensator mit einem Schaltungspunkt festen Potentials verbunden ist und daß der Serienwiderstand des ersten Gliedes und des ersten Widerstandes gleich dem Serienwiderstand des zweiten Gliedes und des zweiten Widerstandes ist. Durch diese Maßnahmen wird also erreicht, daß die Basisströme über den ersten Widerstand zum invertierenden Eingang des Integrators und über den zweiten Widerstand zum nichtinvertierenden Eingang des Integrators keinen Integrationsbeitrag liefern, wodurch in weiterer Folge unter Voraussetzung des dritten Falls ein integriertes Signal gewonnen wird, das weitgehend konstant istElement and connected to the non-inverting input of the integrator via a second resistor is that the non-inverting input of the Integrator is connected to a node of fixed potential via a second capacitor and that the series resistance of the first member and the first resistor is equal to the series resistance of the second link and the second resistor is. Through these measures it is achieved that the Base currents through the first resistor to the inverting input of the integrator and through the second Resistance to the non-inverting input of the integrator do not provide any integration contribution, as a result of which subsequently, assuming the third case, an integrated signal is obtained that is largely is constant

Die Schwankung des integrierten Signals ist unter Voraussetzung des dritten Falles geringfügig von der Periodendauer des mäanderförmigen Signals abhängig. Um bei relativ großer Periodendauer des mäanderförmigen Signals trotzdem eine geringe Schwankung des integrierten Signals zu erzielen, ist es zweckmäßig, daß das Produkt des Widerstandsbetrages des ersten Widerstandes und der Kapazität des Kondensators gleich dem Produkt des Widerstandsbetrages des zweiten Widerstandes und der Kapazität des zweiten Kondensators ist.The fluctuation of the integrated signal is slightly different from that given the third case Period duration of the meander-shaped signal dependent. To with a relatively large period of the meander-shaped Signal to achieve a slight fluctuation in the integrated signal anyway, it is useful that the product of the amount of resistance of the first resistor and the capacitance of the capacitor equal to the product of the amount of resistance of the second resistor and the capacitance of the second Capacitor is.

Im folgenden wird die Erfindung an Hand der F i g. 1 bis 13 erläutert.The invention is illustrated below with reference to FIGS. 1 to 13 explained.

Es zeigtIt shows

Fig. 1 eine Schaltungsanordnung zur Regelung eines Signals in Abhängigkeit von einem vorgegebenen Sollwertsignal,Fig. 1 shows a circuit arrangement for controlling a Signal as a function of a specified setpoint signal,

F i g. 2 Diagramme zur Erläuterung der Wirkungsweise der in F i g. 1 dargestellten Schaltungsanordnung,F i g. 2 diagrams to explain the mode of operation of the in F i g. 1 shown circuit arrangement,

Fig.3 eine Schaltungsanordnung zur Autokorrelation eines Signals,3 shows a circuit arrangement for autocorrelation of a signal,

F i g. 4 eine Schaltungsanordnung zur Kreuzkorrelation zweier Signale,F i g. 4 shows a circuit arrangement for cross-correlating two signals,

F i g. 5 eine bekannte Steuerstufe zur Steuerung eines Integrators,F i g. 5 a known control stage for controlling an integrator,

F i g. 6 ein Prinzipschaltbild einer Steuerstufe gemäß der vorliegenden Erfindung zur Steuerung eines Integrators,F i g. 6 shows a basic circuit diagram of a control stage according to FIG the present invention for controlling an integrator,

F i g. 7 mehrere Signale, die bei Betrieb der in F i g. 6 dargestellten Schaltungsanordnung auftreten,F i g. 7 several signals which, when operating the in F i g. 6 shown circuit arrangement occur,

Fig.8 ein Ausführungsbeispiel einer erfindungsgemäßen Steuerstufe, das die Erzeugung eines Bezugssignals für den Integrator darstellt,8 shows an embodiment of an inventive Control stage, which represents the generation of a reference signal for the integrator,

F i g. 9 mehrere Signale, die beim Betrieb der in F i g. 8 dargestellten Schaltungsanordnung auftreten,F i g. 9 several signals that occur during the operation of the in F i g. 8 shown circuit arrangement occur,

Fig. 10, Fig. 11, Fig. 12 und Fig. 13 weitere Ausführungsbeispiele von erfindungsgemäßen Steuerstufen. FIGS. 10, 11, 12 and 13 show further exemplary embodiments of control stages according to the invention.

Die in F i g. 1 dargestellte Regelschaltungsanordnung besteht aus dem Vergleicher VG, der Steuerstufe ST, dem Integrator INT und dem Stellglied SG. Das Eingangssignal A wird dem an sich bekannten Stellglied SG zugeführt und in Abhängigkeit vom integrierten Signal B wird die Amplitude des Eingangssignals A derart verändert, daß sich das geregelte Signal D ergibt. Dem an sich bekannten Vergleicher VG wird einerseits das Sollwertsignal £ und andererseits das geregelle Signal D zugeführt und als Ergebnis dieses Vergleiches werden die Steuersignale Sund san die Steuerstufe ST abgegeben. Die Ausgänge der Steuerstufe ST sind an den Integrator INT angeschlossen, der aus einem Operationsverstärker OP und einem Kondensator Ci besteht. Die Leitung a ist an den invertierenden Eingang des Operationsverstärkers OP angeschlossen und die Leitung b ist an den nichtinvertierenden Eingang des Operationsverstärkers OP angeschlossen.
F i g. 2 stellt die Fälle I, II und III dar, die beim Betrieb der Regelschaltungsanordnung gemäß F i g. 1 auftreten. Fig.2 zeigt eine strichpunktierte Nuü-Linie, einen positiven Schwellwert SW und einen negativen Schwellwert sw. Im Fall I ist der Wert des Signals D The in F i g. 1 shown control circuit arrangement consists of the comparator VG, the control stage ST, the integrator INT and the actuator SG. The input signal A is fed to the actuator SG , known per se, and the amplitude of the input signal A is changed as a function of the integrated signal B in such a way that the regulated signal D results. The comparator VG , which is known per se, is supplied on the one hand with the setpoint signal £ and on the other hand with the regulated signal D and, as a result of this comparison, the control signals Sund san are emitted from the control stage ST. The outputs of the control stage ST are connected to the integrator INT , which consists of an operational amplifier OP and a capacitor Ci. The line a is connected to the inverting input of the operational amplifier OP and the line b is connected to the non- inverting input of the operational amplifier OP .
F i g. 2 shows the cases I, II and III, which occur during the operation of the control circuit arrangement according to FIG. 1 occur. 2 shows a dot-dash line, a positive threshold value SW and a negative threshold value sw. In case I, the value of the signal D is

ίο wesentlich positiver als der Wert des Sollwertsignals £ so daß auch der Wert des Differenzsignals D-Epositiver als der Schwellwert SW ist Der Vergleicher VG signalisiert diesen ersten Fall I durch Abgabe der Steuersignale S=O und s= 1.ίο significantly more positive than the value of the setpoint signal £ so that the value of the difference signal DE is also more positive than the threshold value SW . The comparator VG signals this first case I by emitting the control signals S = O and s = 1.

H Im Fall II wird angenommen, daß der Wert des Signals D derart negativ ist, daß der Wert des Differenzsignals D-E negativer als der Schwellwert sw ist Der Vergleicher VG signalisiert diesen Fall II durch Abgabe der Steuersignale S= 1 und S= 0.H In case II it is assumed that the value of the signal D is so negative that the value of the difference signal DE is more negative than the threshold value sw . The comparator VG signals this case II by emitting the control signals S = 1 and S = 0.

Der Fall HI ist einerseits dann gegeben, wenn der Wert des Differenzsignals D-E nicht positiver als der Schwellwert SW ist und andererseits der Wert des Differenzsignals D-E nicht negativer ist als der negative Schwellwert sw. Im Fall III treten somit Differenzsigna-Ie D-fauf, deren Amplituden im Bereich zwischen den beiden Schwellwerten SW und sw liegen. Der Vergleicher VG signalisiert diesen Fall III durch Abgabe de r Steuersignale S— 0 und 5 = 0.The case HI is given on the one hand when the value of the difference signal DE is not more positive than the threshold value SW and on the other hand the value of the difference signal DE is not more negative than the negative threshold value sw Amplitudes lie in the range between the two threshold values SW and sw. The comparator VG signals this case III by emitting the control signals S- 0 and 5 = 0.

Im Fall I wird mit Hilfe der in F i g. 1 dargestelltenIn case I, with the aid of the in FIG. 1 shown

jo Regelschaltungsanordnung ein integriertes Signal B erzeugt, dessen Wert sich derart ändert, daß mit Hilfe des Stellgliedes SG eine Änderung in negativer Richtung des Signals D bewirkt wird. In welcher Weise sich der Wert des integrierten Signals B ändert, ist anjo control circuit arrangement generates an integrated signal B , the value of which changes in such a way that, with the aid of the actuator SG, a change in the negative direction of the signal D is effected. The way in which the value of the integrated signal B changes is on

J) sich gleichgültig. Das integrierte Signal kann sich somit in positiver Richtung ändern, wenn damit mit Hilfe des Steilgliedes SG der Wert des Signals D in negativer Richtung geändert wird. Es wäre aber auch denkbar, daß sich das integrierte Signal B in negativer Richtung ändert, wenn damit mit Hilfe des Stellgliedes SG der Wert des Signals Din negativer Richtung geändert wird.J) indifferent. The integrated signal can thus change in the positive direction if the value of the signal D is changed in the negative direction with the aid of the steep element SG. But it would also be conceivable that the integrated signal B changes in the negative direction if the value of the signal Din is changed in the negative direction with the aid of the actuator SG.

Im Fall II ändert sich das integrierte Signal B derart,In case II the integrated signal B changes in such a way that

daß mit Hilfe des Stellgliedes eine Änderung des Signals D in positiver Richtung bewirkt wird. Auch in diesemthat with the aid of the actuator a change in the signal D is effected in the positive direction. Also in this

·»> Fall II ist es prinzipiell gleichgültig, ob sich das integrierte Signal B in positiver oder negativer Richtung ändert, vorausgesetzt, daß mit dem Stellglied SG immer eine Änderung des Signals D in positiver Richtung erzielt wird.·>> Case II it is basically irrelevant whether the integrated signal B changes in the positive or negative direction, provided that a change in the signal D in the positive direction is always achieved with the actuator SG.

in Ausgehend vom Fall I oder vom Fall II soll sich durch die Wirkung der Regelschaltung der Fall III ergeben. In diesem Fall ist es wichtig, daß der eingestellte Wert B erhalten bleibt und damit der Wert des Differenzsignals DE nicht positiver als der Schwellwert SW und nichtBased on case I or case II, case III should result from the effect of the control circuit. In this case it is important that the set value B is retained and thus the value of the difference signal DE is not more positive than the threshold value SW and not

5) negativer als der Schwellwert svvwird.5) becomes more negative than the threshold value svv.

Gemäß F i g. 2 wurde angenommen, daß der Wert des Sollwertsignals £ positiv ist, aber nicht positiver als der Schwellwert SW. Diese Annahme ist nicht zwingend, denn es wäre grundsätzlich denkbar, daß der Wert desAccording to FIG. 2 it was assumed that the value of the setpoint signal £ is positive, but not more positive than the threshold value SW. This assumption is not mandatory, because it is fundamentally conceivable that the value of the

ho Sollwertsignals E positiver als der Schwellwert SW ist oder daß der Wert des Sollwertsignais E im Bereich zwischen der Null-Linie und dem negativen Schwellwert *w ist oder daß der Wert des Sollwertsignals E negativer als der Schwellwert sw ist.ho target value signal E is more positive than threshold value SW or that the value of target value signal E is in the range between the zero line and the negative threshold value * w or that the value of target value signal E is more negative than threshold value sw.

h■-> F i g. 3 zeigt eine Schaltungsanordnung zur Autokorrelation des Eingangssignals A 1, bestehend aus einem Verzögerungsglied VZ, einem Multiplikator MU, einem Vergieicher VG, einer Sieuerstufe ST, einem Integratorh ■ -> F i g. 3 shows a circuit arrangement for autocorrelation of the input signal A 1, consisting of a delay element VZ, a multiplier MU, a comparator VG, a control stage ST, an integrator

INTund einem Anzeigeinstrument AZ. Der Vergleicher VG, die Steuerstufe 5Fund der Integrator /A/Tkönnen den in Fig. 1 dargestellten und mit gleichen Bezugszeichen bezeichneten Bauteilen gleichen. Es wird angenommen, daß durch Autokorrelation in an sich '■> bekannter Weise mit Hilfe des Verzögerungsgliedes VZ and mit Hilfe des Multiplikators MU ein Signal gewonnen wird, dessen Amplitude von der Einstellung des Verzögerungsgliedes VZabhängig ist. Mit Hilfe des Vergleichers VG werden wieder Steuersignale S und s erzeugt, welche gemäß F i g. 2 einen der drei Fälle I, Il oder III signalisieren. In weiterer Folge wird mit Hilfe der Steuerstufe ST und mit Hilfe des Integrators INT das integrierte Signal B abgeleitet und beispielsweise mit Hilfe einer Anzeigevorrichtung AZ sichtbar gemacht Die Fig.3 demonstriert somit eine weitere Anwendung der Steuerstufe ST. INT and a display instrument AZ. The comparator VG, the control stage 5F and the integrator / A / T can be identical to the components shown in FIG. 1 and denoted by the same reference numerals. It is assumed that a signal is obtained by autocorrelation in a manner known per se with the aid of the delay element VZ and with the aid of the multiplier MU , the amplitude of which is dependent on the setting of the delay element VZ. With the aid of the comparator VG , control signals S and S are generated again, which according to FIG. 2 signal one of the three cases I, II or III. The integrated signal B is then derived with the aid of the control stage ST and with the aid of the integrator INT and made visible, for example, with the aid of a display device AZ . FIG. 3 thus demonstrates a further application of the control stage ST.

Die in Fig.4 dargestellte Kreuzkorrelationsschaltungsanordnung besteht aus der Verzögerungseinrichtung VZ, aus dem Multiplikator MU, dem Vergleicher VG, der Steuerstufe ST, dem Integrator INT und der Anzeigevorrichtung AZ. Es werden zwei Eingangssignale A 1 und A 2 vorausgesetzt und mit Hilfe der Verzögerungseinrichtung VZ und des Multiplikators MUwird eine Kreuzkorrelation bewirkt und das Signal D gewonnen, dessen Amplitude sich in Abhängigkeit von den Eingangssignalen A1 und A 2 und in Abhängigkeit von der eingestellten Verzögerungszeit im allgemeinen ändert. Mit Hilfe des Vergleichers VG werden unter Annahme der in F i g. 2 dargestellten Fälle jo I, II, III die Steuersignale 5, s gewonnen und mit Hilfe der Steuerstufe ST und des Integrators INT wird das integrierte Signal B abgeleitet Die erfolgte Kreuzkorrelation kann mit Hilfe der Anzeigevorrichtung AZ sichtbar gemacht werden. Die F i g. 2 zeigt somit eine weitere Anwendung der Steuerstufe 57*in Kombination mit dem Vergleicher VG und dem Integrator INT. The cross-correlation circuit arrangement shown in FIG. 4 consists of the delay device VZ, the multiplier MU, the comparator VG, the control stage ST, the integrator INT and the display device AZ. Two input signals A 1 and A 2 are assumed, and with the aid of the delay device VZ and the multiplier MU , a cross-correlation is effected and the signal D is obtained, the amplitude of which varies as a function of the input signals A 1 and A 2 and as a function of the set delay time generally changes. With the aid of the comparator VG , assuming the in FIG. The cases jo I, II, III illustrated in FIG. 2, the control signals 5, s are obtained and the integrated signal B is derived with the aid of the control stage ST and the integrator INT . The cross-correlation that has taken place can be made visible with the aid of the display device AZ. The F i g. 2 thus shows a further application of the control stage 57 * in combination with the comparator VG and the integrator INT.

Fig.5 zeigt eine bekannte Steuerstufe S771, bestehend aus den Feldeffekttransistoren Fl, F2 und aus den Widerständen Al, R2, R 3. Dieser Steuerstufe 5771 4» werden eingangs die Steuersignale 5, s zugeführt, wobei vorausgesetzt wird, daß deren Binärwerte 0 bzw. 1 einen der in Fig.2 dargestellten Fälle I oder II oder III signalisieren. Es wird angenommen, daß die Schaltungspunkte Pi und PZ mit dem positiven Pol und die Schaltungspunkte P2 und P4 mit dem negativen Pol einer Betriebsspannungsquelle verbunden sind. Außerdem wird angenommen, daß in den in Fig.2 dargestellten Fällen I und II jeweils einer der beiden Feldeffekttransistoren Fl, F2 sperrt und der andere leitet und daß der Widerstandsbetrag des Widerstandes Al gleich dem Parallelwiderstand ist der durch die Widerstände R 2 und R 3 gegeben ist In diesen beiden Fällen I und II wird ein integriertes Signal B erzeugt, dessen Amplitude sich in gewünschter Weise ändert, so daß die Steuerstufe 5771 in Kombination mit dem Integrator INT unter Voraussetzung der Fälle I und II befriedigend arbeitet Anders ist es im Fall III, wenn beide Feldeffekttransistoren Fl und F2 sperren, so daß über den Widerstand R1 kein Strom fließen kann. Trotzdem fließt über die Leitung b, über den Ausgang des Operationsverstärkers OP und über den Kondensator Ci ein Strom zum invertierenden Eingang des Operationsverstärkers OP, der die Amplitude des integrierten Signals B in unerwünschter Weise ändert Diese bekannte Steuerstufe 5771 hat somit den Nachteil, daß das integrierte Signal B im Fall III auch dann geändert wird, wenn sich die Steuersignale 5=0 und 5=0 nicht ändern. Wenn sich beispielsweise bei der Regelschaltungsanordnung gemäß F i g. 1 das integrierte Signal im Fall ill ändert, dann kann es zu unerwünschten Regelschwingungen kommen. Wenn sich das integrierte Signal B gemäß den Fig.3 und 4 unter Voraussetzung des Falles Ul ändert, dann wird mit den dort dargestellten Anzeigevorrichtungen AZ ein falscher Wert angezeigt.5 shows a known control stage S771, consisting of the field effect transistors F1, F2 and the resistors Al, R2, R 3. This control stage 5771 4 »are initially supplied with the control signals 5, s, it being assumed that their binary values 0 or 1 signal one of the cases I or II or III shown in FIG. It is assumed that the circuit points Pi and PZ are connected to the positive pole and the circuit points P2 and P4 are connected to the negative pole of an operating voltage source. It is also assumed that in the cases I and II shown in Figure 2, one of the two field effect transistors F1, F2 blocks and the other conducts and that the resistance value of the resistor A1 is equal to the parallel resistance given by the resistors R 2 and R 3 In these two cases I and II an integrated signal B is generated, the amplitude of which changes in the desired manner, so that the control stage 5771 in combination with the integrator INT works satisfactorily under the assumption of cases I and II. It is different in case III, when both field effect transistors Fl and F2 block, so that no current can flow through the resistor R 1. Nevertheless, a current flows through the line b, through the output of the operational amplifier OP and the capacitor Ci to the inverting input of the operational amplifier OP, which changes the amplitude of the integrated signal B in an undesirable manner. This known control stage 5771 thus has the disadvantage that the integrated Signal B in case III is also changed if the control signals 5 = 0 and 5 = 0 do not change. If, for example, in the control circuit arrangement according to FIG. 1 the integrated signal changes in the case of ill, this can lead to undesired control oscillations. If the integrated signal B changes according to FIGS. 3 and 4, assuming the case U1, then an incorrect value is displayed with the display devices AZ shown there.

Fig. 6 zeigt in prinzipieller Weise eine Steuerstufe ST!2, mit Hilfe derer im Fall III ein weitgehend konstant bleibendes integriertes Signal B gewonnen wird. Diese Steuerstufe 5772 besteht aus der Logikschaltung LOG, aus dem Generator GEN und aus einer nicht dargestellten Bezugssignaiquelle, die über den Schaltungspunkt P5 ein Bezugssignal abgibt.6 shows in principle a control stage ST! 2, with the aid of which in case III an integrated signal B which remains largely constant is obtained. This control stage 5772 consists of the logic circuit LOG, of the generator GEN and of a reference signal source, not shown, which emits a reference signal via the circuit point P5.

F i g. 7 zeigt einige Signale, die im Bereich der in Fig.6 dargestellten Schaltungsanordnung auftreten. Die Steuersignale 5 und s werden der Logikschaltung LOG zugeführt, und deren Binärwerte 0 bzw. 1 werden durch die Signalamplituden UO bzw. Ui dargestellt. Das in F i g. 7 dargestellte mäanderförmige Signal G verläuft komplementär zum Signal G, das gemäß F i g. 6 vom Generator GEN abgegeben wird. Die Signalamplituden UQ und Ui, die zur Kennzeichnung der Binärwerte der mäanderförmigen Signale G und G dienen, gleichen den Signalamplituden UO, Ui der Steuersignale 5, s. F i g. 7 shows some signals which occur in the area of the circuit arrangement shown in FIG. The control signals 5 and s are fed to the logic circuit LOG , and their binary values 0 and 1 are represented by the signal amplitudes UO and Ui , respectively. The in Fig. The meandering signal G shown in FIG. 7 is complementary to the signal G, which according to FIG. 6 is delivered by the generator GEN . The signal amplitudes UQ and Ui, which are used to identify the binary values of the meandering signals G and G, are the same as the signal amplitudes UO, Ui of the control signals 5, see FIG.

Die Abszissenachse der in F i g. 7 dargestellten Signale bezieht sich auf die Zeit L Ab der Zeit 1 bis zur Zeit 2 ist mit den Steuersignalen 5=0 und s= 1 der Fall 1 gegeben, bei dem über den Ausgang der Logikschaltung LOG ein O-Signal über die Leitung a dem invertierenden Eingang des Operationsverstärkers OP zugeführt wird. Am Schaltungspunkt P5 liegt ein Bezugssignal, dessen Signalamplitude t/2 gleich dem arithmetischen Mittel der Signalamplituden UO und U1 ist. Es ist alsoThe axis of abscissas in FIG. 7 relates to the time L From time 1 to time 2, with the control signals 5 = 0 and s = 1, case 1 is given, in which an O signal via the line a dem via the output of the logic circuit LOG inverting input of the operational amplifier OP is supplied. At the circuit point P5 there is a reference signal whose signal amplitude t / 2 is equal to the arithmetic mean of the signal amplitudes UO and U 1. So it is

U 2= U 0/2 +U1/2. U 2 = U 0/2 + U 1/2.

Unter diesen Voraussetzungen ergibt sich ab der Zeit 1 bis zur Zeit 2 das Signal B, dessen Amplitude sich erhöht Under these conditions, signal B results from time 1 to time 2, the amplitude of which increases

Ab der Zeit 2 bis zur Zeit 3 ist mit dem Steuersignal 5=1 und s=0 der Fall II gegeben, bei dem über den Ausgang der Logikschaltung LOG ein 1-Signal über die Leitung a an den invertierenden Eingang des Operationsverstärkers OP abgegeben wird. Am Schaltungspunkt P5 liegt weiterhin das Bezugssignal mit der Signalamplitude U 2, so daß sich das integrierte Signal B ergibt dessen Amplitude ab der Zeit 2 bis zur Zeit 3 abfälltFrom time 2 to time 3, with the control signal 5 = 1 and s = 0, case II is given, in which a 1 signal is output via the output of the logic circuit LOG via the line a to the inverting input of the operational amplifier OP . The reference signal with the signal amplitude U 2 is still present at the circuit point P5 , so that the integrated signal B results, the amplitude of which drops from time 2 to time 3

Ab der Zeit 3 bis zur Zeit 4 ist mit den Steuersignalen 5=0 und s=0 der Fall III gegeben, bei dem über den Ausgang der Logikschaltung LOG ein mäanderförmiges Signal nach Art der Signale G oder G abgegeben wird. Es darf auch_ein Signal sein, das gegenüber den Signalen G und G beliebige Phasenverschiebungen aufweist Am Schaltungspunkt PS liegt weiterhin das Bezugssignal mit der Signalamplitude t/2. Unter dieser Voraussetzung ergibt sich ab der Zeit 3 bis zur Zeit 4 ein Signal B mit geringfügigen Schwankungen beiderseits der strichpunktierten Null-Linie. Dabei kann die Gesamtschwankung i/derart klein gemacht werden, daß gemäß F i g. 1 und 2 die Amplitude des Differenzsignals D-E nicht positiver als der Schwellwert SW und nicht negativer als der Schwellwert sw wird. Die Gesamtschwankung D kann aber auch derart klein gehalten werden, daß gemäß F i g. 3 und 4 die Anzeige mit Hilfe der Anzeigevorrichtungen MZnicht beeinträchtigt wird,From time 3 to time 4, with the control signals 5 = 0 and s = 0, case III is given, in which a meander-shaped signal in the manner of the signals G or G is emitted via the output of the logic circuit LOG. It may also be a signal that has any phase shifts with respect to the signals G and G. The reference signal with the signal amplitude t / 2 is still present at the circuit point PS. Under this condition, a signal B with slight fluctuations on both sides of the dash-dotted zero line results from time 3 to time 4. The total fluctuation i / can be made so small that according to FIG. 1 and 2, the amplitude of the difference signal DE is not more positive than the threshold value SW and not more negative than the threshold value sw . The total fluctuation D can, however, also be kept so small that according to FIG. 3 and 4 the display is not impaired by means of the display devices MZ,

weil sie innerhalb der Fehlergenauigkeit bleibt.because it stays within the error accuracy.

Hinsichtlich des in F i j. 6 dargestellten Operationsverstärkers OP wird angenommen, daß der Schaltungspunkt P6 an den positiven Pol einer Betriebsspannungsquelle und der Schaltungspunkt Pl an den negativen Pol einer Betriebsspannungsquelle angeschlossen ist. Die Schaltungsanordnung ist aber weitgehend unabhängig von der Betriebsspannungsquelle, da nur gewährleistet sein muß, daß die am Schaltungspunkt P6 anliegende Betriebsspannung positiver ist als die ι ο Signalamplitude Ul und daß die am Schaltungspunkt Pl anliegende negative Betriebsspannung negativer ist als die Signalamplitude U 2 und daß die am Schaltungspunkt P 7 anliegende negative Betriebsspannung negativer ist als die Signalamplitude i/2. Da diese Bedingungen ohne Schwierigkeiten einzuhalten sind und da die Logikschaltung LOG nur eine rein logische Funktion erfüllt, ist keinerlei Abgleich der in Fig.6 dargestellten Schaltungsanordnung erforderlich.With regard to the in F i j. The operational amplifier OP 6 shown it is assumed that the circuit point P6 to the positive pole of an operating voltage source and the circuit point Pl is connected to the negative pole of an operating voltage source. The circuit arrangement is largely independent of the operating voltage source, since it must only be ensured that the operating voltage applied to the node P6 is more positive than the ι ο signal amplitude Ul and that the negative operating voltage applied to the node Pl is more negative than the signal amplitude U 2 and that the The negative operating voltage present at the circuit point P 7 is more negative than the signal amplitude i / 2. Since these conditions can be met without difficulty and since the logic circuit LOG only fulfills a purely logical function, no adjustment of the circuit arrangement shown in FIG. 6 is necessary.

F i g. 8 zeigt die Steuerstufe S773 als Ausführungsbeispiel der in den F i g. 1,3 und 4 dargestellten Steuerstufe ST. Die Logikschaltung LOG erfüllt die gleiche Funktion wie die in F i g. 6 dargestellte Logikschaltung LOG. Der Ausgang der Logikschaltung ist über den Widerstand A4 an den invertierenden Eingang des Operationsverstärkers OP angeschlossen. Der Widerstand R 5 und der Kondensator C 2 bilden ein Integrationsglied, mit Hilfe dessen das Bezugspotential erzeugt wird, dessen Signalamplitude wieder gleich i/2= t/0/2+i/t/2istF i g. 8 shows the control stage S773 as an exemplary embodiment of the one shown in FIGS. 1,3 and 4 shown control stage ST. The logic circuit LOG fulfills the same function as that in FIG. 6 illustrated logic circuit LOG. The output of the logic circuit is connected to the inverting input of the operational amplifier OP via the resistor A4. The resistor R 5 and the capacitor C 2 form an integration element with the aid of which the reference potential is generated, the signal amplitude of which is again equal to i / 2 = t / 0/2 + i / t / 2

F i g. 9 zeigt einige Signale, die im Bereich der in Fig.8 dargestellten Schaltungsanordnung auftreten. Das Signal G wird vom Generator GEN abgegeben. Mit Hilfe des Integrationsgliedes R5/C2 entsteht im Schaltungspunkt PS das Signal H, dessen Amplituden j5 um den Betrag e schwanken. Die Logikschaltung LOG gibt im Fall I ein 0-Signal, im Fall II ein 1-Signal und im Fall III das Signal G ab. Ab der Zeit 1 bis zur Zeit 2 ist der Fall I gegeben, ab der Zeit 2 bis zur Zeit 3 ist de; Fall II gegeben und ab der Zeit 3 bis zur Zeit 4 ist der Fall III gegeben. Unter den gemachten Voraussetzungen ergibt sich das integrierte Signal B. Im Fall III ergibt sich eine Schwankung des Signals B, die gleich der Summe der in F i g. 7 dargestellten Schwankung d und der Schwankung e ist Da sich die Amplitude des Signals B gemäß F i g. 7 ab der Zeit 3 bis zur Zeit 4 gegenläufig ändert, im Vergleich zu den Amplitudenänderungen des Signals H gemäß Fig.9, ist die Gesamtschwankung d+e des Signals B gemäß Fig.9 kleiner als die einzelnen Schwankungen (/und e. In diesem Zusammenhang ist es so günstig, wenn im Fall III das von der Logikschaltung LOG abgegebene Signal dem Signal gleicht, das dem Integrationsglied R5/C2 zugeführt wird, !m vorliegenden Fall wird, wie bereits erwähnt, das Signa' G einerseits von der Logikschaltung abgegeben und andererseits dem Integrationsglied zugeführt Die gleiche günstige Wirkung würde erzielt, wenn anstelle des Signals G das dazu komplementäre Signal G oder ein anderes mäanderförmiges Signal sowohl von der Logikschaltung LOG abgegeben als auch dem Integrationsglied R S/C 2 zugeführt würde.F i g. 9 shows some signals which occur in the area of the circuit arrangement shown in FIG. The signal G is emitted by the generator GEN. With the aid of the integration element R5 / C2 , the signal H is produced in the circuit point PS , the amplitude j5 of which fluctuates by the amount e. The logic circuit LOG outputs a 0 signal in case I, a 1 signal in case II and the G signal in case III. From time 1 to time 2 , case I is given, from time 2 to time 3 de; Case II is given and from time 3 to time 4 case III is given. Under the assumptions made, the integrated signal B results. In case III there is a fluctuation in the signal B which is equal to the sum of the values shown in FIG. 7 is the fluctuation d and the fluctuation e Since the amplitude of the signal B according to FIG. 7 changes in opposite directions from time 3 to time 4, compared to the amplitude changes of signal H according to FIG. 9, the total fluctuation d + e of signal B according to FIG. 9 is smaller than the individual fluctuations (/ and e It is so beneficial if in case III the signal output by the logic circuit LOG is the same as the signal that is fed to the integration element R5 / C2, on the other hand fed to the integration element. The same beneficial effect would be achieved if, instead of the signal G, the complementary signal G or another meander-shaped signal were both output by the logic circuit LOG and fed to the integration element RS / C 2.

Fig. 10 zeigt die Steuerstufe 5774 als spezielleres Ausführungsbeispiel der in den Fig. 1, 3 und 4 dargestellten Steuerstufen ST. Die in F i g. 6 dargestellte Logikschaltung LOG wird gemäß Fig. 10 aus den b5 NOR-Gliedern NOR 1, NOR 3, NOR 4 gebildet Um im Fall III sowohl über den Widerstand A4 als auch über den Widerstand R 5 ein Signal G abzugeben, ist außer den bereits erwähnten Gliedern auch das Glied NOR2 vorgesehen, das eine Invertierung des Signals G bewirkt. Die Verwendung des Gliedes NOR 2 als Inverter ist in diesem Fall vorteilhaft, da integrierte Bauteile im Handel erhältlich sind, die vier derartige NOR-Glieder enthalten und da durch diese Maßnahme auch sichergestellt ist, daß die Glieder NOR I und NOR 2 gleiche Ausgangswiderstände haben. Die Wirkungsweise der Steuerstufe ST/4 ist aus der Tabelle ersichtlich, in der wieder die Fälle I, Il und III eingetragen sind. Die im Fall III auftretende Änderung des Signals B ist dann besonders gering, wenn die Serienkombinationen, die einerseits aus dem Glied NOR 1 und dem Widerstand R 4 und andererseits aus dem Glied NOR 2 und dem Widerstand R 5 gebildet werden, gleiche Widerstände haben. Wenn diese Bedingung erfüllt ist, dann fließen zwei gleiche Basisströme einerseits über den Widerstand R 4 und die Leitung a und andererseits über den Widerstand R 5 und die Leitung b, so daß diese Basisströme keinen Integrationsbeitrag liefern.FIG. 10 shows the control stage 5774 as a more specific exemplary embodiment of the control stages ST shown in FIGS. 1, 3 and 4. The in F i g. Logic circuit LOG depicted 6 is shown in FIG. 10 formed from the b5 NOR gates NOR1, NOR 3, NOR 4 To in the case of III-mentioned both through the resistor A4 and output a signal G via the resistor R 5, other than those already The element NOR2 , which inverts the signal G, is also provided. The use of the element NOR 2 as an inverter is advantageous in this case since integrated components are commercially available which contain four such NOR elements and since this measure also ensures that the elements NOR I and NOR 2 have the same output resistances. The mode of operation of the control stage ST / 4 can be seen from the table, in which cases I, II and III are again entered. The change in signal B occurring in case III is particularly small if the series combinations formed on the one hand from the element NOR 1 and the resistor R 4 and on the other hand from the element NOR 2 and the resistor R 5 have the same resistances. If this condition is met, then two identical base currents flow on the one hand via resistor R 4 and line a and on the other hand via resistor R 5 and line b, so that these base currents do not contribute to integration.

Tabel

SS. SS. NOR\NOR \ NOR 3NOR 3 NOR 2NOR 2 NOR 4 NOR 4 II. 00 11 00 GG GG IIII 11 00 11 00 GG IIIIII 00 00 GG GG GG

F i g. 11 zeigt die Steuerstufe ST/5, die als weiteres Ausführungsbeispiel anstelle der in F i g. 1, F i g. 3 und F i g. 4 dargestellten Steuerstufe STverwendbar ist. Die in F i g. 6 dargestellte Logikschaltung LOG wird gemäß F i g. 11 aus den Invertern JN1, /N2, IN3 /A/4 und aus den UND-Gliedern AND 1, AND3 gebildet. Im Fall III wird sowohl vom Glied ANDl als auch vom Glied AND2 das Signal Gabgegeben. Im Zusammenhang mit der Schwankung des Signals B im Fall III ist es wieder günstig, wenn die Serienkombinationen AND i/R 4 und AND 21R 5 gleiche Widerstände haben.F i g. 11 shows the control stage ST / 5, which is used as a further exemplary embodiment instead of the one shown in FIG. 1, Fig. 3 and F i g. 4 shown control stage ST can be used. The in F i g. 6 illustrated logic circuit LOG is shown in FIG. 11 formed from the inverters JN 1, / N2, IN3 / A / 4 and from the AND gates AND 1, AND3. In case III, both the element AND1 and the element AND2 give the signal Gab. In connection with the fluctuation of the signal B in case III, it is again advantageous if the series combinations AND i / R 4 and AND 21R 5 have the same resistances.

Fig. 12 zeigt die Steuerstufe 5776, die als weiteres Ausführungsbeispiel anstelle der Steuerstufen ST gemäß Fig. 1, Fig.3, Fig.4 verwendbar ist. Die Logikschaltung wird gebildet durch die Inverter /Nl, IN2 und durch die NAND-Glieder NAND 1, NAND3, NAND 4. Die Steuerstufe 5776 ist wieder derart ausgelegt daß im Fall III sowohl über den Ausgang des Gliedes NANDi als auch über den Ausgang des Gliedes NAND2 das gleiche Signal G abgegeben wird. Es ist auch wieder günstig, wenn die Serienkombinationen NAND VR 4 und NAND 2IR 5 gleiche Widerstände haben.FIG. 12 shows the control stage 5776, which can be used as a further exemplary embodiment instead of the control stages ST according to FIG. 1, FIG. 3, FIG. The logic circuit is formed by the inverters / Nl, IN2 and the NAND elements NAND 1, NAND3, NAND 4. The control stage 5776 is again designed in such a way that in case III both via the output of the element NANDi and via the output of the element NAND2 the same signal G is output. It is also cheap again if the series combinations NAND VR 4 and NAND 2IR 5 have the same resistance.

F i g. 13 stellt die Steuerstufe 5777 dar, die als weiteres Ausführungsbeispiel anstelle der Steuerstufe STgemäß Fig. 1, Fig.3, Fig.4 verwendbar ist Die Logikschaltung der Steuerstufe 5777 besteht aus dem Inverter IN1 und den Gliedern OR 1, OR3. Im Fall III werden über die Ausgänge der Glieder ORi und OR 2 wieder die gleichen Signale, nämlich die Signale G abgegeben. Die Serienkombinationen ORMR4 und OR2IR5 haben wieder gleiche Widerstände.F i g. 13 shows the control stage 5777, which can be used as a further exemplary embodiment instead of the control stage ST according to FIG. 1, FIG. 3, FIG. 4. The logic circuit of the control stage 5777 consists of the inverter IN 1 and the elements OR 1, OR3. In case III, the same signals, namely the signals G, are emitted again via the outputs of the elements ORi and OR 2. The series combinations ORMR 4 and OR2IR5 again have the same resistances.

Die in den Fig. 10, 11, 12, 13 dargestellten Steuerstufen 5774 bzw. 5775 bzw. 5776 bzw. 5777 arbeiten alle wie in der Tabelle angegeben, wobei die in Fig.9 dargestellten Signale erzeugt werden. Darüber hinaus ist es in allen Fällen günstig, wenn das ProduktThe control stages 5774 or 5775 or 5776 or 5777 shown in FIGS. 10, 11, 12, 13 all work as indicated in the table, with the signals shown in Fig. 9 being generated. About that In addition, it is beneficial in all cases if the product

des Widerstandsbetrages R 4 und der Kapazität des Kondensators Ci gleich dem Produkt des Widerstandsbetrages R 5 und der Kapazität des Kondensators C2 ist. Mit dieser Maßnahme läßt sich bei vorgegebener Periodendauer der Signale G und G eine beliebig kleineof the amount of resistance R 4 and the capacitance of the capacitor Ci is equal to the product of the amount of resistance R 5 and the capacitance of the capacitor C2 . With this measure, for a given period of the signals G and G, an arbitrarily small period can be achieved

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Schwankung des Signals B im Fall III erzielen. Unabhängig davon läßt sich die Schwankung des Signals B in allen Fällen I, II, III auch dadurch beliebig klein machen, indem die Signale G, G mit entsprechend kurzer Periodendauer erzeugt werden.Achieve fluctuation of signal B in case III. Independently of this, the fluctuation of the signal B in all cases I, II, III can also be made as small as desired by generating the signals G, G with a correspondingly short period.

Hierzu G Blatt ZeichnungenFor this purpose G sheet drawings

Claims

Patent claims:

1. Control stage for controlling an integrator which emits an integration signal via its output that depends on a first or second binary value of two control signals fed to two inputs of the control stage, in a first case the first binary value of the one and the second binary value of the other control signal, in a second case the second binary value of the one and the first binary value of the other control signal and in a third case the first binary value of both control signals occurs and the integrator contains an operational amplifier whose non-inverting input is connected to a reference signal source and the inverting one The input is connected to the output of the operational amplifier via a capacitor, characterized in that a pulse generator (GEN ) emits a meandering signal (G) , the first and second binary values (0 and 1) of which have the same signal amplitudes (UO and Ul) has, like the first and second binary values rt (0 or 1) the control signals (S or s) that the meandering signal (G) and the control signals (S, s) are fed to a logic circuit (LOG) which sends a binary output signal to the inverting input (a) of the integrator (INT) , which in the first case is equal to one (1) of the two binary values (0, 1) of the control signals and in the second case to the other (0) of the two binary values (0, 1) of the control signals, and in the third case alternately assumes both binary values (0.1) in the rhythm of the meander-shaped signal (G) , and that the non- inverting input (b) of the integrator (INT) is connected to a reference signal source (P5) , the signal amplitude of which is largely equal to the arithmetic mean (U0 / 2 + UI / 2) of the signal amplitudes (UO, U 1) of the meander-shaped signal (G) is (F i g. 6).

2. Control stage according to claim 1, characterized in that the meander-shaped signal (G) is fed to the non-inverting input (b) of the integrator (INT) via an integration element (R 5 / C2) (Fig. 8).

3. Control stage according to claim 1, characterized in that the logic circuit (LOG) via a member (NORi or ANDi or NANDi or OR 1) and a first resistor (R 4) to the inverting input (a) of the integrator (INT) is connected so that the output of the pulse generator (GEN) on the one hand to the logic circuit (LOG) and on the other hand via a second element (NOR 2 or AND 2 or NAND 2 or OR 2) and a second resistor (R 5) is connected to the non-inverting input (b) of the integrator (INT) , that the non- inverting input (b) of the integrator (7N77 is connected via a second capacitor (C2) to a node of fixed potential (ground) and that the series resistance of the first Member and the first resistor is equal to the series resistance of the second member and the second resistor (FIG. 10 or 11 or 12 or 13).

4. Control stage according to claim 3, characterized in that the product of the amount of resistance of the first resistor (R 4) and the capacitance of the capacitor is equal to the product of the amount of resistance of the second resistor (R 5) and the capacitance of the second capacitor (C2) ( Fig. 8).