DE2628960A1

DE2628960A1 - Control unit for binary value data integrator - accepts two binary control signals and meander shaped generated signal fed to non-inverting input of operational amplifier

Info

Publication number: DE2628960A1
Application number: DE19762628960
Authority: DE
Inventors: Adolf Haass
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-06-28
Filing date: 1976-06-28
Publication date: 1977-12-29
Also published as: DE2628960C3; DE2628960B2

Abstract

The main components of the circuit are a control unit (ST/2) and an integrator (INT). The control unit includes a logic circuit (LOG), and a generator (GEN) which produces a meander shaped signal (G) fed into the logic circuit along with two control signals (S, s) which may each take one of the binary values (O, I). The control unit output (a) from the logic unit is fed to the inverting input of an operational amplifier (OP) which has a capacitative by-pass (C1) leading to its output. The control unit has another output (b) from a switching signal fed to the non-inverting input of the operational amplifier.

Description

Steuerstufe zur Ansteuerung eines Integrators.Control stage for controlling an integrator.

Die Erfindung bezieht sich auf eine Steuerstufe zur Ansteuerung eines Integrators, der über seinen Ausgang ein Integrationssignal abgibt, das von einem ersten bzw. zweiten Binärwert zweier Steuersignale abhängt, die zwei Eingängen der Steuerstufe zugeführt sind, wobei in einem ersten Fall der erste Binärwert des einen und der zweite Binärwert des anderen Steuersignals, ineinem zweiten Fall der zweite Binärwert des einen und der erste Binärwert des anderen Steuersignals und im dritten Fall der erste Binärwert beider Steuersignale auftritt und wobei der Integrator einen Operationsverstärker enthält, dessen nichtinvertierender Eingang an eine Bezugssignalquelle angeschlossen ist und dessen invertierender Eingang über einen Kondensator mit dem Ausgang des Operationsverstärkers verbunden ist.The invention relates to a control stage for controlling a Integrator, which emits an integration signal via its output, which is generated by a depends on the first and second binary value of two control signals, the two inputs of the Control stage are supplied, in a first case the first binary value of the one and the second binary value of the other control signal, in a second case the second Binary value of the one and the first binary value of the other control signal and in the third If the first binary value of both control signals occurs and the integrator includes an operational amplifier whose non-inverting input is connected to a reference signal source is connected and its inverting input via a capacitor with the Output of the operational amplifier is connected.

Der Erfindung liegt die Aufgabe zugrunde ein Integrationssignal zu erzeugen, dessen Schwankung beliebig klein gemacht werden kann, wenn im dritten Fall der erste Binärwert beider Steuersignale auftritt.The invention is based on the object of an integration signal produce whose fluctuation can be made arbitrarily small if in the third If the first binary value of both control signals occurs.

Die erfindungsgemäße Aufgabe wird dadurch gelöst, daß ein Impulsgenerator ein mäanderförmiges Signal abgibt, dessen erster bzw.The object of the invention is achieved in that a pulse generator emits a meandering signal, the first or

zweiter Binärwert die gleichen Signalamplituden aufweist, wie der erste bzw. zweite Binärwert der Steuersignale, daß das mäanderförmige Signal und die Steuersignale einer Logikschaltung zugeführt sind, die ein binäres Ausgangssignal an den invertierenden Eingang des Integrators, das im ersten Fall einem der beiden Binärwerte der Steuersignale und im zweiten Fall dem anderen der beiden Binärwerte der Steuersignale gleicht und das im dritten Fall abwechselnd beide Binärwerte im Rhythmus des mäanderförmigen Signals annimmt und daß der nichtinvertierende Eingang des Integrators mit einer Bezugssignalquelle verbunden ist, deren Signalamplitude weitgehend gleich dem arrithmetischen Mittel der Signalamplituden des mäanderförmigen Signals ist.second binary value has the same signal amplitudes as the first or second binary value of the control signals that the meander-shaped signal and the control signals are fed to a logic circuit which has a binary output signal to the inverting input of the integrator, which in the first case is one of the two Binary values of the control signals and in the second case the other of the equals both binary values of the control signals and alternates in the third case assumes both binary values in the rhythm of the meander-shaped signal and that the non-inverting Input of the integrator is connected to a reference signal source whose signal amplitude largely equal to the arithmetic mean of the signal amplitudes of the meander-shaped Signal is.

Die erfindungsgemäße Steuerstufe zeichnet sich dadurch aus, daß sie im dritten Fall - wenn der erste Binärwert beider Steuersignale auftritt - ein integriertes Signal auslöst, dessen Schwankung beliebig klein gemacht werden kann. Außerdem zeichnet sich die Steuerstufe dadurch aus, daß zu ihrer Inbetriebnahme kein Abgleich erforderlich ist.The control stage according to the invention is characterized in that it in the third case - when the first binary value of both control signals occurs - an integrated one Triggers a signal whose fluctuation can be made as small as desired. Also draws the control stage is characterized by the fact that no adjustment is required for its commissioning is.

Um das am nichtinvertierenden Eingang des Integrators anliegende Bezugssignal mit geringem technischen Aufwand zu erzeugen, ist es zweckmäßig, daß das mäanderförmige Signal über ein Integrationsglied dem nichtinvertierenden Eingang des Integrators zugeführt ist.To the reference signal present at the non-inverting input of the integrator To produce with little technical effort, it is expedient that the meander-shaped Signal via an integration element to the non-inverting input of the integrator is fed.

Um die Schwankung des integrierten Signals unter Voraussetzung des dritten Falles besonders klein zu machen, ist es zweckmäßig, daß die Logikschaltung über ein Glied und über einen ersten Widerstand an den invertierenden Eingang des Integrators angeschlossen ist, daß der Ausgang des Impulsgenerators einerseits an die Logikschaltung und andererseits über ein zweites Glied und über einen zweiten Widerstand an den nichtinvertierenden Eingang des Integrators angeschlossen ist, daß der nichtinvertierende Eingang des Integrators über einen zweiten Kondensator mit einem Schaltungspunkt festen Potentials verbunden ist und daß der Serienwiderstand des ersten Gliedes und des ersten Widerstandes gleich dem Serienwiderstand des zweiten Gliedes und des zweiten Widerstandes ist. Durch diese Maßnahmen wird also erreicht, daß die Basisströme über den ersten Widerstand zum invertierenden Eingang des Integrators und über den zweiten Widerstand zum nichtinvertierenden Eingang des Integrators keinen Integrationsbeitrag liefern, wodurch in-weiterer Folge unter Voraussetzung des dritten Falls ein integriertes Signal gewonnen wird, das weitgehend konstant ist.To calculate the fluctuation of the integrated signal given the To make the third case particularly small, it is expedient that the logic circuit via a member and via a first resistor to the inverting input of the Integrator is connected that the output of the pulse generator on the one hand the logic circuit and, on the other hand, via a second element and via a second Resistor is connected to the non-inverting input of the integrator, that the non-inverting input of the integrator via a second capacitor is connected to a node of fixed potential and that the series resistance of the first member and the first resistor equal to the series resistance of the second Limb and the second resistance. Through these measures it is achieved that the base currents through the first resistor to the inverting input of the integrator and via the second resistor to the non-inverting input of the integrator do not provide an integration contribution, which is subsequently a prerequisite the third If an integrated signal is obtained, that is largely is constant.

Die Schwankung des integrierten Signals ist unter Voraussetzung des dritten Falles geringfügig von der Periodendauer des mäanderförmigen Signals abhängig. Um bei relativ großer Periodendauer des mäanderförmigen Signals trotzdem eine geringe Schwankung des integrierten Signals zu erzielen, ist es zweckmäßig, daß das Produkt des Widerstandsbetrages des ersten Widerstandes und der Kapazität des Kondensatcrs gleich dem Produkt des Widerstandsbetrages des zweiten Widerstandes und der Kapazität des zweiten Kondensators ist.The fluctuation of the integrated signal is given by the third case slightly dependent on the period of the meander-shaped signal. In order to still have a short period of the meander-shaped signal with a relatively long period To achieve fluctuation of the integrated signal, it is appropriate that the product the amount of resistance of the first resistor and the capacitance of the capacitor equal to the product of the amount of resistance of the second resistor and the capacitance of the second capacitor.

Im folgenden wird die Erfindung anhand der Figuren 1 bis 13 erläutert.The invention is explained below with reference to FIGS.

Es zeigen: Fig. 1 eine Schaltungsanordnung zur Regelung eines Signals in Abhängigkeit von einem vorgegebenen Sollwertsignal, Fig. 2 Diagramme zur Erläuterung der Wirkungsweise der in Fig. 1 dargestellten Schaltungsanordnung, Fig. 3 eine Schaltungsanordnung zur Autokorrelation eines Signals, Fig. 4 eine Schaltungsanordnung zur Kreuzkorrelation zweier Signale, Fig. 5 eine bekannte Steuerstufe zur Steuerung eines Integrators, Fig. 6 ein Prinzipschaltbild einer Steuerstufe gemäß der vorliegenden Erfindung zur Steuerung eines Integrators, Fig. 7 mehrere Signale, die bei Betrieb der in Fig. 6 dargestellten Schaltungsanordnung auftreten, Fig. 8 ein Ausführungsbeispiel einer erfindungsgemäßen Steuerstufe, das die Erzeugung eines Bezugssignals für den Integrator darstellt, Fig. 9 mehrere Signale, die beim Betrieb der in Fig. 8 dargestellten Schaltungsanordnung auftreten, Fig. 10, Fig. 11, Fig. 12 und Fig. 13 weitere Ausführungsbeispiele -von erfindungsgemäßen Steuerstufen.1 shows a circuit arrangement for regulating a signal as a function of a predetermined setpoint signal, Fig. 2 diagrams for explanation the mode of operation of the circuit arrangement shown in FIG. 1, FIG. 3 shows a circuit arrangement for autocorrelation of a signal, FIG. 4 shows a circuit arrangement for cross-correlation two signals, FIG. 5 shows a known control stage for controlling an integrator, 6 shows a basic circuit diagram of a control stage according to the present invention for controlling an integrator, FIG. 7 shows several signals which, when the in Fig. 6 occur circuit arrangement shown, Fig. 8 shows an embodiment a control stage according to the invention, the generation of a reference signal for the Integrator, FIG. 9 illustrates several signals generated during the operation of the illustrated in FIG Circuit arrangement occur, Fig. 10, Fig. 11, Fig. 12 and Fig. 13 further exemplary embodiments -of tax levels according to the invention.

Die in Fig. 1 dargestellte Regélschaltungsanordnung besteht aus dem Vergleicher VG, der Steuerstufe ST, dem Integrator INT und dem Stellglied SG. Das Eingangssignal A wird dem an sich bekannten Stellglied SG zugeführt und in Abhängigkeit vom integrierten Signal B wird die Amplitude des Eingangssignals A derart verändert, daß sich das geregelte Signal D ergibt. Dem an sich bekannten Vergleicher VG wird einerseits das Sollwertsignal E und andererseits das geregelte Signal D zugeführt und als Ergebnis dieses Vergleiches werden die Steuersignale S und s an die Steuerstufe ST abgegeben. Die Ausgänge der Steuerstufe ST sind an den Integrator INT angeschlossen, der aus einem Operationsverstärker OP und einem Kondensator Ci besteht. Die Leitung a ist an den invertierenden Eingang des Operationsverstärkers OP angeschlossen und die Leitung b ist an den nichtinvertierenden Eingang des Operationsverstärkers OP angeschlossen.The control circuit arrangement shown in Fig. 1 consists of the Comparator VG, the control stage ST, the integrator INT and the actuator SG. That Input signal A is fed to the actuator SG known per se and as a function the amplitude of the input signal A is changed by the integrated signal B in such a way that that the regulated signal D results. The known comparator VG on the one hand the setpoint signal E and on the other hand the regulated signal D supplied and as a result of this comparison, the control signals S and s are sent to the control stage ST delivered. The outputs of the control stage ST are connected to the integrator INT, which consists of an operational amplifier OP and a capacitor Ci. The administration a is connected to the inverting input of the operational amplifier OP and the line b is to the non-inverting input of the operational amplifier OP connected.

Fig. 2 stellt die Fälle I, II und III dar, die beim Betrieb der Regelschaltungsanordnung gemäß Fig. 1 auftreten. Fig. 2 zeigt eine strichpunktierte Null-Linie, einen positiven Schwellwert SW und einen negativen Schwellwert sw. Im Fall I ist die Amplitude des Signals D wesentlich positiver als die Amplitude des Sollwertsignals E, so daß auch die Amplitude des Differenzsignals D-E positiver als der Schwellwert SW ist. Der Vergleicher VG signalisiert diesen ersten Fall I durch Abgabe der Steuersignale S=O und s=1.Fig. 2 illustrates cases I, II and III involved in the operation of the control circuitry occur according to FIG. Fig. 2 shows a dash-dotted zero line, a positive one Threshold value SW and a negative threshold value sw. In case I, the amplitude is the Signal D much more positive than the amplitude of the setpoint signal E, so that too the amplitude of the difference signal D-E is more positive than the threshold value SW. Of the Comparator VG signals this first case I by emitting the control signals S = O and s = 1.

Im Fall II wird angenommen, daß die Amplitude des Signals D derart negativ ist, daß die Amplitude des Differenzsignals D-E negativer als der Schwellwert sw ist. Der Vergleicher VG signalisiert diesen Fall II durch Abgabe der Steuersignale S=1 und s=O.In case II it is assumed that the amplitude of the signal D is such it is negative that the amplitude of the difference signal D-E is more negative than the threshold value sw is. The comparator VG signals this case II by emitting the control signals S = 1 and s = O.

Der Fall III ist einerseits dann gegeben, wenn die Amplitude des Differenzsignals D-E nicht positiver als der Schwellwert SW ist und andererseits die Amplitude des Differenzsignals D-E nicht negativer ist als der negative Schwellwert sw. Im Fall III treten somit Differenzsignale D-E auf, deren Amplituden im Bereich zwischen den beiden Schwellwerten SW und sw liegen. Der Vergleicher VG signalisiert diesen Fall III durch Abgabe der Steuersignale S=O und s=O.Case III is given on the one hand when the amplitude of the difference signal D-E is not more positive than the threshold value SW and on the other hand the amplitude of the Difference signal D-E is not more negative than the negative threshold value sw. In the case III thus occur difference signals D-E, the amplitudes of which are in the range between the two threshold values SW and sw lie. The comparator VG signals this Case III by issuing the control signals S = O and s = O.

Im Fall I wird mit Hilfe der in Fig. 1 dargestellten Regelschaltungsanordnung ein integriertes Signal B erzeugt, dessen Amplitude sich derart ändert, daß mit Hilfe des Stellgliedes SG eine Verkleinerung der Amplitude des Signals D bewirkt wird. In welcher Weise sich die Amplitude des integrierten Signals B ändert, ist an sich gleichgültig. Die Amplitude des integrierten Signals kann sich somit in positiver Richtung ändern, wenn damit mit Hilfe des Stellgliedes SG die Amplitude des Signals D verringert wird. Es wäre aber auch denkbar, daß sich die Amplitude des integrierten Signals B in negativer Richtung ändert, wenn damit mit Hilfe des Stellgliedes SG die Amplitude des Signals D verringert wird.In case I, the control circuit arrangement shown in FIG. 1 is used an integrated signal B is generated, the amplitude of which changes in such a way that with With the aid of the actuator SG, the amplitude of the signal D is reduced will. The way in which the amplitude of the integrated signal B changes is indifferent in itself. The amplitude of the integrated signal can thus be in change in positive direction, if so with the help of the actuator SG the amplitude of the signal D is decreased. But it would also be conceivable that the amplitude of the integrated signal B changes in the negative direction when using the Actuator SG the amplitude of the signal D is reduced.

Im Fall II ändert sich die Amplitude des integrierten Signals B derart, daß mit Hilfe des Stellgliedes eine Vergrößerung der Amplitude des Signals D bewirkt wird. Auch in diesem Fall II ist es prinzipiell gleichgültig, ob sich die Amplitude des integrierten Signals B in positiver oder negativer Richtung ändert, vorausgesetzt, daß mit dem Stellglied SG immer eine größer werdende Amplitude des Signals D erzielt wird.In case II the amplitude of the integrated signal B changes in such a way that that causes an increase in the amplitude of the signal D with the aid of the actuator will. In this case II, too, it is in principle indifferent whether the amplitude of the integrated signal B changes in a positive or negative direction, provided that that with the actuator SG an increasing amplitude of the signal D is always achieved will.

Ausgehend vom Fall I oder vom Fall II soll sich durch die Wirkung der Regelschaltung der Fall III ergeben. In diesem Fall ist es wichtig, daß der eingestellte Wert B erhalten bleibt und damit die Amplitude des Differenzsignals D-E nicht positiver als der Schwellwert SW und nicht negativer als der Schwellwert sw wird.Based on case I or case II, the effect the control circuit result in case III. In this case it is important that the set value B is retained and thus the amplitude of the difference signal D-E not more positive than the threshold value SW and not more negative than the threshold value sw will.

Gemäß Fig. 2 wurde angenommen, daß die Amplitude des Sollwertsignals E positiv ist, aber nicht positiver als der Schwellwert SW. Diese Annahme ist nicht zwingend, denn es wäre grundsätzlich denkbar, daß die Amplitude des Sollwertsignals E positiver als der Schwellwert SW ist oder daß die Amplitude des Sollwertsignals E im Bereich zwischen der Null-Linie und dem negativen Schwellwert sw ist oder daß die Amplitude des Sollwertsignals E negativer als der Schwellwert sw ist.According to FIG. 2, it was assumed that the amplitude of the setpoint signal E is positive, but not more positive than the threshold value SW. This assumption is not mandatory, because it would be fundamentally conceivable that the amplitude of the setpoint signal E is more positive than the threshold value SW or that the amplitude of the setpoint signal E is in the area between the zero line and the negative threshold value sw or that the amplitude of the setpoint signal E is more negative than the threshold value sw.

Fig. 3 zeigt eine Schaltungsanordnung zur Autokorrelation des Eingangssignals Al, bestehend aus einem Verzögerungsglied VZ, einem Multiplikator MU, einem Vergleicher VG, einer Steuerstufe ST, einem Integrator INT und einem Anzeigeinstrument AZ. Der Vergleicher VG, die Steuerstufe ST und der Integrator INT können den in Fig. 1 dargestellten und mit gleichen Bezugszeichen bezeichneten Bauteilen gleichen. Es wird angenommen, daß durch Autokorrelation in an sich bekannter Weise mit Hilfe des Verzögerungsgliedes VZ und mit Hilfe des Multiplikators MU ein Signal gewonnen wird, dessen Amplitude von der Einstellung des Verzögerungsgliedes VZ abhängt; ist. Mit Hilfe des Vergleichers VG werden wieder Steuersignale S und s erzeugt, welche gemäß Fig. 2 einen der drei Fälle I, II oder III signalisieren. in weiterer Folge wird mit Hilfe der Steuerstufe ST und mit Hilfe des Integrators INT das integrierte Signal B abgQ-leitet und beispielsweise mit Hilfe einer Anzeigevorrichtung AZ sichtbar gemacht. Die Fig. 3 demonstriert somit eine weitere Anwendung der Steuerstufe ST.3 shows a circuit arrangement for autocorrelation of the input signal Al, consisting of a delay element VZ, a multiplier MU, and a comparator VG, a tax bracket ST, a Integrator INT and a display instrument AZ. The comparator VG, the control stage ST and the integrator INT can use the in 1 and identified by the same reference numerals are the same components. It is assumed that by autocorrelation in a manner known per se with the help of the delay element VZ and a signal obtained with the aid of the multiplier MU whose amplitude depends on the setting of the delay element VZ; is. With the aid of the comparator VG, control signals S and s are generated again, which signal one of the three cases I, II or III according to FIG. subsequently becomes the integrated with the help of the control stage ST and the integrator INT Signal B abgeQ-conducts and is visible, for example, with the aid of a display device AZ made. 3 thus demonstrates a further application of the control stage ST.

Die in Fig. 4 dargestellte Kreuzkorrelationsschaltungsanordnung besteht aus der Verzögerungseinrichtung VZ, aus dem Multiplikator MU, dem Vergleicher VG, der Steuerstufe ST, dem Integrator INT und der Anzeigevorrichtung AZ. Es werden zwei EingangssignaleAl und A2 vorausgesetzt und mit Hilfe der Verzögerungseinrichtung VZ und des Multipliaktors MU wird eine Kreuzkorrelation bewirkt und das Signal D gewonnen, dessen Amplitude sich in Abhängigkeit von den Eingangssignalen A7 und A2 und in Abhängigkeit von der eingestellten Verzögerungszeit im allgemeinen ändert. Mit Hilfe des Vergleichers VG werden unter Annahme der in Fig. 2 dargestellten Fälle I, II, III die Steuersignale S, s gewonnen und mit Hilfe der Steuerstufe ST und des Integrators INT wird das integrierte Signal B abgeleitet.The cross-correlation circuitry shown in Figure 4 consists from the delay device VZ, from the multiplier MU, the comparator VG, the control stage ST, the integrator INT and the display device AZ. It will Assuming two input signals A1 and A2 and with the aid of the delay device VZ and the multiplier MU a cross-correlation is effected and the signal D obtained, the amplitude of which varies as a function of the input signals A7 and A2 and generally changes depending on the set delay time. With the aid of the comparator VG, assuming the cases shown in FIG I, II, III the control signals S, s obtained and with the help of the control stage ST and of the integrator INT, the integrated signal B is derived.

Die erfolgte Kreuzkorrelation kann mit Hilfe der Anzeigevorrichtung AZ sichtbar gemacht werden. Die Fig. 2 zeigt somit eine weitere Anwendung der Steuerstufe ST in Kombination mit dem Vergleicher VG und dem Integrator INT.The cross-correlation that has taken place can be carried out with the aid of the display device AZ are made visible. Fig. 2 thus shows a further application of the control stage ST in combination with the comparator VG and the integrator INT.

Fig. 5 zeigt eine bekannte Steuerstufe ST/1, bestehend aus den Feldeffekttransistoren F1, F2 und aus den Widerständen R1, R2, R3.Fig. 5 shows a known control stage ST / 1, consisting of the field effect transistors F1, F2 and from the resistors R1, R2, R3.

Dieser Steuerstufe ST/1 werden eingangs die Steuersignale S, s zugeführt, wobei vorausgesetzt wird, daß deren Binärwerte O bzw. 1-einen der in Fig. 2 dargestellten Fälle I oder II oder III signalisieren. Es wird angenommen, daß die Schaltungspunkte P1 und P3 mit dem positiven Pol und die Schaltungspunkte P2 und P4 mit dem negativen Pol einer Betriebsspannungsquelle verbunden sind. Außerdem wird angenommen, daß in den in Fig. 2 dargestellten Fällen I und II jeweils einer der beiden Feldeffekttransistoren F1, F2 sperrt und der andere leitet und daß der Widerstandsbetrag des Widerstandes R1 gleich dem Parallelwiderstand ist, der durch die Widerstände R2 und R3 gegeben ist. In diesen beiden Fällen I und II wird ein integriertes Signal B erzeugt, dessen Amplitude sich in gewünschter Wei se ändert, so daß die Steuerstufe ST/1 in Kombination mit dem Integrator INT unter Voraussetzung der FcL'le I und II befriedigend arbeitet. Anders ist es im Fall III, wenn beide Feldeffekttransistore F1 und F2 sperren, so daß über den Widerstand R1 kein Strom fließen kann und daher über den Kondensator C1 ein Strom fließt, der die Amplitude des integrierten Signals B in unerwünschter Weise ändert.The control signals S, s are initially fed to this control stage ST / 1, it is assumed that their binary values O or 1-one of those shown in FIG Signal cases I or II or III. It is assumed that the nodes P1 and P3 with the positive pole and the circuit points P2 and P4 are connected to the negative pole of an operating voltage source. aside from that it is assumed that in the cases I and II shown in FIG. 2 each one of the two field effect transistors F1, F2 blocks and the other conducts and that the Resistance amount of resistor R1 is equal to the parallel resistance, which is through the resistances R2 and R3 is given. In these two cases I and II will be a Integrated signal B is generated, the amplitude of which changes in the desired manner, so that the control stage ST / 1 in combination with the integrator INT under the prerequisite FcL'le I and II work satisfactorily. It is different in case III when both Block field effect transistors F1 and F2, so that no current through the resistor R1 can flow and therefore a current flows through the capacitor C1, which the amplitude of the integrated signal B changes undesirably.

Diese bekannte Steuerstufe ST/1 hat somit den Nachteil, daß das integrierte Signal B im Fall III auch dann geändert wird, wenn sich kie Steuersignale S=O und s=O nicht ändern. Wenn sich beispielsweise bei der Regelschaltungsanordnung gemäß Fig. 1 das integrierte Signal im Fall III ändert, dann kann es zu unençünschten Regelschwi gungen kommen. Wenn sich das integrierte Signal B gemäß den Figuren 3 und 4 unter Voraussetzung des Falles III ändert, dann wird mit den dort dargestellten Anzeigevorrichtungen AZ ein falscher Wert angezeigt.This known control stage ST / 1 thus has the disadvantage that the integrated Signal B is changed in case III even if the control signals S = O and s = O do not change. For example, if the control circuitry according to Fig. 1 changes the integrated signal in case III, then it can become undesirable Control swings come. When the integrated signal B according to FIGS and 4 changes under the prerequisite of case III, then with the ones shown there Display devices AZ show an incorrect value.

Fig. 6 zeigt in prinzipieller Weise eine Steuerstufe ST/2, mit Hilfe derer im Fall III ein weitgehend konstant bleibendes integriertes Signal B gewonnen wird. Diese Steuerstufe ST/2 besteht aus der Logikschaltung LOG, aus dem Generator GEN und aus einer nicht dargestellten Bezugssignalquelle, die über den Schaltungspunkt P5 ein Bezugssignal abgibt.Fig. 6 shows in principle a control stage ST / 2, with the help of which in case III an integrated signal B that remains largely constant is obtained will. This control stage ST / 2 consists of the logic circuit LOG, from the generator GEN and from a reference signal source, not shown, which is via the node P5 outputs a reference signal.

Fig. 7 zeigt einige Signale, die im Bereich der in Fig. 6 dargestellten Schaltungsanordnung auftreten. Die Steuersignale S und s werden der Logikschaltung LOG zugeführt, und deren Binärwerte O bzw. 1 werden durch die Signalamplituden UO bzw. U1 dargestellt.FIG. 7 shows some signals that are in the range of those shown in FIG Circuit arrangement occur. The control signals S and S are the logic circuit LOG supplied, and their binary values O and 1 are determined by the signal amplitudes UO and U1 shown.

Das in Fig. 7 dargestellte maanderförmige Signal G verläuft komplementär zum Signal G das gemäß Fig. 6 vom Generator GEN abgegeben wird. Die Signalamplituden UO und U1, die zur Kennzeichnung der Binärwerte der mäanderförmigen Signale G und G dienen, gleichen den Signalamplituden UO, U1 der Steuersignale S, s.The meander-shaped signal G shown in FIG. 7 runs in a complementary manner to the signal G which is output by the generator GEN according to FIG. 6. The signal amplitudes UO and U1, which are used for identification the binary values of the meander-shaped Signals G and G are used, are equal to the signal amplitudes UO, U1 of the control signals S, s.

Die Abszissenachse der in Fig. 7 dargestellten Signale bezieht sich auf die Zeit t. Ab der Zeit 1 bis zur Zeit 2 ist mit den Steuersignalen S=O und s=1 der Fall I gegeben, bei dem über den Ausgang der Logikschaltung LOG ein O-Signal über die Leitung a dem invertierenden Eingang des Operationsverstärkers OP zugeführt wird. Am Schaltungspunkt P5 liegt ein Bezugssignal, dessen Signalamplitude U2 gleich dem arrithmetischen Mittel der Signalamplituden UO und U1 ist. Es ist also U2 = UO/2 + U1/2.The axis of abscissas of the signals shown in FIG. 7 relates on time t. From time 1 to time 2, the control signals S = O and s = 1, the case I is given, in which an O signal via the output of the logic circuit LOG fed via the line a to the inverting input of the operational amplifier OP will. At the circuit point P5 there is a reference signal whose signal amplitude is equal to U2 is the arithmetic mean of the signal amplitudes UO and U1. So it is U2 = UO / 2 + U1 / 2.

Unter diesen Voraussetzungen ergibt sich ab der Zeit 1 bis zur Zeit 2 das Signal B, dessen Amplitude sich erhöht.Under these prerequisites results from time 1 to time 2 the signal B, the amplitude of which increases.

Ab der Zeit 2 bis zur Zeit 3 ist mit dem Steuersignal 5=1 und s=O der Fall II gegeben, bei den über den Ausgang der Logikschaltung LOG ein 1-Signal über die Leitung a an den invertierenden Eingang des Operationsverstärkers OP abgegeben wird. Am Schaltungspunkt P5 liegt weiterhin das Bezugssignal mit der Signalamplitude U2, so daß sich das integrierte Signal B ergibt, dessen Amplitude ab der Zeit 2 bis zur Zeit 3 abfällt.From time 2 to time 3, the control signal 5 = 1 and s = O Case II is given, in which a 1 signal is sent via the output of the logic circuit LOG output via line a to the inverting input of the operational amplifier OP will. The reference signal with the signal amplitude is still present at the circuit point P5 U2, so that the integrated signal B results, the amplitude of which from time 2 until time 3 falls.

Ab der Zeit 3 bis zur Zeit 4 ist mit den Steuersignalen S=O und s=O der Fall III gegeben, bei dem über den Ausgang der Logikschaltung LOG ein mäanderförmiges Signal nach Art der Signale G oder G abgegeben wird. Es darf auch ein Signal sein, das gegenüber den Signalen G und G beliebige Phasenverschiebungen aufweist. Am Schaltungspunkt P5 liegt weiterhin das Bezugs signal mit der Signalamplitude U2. Unter dieser Voraussetzung ergibt sich ab der Zeit 3 bis zur Zeit 4 ein Signal B mit geringfügigen Schwankungen beiderseits der strichpunktierten Null-Linie. Dabei kann die Gesamtschwankung d derart klein gemacht werden, daß gemäß Fig. 1 und 2 die Amplitude des Differenzsignals D-E nicht positiver als der Schwellwert SW und nicht negativer als der Schwellwert sw wird. Die Gesamtschwankung D kann aber auch derart klein gehalten werden, daß gemäß Fig. 3 und 4 die Anzeige mit Hilfe der Anzeigevorrichtungen AZ nicht beeinträchtigt wird, weil sie innerhalb der Fehlergenauigkeit bleibt.From time 3 to time 4, the control signals S = O and s = O Case III is given, in which a meander-shaped Signal in the manner of signals G or G is emitted. It can also be a signal which has any phase shifts with respect to the signals G and G. At the switching point P5 is still the reference signal with the signal amplitude U2. Under this condition a signal B with slight fluctuations results from time 3 to time 4 on both sides of the dash-dotted zero line. The total fluctuation d can be made so small that, as shown in FIGS. 1 and 2, the amplitude of the difference signal D-E not more positive than the threshold value SW and not more negative than the threshold value sw will. The total fluctuation D can, however, also be kept so small that 3 and 4, the display with the aid of the display devices AZ is not impaired because it stays within the error accuracy.

Hinsichtlich des in Fig. 6 dargestellten Operatidnsverstärkers OP wird angenommen, daß der Schaltungspunkt P6 an den positiven Pol einer Betriebsspannungsquelle und der Schaltungspunkt P7 an den negativen Pol einer Betriebsspannungsquelle angeschlossen ist.With regard to the operational amplifier OP shown in FIG it is assumed that the node P6 is connected to the positive pole of an operating voltage source and the circuit point P7 is connected to the negative pole of an operating voltage source is.

Die Schaltungsanordnung ist aber weitgehend unabhängig von der Betriebsspannungsquelle, da nur gewährleistet sein muß, daß die am Schaltungspunkt P6 anliegende Betriebsspannung positiver ist als die Signalamplitude U2 und daß die am Schaltungspunkt P7 anliegende negative Betriebsspannung negativer ist als die Signalamplitude U2. Da diese Bedingungen ohne Schwierigkeiten einzuhalten sind und da die Logikschaltung LOG nur eine rein logische Funktion erfüllt, ist keinerlei Abgleich der in Fig. 6 dargestellten Schaltungsanordnung erforderlich.The circuit arrangement is largely independent of the operating voltage source, since it must only be ensured that the operating voltage applied to the circuit point P6 is more positive than the signal amplitude U2 and that that which is present at the circuit point P7 negative operating voltage is more negative than the signal amplitude U2. Because these conditions can be adhered to without difficulty and since the logic circuit LOG only has one purely If the logic function is fulfilled, the circuit arrangement shown in FIG. 6 is not matched at all necessary.

Fig. 8 zeigt die Steuerstufe ST/3 als Ausführungsbeispiel der in den Figuren 1, 3 und 4 dargestellten Steuerstufe ST. Die Logikschaltung LOG erfüllt die gleiche Funktion wie die in Fig. 6 dargestellte Logikschaltung LOG. Der Ausgang der Logikschaltung ist über den Widerstand R4 an den invertierenden Eingang des Operationsverstärkers OP angeschlossen. Der Widerstand R5 und der Kondensator C2 bilden ein Integrationsglied, mit Hilfe dessen das Bezugssignal erzeugt wird, dessen.Signalamplitude wieder gleich U2=UO/2 + U1/2 ist.Fig. 8 shows the control stage ST / 3 as an embodiment of the in Figures 1, 3 and 4 shown control stage ST. The logic circuit LOG fulfills has the same function as the logic circuit LOG shown in FIG. The exit the logic circuit is connected to the inverting input of the via resistor R4 Operational amplifier OP connected. Resistor R5 and capacitor C2 form an integration element, with the help of which the reference signal is generated, whose signal amplitude is again equal to U2 = UO / 2 + U1 / 2.

Fig. 9 zeigt einige Signale, die im Bereich der in Fig. 8 dargestellten Schaltungsanordnung auftreten. Das Signal G wird vom Generator GEN abgegeben. Mit Hilfe des Integrationsgliedes R5/C2 entsteht im Schaltungspunkt P5 das Signal H, dessen Amplituden um den Betrag e schwanken. Die Logikschaltung LOG gibt im Fall I ein O-Signal, im Fall II ein 1-Signal und im Fall III das Signal G ab.FIG. 9 shows some signals that are in the range of those shown in FIG Circuit arrangement occur. The signal G is emitted by the generator GEN. With With the help of the integration element R5 / C2, the signal H is generated in the circuit point P5, whose amplitudes fluctuate by the amount e. The logic circuit LOG gives in the case I an 0 signal, in case II a 1 signal and in case III the signal G off.

Ab der Zeit 1 bis zur Zeit 2 ist der Fall I gegeben, ab der Zeit 2 bis zur Zeit 3 ist der Fall II gegeben und ab der Zeit 3 bis zur Zeit 4 ist der Fall III gegeben. Unter den gemachten Voraussetzungen ergibt sich das integrierte Signal B. Im Fall III ergibt sich eine Schwankung des Signals B, die gleich der Summe der in Fig. 7 dargestellten Schwankung d und der Schwankung e ist. Da sich die Amplitude des Signals B gemäß Fig. 7 ab der Zeit 3 bis zur Zeit 4 gegenläufig ändert im Vergleich zu den Amplitudenänderungen des Signals H gemäß Fig. 9 ist die Gesamtschwankung d+e des Signals B gemäß Fig. 9 kleiner als die einzelnen Schwankungen d und e. In diesem Zusammenhang ist es günstig, wenn im Fall III das von der Logikschaltung LOG abgegebene Signal dem Signal gleicht, das dem Integrationsglied R5/C2 zugeführt wird. Im vorliegenden Fall wird, wie bereits erwähnt, das Signal G einerseits von der Logikschaltung abgegeben und andererseits dem Integrationsglied zugeführt. Die gleiche günstige Wirkung würde erzielt, wenn anstelle des Signals G das dazu komplementäre Signal G oder ein anderes mäanderförmiges Signal sowohl von der Logikschaltung LOG abgegeben als auch d Integrationsglied R5/C2 zugeführt würde.From time 1 to time 2, case I is given, from time 2 up to time 3 the case II is given and from time 3 to time 4 is the case Case III given. The integrated results under the given conditions Signal B. In case III there is a fluctuation in signal B which is equal to that Sum of the fluctuation d shown in FIG. 7 and the fluctuation e is. That I the amplitude of the signal B according to FIG. 7 from time 3 to time 4 runs in opposite directions changes compared to the changes in amplitude of the Signal H according to 9, the total fluctuation d + e of the signal B according to FIG. 9 is smaller than the individual ones Fluctuations d and e. In this context it is beneficial if in case III the The signal output by the logic circuit LOG is the same as the signal that the integration element R5 / C2 is fed. In the present case, as already mentioned, the signal G delivered on the one hand by the logic circuit and on the other hand the integration element fed. The same beneficial effect would be obtained if instead of the signal G both the complementary signal G or another meandering signal output by the logic circuit LOG and also fed to the integration element R5 / C2 would.

Fig. 10 zeigt die Steuerstufe ST/4 als spezielleres Ausführungsbeispiel der in den Figuren 1, 3 und 4 dargestellten Steuerstufen ST.Fig. 10 shows the control stage ST / 4 as a more specific embodiment the control stages ST shown in Figures 1, 3 and 4.

Die in Fig. 6 dargestellte Logikschaltung LOG wird gemäß Fig. 10 aus den NOR-Gliedern NOR1, NOR3, NOR4 gebildet. Um im Fall III sowohl über den Widerstand R4 als auch über den Widerstand R5 ein Signal G abzugeben, ist außer den bereits erwähnten Gliedern auch das Glied NOR2 vorgesehen, das eine Invertierung des Signals G bewirkt. Die Verwendung des Gliedes NOR2 als Inverter ist in diesem Fall vorteilhaft, da integrierte Bauteile im Handel erhältlich sind, die vier derartige NOR-GlZeder enthalten und da durch diese Maßnahme auch sichergestellt ist, daß die Glieder NOR1 und NOR2 gleiche Ausgangswiderstände haben. Die Wirkungsweise der Steuerstufe ST/4 ist aus der Tabelle ersichtlich, in der wieder die Fälle I, II und III eingetragen sind. Die im Fall III auftretende Änderuny des Signals B ist dann besonders gering, wenn die Serienkombinationen, die einerseits aus dem Glied NOR1 und dem Widerstand R4 und andererseits aus dem Glied NOR2 und dem Widerstand R5 gebildet werden, gleiche-Widerstände haben. Wenn diese Bedingung erfüllt ist, dann fließen gleiche Basisströme einerseits über den Widerstand R4 und die Leitung a und andererseits über den Widerstand RS und die Leitung b, so daß diese Basisströme keinen Integrationsbeitrag liefern. S s NOR1 NOR3 NOR2 NOR4 I 0 1 0 G G II 1 0 1 0 G III O 0 G G G The logic circuit LOG shown in FIG. 6 is formed according to FIG. 10 from the NOR gates NOR1, NOR3, NOR4. In order to output a signal G via resistor R4 as well as via resistor R5 in case III, in addition to the members already mentioned, member NOR2 is also provided, which causes signal G to be inverted. The use of the element NOR2 as an inverter is advantageous in this case since integrated components are commercially available which contain four such NOR elements and since this measure also ensures that the elements NOR1 and NOR2 have the same output resistances. The mode of operation of the control stage ST / 4 can be seen in the table, in which cases I, II and III are again entered. The change in signal B occurring in case III is particularly small when the series combinations formed on the one hand from the element NOR1 and the resistor R4 and on the other hand from the element NOR2 and the resistor R5 have the same resistances. If this condition is met, then the same base currents flow on the one hand via resistor R4 and line a and on the other hand via resistor RS and line b, so that these base currents do not contribute to integration. S s NOR1 NOR3 NOR2 NOR4 I 0 1 0 GG II 1 0 1 0 G III O 0 GGG

Tabelle Fig. 11 zeigt die Steuerstufe ST/5, die als weiteres Ausführugsbeispiel anstelle der in Fig. 1, Fig. 3 und Fig. 4 dargestellten Steuerstufe ST verwendbar ist. Die in Fig. 6 dargestellte Logikschaltung LOG wird gemäß Fig. 11 aus den Invertern IN1, IN2, IN3, IN4 und aus den UND-Gliedern AND1, AND3 gebildet. Im Fall III wird sowohl vom Glied AND1 als auch vom Glied AND2 das Signal G abgegeben. In Zusammenhang mit der Schwankung des Signals B im Fall III ist es wieder günstig, wenn die Serienkombinationen AND1/R4 und AND2/R5 gleiche Widerstände haben. Table Fig. 11 shows the control stage ST / 5, as a further embodiment can be used instead of the control stage ST shown in FIGS. 1, 3 and 4 is. The logic circuit LOG shown in FIG. 6 is made up of the inverters as shown in FIG. 11 IN1, IN2, IN3, IN4 and formed from AND gates AND1, AND3. In case III Both the element AND1 and the element AND2 emit the signal G. In context with the fluctuation of the signal B in case III, it is again favorable if the series combinations AND1 / R4 and AND2 / R5 have the same resistance.

Fig. 12 zeigt die Steuerstufe ST/6, die als weiteres Ausführungsbeispiel anstelle der Steuerstufen ST gemäß Fig. 1, Fig. 3, Fig. 4 verwendbar ist. Die Logikschaltung wird gebildet durch die Inverter IN1, IN2 und durch die NAND-Glieder NAND1, NAND3, NAND4. Die Steuerstufe ST/6 ist wieder derart ausgelegt, daß im Fall III sowohl über den Ausgang des Gliedes NAND1 als auch über den Ausgang des Gliedes NAND2 das gleiche Signal G abgegeben wird. Es ist auch wieder günstig, wenn die Serienkombinationen NAND1/R4 und NAND2/RS gleiche Widerstände haben.Fig. 12 shows the control stage ST / 6, as a further embodiment instead of the control stages ST according to FIG. 1, FIG. 3, FIG. 4 can be used. The logic circuit is formed by the inverters IN1, IN2 and the NAND elements NAND1, NAND3, NAND4. The control stage ST / 6 is again designed in such a way that in case III both via the output of the element NAND1 and via the output of the element NAND2 the same signal G is emitted. It is also cheap again if the series combinations NAND1 / R4 and NAND2 / RS have the same resistance.

Fig. 13 stellt die Steuerstufe ST/7 dar, die als weiteres Ausführungsbeispiel anstelle der Steuerstufe ST gemäß Fig. 1, Fig. 3, Fig. 4 verwendbar ist. Die Logikschaltung der Steuerstufe ST/7 besteht aus dem Inverter IN1 und den Gliedern OR1, OR3. Im Fall III werden über die Ausgänge der Glieder OR1 und OR2 wieder die gleichen Signale, nämlich die Signale G abgegeben. Die Serienkombinationen OR1/R4 und OR2/R5 haben wieder gleiche Widerstände.13 shows the control stage ST / 7 as a further exemplary embodiment instead of the control stage ST according to FIG. 1, FIG. 3, FIG. 4 can be used. The logic circuit the control stage ST / 7 consists of the inverter IN1 and the elements OR1, OR3. in the Case III, the same signals are returned via the outputs of the elements OR1 and OR2, namely the signals G output. The series combinations OR1 / R4 and OR2 / R5 have again the same resistance.

Die in den Figuren 10, 11, 12, 13 dargestellten Steuerstufen ST/4 bzw. ST/5 bzw. ST/6 bzw. ST/7 arbeiten alle wie in der Tabelle angegeben, wobei die in Fig. 9 dargestellten Signale erzeugt werden.The control stages ST / 4 shown in FIGS. 10, 11, 12, 13 respectively. ST / 5 or ST / 6 or ST / 7 all work as specified in the table, whereby the in 9 are generated.

Darüber hinaus ist es in allen Fällen günstig, wenn das Produkt des Widerstandsbetrages R4 und der Kapazität des Kondensators C1 gleich dem Produkt des Widerstandsbetrages R5 und der Kapazität des Kondensators C2 ist. Mit dieser Maßnahme läßt sich bei vorgegebener Periodendauer der Signale G und G eine beliebig kleine Schwankung des Signals B im Fall III erzielen. Unabhängig davon läßt sich die Schwankung des Signals B in allen Fällen I, II, III auch dadurch beliebig klein machen, indem die Signale G, G mit entsprechend kurzer Periodendauer erzeugt werden.In addition, it is beneficial in all cases if the product of the Resistance amount R4 and the capacitance of capacitor C1 equal to the product of the resistance amount R5 and the capacitance of the capacitor C2. With this Any measure can be taken for a given period of the signals G and G achieve small fluctuation of signal B in case III. Regardless of that, you can the fluctuation of the signal B in all cases I, II, III is also arbitrarily small as a result do by generating the signals G, G with a correspondingly short period.

4 Patentansprüche 13 Figuren L e e r s e i t e4 claims 13 figures L e r s e i t e

Claims

Claims (1.) Control stage for controlling an integrator, which emits an integration signal via its output, which is generated by a first or depends on the second binary value of two control signals, the two inputs of the control stage are supplied, in a first case the first binary value of the one and the second binary value of the other control signal, in a second case the second binary value of the one and the first binary value of the other control signal and in a third If the first binary value of both control signals occurs and the integrator includes an operational amplifier whose non-inverting input is connected to a reference signal source is connected and its inverting input via a capacitor with the Output of the operational amplifier is connected, d u r c h e k e n n z e i c h n e t that a pulse generator (GEN) emits a meander-shaped signal (G), whose first or second binary value (O or 1) have the same signal amplitudes (UO or U1), like the first or second binary value (O or 1) of the control signals (S or s) that the meander-shaped signal (G) and the control signals (S, s) one Logic circuit (LOG) are fed which a binary output signal to the inverting Input (a) of the integrator (INT), which in the first case is one (1) of the two binary values (O, 1) of the control signals and in the second case the other (0) of the two binary values (O, 1) of the control signals is the same and in the third case both binary values alternate (C, 1) in the rhythm of the mandrel-shaped signal (Gj assumes and that the non-inverting Input (b) of the integrator (INT) is connected to a reference signal source (P5), whose signal amplitude is largely equal to the arithmetic mean (where / 2 + U1 / 2j the signal amplitudes (UO, U1) of the meander-shaped signal (G) (Fig. o).

2. Control stage according to claim 1, d a d u r c h g e k e n n -z e i c h n e t that the meander-shaped signal (G) via an integration element (R5 / C2) dem non-inverting input (b) of the integrator (INT) is supplied (Fig. 8).

3. Control stage according to claim 1, d a d u r c h g e k e n n -z e i c h n e t that the logic circuit (LOG) has an element (NOR1 or AND1 or NAND1 or OR1) and via a first resistor (R4) to the inverting input (a) of the integrator (INT) is connected so that the output of the pulse generator (GEN) on the one hand to the logic circuit (LOG) and on the other hand via a second element (NOR2 or AND2 or NAND2 or OR2) and via a second resistor (R5) to the non-inverting one Input (b) of the integrator (INT) is connected to that of the non-inverting Input (b) of the integrator (INT) via a second capacitor (C2) with a Connection point of fixed potential (ground) is connected and that the series resistance of the first member and the first resistor equal to the series resistance of the second Member and the second resistor is (Fig. 10 and 11 and 12 and 13).

4. Control stage according to claim 3, d a d u r c h g e k e n n -z e i c h n e t that the product of the amount of resistance of the first resistor (R4) and the capacitance of the capacitor is equal to the product of the amount of resistance of the second Resistance (R5) and the capacitance of the second capacitor (C2) is (Fig. 8).