DE2628960B2

DE2628960B2 - Control stage for controlling an integrator

Info

Publication number: DE2628960B2
Application number: DE19762628960
Authority: DE
Inventors: Adolf 8000 Muenchen Haass
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-06-28
Filing date: 1976-06-28
Publication date: 1978-08-31
Also published as: DE2628960A1; DE2628960C3

Description

Die Erfindung bezieht sich auf eine Steuerstufe zur Ansteuerung eines Integrators, der über seinen AusgangThe invention relates to a control stage for controlling an integrator, which via its output

ι) ein Integrationssignal abgibt, das von einem ersten bzw. zweiten Binärwert zweier Steuersignale abhängt, die zwei Eingängen der Steuerstufe zugeführt sind, wobei in einem ersten Fall der erste Binärwert des einen und der zweite Binärwert des anderen Steuersignals, in einem zweiten Fall der zweite Binärwert des einen und der erste Binärwert des anderen Steuersignals und im dritten Fall der erste Binärwert beider Steuersignale auftritt und wobei der Integrator einen Operationsverstärker enthält, dessen nichtinvertierender Eingang an eine Bezugssignalquelle angeschlossen ist und dessen invertierender Eingang über einen Kondensator mit dem Ausgang des Operationsverstärkers verbunden ist.ι) emits an integration signal that depends on a first or second binary value of two control signals fed to two inputs of the control stage, in a first case the first binary value of the one and the second binary value of the other control signal, in a second case the second Binary value of one and the first binary value of the other control signal and in the third case the first binary value of both control signals occurs and the integrator contains an operational amplifier whose non-inverting input is connected to a reference signal source and whose inverting input is connected to the output of the operational amplifier via a capacitor .

Der Erfindung liegt die Aufgabe zugrunde, einThe invention is based on the object

Integrationssignal zu erzeugen, dessen SchwankungTo generate integration signal, its fluctuation

jo beliebig klein gemacht werden kann, wenn im dritten Fall der erste Binärwert beider Steuersignale auftritt.jo can be made arbitrarily small if in the third If the first binary value of both control signals occurs.

Die erfindungsgemäße Aufgabe wird dadurch gelöst, daß ein Impulsgenerator ein mäanderförmiges Signal abgibt, dessen erster bzw. zweiter Binärwert dieThe object of the invention is achieved in that a pulse generator generates a meander-shaped signal outputs whose first or second binary value the

j5 gleichen Signalamplituden aufweist, wie der erste bzw. zweite Binärwert der Steuersignale, daß das mäanderförmige Signal und die Steuersignale einer Logikschaltung zugeführt sind, die ein binäres Ausgangssignal an den invertierenden Eingang des Integrators abgibt, das im ersten Fall einem der beiden Binärwerte der Steuersignale und im zweiten Fall dem anderen der beiden Binärwerte der Steuersignale gleicht und das im dritten Fall abwechselnd beide Binärwerte im Rhythmus des mäanderförmigen Signals annimmt, und daß der nichtinvertierende Eingang des Integrators mit einer Bezugssignalquelle verbunden ist, deren Signalamplitude weitgehend gleich dem arithmetischen Mittel der Signalamplituden des mäanderförmigen Signals ist.
Die erfindungsgemäße Steuerstu/e zeichnet sichj5 has the same signal amplitudes as the first or second binary value of the control signals, that the meander-shaped signal and the control signals are fed to a logic circuit which emits a binary output signal to the inverting input of the integrator, which in the first case is one of the two binary values of the control signals and in the second case is the same as the other of the two binary values of the control signals and in the third case alternately assumes both binary values in the rhythm of the meander-shaped signal, and that the non-inverting input of the integrator is connected to a reference signal source whose signal amplitude is largely equal to the arithmetic mean of the signal amplitudes of the meander-shaped signal Signal is.
The control stage according to the invention is distinguished

so dadurch aus, daß sie im dritten Fall — wenn der erste Binärwert beider Steuersignale auftritt — ein integriertes Signal auslöst, dessen Schwankung beliebig klein gemacht werden kann. Außerdem zeichnet sich die Steuerstufe dadurch aus, daß zu ihrer Inbetriebnahme kein Abgleich erforderlich ist.so that in the third case - when the first binary value of both control signals occurs - it is an integrated Triggers a signal, the fluctuation of which can be made as small as desired. In addition, the Control stage in that no adjustment is required to start it up.

Um das am nichtinvertierenden Eingang des Integrators anliegende Bezugssignal mit geringem technischem Aufwand zu erzeugen, ist es zweckmäßig, daß das mäanderförmige Signal über ein Integrationsglied demThe reference signal applied to the non-inverting input of the integrator with little technical To generate effort, it is expedient that the meander-shaped signal via an integration element

bo nichtinvertierenden Eingang des Integrators zugeführt ist.bo supplied to the non-inverting input of the integrator is.

Um die Schwankung des integrierten Signals unter Voraussetzung des dritten Falles besonders klein zu machen, ist es zweckmäßig, daß die Logikschaltung überTo make the fluctuation of the integrated signal particularly small, given the third case make, it is appropriate that the logic circuit is over

b5 ein Glied und über einen ersten Widerstand an den invertierenden Eingang des Integrators angeschlossen ist, daß der Ausgang des Impulsgenerators einerseits an die Logikschaltung und andererseits über ein zweitesb5 a link and via a first resistance to the inverting input of the integrator is connected that the output of the pulse generator on the one hand the logic circuit and on the other hand via a second

Glied und über einen zweiten Widerstand an den nichtinvertierenden Eingang des Integrators angeschlossen ist, daß der nichtinvertierende Eingang des Integrators über einen zweiten Kondensator mit einem Schaltungspunkt festen Potentials verbunden ist und daß der Serienwiderstand des ersten Gliedes und des ersten Widerstandes gleich dem Serienwiderstand des zweiten Gliedes und des zweiten Widerstandes ist. Durch diese Maßnahmen wird also erreicht, daß die Basisströme über den ersten Widerstand zum invertierenden Eingang des Integrators und über den zweiten Widerstand zum nichtinvertierenden Eingang des Integrators keinen Integrationsbeitrag liefern, wodurch in weiterer Folge unter Voraussetzung des dritten Falls ein integriertes Signal gewonnen wird, das weitgehend konstant istElement and connected to the non-inverting input of the integrator via a second resistor is that the non-inverting input of the integrator through a second capacitor with a Fixed potential node connected and that the series resistance of the first member and the first resistor is equal to the series resistance of the second member and the second resistor. By these measures it is achieved that the base currents through the first resistor to the inverting Input of the integrator and via the second resistor to the non-inverting input of the Integrators do not provide an integration contribution, which is subsequently subject to the third case an integrated signal is obtained which is largely constant

Die Schwankung des integrierten Signals ist unter Voraussetzung des dritten Falles geringfügig von der Periodendauer des mäanderförmigen Signals abhängig. Um bei relativ großer Periodendauer des mäanderförmigen Signals trotzdem eine geringe Schwankung des integrierten Signals zu erzielen, ist es zweckmäßig, daß das Produkt des Widerstandsbetrages des ersten Widerstandes und der Kapazität des Kondensators gleich dem Produkt des Widerstandsbetrages des zweiten Widerstandes und der Kapazität des zweiten Kondensators ist.The fluctuation of the integrated signal is slightly different from that given the third case Period duration of the meander-shaped signal dependent. To with a relatively large period of the meander-shaped Signal to achieve a slight fluctuation in the integrated signal anyway, it is useful that the product of the amount of resistance of the first resistor and the capacitance of the capacitor equal to the product of the amount of resistance of the second resistor and the capacitance of the second Capacitor is.

Im folgenden wird die Erfindung an Hand der F i g. 1 bis 13 erläutert.The invention is illustrated below with reference to FIGS. 1 to 13 explained.

Es zeigtIt shows

F i g. 1 eine Schaltungsanordnung zur Regelung eines Signals in Abhängigkeit von einem vorgegebenen Sollwertsignal,F i g. 1 shows a circuit arrangement for regulating a signal as a function of a predetermined one Setpoint signal,

F i g. 2 Diagramme zur Erläuterung der Wirkungsweise der in F i g. 1 dargestellten Schaltungsanordnung,F i g. 2 diagrams to explain the mode of operation of the in F i g. 1 shown circuit arrangement,

F i g. 3 eine Schaltungsanordnung zur Autokorrelation eines Signals,F i g. 3 shows a circuit arrangement for autocorrelation of a signal,

F i g. 4 eine Schaltungsanordnung zur Kreuzkorrelation zweier Signale,F i g. 4 shows a circuit arrangement for cross-correlating two signals,

F i g. 5 eine bekannte Steuerstufe zur Steuerung eines Integrators,F i g. 5 a known control stage for controlling an integrator,

F i g. 6 ein Prinzipschaltbild einer Steuerstufe gemäß der vorliegenden Erfindung zur Steuerung eines Integrators,F i g. 6 shows a basic circuit diagram of a control stage according to the present invention for controlling a Integrators,

F i g. 7 mehrere Signale, die bei Betrieb der in F i g. 6 dargestellten Schaltungsanordnung auftreten,F i g. 7 several signals which, when operating the in F i g. 6 shown circuit arrangement occur,

Fig.8 ein Ausführungsbeispiel einer erfindungsgemäßen Steuerstufe, das die Erzeugung eines Bezugssignals für den Integrator darstellt,8 shows an embodiment of an inventive Control stage, which represents the generation of a reference signal for the integrator,

F i g. 9 mehrere Signale, die beim Betrieb der in F i g. 8 dargestellten Schaltungsanordnung auftreten,F i g. 9 several signals that occur during the operation of the in F i g. 8 shown circuit arrangement occur,

Fig. 10, Fig. 11, Fig. 12 und Fig. 13 weitere Ausführungsbeispiele von erfindungsgemäßen Steuerstufen. FIGS. 10, 11, 12 and 13 show further exemplary embodiments of control stages according to the invention.

Die in F i g. 1 dargestellte Regelschaltungsanordnung besteht aus dem Vergleicher VG, der Steuerstufe 57; dem Integrator INT und dem Stellglied SG. Das Eingangssignal A wird dem an sich bekannten Stellglied SG zugeführt und in Abhängigkeit vom integrierten Signal B wird die Amplitude des Eingangssignals A derart verändert, daß sich das geregelte Signal D ergibt. Dem an sich bekannten Vergleicher VG wird einerseits das Sollwertsignal E und andererseits das geregelte Signal D zugeführt und als Ergebnis dieses Vergleiches werden die Steuersignale 5 und s an die Steuerstufe ST abgegeben. Die Ausgänge der Steuerstufe ST sind an den Integrator INT angeschlossen, der aus einem Operationsverstärker OP und einem Kondensator Cl besteht. Die Leitung a ist an den invertierenden Eingang des Operationsverstärkers OP angeschlossen und die Leitung b ist an den nichtinvertierenden Eingang des Operationsverstärkers OPangeschlossen.
F i g. 2 stellt die Fälle I, II und III dar, die beim Betrieb der Regelschaltungsanordnung gemäß F i g. 1 auftreten. Fig. 2 zeigt eine strichpunktierte Null-Linie, einen positiven Schwellwert SW und einen negativen Schwellwert sw. Im Fall I ist der Wert des Signals D The in F i g. 1 shown control circuit arrangement consists of the comparator VG, the control stage 57; the integrator INT and the actuator SG. The input signal A is fed to the actuator SG, known per se, and the amplitude of the input signal A is changed as a function of the integrated signal B in such a way that the regulated signal D results. The comparator VG , which is known per se, is fed, on the one hand, with the setpoint signal E and, on the other hand, the regulated signal D, and as a result of this comparison, the control signals 5 and s are output to the control stage ST. The outputs of the control stage ST are connected to the integrator INT , which consists of an operational amplifier OP and a capacitor C1. The line a is connected to the inverting input of the operational amplifier OP and the line b is connected to the non- inverting input of the operational amplifier OP .
F i g. 2 shows the cases I, II and III, which occur during the operation of the control circuit arrangement according to FIG. 1 occur. 2 shows a dash-dotted zero line, a positive threshold value SW and a negative threshold value sw. In case I, the value of the signal D is

Ui wesentlich positiver als der Wert des Sollwertsignals E, so daß auch der Wert des Differenzsignals D-E positiver als der Schwellwert SH' ist. Der Vergleicher VG signalisiert diesen ersten Fall I durch Abgabe der Steuersignale S= 0 und s=\. Ui is significantly more positive than the value of the setpoint signal E, so that the value of the difference signal DE is also more positive than the threshold value SH '. The comparator VG signals this first case I by emitting the control signals S = 0 and s = \.

Ii Im Fall II wird angenommen, daß der Wert des Signals D derart negativ ist, daß der Wert des Differenzsignals D-E negativer als der Schwellwert sw ist. Der Vergleicher VG signalisiert diesen Fall II durch Abgabe der Steuersignale S= 1 und s=0.Ii In case II it is assumed that the value of the signal D is negative in such a way that the value of the difference signal DE is more negative than the threshold value sw . The comparator VG signals this case II by emitting the control signals S = 1 and s = 0.

Der Fall III ist einerseits dann gegeben, wenn der Wert des Differenzsignals D-E nicht positiver als der Schwellwert SW ist und andererseits der Wert des Differenzsignals D-E nicht negativer ist als der negative Schwellwert sw. Im Fall III treten somit Differenzsigna-Case III is given, on the one hand, when the value of the difference signal DE is not more positive than the threshold value SW and, on the other hand, the value of the difference signal DE is not more negative than the negative threshold value sw.

2-) le D-E auf, deren Amplituden im Bereich zwischen den beiden Schwellwerten SW und sw liegen. Der Vergleicher VGsignalisiert diesen Fall III durch Abgabe der Steuersignale S= 0 und s= 0.2-) le DE whose amplitudes lie in the range between the two threshold values SW and sw. The comparator VG signals this case III by emitting the control signals S = 0 and s = 0.

Im Fall I wird mit Hilfe der in F i g. 1 dargestelltenIn case I, with the aid of the in FIG. 1 shown

Ji. Regelschaltungsanordnung ein integriertes Signal B erzeugt, dessen Wert sich derart ändert, daß mit Hilfe des Stellgliedes SG eine Änderung in negativer Richtung des Signals D bewirkt wird. In welcher Weise sich der Wert des integrierten Signals B ändert, ist anJi. Control circuit arrangement generates an integrated signal B , the value of which changes in such a way that, with the aid of the actuator SG, a change in the negative direction of the signal D is effected. The way in which the value of the integrated signal B changes is on

j) sich gleichgültig. Das integrierte Signal kann sich somit in positiver Richtung ändern, wenn damit mit Hilfe des Stellgliedes SG der Wert des Signals D in negativer Richtung geändert wird. Es wäre aber auch denkbar, daß sich das integrierte Signal B in negativer Richtungj) indifferent. The integrated signal can thus change in the positive direction if the value of the signal D is changed in the negative direction with the aid of the actuator SG. But it would also be conceivable that the integrated signal B moves in the negative direction

4(1 ändert, wenn damit mit Hilfe des Stellgliedes SG der Wert des Signals Din negativer Richtung geändert wird.4 (1 changes if the value of the signal Din is changed in the negative direction with the aid of the actuator SG.

Im Fall II ändert sich das integrierte Signal B derart,In case II the integrated signal B changes in such a way that

daß mit Hilfe des Stellgliedes eine Änderung des Signals D in positiver Richtung bewirkt wird. Auch in diesemthat with the aid of the actuator a change in the signal D is effected in the positive direction. Also in this

■43 Fall II ist es prinzipiell gleichgültig, ob sich das integrierte Signal Bm positiver oder negativer Richtung ändert, vorausgesetzt, daß mit dem Stellglied SG immer eine Änderung des Signals D in positiver Richtung erzielt wird.In case II it is basically irrelevant whether the integrated signal Bm changes in a positive or negative direction, provided that a change in the signal D in a positive direction is always achieved with the actuator SG.

Ausgehend vom Fall I oder vom Fall II soll sich durch die Wirkung der Regelschaltung der Fall III ergeben. In diesem Fall ist es wichtig, daß der eingestellte Wert B erhalten bleibt und damit der Wert des Differenzsignals D-E nicht positiver als der Schwellwert SVK und nichtBased on case I or case II, the effect of the control circuit should result in case III. In this case it is important that the set value B is retained and thus the value of the difference signal DE is not more positive than the threshold value SVK and not

Yi negativer als der Schwellwert swwird. Yi becomes more negative than the threshold value sw.

Gemäß F i g. 2 wurde angenommen, daß der Wert des Sollwertsignals E positiv ist, aber nicht positiver als der Schwellwert SVK Diese Annahme ist nicht zwingend, denn es wäre grundsätzlich denkbar, daß der Wert desAccording to FIG. 2 it was assumed that the value of the setpoint signal E is positive, but not more positive than the threshold value SVK. This assumption is not mandatory because it would be fundamentally conceivable that the value of the

Wi Sollwertsignals £ positiver als der Schwellwert SW ist oder daß der Wen des Sollwertsignals E im Bereich zwischen der Null-Linie und dem negativen Schwellwert sw ist oder daß der Wert des Sollwertsignals E negativer als der Schwellwert sw ist.Wi target value signal £ is more positive than threshold value SW or that the value of target value signal E is in the area between the zero line and the negative threshold value sw or that the value of target value signal E is more negative than threshold value sw.

b3 F i g. 3 zeigt eine Schaltungsanordnung zur Autokorrelation des Eingangssignals A 1, bestehend aus einem Verzögerungsglied VZ, einem Multiplikator MU, einem Vergleicher VG, einer Steuerstufe ST; einem Integratorb3 F i g. 3 shows a circuit arrangement for autocorrelation of the input signal A 1, consisting of a delay element VZ, a multiplier MU, a comparator VG, a control stage ST; an integrator

//vTund einem Anzeigeinstrument AZ. Der Vergleicher VG, die Steuerstufe STund der Integrator //VTkönnen den in Fig. 1 dargestellten und mit gleichen Bezugszeichen bezeichneten Bauteilen gleichen. Es wird angenommen, daß durch Autokorrelation in an sich bekannter Weise mit Hilfe des Verzögerungsgliedes VZ und mit Hilfe des Multiplikators MU ein Signal gewonnen wird, dessen Amplitude von der Einstellung des Verzögerungsgliedes VZabhängig ist. Mit Hilfe des Vergleichers VC werden wieder Steuersignale S und s erzeugt, welche gemäß Fig.2 einen der drei Fälle I, Il oder III signalisieren. In weiterer Folge wird mit Hilfe der Steuerstufe ST und mit Hilfe des Integrators INT das integrierte Signal B abgeleitet und beispielsweise mit Hilfe einer Anzeigevorrichtung AZ sichtbar gemacht. Die Fig.3 demonstriert somit eine weitere Anwendung der Steuerstufe SX// vT and a display instrument AZ. The comparator VG, the control stage ST and the integrator // VT can be the same as the components shown in FIG. 1 and denoted by the same reference numerals. It is assumed that a signal is obtained by autocorrelation in a manner known per se with the aid of the delay element VZ and with the aid of the multiplier MU , the amplitude of which is dependent on the setting of the delay element VZ. With the aid of the comparator VC again generates control signals S and s, which according to Figure 2 one of the three cases I, II or III signal. The integrated signal B is then derived with the aid of the control stage ST and with the aid of the integrator INT and made visible, for example, with the aid of a display device AZ. 3 thus demonstrates a further application of the control stage SX

Die in Fig.4 dargestellte Kreuzkorrelationsschaltungsanordnung besteht aus der Verzögerungseinrichtung VZ, aus dem Multiplikator MU, dem Vergleicher VG, der Steuerstufe ST dem Integrator INT und der Anzeigevorrichtung AZ. Es werden zwei Eingangssignale A 1 und A 2 vorausgesetzt und mit Hilfe der Verzögerungseinrichtung VZ und des Multiplikators Λίί/wird eine Kreuzkorrelation bewirkt und das Signal D gewonnen, dessen Amplitude sich in Abhängigkeit von den Eingangssignalen A1 und A 2 und in Abhängigkeit von der eingestellten Verzögerungszeit im allgemeinen ändert. Mit Hilfe des Vergleichers VG werden unter Annahme der in F i g. 2 dargestellten Fälle I, II, III die Steuersignale S, s gewonnen und mit Hilfe der Steuerstufe ST und des Integrators //vT wird das integrierte Signal Babgeleitet. Die erfolgte Ivreuzkorrelation kann mit Hilfe der Anzeigevorrichtung AZ sichtbar gemacht werden. Die Fig.2 zeigt somit eine weitere Anwendung der Steuerstufe STin Kombination mit dem Vergleicher KGund dem integrator INT. The cross-correlation circuit arrangement shown in FIG. 4 consists of the delay device VZ, the multiplier MU, the comparator VG, the control stage ST, the integrator INT and the display device AZ. Two input signals A 1 and A 2 are assumed and with the help of the delay device VZ and the multiplier Λίί / a cross-correlation is effected and the signal D is obtained, the amplitude of which is dependent on the input signals A 1 and A 2 and depending on the set Delay time generally changes. With the aid of the comparator VG , assuming the in FIG. Cases I, II, III shown in FIG. 2, the control signals S, s are obtained and the integrated signal B is derived with the aid of the control stage ST and the integrator // vT. The cross-correlation that has taken place can be made visible with the aid of the display device AZ. 2 thus shows a further application of the control stage ST in combination with the comparator KG and the integrator INT.

Fig.5 zeigt eine bekannte Steuerstufe ST/1, bestehend aus den Feldeffekttransistoren Fi, F2und aus den Widerständen Al, R2, R 3. Dieser Steuerstufe S771 werden eingangs die Steuersignale S, s zugeführt, wobei vorausgesetzt wird, daß deren Binärwerte 0 bzw. 1 einen der in Fig. 2 dargestellten Fälle I oder II oder III signalisieren. Es wird angenommen, daß die Schaltungspunkte Pi und P3 mit dem positiven Pol und die Schaltungspunkte P2 und P4 mit dem negativen Pol einer Betriebsspannungsquelle verbunden sind. Außerdem wird angenommen, daß in den in F i g. 2 dargestellten Fällen I und II jeweils einer der beiden Feldeffekttransistoren Fl, F2 sperrt und der andere leitet und daß der Widerstandsbetrag des Widerstandes R 1 gleich dem Parallelwiderstand ist, der durch die Widerstände R 2 und R 3 gegeben ist. In diesen beiden Fällen I und II wird ein integriertes Signal B erzeugt, dessen Amplitude sich in gewünschter Weise ändert, so daß die Steuerstufe ST/1 in Kombination mit dem Integrator /A/Tunter Voraussetzung der Fälle I und II befriedigend arbeitet. Anders ist es im Fall III, wenn beide Feldeffekttransistoren Fl und F2 sperren, so daß über den Widerstand R1 kein Strom fließen kann, Trotzdem fließt über die Leitung b, über den Ausgang des Operationsverstärkers OPund über den Kondensator Cl ein Strom zum invertierenden Eingang des Operationsverstärkers OP, der die Amplitude des integrierten Signals B in unerwünschter Weise ändert, Diese bekannte Steuerstufe ST/i hat somit den Nachteil, daß das integrierte Signal B im Fall III auch dann geändert wird, wenn sich die Steuersignale S=O5 shows a known control stage ST / 1, consisting of the field effect transistors Fi, F2 and the resistors Al, R2, R 3. The control signals S, s are initially fed to this control stage S771, it being assumed that their binary values 0 or 1 signal one of the cases I or II or III shown in FIG. 2. It is assumed that the circuit points Pi and P3 are connected to the positive pole and the circuit points P2 and P4 are connected to the negative pole of an operating voltage source. It is also assumed that in the in FIG. 2 illustrated cases I and II one of the two field effect transistors F1, F2 blocks and the other conducts and that the resistance value of the resistor R 1 is equal to the parallel resistance which is given by the resistors R 2 and R 3. In these two cases I and II an integrated signal B is generated, the amplitude of which changes in the desired manner, so that the control stage ST / 1 in combination with the integrator / A / T works satisfactorily, provided that the cases I and II are met. In contrast, in the case III, when both field-effect transistors Fl and lock F2 so as to flow through the resistor R 1, no current Nevertheless passes via line b, via the output of the operational amplifier OPund across the capacitor Cl, a current to the inverting input of the Operational amplifier OP, which changes the amplitude of the integrated signal B in an undesirable manner. This known control stage ST / i thus has the disadvantage that the integrated signal B in case III is also changed when the control signals S = O

und S=O nicht ändern. Wenn sich beispielsweise bei de Regelschaltungsanordnung gemäß Fi g. 1 das integrier te Signal im Fall III ändert, dann kann es zi unerwünschten Regelschwingungen kommen. Wem sich das integrierte Signal S gemäß den Fig.3 und < unter Voraussetzung des Falles 111 ändert, dann wird mi den dort dargestellten Anzeigevorrichtungen AZ eil falscher Wert angezeigt.and S = O do not change. If, for example, in de control circuit arrangement according to Fi g. 1 the integrated signal changes in case III, then there can be zi unwanted control oscillations. If the integrated signal S changes according to FIGS. 3 and <under the prerequisite of case 111, then with the display devices AZ shown there a wrong value is displayed.

Fig. 6 zeigt in prinzipieller Weise eine Steuerstuf« S772, mit Hilfe derer im Fall III ein weitgehend konstan bleibendes integriertes Signal B gewonnen wird. Dies« Steuerstufe S772 besteht aus der Logikschaltung LOG aus dem Generator GEN und aus einer nich dargestellten Bezugssignalquelle, die über den Schal tungspunkt P5 ein Bezugssignal abgibt.6 shows in principle a control stage S772, with the aid of which in case III an integrated signal B which remains largely constant is obtained. This control stage S772 consists of the logic circuit LOG from the generator GEN and a reference signal source, not shown, which emits a reference signal via the circuit point P5.

F i g. 7 zeigt einige Signale, die im Bereich der ir Fig.6 dargestellten Schaltungsanordnung auftreten Die Steuersignale S und s werden der Logikschaltunj LOG zugeführt, und deren Binärwerte 0 bzw. 1 werder durch die Signalamplituden i/0 bzw. Ui dargestellt Das in F i g. 7 dargestellte mäande£förmige Signal C verläuft komplementär zum Signal G, das gemäß F i g. ( vom Generator GEN abgegeben wird. Die Signalampli tuden i/0 und i/l, die zur Kennzeichnung dei Binärwerte der mäanderförmigen Signale G und C dienen, gleichen den Signalamplituden i/0, Ui dei Steuersignale S, s. F i g. 7 shows some signals, the circuit arrangement shown in the ir Fig.6 occur The control signals S and S are the Logikschaltunj LOG fed, and their binary values represented 0 or 1 Werder by the signal amplitudes i / 0 and Ui The in F i g . 7 shown meander £ -shaped signal C is complementary to the signal G, which according to FIG. Is delivered by the generator (GEN. The amplitudes Signalampli i / 0 and I / L, which are used to identify dei binary values of the meandering signals G and C, the same signal amplitudes i / 0, Ui dei control signals S, s.

Die Abszissenachse der in Fig. 7 dargestellter Signale bezieht sich auf die Zeit t. Ab der Zeit 1 bis zui Zeit 2 ist mit den Steuersignalen S=O und s= 1 der Fall gegeben, bei dem über den Ausgang der Logikschaltunj LOG ein O-Signal über die Leitung a dem invertierender Eingang des Operationsverstärkers OP zugeführt wird Am Schaltungspunkt PS liegt ein Bezugssignal, desser Signalamplitude i/2 gleich dem arithmetischen Mitte der Signalamplituden L/0 und U1 ist. Es ist alsoThe abscissa axis of the signals shown in FIG. 7 relates to time t. From time 1 up to time 2, the control signals S = 0 and s = 1 are the case in which an 0 signal is fed to the inverting input of the operational amplifier OP via the output of the logic circuit LOG via the line a to the inverting input of the operational amplifier OP At the circuit point PS lies a reference signal whose signal amplitude i / 2 is equal to the arithmetic mean of the signal amplitudes L / 0 and U 1. So it is

{/2= i/0/2+ U1/2.{/ 2 = i / 0/2 + U 1/2.

Unter diesen Voraussetzungen ergibt sich ab der Zei 1 bis zur Zeit 2 das Signal B, dessen Amplitude sich erhöht. Under these conditions, signal B results from line 1 to time 2, the amplitude of which increases.

Ab der Zeit 2 bis zur Zeit 3 ist mit dem Steuersigna S=I und s=0 der Fall II gegeben, bei dem über der Ausgang der Logikschaltung LOG ein 1 -Signal über die Leitung a an den invertierenden Eingang des Operationsverstärkers OP abgegeben wird. Am Schaltungspunkt PS liegt weiterhin das Bezugssignal mit dei Signalamplitude i/2, so daß sich das integrierte Signal L ergibt, dessen Amplitude ab der Zeit 2 bis zur Zeit 3 abfällt.From time 2 to time 3, with the control signal S = I and s = 0, case II is given, in which a 1 signal is output via the output of the logic circuit LOG via the line a to the inverting input of the operational amplifier OP . The reference signal with the signal amplitude i / 2 is still present at the circuit point PS , so that the integrated signal L results, the amplitude of which decreases from time 2 to time 3.

Ab der Zeit 3 bis zur Zeit 4 ist mit den Steuersignaler S=O und s=0 der Fall III gegeben, bei dem über der Ausgang der Logikschaltung LOG ein mäanderförmiges Signal nach Art der Signale G oder G abgegeber wird. Es darf auch ein Signal sein, das gegenüber der Signalen G und ü beliebige Phasenverschiebunger aufweist. Am Schaltungspunkt P5 liegt weiterhin das Bezugssignal mit der Signalamplitude U2. Unter diesel Voraussetzung ergibt sich ab der Zeit 3 bis zur Zeit 4 eir Signal B mit geringfügigen Schwankungen beiderseits der strichpunktierten Null-Linie. Dabei kann die Gesamtschwankung c/derart klein gemacht werden, daC gemäß F i g. 1 und 2 die Amplitude des Differenzsignal! D-E nicht positiver als der Schwellwert SW und nichi negativer als der Schwellwert sw wird. Die Gesamtschwankung D kann aber auch derart klein gehalter werden, daß gemäß F i g. 3 und 4 die Anzeige mit Hilfe der Anzeigevorrichtungen AZnicht beeinträchtigt wirdFrom time 3 to time 4, with the control signals S = O and s = 0, case III is given, in which a meander-shaped signal in the manner of the signals G or G is emitted via the output of the logic circuit LOG. It may also be a signal that has any phase shift compared to the signals G and ü. The reference signal with the signal amplitude U2 is still present at the circuit point P5. Under the same prerequisite, from time 3 to time 4 there is a signal B with slight fluctuations on both sides of the dash-dotted zero line. The total fluctuation c / can be made so small that C according to FIG. 1 and 2 the amplitude of the difference signal! DE does not become more positive than the threshold value SW and not more negative than the threshold value sw . The total fluctuation D can, however, also be kept so small that according to FIG. 3 and 4 the display with the aid of the display devices AZ is not impaired

weil sie innerhalb der Fehlergenauigkeit bleibt.because it stays within the error accuracy.

Hinsichtlich des in F i g. 6 dargestellten Operationsverstärkers OPwird angenommen, daß der Schaltungspunkt P% an den positiven Pol einer Betriebsspannungsquelle und der Schaltungspunkt Pl an den negativen Pol einer Betriebsspannungsquelle angeschlossen ist. Die Schaltungsanordnung ist aber weitgehend unabhängig von der Betriebsspannungsquelle, da nur gewährleistet sein muß, daß die am Schaltungspunkt P6 anliegende Betriebsspannung positiver ist als die ι ο Signalamplitude LS2 und daß die am Schaltungspunkt P 7 anliegende negative Betriebsspannung negativer ist als die Signalamplitude U2 und daß die am Schaltungspunkt Pl anliegende negative Betriebsspannung negativer ist als die Signalamplitude t/2. Da diese Bedingungen ohne Schwierigkeiten einzuhalten sind und da die Logikschaltung LOG nur eine rein logische Funktion erfüllt, ist keinerlei Abgleich der in Fig.6 dargestellten Schaltungsanordnung erforderlich.With regard to the in F i g. 6, it is assumed that the circuit point P% is connected to the positive pole of an operating voltage source and the circuit point Pl is connected to the negative pole of an operating voltage source. However, the circuit arrangement is largely independent of the operating voltage source, since it only has to be ensured that the operating voltage applied to node P6 is more positive than the ι ο signal amplitude LS2 and that the negative operating voltage applied to node P 7 is more negative than the signal amplitude U2 and that the The negative operating voltage present at the switching point Pl is more negative than the signal amplitude t / 2. Since these conditions can be met without difficulty and since the logic circuit LOG only fulfills a purely logical function, no adjustment of the circuit arrangement shown in FIG. 6 is necessary.

F i g. 8 zeigt die Steuerstufe 5773 als Ausführungsbeispiel der in den F i g. 1,3 und 4 dargestellten Steuerstufe ST. Die Logikschaltung LOG erfüllt die gleiche Funktion wie die in F i g. 6 dargestellte Logikschaltung LOG. Der Ausgang der Logikschaltung ist über den Widerstand A4 an den invertierenden Eingang des Operationsverstärkers OP angeschlossen. Der Widerstand RS und der Kondensator C2 bilden ein Integrationsglied, mit Hilfe dessen das Bezugspotential erzeugt wird, dessen Signalamplitude wieder gleich U2=U0/2+Ui/2\st jo F i g. 8 shows the control stage 5773 as an exemplary embodiment of the one shown in FIGS. 1,3 and 4 shown control stage ST. The logic circuit LOG fulfills the same function as that in FIG. 6 illustrated logic circuit LOG. The output of the logic circuit is connected to the inverting input of the operational amplifier OP via the resistor A4. The resistor RS and the capacitor C2 form an integration element with the aid of which the reference potential is generated, the signal amplitude of which is again equal to U2 = U0 / 2 + Ui / 2 \ st jo

Fig.9 zeigt einige Signale, die im Bereich der in F i g. 8 dargestellten Schaltungsanordnung auftreten. Das Signal G wird vom Generator GEN abgegeben. Mit Hilfe des Integrationsgliedes R5/C2 entsteht im Schaltungspunkt PS das Signal H, dessen Amplituden J5 um den Betrag e schwanken. Die Logikschaltung LOG gibt im Fall I ein O-Signal, im Fall II ein 1-Signal und im Fall III das Signal G ab. Ab der Zeit 1 bis zur Zeit 2 ist der Fall I gegeben, ab der Zeit 2 bis zur Zeit 3 ist der Fall II gegeben und ab der Zeit 3 bis zur Zeit 4 ist der Fall III w gegeben. Unter den gemachten Voraussetzungen ergibt sich das integrierte Signal B. Im Fall HI ergibt sich eine Schwankung des Signals B, die gleich der Summe der in F i g. 7 dargestellten Schwankung d und der Schwankung e ist. Da sich die Amplitude des Signals B gemäß F i g. 7 ab der Zeit 3 bis zur Zeit 4 gegenläufig ändert, im Vergleich zu den Amplitudenänderungen des Signals H gemäß Fig.9, ist die Gesamtschwankung d+e des Signals B gemäß Fig.9 kleiner als die einzelnen Schwankungen c/und e. In diesem Zusammenhang ist es so günstig, wenn im Fall IH das von der Logikschaltung LOG abgegebene Signal dem Signal gleicht, das dem Integrationsglied R5IC2 zugeführt wird. Im vorliegenden Fall wird, wie bereits erwähnt, das Signal G einerseits von der Logikschaltung abgegeben und andererseits dem Integrationsglied zugeführt. Die gleiche günstige Wirkung würde erzielt, wenn anstelle des Signals G das dazu komplementäre Signal G oder ein anderes mäanderförmiges Signal sowohl von der Logikschaltung LOG abgegeben als auch dem Integra- wi tionsglied R 5/C2 zugeführt würde.FIG. 9 shows some signals which, in the area of FIG. 8 occur circuit arrangement shown. The signal G is emitted by the generator GEN. With the aid of the integration element R5 / C2 , the signal H is produced in the circuit point PS , the amplitude of which J5 fluctuates by the amount e. The logic circuit LOG outputs a 0 signal in case I, a 1 signal in case II and the G signal in case III. From time 1 to time 2, case I is given, from time 2 to time 3, case II is given, and from time 3 to time 4, case III w is given. Under the assumptions made, the integrated signal B results. In the case of HI, there is a fluctuation in the signal B which is equal to the sum of the values shown in FIG. 7 is the fluctuation d and the fluctuation e . Since the amplitude of the signal B according to FIG. 7 changes in opposite directions from time 3 to time 4, compared to the amplitude changes of signal H according to FIG. 9, the total fluctuation d + e of signal B according to FIG. 9 is smaller than the individual fluctuations c / and e. In this context it is so favorable if, in the case of IH, the signal output by the logic circuit LOG is the same as the signal which is fed to the integration element R5IC2. In the present case, as already mentioned, the signal G is emitted on the one hand by the logic circuit and on the other hand is supplied to the integration element. The same beneficial effect would be achieved if, instead of the signal G, the complementary signal G or some other meandering signal were both emitted by the logic circuit LOG and also fed to the integration element R 5 / C2.

Fig. 10 zeigt die Steuerstufe 5774 als spezielleres Ausführungsbeispiel der in den Fig. 1, 3 und 4 dargestellten Steuerstufen ST. Die in F i g. 6 dargestellte Logikschaltung LOG wird gemäß Fig. 10 aus den NOR-Gliedern NOR 1, NOR 3, NOR 4 gebildet. Um im Fall III sowohl über den Widerstand R4 als auch über den Widerstand RS ein Signal G abzugeben, ist außer den bereits erwähnten Gliedern auch das Glied NOR2 vorgesehen, das eine Invertierung des Signals G bewirkt. Die Verwendung des Gliedes NOR 2 als Inverter ist in diesem Fall vorteilhaft, da integrierte Bauteile im Handel erhältlich sind, die vier derartige NOR-Glieder enthalten und da durch diese Maßnahme auch sichergestellt ist, daß die Glieder NORi und N0R2 gleiche Ausgangswiderstände haben. Die Wirkungsweise der Steuerstufe S774 ist aus der Tabelle ersichtlich, in der wieder die Fälle I, II und III eingetragen sind. Die im Fall III auftretende Änderung des Signals B ist dann besonders gering, wenn die Serienkombinationen, die einerseits aus dem Glied NOR 1 und dem Widerstand R 4 und andererseits aus dem Glied NOR 2 und dem Widerstand R 5 gebildet werden, gleiche Widerstände haben. Wenn diese Bedingung erfüllt ist, dann fließen zwei gleiche Basisströme einerseits über den Widerstand R 4 und die Leitung a und andererseits über den Widerstand R 5 und die Leitung b, so daß diese Basisströme keinen Integrationsbeitrag liefern.FIG. 10 shows the control stage 5774 as a more specific exemplary embodiment of the control stages ST shown in FIGS. 1, 3 and 4. The in F i g. The logic circuit LOG shown in FIG. 6 is formed from the NOR gates NOR 1, NOR 3, NOR 4 in accordance with FIG. In order to output a signal G via resistor R4 as well as via resistor RS in case III, in addition to the members already mentioned, member NOR2 is also provided, which causes signal G to be inverted. The use of the element NOR 2 as an inverter is advantageous in this case because integrated components are commercially available which contain four such NOR elements and because this measure also ensures that the elements NORi and NOR2 have the same output resistances. The mode of operation of control stage S774 can be seen in the table, in which cases I, II and III are again entered. The change in signal B occurring in case III is particularly small if the series combinations formed on the one hand from the element NOR 1 and the resistor R 4 and on the other hand from the element NOR 2 and the resistor R 5 have the same resistances. If this condition is met, then two identical base currents flow on the one hand via resistor R 4 and line a and on the other hand via resistor R 5 and line b, so that these base currents do not contribute to integration.

Tabel

55 SS. NORiNORi NOR 3NOR 3 NOR 2NOR 2 NOR 4 NOR 4 II. 00 11 00 GG GG IIII 11 00 11 00 GG IIIIII 00 00 GG GG GG

F i g. 11 zeigt die Steuerstufe 5775, die als weiteres Ausführungsbeispiel anstelle der in Fig. 1, Fig.3 und F i g. 4 dargestellten Steuerstufe STverwendbar ist. Die in F i g. 6 dargestellte Logikschaltung LOG wird gemäß F i g. 11 aus den Invertern IN 1, IN2, IN3 INA und aus den UND-Gliedern AND 1, AND3 gebildet. Im Fall III wird sowohl vom Glied ANDi als auch vom Glied AND 2 das Signal G abgegeben. Im Zusammenhang mit der Schwankung des Signals B im Fall III ist es wieder günstig, wenn die Serienkombinationen AND HR 4 und AND 2IR 5 gleiche Widerstände haben.F i g. 11 shows the control stage 5775, which is used as a further exemplary embodiment instead of the one shown in FIG. 1, FIG. 3 and FIG. 4 shown control stage ST can be used. The in F i g. 6 illustrated logic circuit LOG is shown in FIG. 11 formed from the inverters IN 1, IN2, IN3 INA and from the AND gates AND 1, AND3. In case III, both the element ANDi and the element AND 2 emit the signal G. In connection with the fluctuation of the signal B in case III, it is again advantageous if the series combinations AND HR 4 and AND 2IR 5 have the same resistances.

Fig. 12 zeigt die Steuerstufe 5776, die als weiteres Ausführungsbeispiel anstelle der Steuerstufen ST gemäß Fig. 1, Fig.3, Fig.4 verwendbar ist. Die Logikschaltung wird gebildet durch die Inverter /Nl, IN2 und durch die NAND-Glieder NAND 1, NAND3, NAND 4. Die Steuerstufe ST/6 ist wieder derart ausgelegt, daß im Fall III sowohl über den Ausgang des Gliedes NANDi als auch über den Ausgang des Gliedes NAND 2 das gleiche Signal G abgegeben wird. Es ist auch wieder günstig, wenn die Serienkombinationen NANDi/R4 und NAND2/R5 gleiche Widerstände haben.FIG. 12 shows the control stage 5776, which can be used as a further exemplary embodiment instead of the control stages ST according to FIG. 1, FIG. 3, FIG. The logic circuit is formed by the inverters / Nl, IN2 and the NAND elements NAND 1, NAND3, NAND 4. The control stage ST / 6 is again designed in such a way that in case III both via the output of the element NANDi and via the Output of the element NAND 2 the same signal G is emitted. It is also cheap again if the series combinations NANDi / R4 and NAND2 / R5 have the same resistances.

F i g. 13 stellt die Steuerstufe 5777 dar, die als weiteres Ausführungsbeispiel anstelle der Steuerstufe ST gemäß Fig. 1, Fig.3, Fig.4 verwendbar ist. Die Logikschaltung der Steuerstufe 5777 besteht aus dem Inverter INi und den Gliedern OR I, OR 3. Im Fall III werden über die Ausgänge der Glieder OR 1 und OR 2 wieder die gleichen Signale, nämlich die Signale G abgegeben. Die Serienkombinationen ORiIR 4 und OR 2/R 5 haben wieder gleiche Widerstände.F i g. 13 shows the control stage 5777, which can be used as a further exemplary embodiment instead of the control stage ST according to FIG. 1, FIG. 3, FIG. The logic circuit of the control stage 5777 consists of the inverter INi and the elements OR I, OR 3. In case III, the same signals, namely the signals G, are emitted again via the outputs of the elements OR 1 and OR 2. The series combinations ORiIR 4 and OR 2 / R 5 again have the same resistance.

Die in den Fig. 10, 11, 12, 13 dargestellten Steuerstufen 5774 bzw. ST/5 bzw. 5776 bzw. 57/7 arbeiten alle wie in der Tabelle angegeben, wobei die in F i g. 9 dargestellten Signale erzeugt werden. Darüber hinaus ist es in allen Fällen günstig, wenn das Produkt The control stages 5774 or ST / 5 or 5776 or 57/7 shown in FIGS. 10, 11, 12, 13 all work as indicated in the table, the in FIG. 9 signals shown are generated. In addition, it is beneficial in all cases if the product

des Widerstandsbetrages A4 und der Kapazität des Kondensators Ci gleich dem Produkt des Widerstandsbetrages R 5 und der Kapazität des Kondensators C2 ist. Mit dieser Maßnahme läßt sich bei vorgegebener Periodendauer der Signale G und G eine beliebig kleine Schwankung des Signals S im Fall HI erzielen. Unabhängig davon läßt sich die Schwankung des Signals B in allen Fällen I, II, III auch dadurch beliebig klein machen, indem die Signale G, G mit entsprechend kurzer Periodendauer erzeugt werden.of the amount of resistance A4 and the capacitance of the capacitor Ci is equal to the product of the amount of resistance R 5 and the capacitance of the capacitor C2 . With this measure, for a given period of the signals G and G, an arbitrarily small fluctuation of the signal S can be achieved in the case of HI. Independently of this, the fluctuation of the signal B in all cases I, II, III can also be made as small as desired by generating the signals G, G with a correspondingly short period.

Hierzu 6 Blatt ZeichnungenIn addition 6 sheets of drawings

Claims

Patent claims:

1. Control stage for controlling an integrator which emits an integration signal via its output that depends on a first or second binary value of two control signals fed to two inputs of the control stage, in a first case the first binary value of the one and the second binary value of the other control signal, in a second case the second binary value of the one and the first binary value of the other control signal and in a third case the first binary value of both control signals occurs and the integrator contains an operational amplifier, the non-inverting input of which is connected to a reference signal source and the inverting one The input is connected to the output of the operational amplifier via a capacitor, characterized in that a pulse generator (GEN ) emits a meandering signal (G) , the first and second binary values (0 and 1) of which have the same signal amplitudes (UO and Ui) has, like the first and second binary values rt (0 or 1) of the control signals (S or s) that the meander-shaped signal (G) and the control signals (S, s) are fed to a logic circuit (LOG) , which sends a binary output signal to the inverting input (a) of the integrator (INT) , which in the first case is equal to one (1) of the two binary values (0,1) of the control signals and in the second case to the other (0) of the two binary values (0, 1) of the control signals and that in the third case alternately assumes both binary values (0.1) in the rhythm of the meander-shaped signal (G) , and that the non- inverting input (b) of the integrator (INT) is connected to a reference signal source (PS) , the signal amplitude of which is largely equal to the arithmetic mean (U0 / 2 + UU2) of the signal amplitudes (UO, U 1) of the meander-shaped signal (G) is (F i g. 6).

2. Control stage according to claim 1, characterized in that the meander-shaped signal (G) is fed to the non-inverting input (b) of the integrator (INT) via an integration element (R 5 / C2) (FIG. 8).

3. Control stage according to claim 1, characterized in that the logic circuit (LOG) via a member (NORi or ANDi or NANDi or OR 1) and a first resistor (R 4) to the inverting input (a) of the integrator (INT) is connected so that the output of the pulse generator (GEN) on the one hand to the logic circuit (LOG) and on the other hand via a second element (NOR 2 or AND 2 or NAND 2 or OR 2) and a second resistor (R 5) is connected to the non-inverting input (b) of the integrator (INT) , that the non-inverting input (b) of the integrator (INT) is connected via a second capacitor (C2) to a node of fixed potential (ground) and that the series resistor of the first member and the first resistor is equal to the series resistance of the second member and the second resistor (Figs. 10 and 11 and 12 and 13, respectively).

4. Control stage according to claim 3, characterized in that the product of the amount of resistance of the first resistor (R 4) and the capacitance of the capacitor is equal to the product of the amount of resistance of the second resistor (RS) and the capacitance of the second capacitor (C2) (F Fig. 8).