DE2549676A1

DE2549676A1 - ARRANGEMENT FOR BUILDING TEST INFORMATION

Info

Publication number: DE2549676A1
Application number: DE19752549676
Authority: DE
Inventors: Toshio Kashio
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1974-11-05
Filing date: 1975-11-05
Publication date: 1976-05-06
Also published as: FR2290709A1

Description

PATENYANvVÄl ""Ξ Α. aRÜNECKERPATENYANvVÄl "" Ξ Α. aRÜNECKER

DlPU-INGDlPU-ING

H. KiNKELDEYH. KiNKELDEY

DR-INGDR-ING

2549676 ' w.stockmair2549676 'w.stockmair

^T DR-ING-Art ;CAi.TECH ^T DR-ING-Art; CAi.TECH

K. SCHUMANNK. SCHUMANN

DRRER NAT DiPi,-PItVSDRRER NAT DiPi, -PItVS

P. H. JAKOBP. H. JAKOB

DlPU-INGDlPU-ING

G. BEZOLDG. BEZOLD

CASIO COMPUTER CO., LTD. _m^«-^««CASIO COMPUTER CO., LTD. _m ^ «- ^« «

6-1, 2-chome, München6-1, 2-chome, Munich

Mshishinouku, 8hin.juku-ku
Tokyo, JapanMshishinouku, 8hinōjuku-ku
Tokyo, Japan

8 MÜNCHEN 228 MUNICH 22

MAXJMfUANSTRASSE 43MAXJMfUANSTRASSE 43

. November 1975 9778-52/Hä. November 1975 9778-52 / Hä

Anordnung "zum Bilden von PrüfinformationArrangement "for forming test information

Die Erfindung bezieht sich auf eine Anordnung zum Bilden von Prüfinformation, mit der zu Prüfen ist, ob eine ausgesendete oder übertragene Information richtig übertragen wurde.The invention relates to an arrangement for forming test information, with which it is to be checked whether a transmitted message or transmitted information was transmitted correctly.

Bei verschiedenen Arten von Computern oder Informationsverarbeitungseinrichtungen wird eine codierte Information, die zum Ausführen einer Summierung oder anderer Operationen zu verarbeiten ist, zuerst z.B. auf einer Scheibe, einer magnetischen Trommel oder einem Lochstreifen gespeichert, woraufhin dann die gespeicherte Information ausgelesen und übertragen wird, damit sie den verschiedenen erforderlichen Verarbeitungsvorgängen unterworfen werden kann.In various types of computers or information processing equipment becomes an encoded information that is used to perform a summation or other operations processed, first stored e.g. on a disk, a magnetic drum or a punched tape, whereupon then the stored information is read out and transmitted to enable it to carry out the various necessary processing operations can be subjected.

In den fällen jedoch, in denen der Informationsfluß von einer Endstelleneinrichtung über einen Übertragungskreis vorgenommen wird, oder bei denen die Informationsauslesung von einer magnetischen Trommel oder einem Lochstreifen vorgenommen wird, können Übertragungsfehler sehr leicht z.B. infolge von Hauschsignalen auftreten, wodurch sich Summierungs-However, in those cases where the flow of information is from a Terminal device is made via a transmission circuit, or where the information is read from a magnetic drum or a punched tape is carried out, transmission errors can very easily, e.g. due to of house signals occur, as a result of which summation

609819/1153609819/1153

75496767549676

fehler, Verarbeitungsfehler od.dgl. ergeben. Daher muß vor der Ausführung der Summierung oder einer anderen Operation durch einen Computer geprüft v/erden, ob die Information richtig in den zuvor erwähnten Speichereinrichtungen gespeichert ist, d.h. ob die aus diesen Speichereinrichtungen ausgelesene und übertragene Information richtig ist.errors, processing errors or the like. result. Therefore must before performing the summation or any other operation, a computer verifies that the information is correctly stored in the aforementioned storage devices, i.e. whether those from these storage devices read and transmitted information is correct.

Herkömmlicherweise wird die Informationsprüfung durch eine Zählung z.B. der die Information bildenden Bitinformation ausgeführt. Das heißt, die Anzahl der Bits, die eine bestimmte Menge einer Informationseinheit bilden, z.B. eine Zeicheninformation, die eine "1" bezeichnen, wird gezählt und es wird geprüft, ob die gezählte Anzahl von Bits gerade oder ungerade ist, und eine dem Prüfungsergebnis entsprechende Bitinformation wird als Prüfinformation an diese eine Zeicheninformation angehängt und dann die Prüfinformation zusammen mit der Zeicheninformation übertragen. In diesem Pail der Prüfung der Zeicheninformation, d.h. der übertragenen Information, wenn die Zeicheninformation übertragen wird, wird die Anzahl von Bits, die jeweils "1" bezeichnen, gleichzeitig gezählt und das Prüfergebnis, ob die Bitanzahl gerade oder ungerade ist, wird mit der der Zeicheninformation folgenden Prüfinformation verglichen, so daß durch Koinzidenz festgestellt werden kann, ob die Information richtig übertragen ist.Conventionally, the information check is carried out by a Counting e.g. of the bit information forming the information executed. That is, the number of bits constituting a certain amount of a unit of information, e.g., character information indicating a "1", is counted and it it is checked whether the counted number of bits is even or odd, and one corresponding to the test result Bit information is appended to this one character information as test information, and then the test information is put together transmitted with the character information. In this pail the Checking the character information, i.e., the information transmitted when the character information is transmitted, is performed the number of bits, each denoting "1", counted simultaneously and the test result, whether the number of bits is even or is odd is compared with the check information following the character information so that it is determined by coincidence whether the information is correctly transmitted.

Venn jedoch bei diesen Prüfanordnungen eine gerade Anzahl von Bits, die eine "1" bezeichnen, nicht vorliegt und eine gerade. Anzahl von Rauschsignalen bezüglich einer zu prüfenden Informationseinheit in einem Zeichen zugeführt wird, kann nicht festgestellt werden, daß diese Information falsch übertragen wurd.e. Um derartige Falschprüfungen so weit wie möglich zu verringern, muß außerdem die Prüfinformationseinheit so klein wie möglich gemacht werden, z.B. eine Zeiiheneinheit, jedochIf, however, in these test arrangements an even number of Bits denoting a "1" are absent and one is even. Number of noise signals relating to an information unit to be checked is supplied in one character, it cannot be determined that this information is incorrectly transmitted became. In addition, in order to reduce such false checks as much as possible, the check information unit must be as small as possible be made as possible, e.g. one line unit, however

609819/1153609819/1153

2549R762549R76

ist in einem solchen Pail nicht nur eine wachsende Menge von Prüfinformation erforderlich, sondern es muß auch der Prüfvorgang sehr oft wiederholt werden. Obwohl dieser PrüfVorgang kompliziert wird, kann der Nachteil nicht beseitigt werden, daß es immer noch unmöglich ist, eine gerade Anzahl von Übertragungsfehlern durch Prüfung festzustellen. is not just a growing crowd in such a pail of test information is required, but the test process must also be repeated very often. Although this one The inspection process becomes complicated, the disadvantage cannot be eliminated become that it is still impossible to determine an even number of transmission errors by examination.

Aufgabe der Erfindung ist es, eine neue Anordnung zum Bilden von Prüfinformation zu schffen, die diese Nachteile nicht aufweist und nur eine-ausreichend kleine Menge von Prüfinformation selbst bei einer großen Menge von übertragener Information erfordert und die die Prüfzuverlässigkeit ausreichend vergrößert.The object of the invention is to create a new arrangement for forming test information which does not have these disadvantages and only a sufficiently small amount of check information even with a large amount of information being transmitted, and which require the verification reliability to be sufficient enlarged.

Bei einer Anordnung der genannten Art ist diese Aufgabe erfindungsgemäß gelöst durch einen n-Bit-Binärzähler, der aufgrund der Bit-Übertragung einer codierten Information zählt, die aus einem Speicher ausgelesen und von diesem abgegeben wird, durch eine Anzahl η von binärinvertierenden Speichern, di.e den Bits des n-Bit-Binärzählers zugeordnet sind, durch eine Einrichtung zum Zuführen eines Inversions-Befehlssignals, zum Invertieren des Bits eines jeden der bitinvertierenden Speicher, das aus einem Binärsignal erhalten wird, das durch Steuern des aus der codierten Information synchron mit dem Fortschreiten des n-Bit-Binärzählers durch ein Ausgangssignal von jedem Bit des n-Bit-Binärzählers erhaltenen Binärsignals erhalten wird, und durch einen Addierer für den aus jedem der η binärinvertierenden Speicher erhaltenen gespeicherten Inhalt zu der codierten Information als Prüfinformation, wobei der gespeicherte Inhalt auf die codierte Information fol-.gend übertragen wird.With an arrangement of the type mentioned, this object is in accordance with the invention solved by an n-bit binary counter that counts on the basis of the bit transmission of coded information that is read from a memory and output from this, by a number η of binary-inverting memories, ie the bits of the n-bit binary counter are assigned by a device for supplying an inversion command signal, for inverting the bit of each of the bit inverting memories obtained from a binary signal obtained by Controlling the from the coded information in synchronism with the advancement of the n-bit binary counter by an output signal binary signal obtained from each bit of the n-bit binary counter and by an adder for the stored one obtained from each of the η binary inverting memories Content of the coded information as test information, where the stored content following the encoded information is transmitted.

609819/1 153609819/1 153

754967fr754967fr

Durch die einen solchen Aufbau aufweisende erfindungsgemäße Anordnung wird selbst in dem Fall, in dem die Anzahl der die codierte und zu übertragende Information bildenden Bits so groß wie 2ⁿ ist, die Informationsprüfung ausreichend ausgeführt, wenn nur die der codierten Information nachfolgend übertragene Prüfinformation aus n-Bits zusammengesetzt ist, was den Anteil von Prüfbits bezogen auf die gesamte Menge der zu prüfenden codierten Information verringern kann.Due to the arrangement according to the invention having such a structure, the information check is sufficiently carried out even in the case in which the number of bits forming the coded information to be transmitted is as large as 2 ⁿ if only the test information from n which is subsequently transmitted to the coded information -Bits is composed, which can reduce the proportion of check bits in relation to the total amount of coded information to be checked.

Ist z.B. im Gegensatz dazu eine zu prüfende Informationseinheit ein einzelnes Zeichen, das z.B. aus 4- Bit gebildet ist, so ist gewöhnlich eine Anzahl von n/ 4- Prüfbits bezogen auf eine n-Bit-übertragene Information erforderlich. Mit der neuen Anordnung kann die übertragene Information mit einer ausreichend verminderten Anzahl von Prüfbits geprüft werden. Außerdem können, selbst im Fall, bei dem eine gerade Anzahl von Übertragungsfehlern bezogen auf die zu prüfende übertragene Informationseinheit übertragen werden, diese Fehler zuverlässig herausgeprüft werden.For example, if, in contrast to this, an information unit to be checked is a single character made up of 4 bits, for example, so usually a number of n / 4 check bits are related required on an n-bit transmitted information. With the new arrangement, the transmitted information can with a sufficiently reduced number of check bits are checked. Also, even in the case where there is an even number of transmission errors related to the transmitted information unit to be checked, these errors are reliable to be checked out.

Weitere, die besondere Ausbildung der neuen Anordnung be treffende Ausgestaltungen der Erfindung sind in den "ünteransprüchen angegeben.Further, the special training of the new arrangement be relevant Refinements of the invention are set out in the subclaims specified.

Die Erfindung wird anhand in der Zeichnung dargestellter Ausführungsbeispiele näher erläutert. Im einzelnen zeigen:The invention is based on the embodiments shown in the drawing explained in more detail. Show in detail:

Fig. 1 (A) bis (F) eine unterschiedliche Weise, mit der bei der neuen Anordnung übertragene Informationsbits erfaßt werden können,Fig. 1 (A) to (F) show a different way with which in information bits transmitted in the new arrangement can be detected,

6 0 9 8 19/11536 0 9 8 19/1153

ig.· 2 eine Schaltung einer Ausführungsform der neuen Anordnung ,Fig. 2 shows a circuit of an embodiment of the new arrangement ,

!ig. 5 einen Stromlaufplan der in Fig. 2 dargestellten Schaltungsblöcke ,! ig. 5 is a circuit diagram of the circuit blocks shown in FIG ,

Fig. 4 eine Schaltung einer anderen Ausführungsform der neuen Anordnung,FIG. 4 shows a circuit of another embodiment of FIG new arrangement,

Fig. 5 eine Schaltung einer weiteren Ausführungsform der neuen Anordnung,FIG. 5 shows a circuit of a further embodiment of FIG new arrangement,

Fig. 6 den Fall, bei dem Prüfinformation zu der zu übertragenen Information hinzuaddiert wird, die aus in Serie angeordneten Zeichen besteht, die gas parallel angeordneten Bits gebildet sind,6 shows the case in which check information is to be transmitted to the Information is added, which consists of characters arranged in series, the gas arranged in parallel Bits are formed,

Fig. 7 OO bis (D) eine unterschiedliche Weise, in der die übertragenen Informationsbits mit Hilfe der neuen Anordnung erfaßt werden,7 00 to (D) show different ways in which the transmitted information bits are recorded with the help of the new arrangement,

Fig. 8 eine Weise, in der mehrere Zeichen übertragen v/erden, die jeweils aus parallel angeordneten acht Bits gebildet sind,Fig. 8 shows a manner in which a plurality of characters are transmitted, each made up of eight bits arranged in parallel,

Fig. 9 eine Schaltung einer weiteren Ausführungsform der neuen Anordnung,9 shows a circuit of another embodiment of the new Arrangement,

Fig.10 einen Stromlaufplan des in Fig. 9 gezeigten Blockschaltbildes undFIG. 10 is a circuit diagram of the block diagram shown in FIG and

Fig.11 einen weiteren Stromlaufplan, der in Fig. 9 gezeigten Schaltung.FIG. 11 shows a further circuit diagram of the one shown in FIG Circuit.

0 9 8 19/11530 9 8 19/1153

-6- 7549678-6- 7549678

Anhand der Zeichnung werden nachfolgend bevorzugte Ausführungsformen der neuen Anordnung beschrieben. Zuerst wird das Prinzip der neuen Anordnung erläutert. Ist eine zu übertragende Information aus 16 Bits gebildet, wie dieses in Fig. 1 (A) gezeigt ist, so wird die Bitinformation der übertragenen Information zuerst mit jedem zweiten Bit erfaßt, wie dieses in Fig. 1(B)" gezeigt ist, und in den Fällen, bei denen die Bitinformation z.B. eine "1" ist, wird diese gezählt und festgestellt, ob das Zählergebnis gerade oder ungerade ist. Wie dieses in Fig. 1(G) gezeigt ist, wird Jede weitere Einheit, die aus zwei benachbarten Bits besteht, selektiv mit ihrer unmittelbar folgenden Einheit geprüft, die in gleicher Weise aus zwei benachbarten Bits gebildet ist, die fortgelassen werden, um festzustellen, ob diese getrennten Bitinhalte von einem logischen Pegel "1" angegeben sind, und, wie in Fig. 1(D) gezeigt ist, wird jede weitere Einheit, die aus vier aufeinanderfolgenden Bit gebildet ist, selektiv aus dem gleichen Grunde mit ihrer nachfolgenden Einheit geprüft, die in gleicher Weise aus vier aufeinanderfolgenden Bit gebildet ist, die fortgelassen sind. Außerdem wird jede weitere Einheit, die aus acht aufeinanderfolgenden Bit gebildet ist, selektiv mit ihrer nachfolgenden Einheit geprüft, wie dieses in Fig. 1(E) gezeigt ist, die in gleicher Weise aus acht aufeinanderfolgenden Bit gebildet ist, die fortgelassen sind. ÜTach dem jeweiligen Prüfergebnis der in den Fig. 1(B), 1(G), 1(D) und 1(E) gezeigten Bit-Auswahlvorgängen wird z.B. ein das Prüfergebnis angebendes Aus gangs signal "1" erzeugt, wenn eine ungerade Anzahl festgestellt ist und ein Ausgangssignal "0" erzeugt, wenn eine gerade Anzahl festgestellt ist, wodurch unter Benutzung dieser Ausgangssignale eine Prüf information von vier Bits erzeugt wird. Das heißt, die Informationsübertragung wird mit einer 4—Bit-Prüfinformati'on bewirkt, die zu einer (16-1 )-Bitinfoimation hinzuaddiert wird.Preferred embodiments of the new arrangement are described below with reference to the drawing. First is the principle the new arrangement explained. Information to be transmitted is composed of 16 bits as shown in Fig. 1 (A) is, the bit information of the transmitted information is first detected every other bit, as shown in Fig. 1 (B) " is shown, and in the cases where the bit information is, for example, a "1", it is counted and it is determined whether the Counting result is odd or even. As shown in Fig. 1 (G), each additional unit is made up of two adjacent Bits, selectively checked with their immediately following unit, consist of two adjacent ones in the same way Bits is formed which are left out in order to determine whether these separate bit contents of a logic level "1" and, as shown in Fig. 1 (D), each additional unit is formed from four consecutive bits is, selectively checked for the same reason with its subsequent unit, the same way from four consecutive Bit is formed, which are omitted. Also, each additional unit is made up of eight consecutive Bit is selectively checked with its subsequent unit, as shown in Fig. 1 (E), the same Way is formed from eight consecutive bits that are omitted. ÜAccording to the respective test result of the bit selection processes shown in Figs. 1 (B), 1 (G), 1 (D) and 1 (E), for example, an output signal indicating the test result is output "1" is generated when an odd number is detected and an output "0" is generated when an even number is detected, thereby making use of these output signals a test information of four bits is generated. This means, the information is transmitted with a 4-bit test information which adds to a (16-1) bit info animation will.

609819/1153609819/1153

In diesem Pall wird bei den in den Fig. 1 (B) bis 1(E) gezeigten Bitauswahlvorgängen das Intervall zwischen Prüfbits auf aufeinanderfolgende Zyklen verteilt. Wird z.B. das Intervall zwischen Prüfbits so gewählt, daß die Prüfinformation durch 16 Bits gebildet ist, kann eine übertragene Information -von (65536-1) Bits geprüft oder abgedeckt werden.This Pall is used in those shown in Figs. 1 (B) to 1 (E) Bit selection processes distribute the interval between check bits over successive cycles. E.g. the interval chosen between check bits so that the check information is formed by 16 bits, transmitted information -of (65536-1) bits can be checked or covered.

In diesem Fall v/erden jedoch unter einer bestimmten Bedingung, bei der Übertragungsfehler gleichzeitig erzeugt werden, z.B. beim 11., 12. und 15- Bit in Fig. 1 (A) und die Prüfergebnisse von ungerade oder gerade, die den Fig. 1(B), 1(C) und 1(D) entsprechen, nicht invertiert sondern in Übereinstimmung mit dem Ergebnis der Prüfinformation gebracht und können daher durch Benutzung der Prüfinformation nicht festgestellt werden. Dieses besondere Beispiel tritt tatsächlich nur sehr wenig auf, soll jedoch auch bei diesem besonderen Beispiel eine richtige Prüfung stattfinden, müssen alle Bits auch weiter erfaßt werden, wie dieses in Fig. 1(F) gezeigt ist, und dann können Übertragungsfehler auch bei dieser besonderen Bedingung noch zuverlässig erfaßt v/erden.In this case, however, under a certain condition that transmission errors are generated simultaneously, e.g. at 11th, 12th and 15 bits in Fig. 1 (A) and the test results of odd or even corresponding to Figs. 1 (B), 1 (C) and 1 (D), not inverted but in accordance with brought to the result of the check information and therefore cannot be determined by using the check information. In fact, this particular example occurs very little, but it is intended to do one with this particular example as well proper testing takes place, all bits must also continue to be detected, as shown in Fig. 1 (F), and then transmission errors can still be reliably detected even with this special condition.

Außerdem kann das in Fig. 1 gezeigte 16.Bit, d.h. das letzte Bit der Informationseinheit, die einen zu prüfenden Informationsbereich bilden, nicht in der in den Fig. 1(B) bis 1(D) gezeigten Biterfassungsweise geprüft werden, jedoch werden im Fall der Fig. 1(F) alle die die Übertragungsinformation bildenden 16 Bits erfaßt und auch dieses letzte Bit kann gleichzeitig ebenfalls geprüft werden.In addition, the 16th bit shown in Fig. 1, i.e. the last Bits of the information unit which constitute an information area to be checked are not in the one shown in Figs. 1 (B) to 1 (D) are checked in the bit detection manner shown, however, in the case of Fig. 1 (F), all of the transmission information forming 16 bits are detected and this last bit can also be checked at the same time.

Durch das Erfassen der übertragenen Bitinformation mit den in den Fig. 1(A) bis 1(F) gezeigten AuswahlIntervallen und durch entsprechendes Zählen der Bitinformation entsprechend der Anzahl der erfaßten Bits "1" oder "0" und durch Fest-By capturing the transmitted bit information with the selection intervals and shown in Figs. 1 (A) to 1 (F) by counting the bit information corresponding to the number of bits detected "1" or "0" and by fixed

0 9 8 19/11530 9 8 19/1153

7.549R767.549R76

stellung, ob dieses Zählergebnis ungerade oder gerade ist, um damit die Prüfinformation zu bilden, so wird die übertragene Information zuverlässig für jedes Bit geprüft, wobei eine Informationsmenge von mein? als 60 000 Bits mit nur 16 Prüfbits geprüft werden kann.position whether this count is odd or even in order to form the test information, the transmitted Information reliably checked for each bit, with an amount of information from my? than 60,000 bits with only 16 check bits can be checked.

Fig. 2 zeigt eine Ausführungsform der neuen Anordnung, mit der die zuvor erwähnte Übertragungsinformation gebildet werden kann, zu der eine Prüfinformation hinzuaddiert wird. Ein Speicher für die Eingabeinformation wird mit der zu übertragenden Information gespeichert, zu der eine Prüfinformation noch nicht hinzuaddiert ist. Diese Information des Speichers 11 wird dann z.B. an einen magnetischen Speicher 12 für die Ausgangsinformation gegeben und in diesem gespeichert.Fig. 2 shows an embodiment of the new arrangement with which the aforementioned transmission information can be formed to which check information is added. A memory for the input information, the information to be transmitted is stored with the information to which test information has not yet been added is. This information of the memory 11 is then transferred to, for example, a magnetic memory 12 for the output information given and stored in this.

Erhält der Speicher 11 einen Auslesebefehl, so wird die in ihm gespeicherte Information nacheinander ausgelesen und über ein UND-Glied 1J und ein ODER-Glied 14- an den Speicher 12 gegeben und parallel dazu noch auf UND-Glieder 15^, 152*··^5_η gegeben. In dem Fall, in dem z.B. vier Bits als Prüfinformation erhalten werden, wie dieses in Fig. 1 gezeigt ist, sind die UND-Glieder 15^ bis 15 mit der Zahl 4- vorgesehen, d.h. sie sind entsprechend der zu prüfenden Informationsexnheit vorgesehen. Die jeweiligen Ausgangssignale der UND-Glieder 15-j bis 15 werden als Zählsignale an binäre Flip-Flops 16^,I62···16_η gegeben und die gezählten Ausgangssignale der Flip-Flops 16^ bis 16 werden an ein ODER-Glied 18 über UND-Glieder 17₁,17₂·.·17_η jeweils gegeben^ Das Aus gangs signal des ODER-Glieds 18 xfird an das ODER-Glied 14 über ein UND-Glied 19 gegeben.If the memory 11 receives a read command, the information stored in it is read out one after the other and sent to the memory 12 via an AND element 1J and an OR element 14- and, in parallel, to AND elements 15 ^, 152 * ·· ^ 5 _η given. In the case in which, for example, four bits are obtained as check information, as shown in FIG. 1, the AND gates 15 ^ to 15 are provided with the number 4-, that is, they are provided in accordance with the information integrity to be checked. The respective output signals of the AND gates 15-j to 15 are given as counting signals to binary flip-flops 16 ^, I62 ··· 16 _η and the counted output signals of the flip-flops 16 ^ to 16 are sent to an OR gate 18 AND elements 17 ₁ , 17 ₂ ·. · 17 _η given ^ The output signal of the OR element 18 xfird is given to the OR element 14 via an AND element 19.

Außerdem wird der Auslesebefehl als ein Zählbefehl an einen n-Bit~Binärzähler 20 gegeben, wobei der Zähler 20 und die Flip-Flops 16^j bis 16 durch das Ausagangssignal eines UND-Glieds 21 zurückgesetzt werden. An dieses UND-Glied 21 wird der Auslesebefehl und ein Ausgangssignal gegeben, das überIn addition, the readout command is given as a count command to an n-bit binary counter 20, the counter 20 and the Flip-flops 16 ^ j to 16 by the output signal of an AND gate 21 must be reset. To this AND gate 21, the read command and an output signal is given, which via

6 0 9 8 19/11536 0 9 8 19/1153

? 5 A 9 B 7? 5 A 9 B 7

einen Inverter 23 von einer 1-Bit-Verzögerungsschaltung erhalten wird_t an die der Auslesebefehl ebenfalls gegeben wird. Erreicht das Auslese-Befehlssignal hohen Pegel, so erzeugt das UND-Glied 21 ein Rücksetzsignal während des Zeitintervalls von einem Bit. Erhält der Speicher 11 ein Auslese-Befehlssignal, so wird der Zähler 20 von einem Taktsignal weitergezählt, das dem Auslesen der Information zugeordnet ist, und erzeugt Ausgangssignale bei ,jeder weite ren Einheit, die aus einem, zwei, vier oder acht aufeinanderfolgenden Bit-Nachrichten besteht, die selektiv zu prüfen sind, um den logischen Pegel von "1" festzustellen,'wie dieses in den Fig. 1(B), 1(C), 1(D) und 1(E) gezeigt ist, d.h. synchron mit dem Auslesen der Bitinformation, um die Steueranschlüsse der UND-Glieder 15^j bis 15 anzusteuern. Die aus dem Speicher 11 ausgelesene Bitinformation wird durch die UND-Glieder 15^ bis 15_n erfaßt, wie dieses in Verbindung mit den Fig. 1(A) bis 1(E) erläutert wurde, und erzeugen, wenn die erfaßte Bitinformation "1" ist, ein Ausgangssignal, um die Flip-Flops 16.* bis 16 schrittweise zu setzen.an inverter 23 is obtained from a 1-bit delay _{circuit t} to which the readout command is also given. When the read-out command signal reaches a high level, the AND gate 21 generates a reset signal during the one-bit time interval. If the memory 11 receives a read-out command signal, the counter 20 is counted further by a clock signal which is assigned to the reading out of the information and generates output signals for each further unit consisting of one, two, four or eight successive bit messages which are to be selectively checked to determine the logic level of "1" as shown in FIGS. 1 (B), 1 (C), 1 (D) and 1 (E), that is, in synchronism with reading out the bit information in order to control the control connections of the AND gates 15 ^ j to 15. The bit information read out from the memory 11 is detected by the AND gates 15 ^ to 15 _n , as explained in connection with FIGS. 1 (A) to 1 (E), and when the detected bit information "1" is an output to set the flip-flops 16. * to 16 step by step.

Das Auslesebefehlssignal wird außerdem an eine n-Bit-Verzögerungsschaltung 24 und an einen Inverter 25 gegeben, deren Jeweilige Ausgangssignale an ein UND-Glied 26 gegeben werden. Dieses UND-Glied 26 erzeugt ein Ausgangssignal während der n-Bit-Zeitdauer, nach dem das Auslesebefehlssignal wieder auf den niedrigen Pegel gefallen ist, um das Auslesen der Information aus dem Speicher 11 vollständig zu bewirken und einen bis η zählenden Zähler 27 schrittweise weiterzuzählen und gleichzeitig das UND-Glied 19 durchzuschalten. V/ährend der anderen Zeitdauer steuert das UND-Glied 26 einen Inverter 28 derart, daß dessen Ausgangssignal das UND-Glied 13 durchschaltet .- Der Zähler 27 wird durch ein Taktsignal weitergezählt, das synchron mit der Übertragung der Bitinformation ist und gibt seinerseits ein Ansteuersignal an die UND-Glieder 17^j bis 17_n bei jedem erhaltenen Taktsignal, damit die Zähl-The read-out command signal is also given to an n-bit delay circuit 24 and to an inverter 25, the respective output signals of which are given to an AND gate 26. This AND element 26 generates an output signal during the n-bit period after which the read-out command signal has fallen back to the low level in order to completely effect the reading-out of the information from the memory 11 and a counter 27 which counts up to η and continues to count step by step to switch through the AND gate 19 at the same time. During the other period of time the AND element 26 controls an inverter 28 in such a way that its output signal switches the AND element 13 through. The counter 27 is counted further by a clock signal which is synchronous with the transmission of the bit information and in turn gives a control signal to the AND gates 17 ^ j to 17 _n for each received clock signal, so that the counting

6098 i 9/ 1 1536098 i 9/1 153

75496767549676

information der Binärzähler 16^ bis 16 dem ODER-Glied 18 als eine Serieninformation von η-Bits entnommen werden kann.information from the binary counters 16 ^ to 16 to the OR gate 18 can be taken out as series information of η bits.

Fig. 3 zeigt eine Schaltung für den Fall, daß η = 4 ist, wie dieses in Verbindung mit Fig. 1 erläutert ist, wobei der Binär zähler 20, binäre Flip-Flops 16^ bis 16^ und ein Flip-Flop 16 und ihre zugeordneten weiteren Schaltungen vorgesehen sind. Das ausschließliche Befehlssignal wird an ein ODER-Glied 29 zusammen mit einem Rücksetssignal gegeben und das Ausgangssignal des ODER-Gliedes 29 steuert ein UND-Glied 30, das ein Taktsignal erhält. Der Binärzähler 20 hat vierFig. 3 shows a circuit for the case that η = 4, as explained in connection with FIG. 1, the binary counter 20, binary flip-flops 16 ^ to 16 ^ and a flip-flop 16 and their associated further circuits are provided. The exclusive command signal is sent to a OR gate 29 given together with a reset signal and the output signal of the OR gate 29 controls an AND gate 30, which receives a clock signal. The binary counter 20 has four

Flip-Flop 31a,31b,31c und 31d, deren Information durch ein Taktsignal ausgelesen wird, das von dem UND-Glied 30 zugeführt wird, und in die die Signale von UND-Gliedern 32a,32b, 32c und 32d eingeschrieben werden, deren Ausgangssignale als Ansteuersignale an UND-Glieder 15χρ 15>2> ^ 5z und 15^. über .Inverter 33a,33b,33c und 33d Jeweils gegeben werden. An die ' UND-Glieder 15^ bis 15^ werden die Dateninformationssignale vom Speicher 11 und ein Taktsignal vom UND-Glied 30 gegeben.Flip-flops 31a, 31b, 31c and 31d, their information by a Clock signal is read, which is fed from the AND gate 30, and into which the signals from AND gates 32a, 32b, 32c and 32d are written in, the output signals of which are used as control signals at AND gates 15χρ 15> 2> ^ 5z and 15 ^. above .Inverter 33a, 33b, 33c and 33d are given respectively. To the ' AND gates 15 ^ to 15 ^ become the data information signals from the memory 11 and a clock signal from the AND gate 30 given.

Das Ausgangssignal eines Inverters 34-* an den das Rücksetzsignal gegeben wird, wird als Ansteuersignal an die UND-Glieder 32a bis 32d gegeben, während das Ausgangssignal des Inverters 33a an das UND-Glied 32a gegeben wird. Außerdem erhalten die UND-Glieder 32b bis 32d die Ausgangssignale von ODER-Gliedern 35b, 35c und 35d und die Ausgangssignale von UND-Gliedern 36b, 36c und 36d werden über Inverter 37t», 37d und 37c erhalten. An das ODER-Glied 35b und das UND-Glied 36b werden die Ausgangssignale der Flip-Flops 31a und 31b gegeben und die ODER-Glieder 35c, 35d und die UND-Glieder 36c, 36d erhalten die Ausgangssignale der UND-Glieder 36b, 36c und der Flip-Flops 31c, 31d.The output of an inverter 34- * to which the reset signal is given, is given as a drive signal to the AND gates 32a to 32d, while the output signal of the inverter 33a is given to the AND gate 32a. In addition, the AND gates 32b to 32d receive the output signals from OR gates 35b, 35c and 35d and the output signals from AND gates 36b, 36c and 36d are connected via inverters 37t », 37d and 37c obtain. To the OR gate 35b and the AND gate 36b, the output signals of the flip-flops 31a and 31b are given and the OR gates 35c, 35d and AND gates 36c, 36d receive the output signals of AND gates 36b, 36c and the flip-flops 31c, 31d.

609819/1153609819/1153

7549R767549R76

Die Ausgangssignale der UND-Glieder 15^ bis 15^ werden als Einschreib- und Auslese-Befehlssignale an die Ϊϋρ-Flops 38a, 38b, 38c und 38d, die jeweils die Binärzähler 16^ bis 16^ bilden, über ODER-Glieder 39a, 39b, 39c und 39d gegeben. Von den Flip-Flops 38a bis 38d v/erden gezählte Ausgangssignale erhalten, die über Inverter 40a, 40b, 40c und 4Od ausgegeben und über UND-Glieder 41a, 41b, 41c und 41d zurück an die Eingangsseiten der Flip-Flops 38a bis 38d gegeben werden. Die UND-Glieder 41a bis 41d erhalten Ansteuersignale vom Inverter 34. An die ODER-Glieder 39a bis 39d wird das Ausgangssignal eines UND-Gliedes 42 gegeben, das das Taktsignal und das Rücksetzsignal erhält.The output signals of the AND gates 15 ^ to 15 ^ are as Write-in and read-out command signals to the Ϊϋρ-flops 38a, 38b, 38c and 38d, the binary counters 16 ^ to 16 ^ form, given via OR gates 39a, 39b, 39c and 39d. Counted output signals from the flip-flops 38a to 38d are grounded received, which are output via inverters 40a, 40b, 40c and 4Od and via AND gates 41a, 41b, 41c and 41d back to the input sides the flip-flops 38a to 38d are given. The AND gates 41a to 41d receive drive signals from the inverter 34. The output signal of an AND element 42, which contains the clock signal and the reset signal, is sent to the OR gates 39a to 39d receives.

Außerdem hat diese Ausführungsform der neuen Anordnung einen weiteren Binärzähler 16x, der aus einem Flip-Flop 38x, einem. ODER-Glied 39x, einem Inverter 4Ox und einem UND-Glied 41x in gleicher Weise aufgebaut ist, wie die zuvor erwähnten Binärzahler, wobei das ODER-Glied 39x das Ausgangssignal von dem UND-Glied 30, das Ausgangssignal eines UND-Gliedes 15x* an das die Dateninformation gegeben wird und das Ausgangssignal des UND-Gliedes 42 erhält.In addition, this embodiment of the new arrangement has a further binary counter 16x, which consists of a flip-flop 38x, a. OR gate 39x, an inverter 4Ox and an AND gate 41x is constructed in the same way as the previously mentioned binary counters, wherein the OR gate 39x is the output of the AND element 30, the output signal of an AND element 15x * to which the data information is given and the output signal of AND gate 42 receives.

Bei der in Fig. 3 gezeigten Schaltung werden die Flip-Flops 31a bis 31d und 38a bis 38d sowie 38x in ihren Schaltzustand "0", d.h. in ihren Anfangszustand, durch Schließen der UND-Glieder 32a bis 32d, 41a bis 41d sowie 41x durch Zuführen eines Rücksetzsignales und gleichzeitiges Zuführen eines Taktsignales an das UND-Glied 30 gesetzt. Wird dem UND-Glied 30 ein mit dem Auslesen der Dateninformation synchrones Taktsignal, das in Ausdrucken der Bitinformation entsprechend den,Auslesebefehlssignalen durchgeführt wird, entnommen, so werden Ausgangssignale von den Invertern 33a bis 33d bei jedem weiteren Bit, bei jeder aus zwei aufeinanderfolgenden Bit bestehenden Einheit, bei jeder aus vier aufeinanderfolgendenIn the circuit shown in Fig. 3, the flip-flops 31a to 31d and 38a to 38d and 38x in their switching state "0", i.e. in their initial state, by closing the AND gates 32a to 32d, 41a to 41d and 41x by supplying a reset signal and simultaneously supplying a Clock signal to the AND gate 30 is set. If the AND element 30 is synchronized with the reading out of the data information Clock signal, which is carried out in printouts of the bit information corresponding to the read-out command signals, thus, output signals from inverters 33a to 33d become every other bit every two successive ones Unit consisting of four bits in each case

6 0 9 8 13/11536 0 9 8 13/1153

• 7549678• 7549678

Bit bestehenden Einheit und bei jeder aus acht aufeinanderfolgenden Bit bestehenden Einheit erhalten, wie dieses in den Fig. 1(B) bis 1(E) gezeigt ist, um die UND-Glieder 15^ bis 15^ zu steuern. Das heißt, mit den UND-Gliedern 15-i bis 15^ wird die Biterfassung in den Bitauswahlintervallen durchgeführt, die anhand von Pig .1 erläutert wurden, und, wenn das erfaßte Bit eine "1" ist, werden die binären Flip-Flops 16^ bis 16^ schrittweise gesetzt. Jedes der binären Flip-Flops 16/i bis 16^ erzeugt ein Ausgangssignal "1",wenn die gezählte Anzahl von Bits, die jeweils eine "1" angeben, ungerade ist, und erzeugen ein Ausgangssignal "0" wenn die gezählte Anzahl gerade ist. Solange das AusIesebefehlssignal weiterhin zugeführt wird und die Information weiterhin aus dem Speicher 11 ausgelesen wird, wird dieser zuvor erwähnte Zählvorgang kontinuierlich ausgeführt.Bit and each of eight consecutive units Bit existing unit is obtained, as shown in Figs. 1 (B) to 1 (E), to the AND gates 15 ^ to 15 ^ to control. That means, with the AND gates 15-i to 15 ^ becomes the bit detection carried out in the bit selection intervals, which were explained with reference to Pig .1, and if that detected Bit is a "1", the binary flip-flops are 16 ^ to 16 ^ set gradually. Each of the binary flip-flops 16 / i to 16 ^ generates an output signal "1" when the counted number of bits which each indicate a "1" is odd, and generate a Output signal "0" if the counted number is even. As long as the readout command signal continues to be supplied and the information continues to be read out from the memory 11, this aforementioned counting operation becomes continuous executed.

Wird das Auslesebefehlssignal beendet, um das Auslesen der Information aus dem Speicher 11 zu beenden, so wird ein Ausgangssignal vom UND-Glied 26 während der n-Bit-Zeitdauer entnommen, um den Zähler 27 weiterzuzählen, wodurch die UND-Glieder 17yj »17p ··· angesteuert werden, um aufeinanderfolgend durchgeschaltet zu werden. Auf diese Weise werden die Ausgangssignale der Flip-Flops 16.*, I62.... ausgelesen und als serielle Information über das UND-Glied 19 entnommen und als Prüfinformation benutzt.If the read-out command signal is ended in order to start reading out the To terminate information from the memory 11, an output signal is taken from the AND gate 26 during the n-bit period, to continue counting the counter 27, whereby the AND gates 17yj »17p ··· are controlled to be consecutive to be switched through. This way the output signals the flip-flops 16. *, I62 .... read out and as serial information about the AND gate 19 taken and as Check information used.

Außerdem werden bei der in Fig. 3 gezeigten Schaltung alle Bits der auszulesenden Information von dem UND-Glied 15x in Ausdrücken der Bitinformation in der in Fig. 1(F) gezeigten Weise erfaßt und die eine "1" angebenden Bits der erfaßten Bitinformation von dem Flip-Flop 16x gezählt. In dem Fall, bei dem die Biterfassung in Phasenzyklen vorgenommen wird, wobei die zu erfassende Phase jedes zweite Bit eines um das andere invertiert wird, wie dieses z.B. inIn addition, in the circuit shown in FIG. 3, all Bits of the information to be read out from the AND gate 15x in terms of the bit information in that shown in Fig. 1 (F) Detected manner and the "1" indicating bits of the detected bit information are counted by the flip-flop 16x. In the case where the bit detection is done in phase cycles with the phase to be detected every other Bit is inverted one by one, like this e.g. in

6 0 9 8 19/11536 0 9 8 19/1153

7549R767549R76

Pig. 1(B) gezeigt ist, im Gegensatz zu dem Pail, bei dem alle Bits der übertragenen Information in der in Pig. 1(P) gezeigten Weise erfaßt werden, ist die Verbindung zwischen dem in Pig. 3 gezeigten Binärzähler 20 und den Plip-Plops 16,i bis 16^ und 16x die gleiche wie die in Pig. 3 gezeigte, mit der Ausnahme, daß der Ausgang des Plip-Plops 30^ des Zählers 20 ein Eingang für den Ansteueranschluß des UND-Gliedes 15x wird.Pig. 1 (B), in contrast to the pail in which all bits of the transmitted information in the in Pig. 1 (P) The connection between that shown in Pig. 3 shown binary counter 20 and the plip-plops 16, i to 16 ^ and 16x the same as those in Pig. 3 shown, with the exception that the output of the Plip-Plop 30 ^ des Counter 20 is an input for the control connection of the AND gate 15x.

Bei dem beschriebenen Ausführungsbeispiel wurde dessen Arbeitsweise so erläutert, daß die übertragene Bitinformation in Zyklen "bei jedem weiteren Bit","bei jeder weiteren, aus zwei aufeinanderfolgenden Bit bestehenden Einheit","bei jeder weiteren, aus vier aufeinanderfolgenden Bit bestehenden Einheit" erfaßt wird. Diese Intervalle der Biterfassung können weiter wahlweise festgesetzt werden. Die Art der Intervalle wird wahlweise entsprechend der Menge der Übertragungsinformation entsprechend der Wahrscheinlichkeit, mit der Pehler erzeugt werden können, festgelegt. Außerdem wird bei dem beschriebenen Ausführungsbeispiel die Anzahl der eine "1" angebenden Bits gezählt, jedoch kann die Prüfung so vorgenommen werden, daß die Anzahl der jeweils eine "0" angebenden Bits gezählt wird.In the embodiment described, its mode of operation explained in such a way that the transmitted bit information in cycles "with every further bit", "with every further bit, out of two consecutive bit unit "," for every further unit consisting of four consecutive bits " is detected. These bit detection intervals can further be optionally set. The type of intervals will be optionally according to the amount of transmission information according to the probability with which Pehler generates can be set. In addition, in the described embodiment, the number of bits indicating "1" becomes counted, but the test can be carried out in such a way that the number of bits indicating a "0" is counted.

Die bisherige Beschreibung bezieht sich auf eine Ausführung, bei der die Prüfinformation gebildet und auf die codierte Information folgend übertragen wird. Bei der nachfolgenden Beschreibung wird eine übertragene Information durch Addieren einer Prüfinformation zu der zuvor erwähnten codierten Information erhalten, die in dem Speicher über Positionierungscode gespeichert ist und in Übereinstimmung mit Auslesebefehlssignalen ausgelesen wird. Wird die so ausgelesene Information an eine Informationsverarbeitungseinrichtung übertragen, so wird eine Prüfinformation getrennt aus der ausgelesenen Information gebildet und durch Erfassen der Übereinstimmung oder Nichtübereinstimmung zwischen dieser Prüfinformation und derThe previous description relates to an embodiment in which the test information is formed and to the coded information is subsequently transmitted. In the following description, information transmitted is determined by adding check information on the aforementioned coded information which is stored in the memory via positioning code and in accordance with readout command signals is read out. If the information read out in this way is transmitted to an information processing device, so a test information is separated from the read information and formed by detecting the correspondence or disagreement between this check information and the

609819/115 3609819/115 3

der codierten Information folgenden Prüfinformation, die aus dem Speicher ausgelesen iird, wird die übertragene Information geprüft.the encoded information following test information, which from is read out from the memory, the transmitted information is checked.

Vie in Fig. 4- gezeigt ist, wird die aus dem.Speicher 11 aus-.gelesene Information in geeigneter Veise an eine Informations verarbeitungseinrichtung 12, die getrennt vorgesehen ist, und außerdem an ein UND-Glied 43 und einen Koinzidenzdetektor 44 gegeben. Die dem UND-Glied 4-3 entnommene Information, bei der die Prüfinformation aus η-Bits gebildet ist, wird parallel an UND-Glieder 15^,152 15_n gegeben, deren jeweilige Ausgangssignale als fortschreitende Zählsignale an die Flip-Flops 16^i,16p...16 gegeben werden. Die gezählten Ausgangssignale der Flip-Flops 16,, bis 16 , die eine binärinvertierende Speicherschaltung bilden, da sie in diesem Fall Signale zur Feststellung sind, ob die Anzahl der Bits, die jeweils eine "1" oder eine "0" angeben, ungerade oder gerade ist, werden an die UND-Glieder 17^ bis 17_n jeweils gegeben, deren Ausgangssignale als Vergleichsinformation über das ODER-Glied 18 an den Koinzidenzdetektor 44 gegeben wird.As shown in Fig. 4-, the information read out from the memory 11 is suitably given to an information processing device 12 which is provided separately, and also to an AND gate 43 and a coincidence detector 44. The information taken from the AND element 4-3, in which the test information is formed from η bits, is given in parallel to AND elements 15 ^, 152 15 _n , whose respective output signals are sent as progressive counting signals to the flip-flops 16 ^ i , 16p ... 16 can be given. The counted output signals of the flip-flops 16,, to 16, which form a binary inverting memory circuit, since in this case they are signals for determining whether the number of bits each indicating a "1" or a "0" is odd or is even, are given to the AND gates 17 ^ to 17 _n , the output signals of which are given as comparison information via the OR gate 18 to the coincidence detector 44.

Ansteuersignale werden von dem Binärzähler 20 an die UHD-Glie der 15xj bis 15_ gegeben . Der Binärzähler 20 wird seinerseits durch den Auslesebefehl synchron mit der ausgelesenen Information aus dem Speicher 11 weitergezählt und die Ausgangssignale dienen zur Ansteuerung der UND-Glieder 15^i bis 15_n in solchen unterschiedlichen Bitzyklen, wie sie in Fig. 1 gezeigt sind, und zum Herausziehen der aus dem Speicher 11 ausgelesenen Bitinformation, wie dieses in Verbindung mit Fig. 1 erläutert ist, und die Bits der herausgezogenen Information, die eine "1" angeben, bewirken ein V/eiterzählenControl signals are given by the binary counter 20 to the UHD Glie of 15xj to 15_. The binary counter 20 is in turn counted further by the read command synchronously with the information read from the memory 11 and the output _{signals are used to control the AND gates 15 ^ i to 15 n} in such different bit cycles, as shown in FIG Extraction of the bit information read out from the memory 11, as explained in connection with FIG. 1, and the bits of the extracted information which indicate a "1" cause a countdown

60981 9/115360981 9/1153

der Flip-Slops 16,, bis 16 zu ihrer Zählung. Ansteuersignale werden von dem Zähler 27 an die UND-Glieder 17^ bis 17_n gegeben und die gezahlte Ausgangsinformation der Flip-Flops 16^ bis 16 wird seriell ihrerseits ausgelesen und dem ODER-Glied 18 als Prüfinformation von η-Bits entnommen. In diesem Fall werden der Binärzähler 20 und der bis η zählende Zähler 27 durch Taktimpulse weitergezählt, die mit der Übertragung der Bitinformation synchronisiert sind.the flip-slops 16 ,, to 16 to their count. Control signals are given from the counter 27 to the AND gates 17 ^ to 17 _n and the output information counted from the flip-flops 16 ^ to 16 is in turn read out serially and taken from the OR gate 18 as test information of η bits. In this case, the binary counter 20 and the counter 27 counting up to η are counted further by clock pulses which are synchronized with the transmission of the bit information.

Die aus dem Speicher 11 ausgelesene Information wird außerdea an einen Codedetektor 45 gegeben. Von diesem Codedetektor 45 wird ein Erfassungssignal entsprechend dem Auslesen der Positionierungscode erhalten, das das Flip-Flop 46 setzt. Das Flip-Flop 46 wird durch ein Ausgangssignal von einer n-Bit-Verzögerungsschaltung 47 zurückgesetzt, die ein Ausgangssignal von dem Flip-Flop 46 erhält, wenn dieses gesetzt ist. Dieses Ausgangssignal,vom Flip-Flop 46 wird als ein Ansteuersignal an ein UND-Glied 48 und als ein Zählbefehl an den Zähler 27 gegeben. Der Zähler 27 zählt bei den gesetzten Zuständen der η-Bits des Flip-Flops 46. Ein Ziffern-Endimpuls, der mit dem letzten Bit der Prüfinformation synchronisiert ist, die dem zuvor erwähnten Positionierungscode folgt, wird an das UND-Glied 48 gegeben, dessen Ausgangsimpulssignal als ein Rücksetzbefehl an den Binärzähler 20 und die Flip-Flops 16,* bis gegeben wird. Das vom Flip-Flop 46 bei seinem Setzen erzeugte Ausgangssignal wird an einen Inverter 49 gegeben, dessen Ausgangssignal zur Ansteuerung des UND-Gliedes 43 dient. Das beim Setzen vom Flip-Flop 46 erzeugte Ausgangssignal und das Ausgangssignal von einem Inverter 50, der mit dem Koinzidenzdetektor 44 verbunden ist, wird an ein UND-Glied 51 gegeben, um ein Fehlererfassungssignal zu erhalten. Auch bei diesem Ausführungsbeispiel gilt das gleiche für die Verbindung zwischen dem Binärzähler und den mehreren Flip-Flops, wie dieses in Verbindung mit den Fig. 2 und 3 erläutert wurde. Wird bei derThe information read out from the memory 11 is also used given to a code detector 45. From this code detector 45 a detection signal corresponding to the readout of the positioning code which sets the flip-flop 46 is obtained. That Flip-flop 46 is activated by an output from an n-bit delay circuit 47 reset which is an output signal from flip-flop 46 when set. This output signal, from flip-flop 46, is used as a drive signal to an AND gate 48 and given to the counter 27 as a counting command. The counter 27 counts when the states are set η bits of flip-flop 46. A digit end pulse that starts with the last bit of the test information is synchronized, the following the aforementioned positioning code, the AND gate 48 is given its output pulse signal as a reset command to the binary counter 20 and the flip-flops 16, * to is given. The output signal generated by the flip-flop 46 when it is set is given to an inverter 49, the output signal of which to control the AND gate 43 is used. The output signal generated by the setting of the flip-flop 46 and the output signal from an inverter 50 connected to the coincidence detector 44 is given to an AND gate 51 to to obtain an error detection signal. Also in this embodiment the same applies to the connection between the binary counter and the multiple flip-flops, as shown in FIG Connection with Figs. 2 and 3 was explained. Will be used in the

0 9 8 19/11530 9 8 19/1153

y? b 4 9 6 7y? b 4 9 6 7

in Fig. 4· gezeigten Anordnung ein Auslesebefehl an den Speiclier 11 unter der Bedingung gegeben, daß die in dem Speicher 11 gespeicherte übertragene Information, zu der eine Prüfinformation über die Positionierungscode hinzuaddiert ist, so wird zuerst die Dateninformation aus dem Speicher 11 ausgelesen und an die Informationsverarbeitungseinrichtung 12 gegeben. Gleichzeitig wird die Dateninformation parallel an die UND-Glieder 15/] bis 15_n gegeben, da unter dieser Bedingung das Ausgangssignal des Inverters 4-9 eine "0" ist.In the arrangement shown in FIG. 4, a read-out command is given to the memory 11 on the condition that the transmitted information stored in the memory 11 to which check information about the positioning code is added, the data information is first read out from the memory 11 and sent to the information processing device 12 given. At the same time, the data information is given in parallel to the AND gates 15 /] to 15 _n , since under this condition the output signal of the inverter 4-9 is a "0".

Wie auch aus Fig. 3 klar wird, beginnt der Zähler 20 zu diesem Zeitpunkt seine Zählung und die Ansteuereingänge der UND-Glieder 15/r bis 15- v/erden jeweils in unterschiedliehen Intervallen, wie z.B. in den in Pig. 1 gezeigten Intervallen gesteuert und von den UND-Gliedern 15<i bis 15_n werden die Bits der Dateninformation ein Bit um das andere, bei jeder aus zwei aufeinanderfolgenden Bits bestehenden Einheit, bei jeder aus vier aufeinanderfolgenden Bits bestehenden Einheit, ... herausgezogen, und, wenn die herausgezogenen Bits eine "1" angeben, führen die Flip-Flops 16,- bis 16 einen binären Zählvorgang aus.As is also clear from FIG. 3, the counter 20 begins its counting at this point in time and the control inputs of the AND gates 15 / r to 15-v / ground at different intervals, such as those in Pig. 1 and the AND gates 15 <i to 15 _n extract the bits of the data information one bit by the other, for each unit consisting of two consecutive bits, for each unit consisting of four consecutive bits, ..., and, if the extracted bits indicate a "1", the flip-flops 16, - to 16 carry out a binary counting process.

Wenn auf diese Weise die Dateninformation aus dem Speicher weiter ausgelesen und vervollständigt wird, so wird auch der Positionierungscode aus dem Speicher 11 ausgelesen, um das Flip-Flop 46 durch das Ausgangssignal des Codedetektors 4-5 zu setzen. Ist das Flip-Flop 4-6 gesetzt, so wird das UND-Glied 4-3 durch den Inverter 4-9 durchgeschaltet und der Zählvorgang zum Herausziehen der übertragenen Bits wird angehalten und gleichzeitig eine Zählung mit dem Zähler 27 durchgeführt. Dadurch werden die UND-Glieder 17/i bis 17 nacheinanderIf the data information is further read out from the memory and completed in this way, the Positioning code read out from the memory 11 to the Flip-flop 46 by the output of the code detector 4-5 to put. If the flip-flop 4-6 is set, the AND gate 4-3 is switched through by the inverter 4-9 and the counting process to extract the transmitted bits is stopped and a count is carried out with the counter 27 at the same time. This makes the AND gates 17 / i to 17 one after the other

609819/1153609819/1153

? 5 4 9 6 7? 5 4 9 6 7

durchgeschaltet und die gezählten Ausgangssignale der Flip-Flops 16,, bis 16 , d.h. die Prüfergebnisse, ob die Anzahl der Bits, die jeweils eine "1" bezeichnen, ungerade oder gerade ist, werden aufeinanderfolgend seriell als Bitinformation ausgelesen und an den Koinzidenzdetektor 44 gegeben. Zu diesem Zeitpunkt wird die auf den Positionierungscode folgende Prüfinformation aus dem Speicher 11 ausgelesen und seriell an den Koinzidenzdetektor 44 gegeben und für jedes Bit mit den Prüfergebnissen aus den Flip-Flops 16,, bis 16 verglichen. Wurde Übereinstimmung festgestellt, so wird ein Übereinstimmungssignal vom Koinzidenzdetektor 44 erzeugt, während bei der Erfassung einer Nichtübereinstimmung von dem Koinzidenzdetektor kein Koinzidenzsignal erzeugt wird. In diesem Fall erzeugt daher der Inverter 50 ein Ausgangssignal von "1", damit das UND-Glied 51 ein Fehlererfassungssignal erzeugt.switched through and the counted output signals of the flip-flops 16 ,, to 16, i.e. the test results, whether the number of Bits each denoting "1", odd or even, are sequentially read out serially as bit information and given to the coincidence detector 44. At this time, the check information following the positioning code becomes read out from the memory 11 and serially given to the coincidence detector 44 and for each bit with the Test results from the flip-flops 16 ,, to 16 compared. If a match has been found, a match signal is generated by the coincidence detector 44 during the detection no coincidence signal is generated by the coincidence detector in the event of a mismatch. In this case, therefore, generated the inverter 50 has an output of "1" so that the AND gate 51 generates an error detection signal.

Ist die aus dem Speicher 11 ausgelesene und an die Informationsverarbeitungseinrichtung 12 übertragene Information richtig übertragen, so stimmt die von den Flip-Flops 16^ bis 16 erzeugte und über die UND-Glieder 17^ bis 17_ ausgelesene Information mit der im Anschluß an den Positionierungscode ausgelesenen Information überein. Wird die Dateninformation unrichtig übertragen, so kann keine Übereinstimmung von dem Koidenzdetektor 44 festgestellt werden, wodurch von dem UND-Glied 51 ein Übertragungsfehler festgestellt wird. Bei Empfang eines Ziffernendimpulses, der auf die Beendigung des Auslesens der Prüfinformation folgt, erzeugt das UND-Glied 48 ein Rücksetzsignal, um dem Binärzähler 20 und die mehreren Flip-Flops 16>j bis 16 in ihren Anfangs zustand zurückzusetzen.Is that read out from the memory 11 and sent to the information processing device If the information transmitted is correctly transmitted 12, then that of the flip-flops 16 ^ to 16 is correct generated and read out via the AND gates 17 ^ to 17_ Information coincides with the information read out following the positioning code. Will the data information incorrectly transmitted, no correspondence can be determined by the Koidenzdetektor 44, as a result of the AND gate 51 a transmission error is detected. At reception of a digit end pulse that follows the completion of reading out the test information, the AND gate 48 generates a reset signal, to reset the binary counter 20 and the plurality of flip-flops 16> j to 16 in their initial state.

Die zuvor erläuterte Ausführungsform bezieht sich auf den Fall, bei dem die Datenübertragung vom Speicher 11 von der Informationsverarbeitungseinrichtung 12 vorgenommen wird, jedoch kann auch dieses Ausführungsbeispiel zur Prüfung der im Speicher 11 ge-The embodiment explained above relates to the case in which the data transfer from the memory 11 by the information processing device 12 is made, but this embodiment can also be used to check the memory 11

6098 19/11536098 19/1153

speicherten Dateninformation benutzt werden. Außerdem bezieht sich das beschriebene Ausführungsbeispiel auf den Fall, bei dem die Prüfinformation durch den Positionierungscode nach der Dateninformation eingefügt wird, wird jedoch die Bitanzahl der Dateninformation gezählt, so muß ein Positionierungscode nicht eingefügt werden. Außerdem kann die Anordnung so gewählt sein, daß nach der Erfassung der Beendigung der Informationsübertragung eine der Größe der Prüfinformation entsprechende Datenmenge aus dem hinteren Teil der übertragenen Information herausgezogen wird. In diesem Fall wird der Codedetektor 4-5 nicht benötigt und die Anordnung braucht nur so gewählt werden, daß das Flip-Flop 4-6 in der erforderlichen Weise gesteuert wird, z.B. durch Zähler, und ein Speicher zum zeitweiligen Speichern der Prüfinformation zusätzlich vorgesehen wird.stored data information can be used. Also relates the embodiment described applies to the case in which the check information is provided by the positioning code the data information is inserted, but if the number of bits of the data information is counted, a positioning code need not be inserted. In addition, the arrangement can be so be selected that after the detection of the termination of the information transmission one of the size of the test information corresponding amount of data is extracted from the rear part of the transmitted information. In this case the Code detector 4-5 is not required and the arrangement only needs to be chosen so that the flip-flop 4-6 is in the required Way is controlled, e.g. by counters, and a memory for temporarily storing the test information in addition is provided.

Die zuvor in den Fig. 2 und 4- gezeigten Ausführungsbeispiele beziehen sich beide auf den Fall, bei dem auszulesende Informationsbits aus dem Speicher 11 seriell ausgelesen werden. Nachfolgend wird ein Beispiel für die Bildung der Prüfinformation zum Prüfen einer übertragenen Information angegeben, dessen Bits, die jedes Zeichen bilden, parallel für jedes Zeichen aus dem Speicher 11 über eine Vielzahl von parallelen Leitungen ausgelesen werden, wie dieses in Verbindung mit Fig. 5 erläutert wird.The exemplary embodiments previously shown in FIGS. 2 and 4 both relate to the case in which information bits are to be read out are read out serially from the memory 11. The following is an example of the formation of the check information for checking transmitted information, the bits of which form each character, in parallel for each Characters are read out of the memory 11 via a plurality of parallel lines, as this in connection with Fig. 5 is explained.

Aus dem Speicher 11 wird Information parallel ausgelesen und an Leitungen L., Lg ... nach Maßgabe eines Auslesebefehls gegeben. Ist z.B. ein Zeichen aus acht Bits gebildet, so sind acht Leitungen L_x,, L- ... L„ so vorgesehen, daß die Informationsausdrücke von acht Bits, die ein Zeichen bilden, gleichzeitig parallel entsprechend eines schrittweise fortschreitenden Befehls zum Auslesen der Informationsausdrücke ausgelesen werden. Die parallel aus dem Speicher 11 ausgelesenen Informationsausdrücke werden an UND-Glieder 13^_?13ο···Information is read out in parallel from the memory 11 and given to lines L., Lg ... in accordance with a readout command. For example, if a character is made up of eight bits, then eight lines L _x ,, L- ... L "are provided so that the information expressions of eight bits that form a character are simultaneously in parallel in accordance with a step-by-step instruction for reading out the information expressions can be read out. The information expressions read out in parallel from the memory 11 are sent to AND gates 13 ^ _? 13ο ···

0 9 8 19/11530 9 8 19/1153

gegeben, deren Ausgangssignale parallel an einen Speicher 12 für die Ausgangsinformation über ODER-Glieder Ι^ν,,Ι^... gegeben und dort gespeichert werden.given, whose output signals are sent in parallel to a memory 12 for the output information via OR gates Ι ^ ν ,, Ι ^ ... given and stored there.

Die Prüfinformation bildenden Schaltungen 52a, 52b,.... sind jeweils für die Leitungen L_x,, I^ ... vorgesehen, an die parallel aus dem Speicher 11 ausgelesene Informationsbits gegeben werden, wobei die Ausgangssignale von den leitungen Ji^pLg ... an die Schaltungen 52a, 52b... gegeben werden, Das heißt, die Informationsbits, die in der zuvor beschriebenen ■parallelen Weise durch Abtastung ausgelesen v/erden, werden auf jeder Leitung an die die Prüfinformation bildenden Schaltungen 52a, 52b ... seriell gegeben.The test information forming circuits 52a, 52b, .... are each provided for the lines L _x ,, I ^ ..., to which information bits read out in parallel from the memory 11 are given, the output signals from the lines Ji ^ pLg. .. to the circuits 52a, 52b ..., that is, the information bits which are read out by scanning in the parallel manner described above, are sent on each line to the circuits 52a, 52b .. which form the test information. . given serially.

Diese Schaltungen 52a, 52b sind alle gleich aufgebaut. Dieses wird am Beispiel der Schaltung 52a erläutert, Das Signal vcn der Leitung L^ wird parallel an mehrere UND-Glieder 15-p15p ··· 15_n gegeben. An diese UND-Glieder 15/p 15ρ-··15_η werden jeweils Ansteuersignale vom Binärzähler 20 gegeben, der schrittweise entsprechend den Befehlsauslesesignalen für die Zeichen, die an den Speicher 11 gegeben werden, weitergezählt wird. Das heißt, die Steueranschlüsse der UND-Glieder 15^*152*·· werden •in unterschiedlichen Bitzyklen entsprechend den jeweils ausgelesenen Zeichen in der V/eise gesteuert, daß Ansteuersignale an das UND-Glied 15-j in einem in Fig. 1 (B) gezeigten Bitzyklus, Ansteuersignale an das UND-Glied 152 "*"^{n e:}*-^{nem in} ^¹S* 1 gezeigten Bitzyklus usw. gegeben werden. Wenn, wie in Fig.i gezeigt ist, ein besonderes Bit erfaßt wird, und der Wert des erfaßten Bits eine "1" ist, so werden die Binärzähler 16^,162».· zur Zählung schrittweise gesetzt. Das heißt, die Flip-Flops 16^,162 ... werden in den Fällen, bei denen die an die Leitung L^ gegebene Bitinformation, die in unterschiedlichen Bitzyklen erfaßt wurde, eine "1" ist , einer binären Zählung unterworfen und erzeugen ein Ausgangssignal von "1", wenn die binär gezählte Zahl ungerade ist. Die ge-These circuits 52a, 52b are all constructed in the same way. This is explained using the example of circuit 52a. The signal from line L ^ is given in parallel to several AND gates 15-p15p ··· 15 _n . To these AND elements 15 / p 15ρ- ·· 15 _η , drive signals are given from the binary counter 20, which is incrementally counted according to the command readout signals for the characters that are given to the memory 11. That is, the control connections of the AND gates 15 ^ * 152 * ·· • are controlled in different bit cycles according to the characters read in each case in the V / eise that control signals are sent to the AND gate 15-j in a in Fig. 1 ( B) bit cycle shown, control signals to the AND gate 152 "*" ^ne: * - ^nem bit cycle shown in ^ ¹ S * 1 etc. are given. If, as shown in Fig.i, a particular bit is detected and the value of the detected bit is a "1", then the binary counters 16 ^, 162 ». · Are set in steps for counting. That is, the flip-flops 16 ^, 162 ... are subjected to a binary count in the cases in which the bit information given to the line L ^, which was detected in different bit cycles, is subjected to a binary count and generate a Output of "1" when the binary counted number is odd. The GE-

zählten Signale der Flip-Flops 16^,16₂··«- werden über UND-Glieder 17/1 17ο··· ausgelesen,deren Ansteueranschlüsse in dem IPaIl, in dem ein Zeichen aus z.B. η Bits gebildet ist, nacheinander entsprechend dem Zählerausgangssignal eines bis η zählenden Zählers 27 angesteuert werden. Als Folge davon wird der Inhalt der Flip-Flops 16,,,16₂,... seriell ausgelesen und an ein ODER-Glied 18a gegeben.counted signals of the flip-flops 16 ^, 16 ₂ ·· «- are read out via AND gates 17/1 17ο ···, whose control connections in the IPaIl, in which a character is formed from, for example, η bits, one after the other according to the counter output signal a counter 27 counting up to η can be controlled. As a result, the contents of the flip-flops 16 ,,, 16 ₂ , ... are read out serially and given to an OR gate 18a.

Der Zähler 27 wird durch ein Ausgangssignal des UND-Gliedes 26 weitergezählt, das die Ausgangssignale von dem Inverter 25 und der Verzögerungsschaltung 24 erhält, die den zuvor erwähnten Auslesebefehl erhält. Der Zähler 27 bewirkt bei der Beendigung des an den Speicher 11 gegebenen Auslesebefehls, daß der Zähler 20 während einer Zeitdauer schrittweise weitergezählt wird, die gleich der Länge der Verzögerungszeit der Verzögerungsschaltung 24· ist. In diesem Fall muß die Anordnung nur so getroffen werden, daß die Länge der Verzögerungszeit der Verzögerungsschaltung 24- so gewählt ist, daß sie gleich der Länge der Zeit für die Übertragung von η Zeichen ist, und daß der Zähler 27 einen Zählvorgang bei Erhalt eines Impulses zum schrittweisen Fortschreiten der Zeicheninformation in Einheiten von Zeichen ausführt. In diesem Fall erzeugt der Zähler 27, -wenn er η Schritte gezählt hat, ein Übertragssignal, um den Zähler 20 und die Flip-Flops 16^ bis 16 zurückzusetzen.The counter 27 is activated by an output of the AND gate 26 is counted, which receives the output signals from the inverter 25 and the delay circuit 24, which the previously mentioned readout command receives. When the read-out command given to the memory 11 is terminated, the counter 27 has the effect of that the counter 20 is incremented during a period equal to the length of the delay time Delay circuit 24 · is. In this case, the arrangement need only be made so that the length of the delay time the delay circuit 24- is chosen so that it is equal to the length of the time for the transmission of η characters, and that the counter 27 starts a counting operation upon receipt of a Pulse for gradually advancing character information in units of characters. In this case, the Counter 27, -if it has counted η steps, a carry signal, to reset the counter 20 and the flip-flops 16 ^ to 16.

Die Schaltungen 52a, 52b, ... erfassen seriell die Bitinformation von den Leitungen L^,L₂,... um mehrere serielle Prüfinformations ausdrücke zu bilden. Die Prüfinformationsausdrücke der Schaltungen 52a, 52b, ... werden jeweils an UND-Glieder 19/p192··· gegeben, deren Ausgangsinformation an die ODEB-Glieder 14-^,14-₂,— gegeben wird. Die Ansteueranschlüsse der UND-Glieder 19^,19₂ι··· werden von dem Ausgangssignal des UND-Glieds 26 und die Ansteueranschlüsse der UND-Glieder 13.*, 13₂?··· werden von dem Ausgangssignal des Inverters 28 an-The circuits 52a, 52b, ... serially detect the bit information from the lines L ^, L ₂ , ... to form a plurality of serial test information expressions. The Prüfinformationsausdrücke of the circuits 52a, 52b, ... are respectively applied to the AND gates 19 / p192 ···, the output information to the ODEB gates 14 - is added - ^, 14- _2,. The control connections of the AND elements 19 ^, 19 ₂ ι ··· are from the output signal of the AND element 26 and the control connections of the AND elements 13. *, 13 ₂ ?

60981 9/115360981 9/1153

?"549676? "549676

gesteuert, der mit dem Ausgang des UND-Gliedes 26 verbunden ist.controlled, which is connected to the output of the AND gate 26.

Bei dieser Anordnung wird ein Auslesebefehl an den Speicher gegeben und die Information parallel über die Leitungen 1^,1^,.. ausgelesen. Die auf diese Weise ausgelesene Information wird parallel an den Speicher 12 für die Ausgangsinformation über die UND-Glieder 13^ ji^* · · · gegeben, deren Ansteueranschlüsse vom Inverter 28 angesteuert werden, und wird in dem Speicher gespeichert. Gleichzeitig werden die Ausdrücke der Bit-Information, die für jedes Zeichen an die Leitungen L^₅L₂,... gegeben werden, den Schaltungen 52a, 52b, ... jeweils zugeführt und von diesen erfaßt, um die Prüf information, wie in Fig.1 gezeigt, entsprechend den Leitungen L.,L₂,... zu bilden.With this arrangement, a read command is given to the memory and the information is read out in parallel via lines 1 ^, 1 ^, ... The information read out in this way is given in parallel to the memory 12 for the output information via the AND gates 13 ^ ji ^ * · · ·, the drive connections of which are controlled by the inverter 28, and is stored in the memory. At the same time, the terms of the bit information which are given for each character on the lines L ^ ₅ L ₂ , ..., the circuits 52a, 52b, ... are respectively supplied and detected by them to the test information such as shown in Fig.1, corresponding to the lines L., L ₂ , ... to form.

Wenn auf diese Weise das parallele Auslesen der Information von dem Speicher 11 beendet ist, nämlich die Zuführung des Auslesebefehls an den Speicher 11 beendet ist, so wird das Ausgangssignal vom UND-Glied 26 erzeugt, um den Zähler 27 weiterzuzählen, damit die von den Schaltungen 52a, 52b, ... gebildete Prüfinformation ausgelesen wird. Da in diesem Fall die UND-Glieder 19,p192 durch das Ausgangssignal des UND-Glieds 26 durchgeschaltet werden, wird die von den Schaltungen 52a, 52b entsprechend den jeweiligen Leitungen L^₁Lo,... gebildete Prüfinformation über ODER-Glieder 14^,14₉,... jeweils an den Speicher 12 gegeben und entsprechend der Richtung in diesem eingeschrieben, in der die übertragene Information aus dem Speicher 11 ausgelesen wird.When the parallel reading of the information from the memory 11 is ended in this way, namely the supply of the read command to the memory 11 is ended, the output signal is generated by the AND gate 26 to continue counting the counter 27, so that the circuits 52a, 52b, ... is read out test information formed. Since in this case the AND gates 19, p192 are switched through by the output signal of the AND gate 26, the test _{information formed by the circuits 52a, 52b corresponding to the respective lines L ^ 1} Lo, ... is via OR gates 14 ^ , 14 ₉ ,.

Wenn die in Serie angeordneten Zeicheninformationsgruppen, die jeweils aus parallel angeordneten Bits gebildet sind, wie diese z.B. in Fig. 6 gezeigt sind, in der durch den Pfeil angegebenen Richtung ausgelesen und in dem Speicher 12 eingespeichert v/erden, wird Prüf information, deren Zeilen jeweils aus drei Bits gebildet ist, zu den Zeicheninformationsgruppen hin zuaddie rt.When the serially arranged character information groups each made up of bits arranged in parallel, such as for example, these are shown in Fig. 6, in the one indicated by the arrow Direction read out and stored in the memory 12 v / earth, test information, the lines of each is made up of three bits, is added to the character information groups.

6098 19/11536098 19/1153

Auch bei der zuletzt erläuterten Ausführungsform gilt das gleiche für die Verbindung zwischen dem Binärzähler 20 und den mehreren Binär zählern 16,, bis 16 , wie dieses in Verbindung mit Fig. 2 erläutert wurde. Bei jedem der vorangegangenen Ausführungsbeispiele kann bezüglich einer 2ⁿ-1 eine Informationsprüfung zuverlässig dadurch bewirkt werden, daß jede Infonnations-Bitgruppe der 2ⁿ-1 Zeicheninformation unter Benutzung einer Prüfinformation, die aus η Bits gebildet ist, geprüft werden. Tritt dagegen eine verminderte Anzahl von Fehlern in dem Informationsübertragungssystem selbst auf, so kann die Prüfinformation natürlich aus (n-x) Bits durch Verminderung der Prüfinformationsbits gebildet werden.In the embodiment explained last, the same applies to the connection between the binary counter 20 and the multiple binary counters 16, to 16, as was explained in connection with FIG. In each of the foregoing ^{exemplary embodiments, an information check with respect to a 2 n} -1 can be reliably effected by checking each information bit group of the 2 ⁿ -1 character information using check information formed from η bits. If, on the other hand, a reduced number of errors occur in the information transmission system itself, the check information can of course be formed from (nx) bits by reducing the check information bits.

Im Anschluß wird ein weiteres Ausführungsbeispiel zur Bildung von Prüfinformation für solche Information erläutert, deren Bits, die jedes Zeichen der Zeicheninformation bilden, seriell übertragen und parallel angeordnet sind, ähnlich dem in Fig.5 gezeigten Ausführungsbeispiel.In the following, a further exemplary embodiment for the formation of test information for such information is explained, whose Bits constituting each character of the character information are serially transmitted and arranged in parallel, similar to that in Fig. 5 embodiment shown.

Wenn beim Erfassen von Bits, die z.B. eine Zeicheninformation bilden, dieses eine Zeichen aus 8 Bits gebildet ist, wie dieses in Fig. 700 dargestellt ist, wird die übertragene Information zuerst ein um das andere Bit erfaßt, wie dieses in Fig. 7(B) dargestellt ist. Dann wird der Inhalt der erfaßten Bits, d.h. ob "1" oder "0", gezählt und festgestellt, ob dieses Zählergebnis ungerade oder gerade ist. Außerdem werden, wie dieses in den Fig. 7(C) und 7(D) gezeigt ist, die acht Bits in unterschiedlichen Bitzyklen in der Weise erfaßt, daß jede zweite aus zwei aufeinanderfolgenden Bits bestehende Einheit und jede zweite aus vier aufeinanderfolgenden Bits bestehende Einheit erfaßt wird und die Anzahl der "1" oder "O"-Bits der erfaßten Bits gezählt wird und festgestellt wird, ob dieses Zählergebnis ungerade oder gerade ist.When, when detecting bits constituting character information, for example, this one character is made up of 8 bits like this one shown in Fig. 700, the transmitted information first detected one by one bit as shown in Fig. 7 (B) is shown. Then the content of the detected bits, i.e. whether "1" or "0", is counted and it is determined whether this count result is odd or even. In addition, as shown in Figs. 7 (C) and 7 (D), the eight bits become different Bit cycles are detected in such a way that every second unit and every other unit consisting of four consecutive bits is detected and the number of "1" or "O" bits of the detected bits is counted and it is determined whether this count is odd or even.

609819/115 3·609819/115 3

Auf diese Weise werden drei Prüfergebnisse für ein Zeichen erhalten. Diese Prüfung wird für jedes Zeichen eines Informationsblockes durchgeführt, der aus mehreren Zeichen gebildet ist, die nacheinander übertragen werden, und die Prüfergebnisse für jeden Bitzyklus werden zusammenfassend addiert und damit eine aus drei Bits gebildete Prüfinformation gebildet.In this way, three test results are obtained for one character. This check is made for each character of an information block performed, which is formed from several characters that are transmitted one after the other, and the Test results for each bit cycle are summarized added and thus a test information formed from three bits is formed.

Außerdem werden die erwähnten parallel angeordneten Zeicheninformationsgruppen seriell Zeichen für Zeichen vorgeschoben«. Diese Zeichen v/erden nacheinander in unterschiedlichen Zyklen des schrittweisen Vorschiebens der Zeicheninformation in der Weise erfaßt, wie "ein um das andere Zeichen", "ein um die andere aus jeweils zwei aufeinanderfolgenden Zeichen gebildete Zeichengruppe" usw., wie dieses bei der zuvor erwähnten Biterfassung der lall ist, und die Anzahl der "V- oder "0"~ Bits der Informationsbits, die die erfaßten Zeichen bilden, wird für jeden Zyklus gezählt, um für jeden Zyklus Prüfinformation zu bilden, die den Prüfergebnissen, ob die gezählte Anzahl ungerade oder gerade ist, entsprechen.In addition, the aforementioned character information groups arranged in parallel are serially advanced character by character «. These characters are detected one after the other in different cycles of the step-by-step advancement of the character information in the manner of "one character around the other", "one character group formed by two consecutive characters around the other", etc., as in the above-mentioned one Bit detection is all, and the number of "V" or "0" bits of the information bits which form the detected characters is counted for each cycle in order to form test information for each cycle which shows the test results whether the counted number is odd or is straight, correspond.

Um dieses anhand eines Beispiels weiter zu erläutern, wird angenommen, daß jedes Zeichen der Zeicheninformation aus acht Bits, die von C₁ bis Cg angegeben sind, gebildet ist und diese Zeichen nacheinander parallel übertragen werden, wie dieses durch A₁,A₂,... A_Q dargestellt ist und jedes Prüfbit die Informationsbits in der folgenden V/eise erfaßt.In order to explain this further by means of an example, it is assumed that each character of the character information is formed from eight bits, which _{are specified from C 1} to Cg, and that these characters are transmitted one after the other in parallel, as indicated by A ₁ , A _2,. .. A _{Q is} shown and each check bit detects the information bits in the following manner.

(D (C₁ ■+ C_{5 +} C_{5 +} C₇) (A₁ +A_{2 +} A₅ (D (C ₁ ■ + C _{5 +} C _{5 +} C ₇ ) (A ₁ + A _{2 +} A ₅

(2) (C₁ + C₂ + C₅ + C₆) (A₁ + A₂ + A₅ (2) (C ₁ + C ₂ + C ₅ + C ₆ ) (A ₁ + A ₂ + A ₅

(3) (C₁ +C_{2 +} C₅ + C^) (A₁ + A₂-+(3) (C ₁ + C _{2 +} C ₅ + C ^) (A ₁ + A ₂ - +

0 9 8 19/11530 9 8 19/1153

?549676? 549676

(4) (C₁ + C₂ +...- + Cg) (A₁ + A, + Ac + A_n+ ...(4) (C ₁ + C ₂ + ...- + Cg) (A ₁ + A, + Ac + A _n + ...

(5) (C₁ + C₂ + ... + Cg) (A₁ + A₂ + A^ + Ag + A^ + A₁₀....(5) (C ₁ + C ₂ + ... + Cg) (A ₁ + A ₂ + A ^ + Ag + A ^ + A ₁₀ ....

(6) (C₁ + C₂ + ... + Cg) (A₁ + A₂ + A^ + A^ + Ag + A.(6) (C ₁ + C ₂ + ... + Cg) (A ₁ + A ₂ + A ^ + A ^ + Ag + A.

...A_n)... A _n )

Zum Beispiel heißt der Ausdruck (1) der vorstehenden Ausdrücke (1) bis (6), daß das erste, dritte, fünfte und siebte Bit der ein Zeichen bildenden acht Bits bezüglich aller Zeichen A₁, A₂ , ... A erfaßt v/erden, die einen Informations block bilden.For example, the expression (1) of the above expressions (1) to (6) means that the first, third, fifth and seventh bits of the eight bits constituting one character with respect to all characters A ₁ , A ₂ , ... A are detected v / earth, which form an information block.

Ist ein Zeichen aus acht Bits gebildet, so wird die aus drei Bits durch Zusammenfassung der in unterschiedlichen Zyklen erfaßten Bits gebildete Prüfinformation addiert oder zusammengefaßt mit der Prüfinformation, die in aufeinanderfolgenden unterschiedlichen Zyklen der schrittweise fortschreitenden Zeicheninformation in Einheiten von Zeichen erhalten wird,um auf diese Weise eine zusätzliche Prüfinformation zu bilden. Die Prüfinformation für z.B. (16-1) Zeichen wird mit einer Vier-Bit-Prüfinformation gebildet, die in den Zyklen der schrittweise voranschreitenden Zeicheninformation in Einheiten von Zeichen gebildet_<wird, oder Prüfinformation für z.B. mehr als 60 000 Zeichen wird mit einer 16-Bit-Prüfinformation gebildet, die in diesen Zeichenzyklen erhalten wird.If a character is formed from eight bits, the test information formed from three bits by combining the bits detected in different cycles is added or combined with the test information obtained in units of characters in successive different cycles of the step-wise advancing character information in order to respond to them Way to form additional test information. The check information for example (16-1) mark is formed with a four-bit check information which is _<made in the cycles of stepwise progressing character information in units of characters, or check information for example more than 60 000 characters is with a 16- Bit check information is formed, which is obtained in these character cycles.

Fig. 9 zeigt eine Anordnung zur Bildung der zuvor erwähnten Prüfinformation. Das heißt, aus dem Speicher 11 wird die parallel angeordnete, gespeicherte Zeicheninformation auf Leitungen L₁ bis Lg ausgelesen, wobei ein Zeichen z.B. aus acht Bits gebildet ist und die. aufgrund eines Auslesebefehls ausgelesene Bitinformation wird von Addierern 53»54·»55 56 erfaßt. Signale von den Leitungen L₁, L^, Lj- und LnFig. 9 shows an arrangement for forming the aforementioned check information. That is to say, the character information which is arranged in parallel and is stored on lines L ₁ to Lg is read out from the memory 11, a character being formed from eight bits, for example, and the. Bit information read out on the basis of a readout command is acquired by adders 53 »54 ·» 55 56. Signals from lines L ₁ , L ^, Lj- and Ln

6 0 9 8 19/11536 0 9 8 19/1153

Signale von den Leitungen L., 1^, Lj- und Lg, Signale von den Leitungen L^, ^, L^ und L₂^ sowie Signale von den Leitungen Lr, Lg, L„ und Lg werden jeweils an die Zähler 53 »54-, und 56 gegeben. Die Biterfassung in diesen Bitzyklen, wie sie in den Fig. 7(B), (G) und (D) gezeigt sind, wird von den Addierern 53 »54-, und 55 ausgeführt, um festzustellen, ob die Anzahl der entsprechenden Bits, die eine "1" oder "0" darstellen, ungerade oder gerade ist. Außerdem erfaßt ein Halbaddierer 57» mit dem die Addierer 55 und 56 verbunden sind, die acht Informationsbits, die ein Zeichen bilden, um festzustellen, ob die Anzahl der erfaßten Bits, die eine "1" oder eine "0" angeben, ungerade oder gerade ist.Signals from lines L., 1 ^, Lj- and Lg, signals from lines L ^, ^, L ^ and L ₂ ^ as well as signals from lines Lr, Lg, L "and Lg are each to the counter 53" 54-, and 56 given. The bit detection in these bit cycles, as shown in Figs. 7 (B), (G) and (D), is carried out by the adders 53 »54-, and 55 to determine whether the number of corresponding bits, which represent a "1" or "0", is odd or even. In addition, a half adder 57 'to which the adders 55 and 56 are connected detects the eight information bits which form a character in order to determine whether the number of detected bits indicating a "1" or a "0" is odd or even is.

In diesem Fall ist der Halbaddierer 57 is der in Fig. 10 dargestellten Weise ausgebildet, so daß sein Eingangsanschluß I mit einem UND-Glied 57a und mit einem UND-Glied 57b über einen Inverter 57e verbunden ist, während sein anderer Eingangsanschluß II mit dem UND-Glied 57b und mit dem UND-Glied 57a über einen Inverter 57d verbunden ist. Die Ausgänge der UND-Glieder 57a und 57b sind mit einem ODER-Glied 57c verbunden, das den Ausgang des Halbaddierers 57 bildet. Wenn die Eingangssignale an den Anschlüssen I und II beide "1" sind, so ist der Ausgang des Halbaddierers 57 "0". Wenn die Eingangssignale an den Anschlüssen I und II beide "0" sind, so ist das Ausgangssignal des Halbaddierers eine "1". Von dem Halbaddierer 57 wird ein Ausgangssignal erzeugt, das das Ergebnis einer digitalen Addition der beiden Eingangssignale an den Anschlüssen I und II ist. Außerdem sind die Addierer 53 bis 56 in der in Fig. 11 gezeigten Weise jeweils so ausgebildet, daß die Ausgänge der Halbaddierer 53a und 53b mit dem Eingang eines Halbaddierers 53c verbunden sind, um einen Volladdierer zu bilden. Sind die Eingangssignale an den ;Eingangsanschlüssen I, II, III und IV von jedem AddiererIn this case, the half adder 57 is that shown in FIG Way formed so that its input terminal I with an AND gate 57a and with an AND gate 57b via a Inverter 57e is connected while its other input terminal II is connected to the AND gate 57b and to the AND gate 57a via an inverter 57d. The outputs of the AND gates 57a and 57b are paired with an OR gate 57c connected, which forms the output of the half adder 57. If the input signals at terminals I and II are both Are "1", the output of the half adder 57 is "0". If the input signals at connections I and II are both "0" are, the output of the half adder is one "1". An output signal is generated by the half adder 57, which is the result of a digital addition of the two input signals at connections I and II. Besides, they are Adders 53 to 56 in the manner shown in Fig. 11, respectively formed so that the outputs of the half adders 53a and 53b are connected to the input of a half adder 53c to to form a full adder. Are the input signals at the input terminals I, II, III and IV of each adder

609819/1 153609819/1 153

53 bis 56 alle "1", so ist das Ausgangs signal eines jeden der Addierer 53 bis 56 eine "0". Wie sich, aus I¹Ig. 9 ergibt, wird die Biterfassung durch den Halbaddierer 57 in Einheiten von parallel angeordneten vier Bits durchgeführt und wenn die Anzahl der Bits der erfaßten Bits, die eine "1" angeben, ungerade ist, so erzeugt der Halbaddierer 57 als Ausgangssignal eine "1" und eine "0", wenn die Anzahl gerade ist.53 to 56 are all "1", the output signal of each of the adders 53 to 56 is a "0". As can be seen from I ¹ Ig. 9, bit detection is performed by the half adder 57 in units of four bits arranged in parallel, and when the number of bits of the detected bits indicating "1" is odd, the half adder 57 produces "1" and output as an output a "0" if the number is even.

Die Ausgangssignale der Addierer 53 ₅ 54- und 55 werden jeweils an UND-Glieder 583,582 ^und- 58* gegeben, während die Ausgangssignale von dem Halbaddierer 57 parallel an UND-Glieder 15-p 15₂,... 15_n gegeben werden. An die UND-Glieder 58^,5ß2?58v und 15'| ^b^-^s 15_n wird als Ansteuersignal das Ausgangssignal von einem UND-Glied 60 gegeben, das den Auslesebefehl und ein Impulssignal erhält, das mit dem Auslesen der Zeicheninformation aus dem Speicher 11 synchronisiert ist, und während einer Zeitdauer, während der der AuslesEbefehl an das UND-Glied 60 gegeben wird, wird das Impulssignal an die UND-Glieder 58^ bis 58_? und 15^ bis 15_n gegeben.The output signals of the adders 53 _5, 54- and 55 are given to AND gates 583, 582 ^and -58 *, respectively, while the output signals from the half adder 57 are given in parallel to AND gates 15-p 15 ₂ , ... 15 _n . To the AND gates 58 ^, 5ß2? 58v and 15 '| ^b ^ - ^s 15 _n is given as the control signal, the output signal from an AND element 60, which receives the readout command and a pulse signal that is synchronized with the readout of the character information from the memory 11, and during a period of time during which the AuslesEbefehl to the AND gate 60 is given, the pulse signal to the AND gates 58 ^ to 58 _? and 15 ^ to 15 _n given.

Das Impulssignal vom UND-Glied 60 wird außerdem an den Zähler 20 gegeben, damit dieser eine Zählung ausführt. Vom Zähler 20 wird ein durch Binärzählung gebildetes Ausgangssignal in mehreren aufeinanderfolgenden, verschachtelten Impulszyklen in der Weise erzeugt, wie "ein um den anderen Impuls", "ein um die andere aus zwei aufeinanderfolgenden Impulsen gebildete. Impulseinheit" ... , und die UHD-Glieder 15^ bis 15_n werden durch das in diesen Impulszyklen erzeugte Ausgangssignal gesteuert. Die UND-Glieder 58,, bis 58^ werden zum Auslesen eines jeden Zeichens durchgeschaltet und die UND-Glieder 15^ bis 15_n werden aufeinanderfolgend in unterschiedlichen Zyklen der aufeinanderfolgenden Zeicheninformation in Einheiten vonThe pulse signal from the AND gate 60 is also given to the counter 20 to perform a count. An output signal formed by binary counting is generated by the counter 20 in several successive, interleaved pulse cycles in the manner of "one pulse unit around the other", "one pulse unit formed from two successive pulses" ..., and the UHD- Members 15 ^ to 15 _n are controlled by the output signal generated in these pulse cycles. The AND gates 58 to 58 are switched through to read out each character and the AND gates 15 to 15 _n are successively in different cycles of the successive character information in units of

6098 19/11536098 19/1153

75496767549676

Zeichen durchgeschaltet, während die Flip-Flops 59-i bis 59* einen Zählvorgang bei Erhalt eines Ausgangssignals von den UND-Gliedern 58,* bis 58* jeweils durchführen und die Flip-Flops 16,, bis 16 führen eine Zählung bei Erhalt eines Ausgangssignals von den !MD-Gliedern 15<i bis 15_n durch. Die Ausgangssignale der Flip-Flops 59* bis 59^ und 16,, bis 16 werden an die UHD-Glieder 17/| bis 17_n gegeben.Characters turned on while the flip-flops 59-i to 59 * perform a counting operation upon receipt of an output signal from the AND gates 58, * to 58 *, respectively, and the flip-flops 16 ,, to 16 perform a count upon receipt of an output signal from the! MD members 15 <i to 15 _n . The output signals of the flip-flops 59 * to 59 ^ and 16 ,, to 16 are sent to the UHD elements 17 / | given to 17 _n .

Die parallel angeordnete Zeicheninformation vom Speicher 11 wird als Steuereingangssignale an die ODER-Glieder 14^ bis 14g über Leitungen L^, bis Lo zugeführt und die Ausgänge derODEH-Glieder 14,- bis 14g sind mit der Informationsverarbeitungseinrichtung 12 verbunden, damit die parallel angeordnete Zeicheninformation verarbeitet werden kann. Die Verarbeitungseinrichtung 12 besteht z.B. aus einem Speicher, der nacheinander mit der Parallelinformation auf den Leitungen L,j bis Lg vollgespeichert wird- Außerdem sind die ODER-Glieder 14^ bis 14g mit den Ausgängen der UHD-Glieder 17^ bis 17_n in der Weise verbunden, daß diese Ausgänge in geeigneter V/eise mit jedem der ODER-Glieder 14. bis 14g verbunden sind. Wird angenommen, daß z.B. η = 16 ist, so sind die Ausgänge der UND-Glieder 17^ bis 17g nacheinander auf die ODER-Glieder 14^ bis 14g und außerdem die Ausgänge der UND-Glieder 17q bis 17^-- nacheinander auf die ODER-Glieder 14^ bis 14g geschaltet und die Ansteuereingänge der UND-Glieder 17/] bis 17g und 17n bis 17_n werden gemeinsam vom Ausgangssignal des Zählers 27 angesteuert. So wird z.B. 16 der von den Flip-Flops 59^ bis 59* und 16^ bis 16_n erzeugten Ausgangsinformation nacheinander acht für acht ausgelesen, die dann an die Informationsverarbeitungseinrichtung 12 als Zwei-Zeicheninformation gegeben wird.The character information arranged in parallel from the memory 11 is fed as control input signals to the OR gates 14 ^ to 14g via lines L ^, to Lo and the outputs of theODEH gates 14, - to 14g are connected to the information processing device 12 so that the character information arranged in parallel can be processed. The processing device 12 consists, for example, of a memory which is successively fully stored with the parallel information on the lines L, j to Lg. In addition, the OR gates 14 ^ to 14g with the outputs of the UHD gates 17 ^ to 17 _{n are} in this way connected that these outputs are connected in a suitable manner to each of the OR gates 14. to 14g. If it is assumed that, for example, η = 16, then the outputs of the AND elements 17 ^ to 17g are successively to the OR elements 14 ^ to 14g and also the outputs of the AND elements 17q to 17 ^ - successively to the OR -Glieder switched and 14 ^ to 14g, the drive inputs of the aND gates 17 /] _n to 17g and 17n to 17 are driven jointly by the output of the counter 27th For example, 16 of the output information generated by the flip-flops 59 ^ to 59 * and 16 ^ to 16 _n is read out successively eight by eight, which is then given to the information processing device 12 as two-character information.

Der Zähler 27 wird von einem Auslesebefehl gesteuert und bei der Beendigung des Auslesebefehls führt er einen ZählvorgangThe counter 27 is controlled by a read-out command and, when the read-out command is completed, it performs a counting process

6 0 9 8 19/11536 0 9 8 19/1153

bei Erhalt eines Zeichenschritt-Vorschubbefehls aus, um die Ansteueranschlüsse der UND-Glieder 17>j bis 17_n zu steuern und den Zähler 20 und die Flip-Flops 59.-1 bis 59;z und 16^ bis 16 durch ein Übertragssignal zurückzusetzen, das von dem Zähler 27 erzeugt wird, nachdem die Steuerung der Ansteuereingänge beendet ist.on receipt of a character step feed command to control the drive connections of the AND gates 17> j to 17 _{n and} to reset the counter 20 and the flip-flops 59.-1 to 59; z and 16 ^ to 16 by a carry signal, which is generated by the counter 27 after the control of the control inputs has ended.

Wenn bei einer,Anordnung zum Bilden von Prüfinformation, die den beschriebenen Aufbau hat, ein Auslesebefehl an den Speicher 11 gegeben wird, so wird die parallel angeordnete Zeicheninformation z.B. in Einheiten von Zeichen ausgelesen und an die Informationsverarbeitungseinrichtung 12 über die Leitungen L. bis Lg und die ODER-Glieder 14. bis 14g gegeben. Gleichzeitig erfassen die Addierer 53 bis 55 die auf diese Weise übertragenen parallelen Bits in der gleichen Weise, wie dieses in Verbindung mit Fig. 7 erläutert wurde, und, wenn die Anzahl der erfaßten Bits, die eine "1" angeben, ungerade ist, erzeugen die Addierer jeweils ein Ausgangssignal von "1" und geben dieses an die UND-Glieder 58^, bis 58^, während, wenn die Anzahl gerade ist, diese Addierer jeweils ein Ausgangssignal von "O" erzeugen und dieses an die UND-Glieder 58x, bis 58* geben. Der Halbaddierer 57 erfaßt für jedes Zeichen diese parallelen Bits und, wenn die Anzahl der erfaßten Bits ungerade ist, gibt er parallel ein Ausgangssignal von "1" an die UND-Glieder 15^ bis 15 , und, wenn die Anzahl der erfaßten Bits gerade ist, gibt er parallel ein Ausgangssignal von "0" an die UND-Glieder 15^ bis 15_n· Da in diesem lall das Impulssignal vom UND-Glied 60 das synchron mit dem Auslesen der Zeicheninformation ist, an die UND-Glieder 58^ bis 58^ gegeben wird, werden die Ausgangssignale von den Addierern 53 bis 55 als Zählsignale an die binären Flip-E¹Iops 59* bis 59* gegeben. In denIf, in an arrangement for forming test information, which has the structure described, a read command is given to the memory 11, the character information arranged in parallel is read out, for example, in units of characters and sent to the information processing device 12 via the lines L. to Lg and the OR gates 14. to 14g are given. Simultaneously, the adders 53 to 55 detect the parallel bits thus transmitted in the same manner as explained in connection with Fig. 7, and when the number of detected bits indicating "1" is odd, generate them the adders each produce an output signal of "1" and give this to the AND gates 58 ^, to 58 ^, while, if the number is even, these adders each generate an output signal of "O" and this to the AND gates 58x , to give 58 *. The half adder 57 detects these parallel bits for each character and, if the number of the detected bits is odd, it gives an output signal of "1" in parallel to the AND gates 15 ^ to 15, and if the number of the detected bits is even , it gives in parallel an output signal of "0" to the AND _{gates 15 ^ to 15 n} · Since in this lall the pulse signal from the AND gate 60, which is synchronous with the reading out of the character information, to the AND gates 58 ^ to 58 ^ is given, the output signals from the adders 53 to 55 are given as counting signals to the binary flip-E ¹ Iops 59 * to 59 *. In the

609819/1 153609819/1 153

25496782549678

Flip-Flops 59^ bis 59* werden die parallelen Bits in unterschiedlichen Bitzyklen erfaßt und die Anzahl der Bits der erfaßten Bits, die eine "1" angeben, binär gezählt. Außerdem wird das Impulssignal von dem UND-Glied 60 und das Ausgangssignal vom Binärzähler 20 als Ansteuersignale an die UND-Glieder 15,. bis 15 gegeben. In diesem Fall wird der .Binärzähler 20 bei Erhalt eines Impulssignals vom UND-Glied 60 schrittweise vorgezählt, die UND-Glieder 15^ bis 15^ werden in unterschiedlichen Zeichen vorschiebenden Zyklen durchgeschaltet und die Flip-Flops 16,, bis 16 zählen binär die Anzahl von "1"-Bits der die Zeichen bildenden Bits, die bei jedem Zeichenvorschubzyklus zugeführt werden.Flip-flops 59 ^ to 59 * are the parallel bits in different Bit cycles detected and the number of bits of the detected bits that indicate a "1" counted in binary. aside from that is the pulse signal from the AND gate 60 and the output signal from the binary counter 20 as control signals to the AND gates 15 ,. given to 15. In this case the .Binary counter 20 on receipt of a pulse signal from the AND gate 60 incrementally pre-counted, the AND gates 15 ^ to 15 ^ are switched through in different character-advancing cycles and the flip-flops 16 ,, to 16 count in binary the number of "1" bits of the bits constituting the characters, the be fed at each character feed cycle.

Auf diese Weise werden die die übertragene Information bildenden Bits erfaßt und von den Flip-Flops 59,, bis 59* und 16,j bis 16 entsprechend der aus dem Speicher 11 ausgelesenen Information gezählt und bei der Beendigung des Auslesebefehls an den Speicher 11, wodurch auch das Auslesen der Information aus dem Speicher 11 beendet wird, führt der Zähler 27 einen Zählvorgang durch, so daß die Ansteueranschlüsse der UND-Glieder 17,1 bis 17g? die den Leitungen L,. bis Lo zugeordnet sind, durchgeschaltet werden, damit die von den Flip-Flops 59* bis 59* und 16,, bis 16c gezählte Information ausgelesen werden kann. Die von den Flip-Flops 59^ bis 59* und 16,, bis 16c- gezählte Information wird als eine Parallelinformation, die aus acht Bits gebildet ist, ausgelesen und über die ODER-Glieder 14·,, bis 14g an die Ve rarb ei tungs einrichtung 12 gegeben und beim schrittweisen Weiterzählen des Zählers 27 wird die von den Flip-Flops 16g bis 16 gezählte Information in Einheiten von acht Bits ausgelesen und ihrerseits an die Verarbeitungseinrichtung 12 als eine 8-Bit-Parallel-Information gegeben und dort als Prüfinformation der zuvor übertragenen Zeichen-Information nachfolgend gespeichert. Auch bei dieser Ausführungsform gelten die gleichen Erläuterungen bezüglich der Verbindungen zwischen dem Binär-In this way, the bits constituting the transmitted information are detected and from the flip-flops 59 1 to 59 * and 16, j to 16 are counted according to the information read out from the memory 11 and on when the readout command is completed the memory 11, which also terminates the reading of the information from the memory 11, is managed by the counter 27 a counting process so that the control connections of the AND gates 17.1 to 17g? the lines L ,. assigned to Lo are switched through so that the flip-flops 59 * to 59 * and 16 ,, to 16c are read out can be. Those from flip-flops 59 ^ to 59 * and 16 ,, to 16c- counted information is displayed as parallel information, which is formed from eight bits, is read out and sent to the processing device via the OR gates 14 · ,, to 14g 12 given and when the counter 27 continues to count step-by-step, that of the flip-flops 16g to 16 is counted Information read out in units of eight bits and in turn to the processing device 12 as 8-bit parallel information given and subsequently stored there as test information of the previously transmitted character information. In this embodiment, too, the same explanations apply with regard to the connections between the binary

0 9 8 19/11530 9 8 19/1153

zähler und den mehreren Flip-Flops, wie sie in Verbindung mit Fig. 2 gemacht wurden.counter and the several flip-flops, as they were made in connection with FIG.

Ist ein weiterer Binärzähler in der Anordnung zur Bildung der Prüf information erforderlich, so kann ein Teil des v/eiteren 'Binärzählers als Prüfbinärzähler benutzt werden, wie er in den zuvor beschriebenen Ausführungsbeispielen erläutert ist. Ist z.B. ein Speicher mit Adressenbestimmung als einer der beiden Speicher in der Informationseingabeeinrichtung und der Informationsverarbeitungseinrichtung benutzt, so ist ein die Adressen bezeichnender Binärzähler in diesem Fall erforderlich. Daher kann ein Teil dieses die Adressen bezeichnenden Binärzählers als der genannte Prüfbinärzähler benutzt werden, ohne daß ein getrennter Prüfbinärzähler vorgesehen werden muß.If a further binary counter is required in the arrangement to form the test information, part of this can continue 'Binary counter can be used as a test binary counter, as it is in the embodiments described above is explained. Is e.g. a memory with address definition as one of the both memories in the information input device and the information processing device are used, one is the Binary counters designating addresses required in this case. Therefore, a part of this can designate the addresses Binary counter can be used as the said test binary counter, without a separate test binary counter having to be provided.

609819/115 3609819/115 3

Claims

-? 549676

Claimsclie

Arrangement for forming test information, characterized by an n-bit binary counter (20) which counts due to the bit transmission of coded information that is read from a memory (11) and output from it, by a number η of binary inverting Stores (16 ^ to 16) assigned to the bits of the n-bit binary counter by means (15λ to 15 _n for supplying an inversion command signal for inverting the bit of each of the bit inverting memories obtained from a binary signal obtained by controlling the binary signal obtained from the coded information in synchronism with the advance of the n-bit binary counter by an output of each bit of the n-bit binary counter, and by an adder (14-- to 14-, 17- i to 17 _n ) for the stored content obtained from each of the η binary inverting memories relating to the encoded information as test information, the stored content being linked to the encoded inform ation is transferred following.

2. Arrangement according to claim 1, characterized in that the binary counter (20) performs a counting operation synchronously with each bit of the encoded information and that the device (15 ^ j to 15 _n ) for supplying the inversion command signal, the binary information of each Bits of the coded information is controlled by an output signal for each bit of the binary counter and the bit of each binary inverting memory (16 ^ to 16) is inverted by the controlled binary signal.

6 Q 9 8 : Π ' 1 1 B 36 Q 9 8: Π ' 1 1 B 3

3. Arrangement according to claim 1, characterized in that the binary counter (20) carries out a counting operation synchronously with each word, which consists of several bits of the coded information, and that the device (15 ,, to 15 _n ) a binary information, which consists of consists of a sum of binary information values, which are represented by bits that form the "word of the coded information, controlled by an output signal for each bit of the binary counter (20) to convert the bit of each bit inverting memory (16 /, to 16) inverted by the controlled binary information.

4 ·. Arrangement according to Claim 3, characterized in that the words consist of several bits of the coded Information exist and v / ground transmitted serially.

5. Arrangement according to claim 3 »characterized in that the words consist of several bits of the coded information exist and are transmitted in parallel.

6. Arrangement according to claim 1, characterized in that the test information of the coded Information following in the form of serial bits are then transmitted when the bits of the encoded information be transmitted serially.

7. Arrangement according to claim 1, characterized in that the test information is encoded Information following is transmitted in the form of parallel bits in the case where the bits of the encoded information can be transmitted in parallel.

609819/1153

? 549676

8. An arrangement for forming test information, characterized by an n-bit binary counter (20) for counting the number of words, each consisting of η-bits of coded transmitted information, by m groups of binary inverting memories (59> j to 59:?, 16 ^ to 16 _n ), each group consisting of a number η of the memories assigned to the bits of the binary counter so that each group is assigned to the bits of the coded information that make up the word by a Means (53,54-, 55,56,57) for controlling a binary signal obtained from the encoded information by an output for each bit of the binary counter to use the controlled binary signal as an inversion command signal for inverting the bit of each of the binary inverting memory is supplied, and by a second means (14 * ^ to 14- _n , 17 ^ to 17 _n ) for adding the stored content obtained from each of the n-memories of each of the m-groups of memories as check information on the coded information and for transferring the stored content subsequent to the coded information.

609819/115 3