DE2543138C3 - - Google Patents

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DE2543138C3
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Description

Die Erfindung betrifft einen Decoder, bestehend aus einem monolithischen, maskenprogrammierbaren Halbleiter-Festwertspeicher gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a decoder consisting of a monolithic, mask-programmable semiconductor read-only memory according to the preamble of claim 1.

Derartige Festwertspeicher sind beispielsweise aus der Zeitschrift IBM-Technical Disclosure Buiietin, VoL 15, Nr. 9, Februar 1973, S. 2919, 2920, aus der Zeitschrift Electronics, 6. Februar 1967, Seite 93 bis 97, der US-PS 35 25 083, der US-PS 36 14 750 und der DE-OS 23 00 847 bekannt Zu diesem Stand der Technik folgen zur besseren Erläuterung der Erfindung einige Ausführungen.Such read-only memories are, for example, from the magazine IBM-Technical Disclosure Buiietin, Vol 15, No. 9, February 1973, pp. 2919, 2920, from Electronics magazine, February 6, 1967, pp. 93 to 97, the US-PS 35 25 083, the US-PS 36 14 750 and DE-OS 23 00 847 known to this prior art For a better explanation of the invention, some statements follow.

Ein in jüngster Zeit aufgetretenes Konstruktionserfordernis für eine äußerst komplexe, vielfältig anwendbare elektronische Schaltung, unterstützt durch eine bemerkenswerte Verbesserung der Technik zur Herstellung von integrierten Halbleiterschaltkreisen, hat einen dringenden Bedarf für Festwertspeicher mit sehr großer Kapazität noch vergrößert. Bekanntlich finden Festwertspeicher vielfältig Anwendung, beispielsweise für periphere Ger&ie von elektronischen Rechnern, als zusätzliche Funktionsschaltungen für Tischrechner und für verschiedenartige Kodeumsetzer. Infolgedessen muß in den Festwertspeicher je nach seinem speziellen vorgesehenen Zweck jeweils ein unterschiedliches Informationsschema eingeschrieben werden können. Eine Vielfalt von Festwertspeichern kann je nach dem vom Benutzer vorgesehenen Verwendungszweck getrennt hergestellt werden, doch ist dieses Verfahren mit dem Nachteil behaftet, daß dabei keine Austauschbarkeit zwischen den einzelnen Festwertspeichern gegeben und keine Serienfertigung solcher Speicher mit niedrigen Kosten möglich ist, was ein einschränkendes Merkmal bei der Herstellung von Festwertspeichern darstelltA recent design requirement for an extremely complex, versatile electronic circuit aided by a remarkable improvement in manufacturing technology of semiconductor integrated circuits, has an urgent need for read-only memory with very large capacity still enlarged. As is known, read-only memories are used in a variety of ways, for example for peripheral devices of electronic computers, as additional function circuits for desktop computers and for various types of code converters. Consequently must have a different one in the read-only memory depending on its specific intended purpose Information scheme can be enrolled. A variety of read-only memories can be used depending on the can be manufactured separately for the intended use, but this procedure is compatible with has the disadvantage that there is no interchangeability between the individual read-only memories and such memories cannot be mass-produced at low cost, which is a limiting factor Characteristic in the manufacture of read-only memories

Als bisher wirksamste Lösung dieses Problems ist in jüngster Zeit ein weiteres Verfahren zur Herstellung von Festwertspeichern entwickelt worden, bei dem 1. ein Festwertspeicher mit sehr großer Kapazität (üblicherweise von 2-4 Kilobits) bis zu einer Fertigungsstufe, die für eine Vielfalt von Anwendungszwekken jeweils gleich ist, hergestellt wird, und 2. selektiv Informationen in die den Festwertspeicher bildende Matrixanordnung entsprechend einem von einem Benutzer geforderten Schema des Festwertspeichers eingeschrieben werden, indem die noch zu beschreibende programmierbare Maske benutzt wird, die je nach den für die verschiedenartigen Festwertspeicher vorgesehenen Verwendungszwecken variiert Es ist zu beachten, daß der in der folgenden Beschreibung benutzte Ausdruck »Einprägung oder Fehlen von Informationen in einem IGFET« die Notwendigkeit der Angabe bezeichnet, ob eine auf die noch zu beschreibende Weise auf einem Halbleitersubstrat angeordnete Matrixanordnung von IGFETs elektrisch und physikalisch in einem vollständigen Zustand geformt oder hergestellt werden soll oder nicht und ob folglich jederAs the most effective solution to this problem so far, another method of manufacture is recently has been developed by read-only memories, in which 1. a read-only memory with a very large capacity (usually from 2-4 kilobits) to a manufacturing level that is suitable for a variety of purposes is the same in each case, is produced, and 2. selective Information in the matrix arrangement forming the read-only memory corresponding to one of one User-requested schema of the read-only memory can be written by the yet to be described programmable mask is used, depending on the provided for the various types of read-only memory Uses varies It should be noted that in the following description used phrase "imprinting or lack of information in an IGFET" to denote the need for Specification denotes whether a semiconductor substrate is arranged in the manner to be described below Matrix array of IGFETs electrically and physically formed or in a complete state should be established or not and consequently whether everyone

IGFET dadurch leitend gemacht werden soll oder nicht, daß ein Leitkanal zwischen seinem Source- und Drain-Bereich bei Anlegung entsprechender Gleichspannungen ain seine Gate-, Source- und Drain-Elektroden gebildet wird. Der entscheidene Punkt bei einem ; derartigen maskenprogrammierbaren Festwertspeicher ist seine möglichst schnelle Auslieferung vom Hersteller an den Benutzer nach Eingang eines Auftrags von letzterem, d. Ju der Vorgang der Festlegung der in den verschiedenein Fertigungsstufen der Festwertspeicher n benutzten Masken, die dazu dienen, die ausgewählten, sich je nach dem vom Benutzer vorgesehenen Anwendungszweck ändernden Informationteile einzuschreiben. Im folgenden ist nunmehr ein bisher angewandtes Verfahren zur Herstellung von IGFETs π anhand der F i g. 1A bis 1F kurz erläutertIGFET should or should not be made conductive in that a conduction channel is formed between its source and drain region when appropriate DC voltages are applied to its gate, source and drain electrodes. The crucial point with one ; Such a mask-programmable read-only memory is its fastest possible delivery from the manufacturer to the user after receipt of an order from the latter, i. Ju the process of defining the masks used in the various production stages of the read-only memories n, which are used to write the selected pieces of information that change depending on the intended use of the user. A previously used method for the production of IGFETs π is now shown below with reference to FIGS. 1A to 1F briefly explained

Das Verfahren zur Herstellung von IGFETs ist im allgemeinen in die folgenden Venahrensschritte unterteilt:The process of manufacturing IGFETs is generally divided into the following steps:

(a) Zunächst; wird eine vergleichsweise dicke, z. B. etwa 7O0O A dicke SiO2-Schicht 11 durch Oxydieren der einen Fläche 12 eines Haibleitersubstrats des einen Leittyps, beispielsweise eines N-Typs-Siliziumsubstrats 11, ausgebildet Hierbei wird ein vorbestimmter Bereich der SiCVSchicht 13 unter Benutzung einer ersten Photoätz-Abdeckmaske abgetragen, und ein Fremdatom des entgegengesetzten Leittyps wie beim Siliziumsubstrat 11, d.h. ein P-Typ-Fremdatom, wird in die freiliegende Oberfläche des Siliziumsubstrats dotiert, um gemäß Fi g. 1A Source- und Drain-Bereiche 14 bzw. 15 zu bilden.(a) First of all; is a comparatively thick, z. B. about 7000 A thick SiO 2 layer 11 formed by oxidizing one surface 12 of a semiconductor substrate of the one conductive type, for example an N-type silicon substrate 11. and an impurity of the opposite conductivity type to that of the silicon substrate 11, ie, a P-type impurity, is doped into the exposed surface of the silicon substrate to be shown in FIG. 1A to form source and drain regions 14 and 15, respectively.

(b) Die Obei-fläche des so erhaltenen Siliziumsubstrats wird gemäß F i g. 1B erneut oxydiert, um die .iiO2-Schicht 13 auf der Gesamtoberfläche 12 des Substrats; 11 zu bilden, und zwar einschließlich der(b) The surface of the silicon substrate thus obtained is according to FIG. 1B re-oxidized to form the .iiO2 layer 13 on the entire surface 12 of the Substrate; 11, including the reigelegten Oberflächenabschnitte von Sourcejnd Drain-Bereich 14 bzw. 15.exposed surface sections of source and drain regions 14 and 15, respectively.

(c) Der zwischen Source- und Drain-Bereich 14 bzw. 15 befindliche Abschnitt der SiO2-Schicht 13 wird dann gemäß Fig. IC mittels einer zweiten Photoätz-Abdeckmaske abgetragen, um eine Öffnung für eine an der Oberfläche 12 des Substrats Ii endende Gate-Elektrode zu bilden. (c) The section of the SiO 2 layer 13 located between the source and drain regions 14 or 15 is then removed by means of a second photo-etched cover mask as shown in FIG Form gate electrode.

(d) Die Oberfläche der so erhaltenen Siliziumsubstratkonstruktion wird dann gemäß F i g. 1D erneut oxydiert, um auf der Oberfläche acs Substrats eine vergleichsweise dünne Gate-Oxidschicht 131 mit einer Dicke von z. B. etwa 1200 A zu bilden.(d) The surface of the silicon substrate structure thus obtained is then prepared as shown in FIG. 1D again oxidized to form a comparatively thin gate oxide layer 131 on the surface of the substrate a thickness of z. B. to form about 1200 A.

(e) Die SiO2-Schicht wird hierauf gemäß Fig. IE mittels einer dritten Photoätz-Abdeckmaske selektiv abgetragen, um gemäß F i g. 1F diejenigen Abschnitte 121 und 122 des Substrats freizulegen, welche praktisch dem Source- und dem Drain-Bereich 14 bzw. 15 entsprechen.(e) The SiO 2 layer is then selectively removed as shown in FIG. IE by means of a third photo-etched cover mask in order to, as shown in FIG. 1F to expose those portions 121 and 122 of the substrate which practically correspond to the source and drain regions 14 and 15, respectively.

(f) Im Anschluß hieran werden vorbestimmte, elektrischleitende Metalle, wie Aluminium, gemäß Fig. IF über eine vierte Photoätz-Abdeckmaske auf die Gate-Oxidschicht 131 und die freigelegten Abschnitte 121 und 122 des Substrats aufgedampft, um eine Gate-Elektrode 16, eine Source-Elektrode 17 und eine Drain-Elektrode 18 zu bilden.(f) Subsequently, predetermined, electrically conductive metals, such as aluminum, according to Fig. IF over a fourth photo-etched cover mask evaporated onto the gate oxide layer 131 and the exposed portions 121 and 122 of the substrate, to form a gate electrode 16, a source electrode 17 and a drain electrode 18.

(g) Auf der Gesamtoberfläche des auf oben beschriebene Weise hergestellten IGFET-Gebildes wird dann zürn Passivieren seiner Oberfläche durch ein chemisches Aufdampfverfahren eine Phosphoroder Borglasschicht ausgebildet.(g) On the entire surface of the IGFET structure fabricated as described above, then a phosphor or boron glass layer is formed for passivating its surface by a chemical vapor deposition process.

jitjit Beim vorstehend beschriebenen Herstellungsverfahren können als Maskierungsschritt, bei dem eine einfache Informationseinschreibsteuerung möglich ist, ersichtlicherweise die folgenden drei Maskierschritte in Betracht kommen: t. Maskenabdeckung zur Bildung der diffundierten Source- und Drain-Bereiche gemäß Fig. IA; 2. Maskenabdeckung zur Bildung der Gate-Elektrodenöffnung gemäß Fig. IC, und 3. Maskenabdeckung zur Bildung der Gate-, Source- und Drain-Elektroden gemäß F i g. 1F. Da bei einem Festwertspeicher die Source- und Drain-Bereiche im allgemeinen einer Anzahl von IGFETs gemeinsam zugeordnet und auf noch zu erläuternde Weise jeweils an den Matrixschnittpunkten angeordnet sind, ist es; praktisch unmöglich, die Einprägung von Informationen oder ihr Fehlen in den, den Festwertspeicher bildenden IGFETs durch Maskenabdeckschritte für die Herstellung der Source- und Drain-Elektrodenöffnungen gemäß F i g. 1E zu steuern.In the manufacturing method described above, as a masking step in which a simple information write control is possible, the following three masking steps can be seen in FIG Consider: t. Mask covering for forming the diffused source and drain regions according to FIG Fig. IA; 2. mask covering for forming the gate electrode opening according to FIG. IC, and 3. mask covering for forming the gate, source and drain electrodes according to FIG. 1F. As with a read-only memory the source and drain regions are generally associated and shared with a number of IGFETs are arranged at the matrix intersection points in a manner still to be explained, it is; practically impossible that Imprinting of information or its lack in the IGFETs forming the read-only memory by mask covering steps for the production of the source and Drain electrode openings according to FIG. 1E to control.

Beim bisher angewandten Verfahren zur Herstellung eines maskenprogrammierbaren Festwertspeichers mit IGFETs erfolgt die Steuerung der Einprägung oder des Fehlens von Informationen durch Abwandlung eines der drei vorgenannten rviaskenabdeckicb ilie auf noch zu erläuternde Weise.In the previously used method for producing a mask-programmable read-only memory with IGFETs are used to control the imprint or lack of information by modifying one the three aforementioned rviaskenabdeckicb ilie on still way to explain.

Die F i g. 2A und 2B, 2C stellen eine Aufsicht bzw. Schnittansichten dar, welche schematisch lediglich einen ein Einzclbit führenden P-Kanal-IGFET 21P(der durch einen N-Kanal-Typ ersetzt werden kann) und einen informationsfreien Einzelbit-P-Kanai-IGFET 22P bei einem herkömmlichen maskenprogrammierbaren Festwertspeicher veranschauchlichen, der durch Abwandlung des Maskierungsschritts (Fig. IA) für die Bildung des Source- und des Drain-Bereichs hergestellt wurde. Wenn bei der Herstellung eines solchen Festwertspeichers streifenartige P-Typ-Source- und -Drain-BereicheThe F i g. 2A and 2B, 2C show a plan view and sectional views, respectively, which schematically show only one a single-bit P-channel IGFET 21P (the an N-channel type) and an information-free single-bit P-channel IGFET 22P a conventional mask programmable read-only memory, which can be illustrated by modifying the masking step (FIG. 1A) for the formation of the source and drain regions has been produced. If, in the manufacture of such a read-only memory, strip-like P-type source and drain areas

14 bzw. 15 in einem N-Typ-Siliziumsubstrat 11 in vorbestimmten Abständen dotiert werden, wird gemäß F i g. 2B ein zusätzlicher Diffusionsbereich 21 gebildet, der mit dem Source-Bereich 14 (der durch den Drain-Bereich 15 ersetzt werden kann) des IGFETs 21P einstückig ausgebildet ist und in welchen die Information entsprechend dem vorgesehenen Verwendungszweck eingeschrieben wird, wobei er sich über eine vorbestimmte Länge in Richtung auf den Drain-Bereich14 and 15, respectively, are doped in an N-type silicon substrate 11 at predetermined intervals, as shown in FIG. 2B, an additional diffusion region 21 is formed, which is formed in one piece with the source region 14 (which can be replaced by the drain region 15) of the IGFET 21 P and in which the information is written in accordance with the intended use, whereby it is via a predetermined length in the direction of the drain region

15 erstreckt. Andererseits wird beim informationsfreien IGFET 22P kein zusätzlicher, mit dem Source-Bereich 14 einheitlicher bzw. einstückiger Diffusionsbereich 21 ausgebildet Nach Abschluß des Diffusionsschritts werden die verschiedenen Verfahrensschritte gemäß den Fig. IB bis IE durchgeführt Beim Aufdampfvorgang gemäß F i g. 1F werden zahlreiche streifenartige, elektrisch leitende Metallschichten 22 aus z. B. Aluminium in vorbestimmten Abständen auf einer mit etwa 7000 A vergleichsweise dicken Isolierschicht 13 in der Weise ausgebildet, daß sie die streifenartigen Source- und Drain-Bereiche 14 bzw. 15 schneiden. Die Gate-Elektrodenfilrce 16 werden auf ein-: mit eiwa 1200 A vergleichsweise dünne Ga'.e-Isoüerschicht 131 derart aufgedampft, daß sie einstückig mit den betreffenden leitenden Metallschichten verlaufen. Hierbei überlappt der Gate-Elektrodenfilm 16 des informationsführenden IGFETs 21PmIt seinen beiden Seiten den zusätzlichen Source-Bereich 21 und den Drain-Bereich 15 (F i g. 2B), während derjenige des informationslosen IGFETs 22P zwischen dessen Source- und Drain-Bereichen 14 bzw. 15 so ausgebildet ist, daß er nur mit seiner einen Seile den Drain-Bereich 15 überlappt, während die andere Seite des Gate-Elektrodenfilms 1615 extends. On the other hand, in the case of the information-free IGFET 22P, no additional diffusion area 21 that is uniform or one-piece with the source area 14 is formed. After the diffusion step has been completed, the various method steps according to FIGS. 1F numerous strip-like, electrically conductive metal layers 22 of, for. B. formed aluminum at predetermined intervals on a comparatively thick about 7000 Å insulating layer 13 in such a way that they intersect the strip-like source and drain regions 14 and 15, respectively. The gate electrode films 16 are vapor-deposited onto a comparatively thin Ga'.e insulating layer 131 with about 1200 Å in such a way that they run in one piece with the relevant conductive metal layers. Here, the gate electrode film 16 of the information-carrying IGFET 21PmIt overlaps on both sides of the additional source region 21 and the drain region 15 ( FIG. 2B), while that of the informationless IGFET 22P between its source and drain regions 14 and 14 respectively 15 is designed in such a way that only one of its cables overlaps the drain region 15, while the other side of the gate electrode film 16

ein vorbestimmtes Stück vom Source-Bereich 14 entfernt ist (F ί g. 2C). Eine nicht dargestellte Phosphoroder Borglasschicht wird auf die Oberfläche der IGFET-Struktur aufgedampft, um ihre Gesamtoberfläche zu passivieren. Wenn Gleichspannungen vorbestimmter Größen zwischen den Source-Elektrodenfilm 17, den Drain-Elektrodenfilm 18 und die einstückig mit dem Gate-Elektrodenfilm 16 ausgebildete elektrisch leitende Metallschicht 22 an jedem IGFET einer Matrixanordnung des fertigen Festwertspeichers angelegt werden, wird ein Leitkanal zwischen Source- und Drain-Bereich 14 bzw. 15 bei jedem einen zusätzlichen Source-Bereich aufweisenden IGFET 21PgCbUdCt und letzterer somit durchgeschaltet, während zwischen den Source- und Drain-Bereichen 14 bzw. 15 bei jedem der anderen IGFETs 22/1PrBkIiSCh kein Leitkanal gebildet und der IGFET somit im Sperrzustand gehalten wird, wodurch der gewünschte Festwertspeicher erhalten wird.a predetermined distance from the source region 14 (Fig. 2C). A phosphor or boron glass layer, not shown, is vapor-deposited onto the surface of the IGFET structure in order to passivate its entire surface. When direct voltages of predetermined magnitudes between the source electrode film 17, the drain electrode film 18 and the electrically conductive metal layer 22, which is formed in one piece with the gate electrode film 16, are applied to each IGFET of a matrix arrangement of the finished read-only memory, a conduction channel is created between the source and drain region 14 and 15 with each additional source region having IGFET 21PgCbUdCt and the latter thus turned on and no guiding channel formed between the source and drain regions 14 and 15 respectively at each of the other IGFETs 22/1 PrBkIiSCh and thus in IGFET Locked state is held, whereby the desired read-only memory is obtained.

eher gemäß den F i g. 2A bis 2C besitzt jedoch den Nachteil, daß vom Eingang eines Auftrags bis zur Auslieferung des Artikels eine längere Zeitspanne verstreicht, weil der Maskierungsschritt zur Steuerung der Einprägung bzw. des Fehlens von Informationen an einem der IGFETs in der ersten Stufe (d.h. beim Diffusionsschritt zur Qildung des Source- und des Drain-Bereichs) des IGFET-Fertigungsverfahrens (F i g. IA bis 1 F) durchgeführt wird. Da die streif enartigen Source- und Drain-Diffusionsbereiche einer Anzahl von IGFETs gemeinsam zugeordnet sind, entfällt offensichtlich die Notwendigkeit für die Ausbildung einer getrennten öffnung bei jedem dieser Bereiche in jedem IGFET. Dies bedeutet, daß nur eine einzige öffnung im einen Endabschnitt jedes streifenförmigen Source- und Drain-Bereichs 14 bzw. 15 zur Herstellung einer elektrischen Verbindung mit Source- bzw. Drain-Elektroden ausgebildet zu werden braucht, worauf der Aufdampfschritt zur Ausbildung der Source- und Drain-Elektrodenfilme 17 bzw. 18 in Verbindung mit dem Gate-Elektrodenfilm 16 folgt.rather according to FIGS. 2A to 2C, however, has the Disadvantage that it takes a long time from the receipt of an order to the delivery of the article elapses because the masking step to control the imprint or lack of information one of the IGFETs in the first stage (i.e. during the diffusion step to form the source and the Drain area) of the IGFET manufacturing process (F i g. IA to 1 F) is performed. Since the strip-like source and drain diffusion regions of a number Commonly assigned by IGFETs obviously eliminates the need for training a separate opening in each of these areas every IGFET. This means that only a single opening in one end section of each strip-shaped Source and drain regions 14 and 15 for establishing an electrical connection with source and drain regions. Drain electrodes need to be formed, whereupon the vapor deposition step to form the source and drain electrode films 17 and 18, respectively, in connection with the gate electrode film 16 follow.

In den den F i g. 2A bis 2 ähnelnden F i g. 3A, 3B und 3C sind lediglich ein informationstragender Einzelbit-P-Kanal-IGFET31Pund ein informationsfreier Einzelbit-P-Kanal-IGFET 32P eines herkömmlichen maskenprogrammierbaren Festwertspeichers veranschaulicht, der durch Abwandlung des Maskierungsschritts (Fig. IC) bei der Bildung eines Gate-Elektrodenfilms hergestellt worden ist.In the FIGS. Figs. 2A to 2 are similar to Figs. 3A, 3B and 3C are only illustrative of a single bit P-channel information-carrying IGFET 31P and a single-bit P-channel information free IGFET 32P of a conventional mask programmable read-only memory, the by modifying the masking step (Fig. IC) in the formation of a gate electrode film has been.

Bei dieser Konstruktion sind streifenförmige P-Typ-Drain- und Source-Bereiche 15 bzw. 14 mit einem zusätzlichen Bereich 21 in vorbestimmten Abständen in die eine Oberfläche 12 eines N-Typ-Siliziumsubstrats 11 der Art gemäß Fig. IA diffundiert, wobei gemäß Fig. IB eine mit etwa 7000 A vergleichweise dicke SiO2-Schicht 13 auf der Gesamtfläche des Gebildes ausgebildet ist Diese Fertigungsschritte werden dabei vor Eingang eines Auftrags von einem Kunden bzw. Benutzer durchgeführtIn this construction, strip-shaped P-type drain and source regions 15 and 14 with an additional region 21 are diffused at predetermined intervals into one surface 12 of an N-type silicon substrate 11 of the type shown in FIG IB a comparatively thick SiO 2 layer 13 of approximately 7000 Å is formed on the entire surface of the structure. These production steps are carried out by a customer or user before an order is received

Nach Eingang eines entsprechenden Auftrags wird eine öffnung in dem Teil der SiOrSchicht 13 vorgesehen, in welchem ein Gate-Elektrodenfilm jedes IGFETs, in welchen Informationen eingeschrieben werden sollen, nach Anweisung des Benutzers abgelagert werden soll, während an den informationsfreien IGFETs keine derartige öffnung vorgesehen wird (Fig. IC). Gemäß Fig. ID wird eine mit etwa 1200 A vergleichsweise dünne SiOrGate-Schicht 131 auf jedemAfter receipt of a corresponding order, an opening is made in the part of the SiOr layer 13 provided in which a gate electrode film of each IGFET in which information is written should be deposited as directed by the user while attached to the information-free IGFETs no such opening is provided (Fig. IC). According to Fig. ID one with about 1200 A. comparatively thin SiOrGate layer 131 on each freilegenden Abschnitt des Siliziumsubstrats 11 ausgebildet, welcher der Öffnung entspricht, an weicher der Gate-Elektrodenfilm 16 vorgesehen ist. Sodann wird je eine öffnung an den Stellen vorgesehen, an denen dieexposed portion of the silicon substrate 11 is formed, which corresponds to the opening on which the Gate electrode film 16 is provided. An opening is then provided at each point where the

-, Source- und Drain-Elektrodenfilme abgelagert werden sollen. Gemäß F i g. 1F werden mehrere streifenförmige, elektrisch leitende Metallschichten 22 aus z. B. Aluminium in vorbestimmten Abständen auf eine mit etwa 7000 A vergleichsweise dicke Isolierschicht 13 in-, source and drain electrode films are to be deposited. According to FIG. 1F are a plurality of strip-shaped, electrically conductive metal layers 22 made of, for. B. Aluminum at predetermined intervals on a comparatively thick insulating layer 13 in

in der Weise aufgedampft, daß sie die streifenartigen Source- und Drain-Bereiche 14 bzw. 15 schneiden, wahrend ein Gate-Elektrodenfilm 16 auf die mit etwa 1200 A vergleichsweise dünne Gate-Oxidschicht 131 (Fig.3B) entsprechend jedem informationstragendenvapor-deposited in such a way that they are strip-like Source and drain regions 14 and 15 intersect, while a gate electrode film 16 on the with about 1200 A comparatively thin gate oxide layer 131 (Figure 3B) corresponding to each information-carrying

ι -, IGFET und auf eine mit etwa 7000 A vergleichsweise dicke Gate-Oxidschicht 13 (Fig.3C) entsprechend jedem informationsfreien IGFET aufgedampft wird, so daß sie materialeinheitlich mit den betreffenden leitenden Metallschichten 22 verläuft. Source- undι -, IGFET and one with about 7000 A for comparison thick gate oxide layer 13 (Fig.3C) is evaporated corresponding to each information-free IGFET, so that it runs in the same material with the relevant conductive metal layers 22. Source and

.•υ Drain-E'ektrodenfür"? *7 und 1ä werden zusammen mil den Gate-Elektrodenfilmen 16 aufgedampft Hieraul wird zur Passivierung der Oberfläche eine Thosphor- oder Borglasschicht auf die Gesamtoberfläche der IGFET-Konstruktion aufgedampft.. • Drain electrodes for "? * 7 and 1a are vapor-deposited together with the gate electrode films 16. A thosphorus or boron glass layer is vapor-deposited onto the entire surface of the IGFET construction to passivate the surface.

>, Wenn dann Spannungen vorbestimmter Größe zwischen die Source-Elektrodenfilme 17, die Drain Elektrodenfilme 18 und die mit den Gate-Elektrodenfilmen 16 einstückig ausgebildeten, elektrisch leitender Metal'.'xhichten 22 angelegt werden, wird zwischer> If then voltages of a predetermined magnitude between the source electrode films 17, the drain Electrode films 18 and those formed integrally with the gate electrode films 16, electrically conductive Metal '.' Xhichten 22 are applied between

tu Source- und Drain-Bereich 14 bzw. 15 der IGFETs 21P deren Gate-Elektrodenfilme jeweils auf der vergleichsweise dünnen Gate-Oxidschicht 131 (etwa 1200 A dick] ausgebildet sind, ein Leitkanal erzeugt, so daß die IGFETs 21P leitend werden bzw. durchschaltentu source and drain region 14 and 15 of the IGFETs 21 P, the gate electrode films of which are each formed on the comparatively thin gate oxide layer 131 (about 1200 A thick), a conduction channel is generated so that the IGFETs 21 P are conductive or . switch through

π Andererseits wird kein Leitkanal zwischen Source- unc Drain-Bereich 14 bzw. 15 der IGFETs 22P erzeugt deren Gate-Elektrodenfilme 16 jeweils auf der mit etws 7000 A vergleichsweise dicken Oxidschicht 13 ausgebildet sind, so daß die IGFETs 22.p nichtleitend werderπ other hand, no conduction channel between the source region 14 or drain unc 15, the IGFETs 22P generates the gate electrode films 16 are each on the etws with 7000 A comparatively thick oxide layer 13 are formed so that the IGFETs 22 p nonconductive werderfreak

4Ii bzw. sperren. Auf diese Weise wird der gewünschte Festwertspeicher gebildet4Ii or lock. This way it becomes the one you want Read-only memory formed

Beim maskenprogrammierbaren Festwertspeichel gemäß den F i g. 3A bis 3C wird der Maskierungsschriti zur Steuerung der Einprägung bzw. des Fehlens vorIn the case of the mask-programmable fixed-value saliva according to FIGS. 3A to 3C become the masking step to control the imprint or the lack of it

4, Informationen an den in der Matrix angeordneter IGFETs dadurch durchgeführt, daß die jeweiliger Gate-Elektrodenöffnungen praktisch in der Mitte (Fig. IC) des IGFET-Fertigungsverfahrens gemäß der Fig. IA bis IF ausgebildet werden. Bei diesen-4, information is carried out on the IGFETs arranged in the matrix by the fact that the respective Gate electrode openings practically in the middle (Fig. IC) of the IGFET manufacturing process according to FIG Figs. IA to IF can be formed. With these-

in Verfahren kann zwar gegenüber dem Fall gemäß der Fig.2A bis 2C eine erhebliche Verkürzung dei Herstellungszeit bis zur Auslieferung des MiLxoprogrammspeichers vom Hersteller an den Benutzer nacr Eingang eines Auftrags von letzterem erzielt werdenIn the method, compared to the case according to FIGS. 2A to 2C, a considerable shortening of the production time up to the delivery of the M iL xo program memory from the manufacturer to the user after receipt of an order from the latter can be achieved doch müssen dabei nach Eingang des Auftrags vorr Kunden bzw. Benutzer immer noch die Verfahrensschritte gemäß den Fig. ID bis IF sowie dei Oberflächenpassivierungsschritt durchgeführt werden Aus diesem Grund ist nach Auftragseingang bis zuibut have to reserve after receipt of the order Customers or users still follow the process steps according to FIGS. ID to IF and dei Surface passivation step can be carried out. For this reason, up to i

Mi Auslieferung des Produkts eine längere Zeitspanne erforderlich. Dieses Verfahren ermöglicht die Steue rung der Einprägung oder des Fehlens von Informationen auf allen den Festwertspeicher bildenden IGFETi durch selektive Änderung der Dicke der einzeln«Wed delivery of the product a longer period of time necessary. This method enables the control of the imprint or the lack of information on all IGFETi forming the read-only memory by selectively changing the thickness of the

hi Gate-Oxidschichten der IGFETs, so daß die informa tionsfreien IGFETs 22P eine etwas höhere Schwellen wertspannung erhalten als die informationstragendei IGFETs 21P. Bei diesem Verfahren ist jedoch ein klein«hi gate oxide of the IGFETs, so that the informa tion-free IGFETs 22P a slightly higher threshold voltage value obtained as the informationstragendei IGFETs 21 P. However, this method is a small, "

Streiisirom zwischen den betreffenden Source- und Drain-Bereichen der informationsfreien IGFKTs 22P vorhanden.There is a friction between the relevant source and drain regions of the information-free IGFKTs 22P .

Die wiederum den F i g. 2A bis 2C ähnelnden F i g. 4A, 4B und 4C veranschaulichen schematisch lediglich einen informationstragenden Einzelbit-P-Kanal-IGFET 41P und einen informationslosen Einzelbit-P-Kanal-IGFET 42P pines herkömmlichen maskenprogrammierbaren Festwertspeichers, der durch Abwandlung des Maskierungsschritts (Fig. IF) für das Aufdampfen der \o einzelnen Gate-, Source- und Drain-Elektrodenfilme von in einer Matrix angeordneten, einen Festwertspeicher bildenden IGFETs zur Steuerung der F.inprägung oder des Fehlens von Informationen an jedem IGFET Hergestellt wurde. Bei diesem Verfahren ist der is Fertigungsvorgang für die Herstellung des maskenprogrammierbaren Festwertspeichers vor Eingang eines Auftrags von einem Benutzer vom Fertigungsschritt der Ausbildung einer Anzahl von streifenartigen P-Typ-Urain-Ditfusionsbereichen i5 und von streifenariigeri m F Typ-Source-Diffusionsbereichen 14 mit jeweils einem zusätzlichen Diffusionsbereich 21 in vorbestimmten Abständen in einem N-Typ-Siliziumsubstrat 11 auf die in Fig. IA dargestellte Weise bis zum Verfahrensschritt der Ausbildung der Gate-Elektrodenöffnungen der einzelnen IGFETs gemäß Fig. IE fortgeschritten. Nach Eingang des Auftrags vom Kunden werden zahlreiche streifenartige, elektrisch leitende Metallschichten 22 in vorbestimmten Abständen auf eine mit etwa 7000 A vergleichsweise dicke Isolierschicht 13 so aufgedampft, daß sie die streifenartigen Source- und Drain-Bereiche 14 L^w. 15 schneiden. Gleichzeitig wird ein Gate-Elektrodenfilm 16 auf die Gate-Oxidschicht 131 an den den informationstragenden IGFETs 41P entsprechenden Stellen aufgedampft, so daß er sich einstückig mit der entsprechenden, streifenartigen Metallschicht 22 erstreckt. Dagegen wird kein Gate-Elektrodenfilm 16 an den Stellen der Gate-Oxidschicht 131 aufgedampft, welche den informationslosen IGFETs 42Pentsprechen. Das Aufdampfen des Gate-Elektrodenfilms 16 erfolgt gleichzeitig mit dem Aufdampfen von Source- und Drain-Elektrodenfilmen 17 bzw. 18. Hierauf wird zur Passivierung der Oberfläche eines Phosphor- oder Borglasschicht auf die Gesamtoberfläche der Mikroprogrammspeicher-Konstruktion aufgedampft.Which in turn shows the FIG. Figs. 2A to 2C are similar to Figs. 4A, 4B and 4C illustrate schematically only an information-carrying single-bit P-channel IGFET 41P and an informationless single-bit P-channel IGFET 42P pines conventional mask-programmable read-only memory, which by modifying the masking step (FIG. IF) for the vapor deposition of the \ o individual gate, source and drain electrode films of IGFETs arranged in a matrix, forming a read-only memory, to control the embossing or lack of information on each IGFET. In this method, the is manufacturing process for manufacturing the mask-programmable read-only memory before input of a job by a user from the production step of forming a plurality of strip-like P-type Urain-Ditfusionsbereichen i5 and streifenariigeri m F-type source diffusion regions 14 each having a additional diffusion region 21 at predetermined intervals in an N-type silicon substrate 11 in the manner shown in FIG. 1A up to the method step of forming the gate electrode openings of the individual IGFETs according to FIG. IE. After receipt of the order from the customer, numerous strip-like, electrically conductive metal layers 22 are vapor-deposited at predetermined intervals on an insulating layer 13, which is comparatively thick with about 7000 A, in such a way that they the strip-like source and drain regions 14 L ^ w. 15 cut. At the same time, a gate electrode film 16 is evaporated onto the gate oxide layer 131 at the locations corresponding to the information-carrying IGFETs 41P so that it extends integrally with the corresponding strip-like metal layer 22. On the other hand, no gate electrode film 16 is evaporated at the locations of the gate oxide layer 131 corresponding to the informationless IGFETs 42P. The vapor deposition of the gate electrode film 16 takes place simultaneously with the vapor deposition of the source and drain electrode films 17 and 18, respectively. A phosphor or boron glass layer is then vapor deposited onto the entire surface of the microprogram memory construction to passivate the surface.

Bei diesem Verfahren wird die Maskierung zur Steuerung der Einprägung oder des Fehlens von Informationen an den in einer Matrix angeordneten, den Festwertspeicher bildenden IGFETs nahezu an einer Endstufe (Fig. IF) zur Ausbildung der Gate-, Source- und Drain-Elektrodenfilme der IGFETs während der Herstellung des Festwertspeichers durchgeführt. Aus diesem Grund kann die für die Fertigung des genannten Festwertspeichers nach Auftragseingang verstreichende Zeit im Vergleich zum Verfahren gemäß F i g. 3A bis 3C weiter verkürzt werden. Da jedoch bei diesem Verfahren die genannte Steuerung bezüglich der Informationen an den IGFETs durch selektive Ausbildung der Gate-Elektrodenfilme auf der etwa 1200Ä dicken Oxidschicht 131 erfolgt, besteht wie im Fall des Verfahrens gemäß den Fig.3A bis 3C ebenfalls die Möglichkeit dafür, daß ein kleiner Streustrom zwischen den Source- und Drain-Bereichen der betreffenden informationslosen IGFETs fließt.In this process, masking is used to control the imprint or lack of Information on the IGFETs arranged in a matrix, forming the read-only memory, almost on one Output stage (Fig.IF) for the formation of the gate, source and drain electrode films of the IGFETs are performed during manufacture of the read only memory. the end For this reason, the time required for the production of the aforementioned read-only memory can expire after receipt of the order Time compared to the method according to FIG. 3A to 3C can be further shortened. However, since this Process the aforesaid control with respect to the information on the IGFETs through selective training of the gate electrode films on the approximately 1200 Å thick oxide layer 131 takes place, as in the case of the method according to FIGS Possibility of having a small leakage current between the source and drain regions of the respective informationless IGFETs flows.

Aufgabe der Erfindung ist daher die Schaffung eines Decoders, bestehend aus einem monolithischen, maskenprogrammierbaren Halbieiterfestwertspeicher gemäß dem Oberbegriff des Anspruchs 1, bei welchem die Störströme verringert werden sollen.The object of the invention is therefore to create a decoder consisting of a monolithic, mask-programmable one Semiconductor read-only memory according to the preamble of claim 1, in which the Interference currents are to be reduced.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Eine vorteilhafte Weiterbildung ergibt sich aus dem Anspruch 2.This object is achieved by the characterizing features of claim 1. An advantageous one Further development results from claim 2.

Im folgenden wird die Erfindung anhand der Figuren näher erläutert. Es zeigenThe invention is explained in more detail below with reference to the figures. Show it

Fig. IA bis IF Schnittansichten zur Veranschaulichung der bekannten Verfahrensschritte bei der Herstellung eines IGFETs,FIGS. IA to IF are sectional views for illustration the known process steps in the production of an IGFET,

Fig.2A eine Aufsicht, welche schematisch und beispielhaft lediglich einen informationstragenden Einzelbit-IGFET und einen informationslo«en Einzelhit-IGFET eines bekannten maskenprogrammierbaren Festwertspeichers zeigt,2A is a plan view which, schematically and by way of example, only shows an information-carrying single-bit IGFET and a single hit IGFET with no information of a known mask-programmable read-only memory shows

Fig. 2B einen Schnitt längs der Linie 2b-2b in Fig.2A.FIG. 2B shows a section along the line 2b-2b in FIG. 2A.

Fig. 2C einen Schnitt längs der Linie 2c-2e in Fig.2A,FIG. 2C is a section along line 2c-2e in FIG Fig. 2A,

F i g. 3A eine F i g. 2A ähnelnde Ansicht eines anderenF i g. 3A is a fig. 2A similar view of another

bf kaiinien Festwertspeichers,bf kaiinien read-only memory,

Fig. 3B einen Schnitt längs der Linie 36-36 in Fig.3A,3B shows a section along the line 36-36 in FIG. 3A,

Fig. 3C einen Schnitt längs der Linie 3c-3c in Fig.3A,3C is a section along line 3c-3c in FIG Fig. 3A,

Fig. 4A eine Fig. 2A ähnelnde Ansicht noch eines anderen bekannten Festwertspeichers,Figure 4A is a view similar to Figure 2A of yet another other known read-only memory,

Fig.4B einen Schnitt längs der Linie 46-46 in Fig.4A,4B is a section along line 46-46 in Fig. 4A,

Fig.4C einen Schnitt längs der Linie 4c-4c in Fig.4A,4C shows a section along the line 4c-4c in Fig. 4A,

Fig. 5A eine Fig. 2A ähnelnde Darstellung eines bekannten monolithischen maskenprogrammierbaren Festwertspeichers,FIG. 5A shows an illustration similar to FIG. 2A well-known monolithic mask-programmable read-only memory,

F i g. 5B einen Schnitt längs der Linie 56-56 durch die informationstragende Speicherstelle in F i g. 5A,F i g. 5B is a section along line 56-56 through FIG information-carrying memory location in FIG. 5A,

F i g. 5C einen Schnitt längs der Linie 5o5c durch die informationslose Speicherstelle in F i g. 5A,F i g. 5C shows a section along line 5o5c through the information-less storage location in FIG. 5A,

F i g. 5D einen Schnitt längs der Linie 5c-5cin F i g. 5A mit der demgegenüber erfindungsgemäßen Ausbildung der informationslosen Speicherstelle,F i g. 5D shows a section along the line 5c-5cin FIG. 5A with the formation of the information-free storage location according to the invention,

F i g. 6 einen Anordnungsplan, welcher schematisch einen Dekoder mit 3 Eingängen und 8 Ausgängen veranschaulicht, wie er nach dem bekannten Speicherprinzip gemäß F i g. 5A—5C aufgebaut wurde,F i g. 6 shows a layout diagram, which schematically shows a decoder with 3 inputs and 8 outputs illustrates how it is based on the known memory principle according to FIG. 5A-5C was built,

F i g. 7 einen Äquivalentschaltkreis für die Anordnung gemäß F i g. 6,F i g. 7 shows an equivalent circuit for the arrangement according to FIG. 6,

F i g. 8A einen in vergrößertem Maßstab gehaltenen Schnitt längs der Linie 8-8 in F i g. 6,F i g. 8A is a section taken on line 8-8 in FIG. 8, on an enlarged scale. 6,

Fig.8B eine Fig. 8A ähnelnde Ansicht, die den gemäß der Erfindung hergestellten Dekoder mit 3 Eingängen und 8 Ausgängen veranschaulicht,8B is a view similar to FIG. 8A showing the decoder manufactured according to the invention with 3 Inputs and 8 outputs illustrated,

F i g. 9 einen F i g. 8A ähnelnden Schnitt, welcher nur em komplementäres Paar von P- und N-Kanal-IGFETs eines monolithischen, maskenprogrammierbaren Festwertspeichers gemäß einer abgewandelten Ausführungsform der Erfindung veranschaulicht,F i g. 9 a fig. 8A, showing only one complementary pair of P- and N-channel IGFETs a monolithic, mask-programmable read-only memory according to a modified embodiment of the invention illustrates

Fig. IOA eine Fig.5A ähnelnde Ansicht einer abgewandelten Ausführungsform der Erfindung,FIG. IOA is a view similar to FIG. 5A modified embodiment of the invention,

F i g. 10B einen in vergrößtertem Maßstab gehaltenen Schnitt längs der Linie 106-106 in F i g. 10A undF i g. 10B is an enlarged scale Section along line 106-106 in FIG. 10A and

Fi g. IOC einen Fi g. 1OB ähnelnden Schnitt längs der Linie 1 Oo 1 Oc in F i g. 1OA.Fi g. IOC a fi g. 1OB-like section along the Line 1 Oo 1 Oc in FIG. 1OA.

Die F i g. 1 bis 4 wurden vorstehend erläutert In den F i g. 5A bis 5C sind jeweils lediglich ein informationstragender EinzeIbit-IGFET51Pund ein informationsloser Einzelbit-IGFET 52P dargestellt, wie sie nach dem Stande der Technik bekannt sind.The F i g. 1 to 4 have been explained above. Only one information-carrying single-bit IGFET 51P and one informationless single-bit IGFET 52P, as are known in the prior art, are shown in FIGS. 5A to 5C.

Bei der Herstellung eines bekannten monolithischen,When making a well-known monolithic,

809 684/276809 684/276

maskenprogrammierba\en Festwertspeichers werden vor Eingang eines Auftrags von einem Kunden bzw. Benutzer die folgenden Verfahrensschritte durchgeführt: Mask-programmable read-only memories are stored before an order is received from a customer or User performed the following procedural steps:

(a) Die eine Oberfläche 52 eines monolithischen Halbleitersubstrats eines vorgegebenen Leittyps, z. B. eines N-Typs-Siliziumsubstrats 51, wird zunächst unter Bildung einer m,i etwa 7000 A vergleichsweise dicken SiO2-Schicht 53 auf der gesamten Substratoberfläche 51 oxydiert. Sodann wird ein vorbestimmter Teil der SiÖ2-Schicht 53 unter Verwendung einer ersten Photoätz-Abdeckmaske abgetragen. Gleichzeitig wird ein Fremdatom des dem Substrat 51 entgegengesetzten Leittyps, d. h. ein P-Typ-Fremdatom, wie Bor, über die abgetragenen Teile der Schicht 53 in das Substrat 51 injiziert bzw. dotiert, so daß eine Anzahl von streifenförmigen P-Typ-Source-Diffusionsbereichen 54 und Drain-Diffusionsbereichen 55 mit jeweils einer vorbestimmten Breite von z. B. etwa 6 — 8 μπι in vorbestimmten Abständen von z.B. etwa 20—30 μπι ausgebildet werden '*."·!. Fi™. !AV Diese Source- und !«!er /ν Drain-Diffusionsbereiche 54 bzw. 55 sind auf dem Substrat 51 an dessen Schnittpunkten der in der Matrix angeordneten Speicheradressen des Festwertspeichers gewissen P-Kanal-IGFETs gemeinsam zugeordnet.(a) One surface 52 of a monolithic semiconductor substrate of a predetermined conductivity type, e.g. B. an N-type silicon substrate 51, is first oxidized to form a SiO 2 layer 53 comparatively thick, about 7000 Å, on the entire substrate surface 51. A predetermined part of the SiO 2 layer 53 is then removed using a first photo-etched cover mask. At the same time, an impurity of the conductivity type opposite to the substrate 51, ie a P-type impurity such as boron, is injected or doped into the substrate 51 via the removed parts of the layer 53, so that a number of strip-shaped P-type source Diffusion regions 54 and drain diffusion regions 55 each having a predetermined width of, for. B. about 6-8 μm are formed at predetermined intervals of, for example, about 20-30 μm '*. "·!. Fi ™.! AV These source and drain diffusion regions 54 and 55 are open the substrate 51 is assigned jointly to certain P-channel IGFETs at the intersections of the memory addresses of the read-only memory arranged in the matrix.

(b) Die Oberfläche 52 des Substrats 51 wird dann erneut oxydiert, um mit der etwa 7000 A dicken SiO2-Schicht 53 die gesamte Substratoberfläche 52, einschließlich der freigelegten Teile der betreffenden Source- und Drain-Diffusionsbereiche 54 bzw. 55 zu bedecken (vgl. F i g. 1 B).(b) The surface 52 of the substrate 51 is then reoxidized to be about 7000 Å thick SiO2 layer 53 the entire substrate surface 52, including the exposed parts of the relevant To cover source and drain diffusion regions 54 and 55 (see FIG. 1B).

(c) Unter Verwendung einer zweiten Photoätzmaske wird dann eine Öffnung bzw. ein Loch ausgebildet, indem derjenige Substratoberflächenteil der SiO2-Schicht 53 abgetragen wird, der sich zwischen den y> jeweils benachbarten Source- und Drain-Bereichen 54 bzw. 55 befindet und auf dem der noch zu beschreibende Gate-Elektrodenfilm 57 jedes IGFETs der Matrixanordnung vorgesehen wird (vgl. F i g. I C).(c) Using a second photo-etching mask, an opening or a hole is then formed by removing that part of the substrate surface of the SiO 2 layer 53 that is located between the y> adjacent source and drain regions 54 and 55, respectively on which the gate electrode film 57, to be described, of each IGFET of the matrix arrangement is provided (cf. FIG. IC).

(d) Die Oberfläche 52 des Substrats 51 wird wiederum oxydiert, um eine mit z.B. etwa 1200—1500 A vergleichsweise dünne Gate-lsolier-SiO2-Schicht 531 auf dem Abschnitt der Oberfläche des Substrats 51 auszubilden, auf dem die Öffnung für den Gate-Elektrodenfilm ausgebildet ist (vgl. F i g. I D). -»5(d) The surface 52 of the substrate 51 is again oxidized to form a gate insulating SiO 2 layer 531 comparatively thin, for example about 1200-1500 Å, on the portion of the surface of the substrate 51 on which the opening for the gate Electrode film is formed (see Fig. ID). - »5

(e) Hierauf wird unter Verwendung einer dritten Photoätzmaske eine weitere Öffnung ausgebildet, indem derjenige Substratoberflächenteil der SiO2-Schicht 53 abgetragen wird, der sich jeweils am Ende der betreffenden Source- und Drain-Diffusionsbereiche « 54 bzw. 55 befindet (vgl. F i g. I E).(e) A further opening is then formed using a third photo-etching mask by removing that part of the substrate surface of the SiO 2 layer 53 which is located at the end of the respective source and drain diffusion regions 54 and 55 (cf. i g. IE).

(0 Mehrere elektrisch leitende Metallschichten oder -filme 56, etwa als Aluminium, mit jeweils einer vorbestimmten Breite von z. B. etwa 6-8 μπι werden unter Verwendung einer vierten Photoätzmaske in vorbestimmten Abständen von z. B. etwa 20—30 μπι auf die SiO2-Schicht 53 aufgedampft, so daß sie die Source- und Drain-Bereiche 54 bzw. 55 schneiden. Gleichzeitig werden Gate-Elektrodenschichten bzw. -filme 57 aus z. B. Aluminium mit jeweils einer vorbestimmten Länge bO von z. B. etwa 15 — 20 μπι und einer Breite von z. B. etwa Ι0-12μΐη derart auf die Gate-Isolierschicht 531 aufgedampft, daß sie materialeinheitlich bzw. einstückig von den betreffenden Metallschichten 56 abgehen und die gegenüberliegenden Seitenkanten jedes Gate Elek- bi trodiMifilms 56 in einem zweckmäßigen Abstand Jl oder t/2 (J 1 = 2 —5μιη und d2 = 6-10 μπι bei der dargestellten Ausführungsform) von der Innenseite der betreffenden, einander zugewandten Source- und Drain-Bereiche 54 bzw. 55 angeordnet sind. Gleichzeitig werden weiterhin eine nicht dargestellte Source-Elektrodenschicht und eine Drain-Elektrodenschicht 58 auf jedes Ende der Source- und Drain-Bereiche 54 bzw. 55 aufgedampft, so daß eine Vielzahl von P-Kanal-IGFETs, in die noch keine Information eingeschrieben ist, an den Matrixschnittpunkten auf dem Substrat 51 angeordnet ist, welche durch die streifenförmigen Source- und Drain-Diffusionsbereiche 54 bzw. 55 sowie die streifenförmigen, leitfähigen Metallfilme 56 festgelegt werden. Nach Eingang eines entsprechenden Auftrags vom Kunden wird dann ein Fremdatom 59 des gleichen Leittyps wie Source- und Drain-Bereich (d. h. vom P-Typ bei der dargestellten Ausführungsform) unter Verwendung einer fünften Photoätzmaske, die entsprechend dem Speicherschema des vom Kunden angeforderten Festwertspeichers ausgebildet wird, in du· Substrat 51 über diejenigen freigelegten Abschnitte der Gate-Isolierschicht 531 injiziert, die an den Abstanden(0 Several electrically conductive metal layers or films 56, for example as aluminum, each with a predetermined width of, for example, about 6-8 μm are applied using a fourth photo-etching mask at predetermined intervals of, for example, about 20-30 μm the SiO 2 layer 53 is vapor-deposited so that they intersect the source and drain regions 54 and 55. At the same time, gate electrode layers or films 57 made of, for example, aluminum, each having a predetermined length bO of, for example About 15-20 μm and a width of, for example, about Ι0-12μΐη vapor-deposited onto the gate insulating layer 531 in such a way that they come off the metal layers 56 in a uniform manner or in one piece, and the opposite side edges of each gate are electrodiMifilms 56 are arranged at an appropriate distance Jl or t / 2 (J 1 = 2-5μιη and d2 = 6-10 μm in the embodiment shown) from the inside of the relevant, mutually facing source and drain regions 54 and 55. Simultaneously For example, an unillustrated source electrode layer and a drain electrode layer 58 are vapor-deposited on each end of the source and drain regions 54 and 55, respectively, so that a plurality of P-channel IGFETs in which no information is written yet the matrix intersection points is arranged on the substrate 51, which are defined by the strip-shaped source and drain diffusion regions 54 and 55 and the strip-shaped, conductive metal films 56. After receipt of a corresponding order from the customer, a foreign atom 59 of the same conductivity type as the source and drain region (ie of the P-type in the embodiment shown) is then produced using a fifth photo-etching mask, which is formed in accordance with the storage scheme of the read-only memory requested by the customer , is injected into the substrate 51 over those exposed portions of the gate insulating layer 531 that are at the spacings

,,I ,Π Ii,,, I , Π Ii,

den Gate-Elektrodenfilm 57 jedes derjenigen in Matrix angeordneten P-Kanal-IGFETs. in welche Informationen eingeschrieben werden sollen, und die betreffenden, einander zugewandten Source- und Drain-Bereiche 54 bzw. 55 festgelegt werden. Anschließend wird /ur Stabilisierung oder Passivierung der Oberfläche eine Phosphor- oder Borglasschicht 60 auf die Gesamtoberfläche des Festwertspeichers aufgedampft.the gate electrode film 57 of each of those matrixed P-channel IGFETs. in what information are to be written in, and the relevant source and drain regions 54 facing one another or 55 can be set. Then a stabilization or passivation of the surface is carried out Phosphorus or boron glass layer 60 vapor-deposited onto the entire surface of the read-only memory.

Bei dem auf vorstehend beschriebene Weise hergestellten Festwertspeicher sollten sich die Source- und Drain-Bereiche 54 bzw. 55 derjenigen in Matrixanordnung vorliegenden P-Kanal-IGFETs 51 P. in denen ein Injektionsbereich 59 vorgesehen ist, jeweils gleich weit bis eben unter die betreffenden Gate-Elektrodenfilme 57 erstrecken, während die Source- und Drain-Bereiche 54 und 55 der restlichen, keinen Injektionsbereich 59 aufweisenden IGFETs in den Abständen JX bzw. </2 von den betreffenden Gate-Elektrodenfilmen 57 angeordnet sind. Bei Anlegung vorbestimmter Gleichspannungen zwischen die jeweiligen Gate-Filme 57. Source-Filme und Drain-Filme 58 werden daher die einen Injektionsbereiche 59 aufweisenden IGFETs 51P zwischen ihren Source- und Drain-Bereichen 54 bzw. 55 mit Leilkanälen versehen, so daß sie leitend werden bzw. durchschalten, während die anderen, keinen Injektionsbereich 59 aufweisenden IGFETs 52P nicht mit derartigen Leitkanälen zwischen Source- und Drain-Bereich 54, 55 versehen werden, so daß sie im Sperrzustand bleiben. Auf diese Weise wird der bekannte Festwertspeicher gebildet.In the case of the read-only memory produced in the manner described above, the source and drain regions 54 and 55 of those P-channel IGFETs 51 P. present in a matrix arrangement in which an injection region 59 is provided should each be the same distance to just below the relevant gate Electrode films 57 extend, while the source and drain regions 54 and 55 of the remaining IGFETs not having an injection region 59 are arranged at distances JX and </ 2 from the respective gate electrode films 57, respectively. When predetermined DC voltages are applied between the respective gate films 57, source films and drain films 58, the IGFETs 51 P, which have an injection region 59, are provided with leil channels between their source and drain regions 54 and 55, so that they are conductive are switched on or through, while the other IGFETs 52P, which do not have an injection region 59, are not provided with such conduction channels between the source and drain regions 54, 55, so that they remain in the blocking state. In this way the known read-only memory is formed.

Bei der Herstellung des erfindungsgemäßen Festwertspeichers können mit Ausnahme des Oberflächenstabilisiervorgang die Verfahrensschritte vom Source- und Drain-Bereichdiffusionsvorgang bis zum Gate-, Drain- und Source-Elektrodenformvorgang gemäß den Fig. IA bis IF vor Eingang eines Auftrags bzw. einer Anweisung vom Kunden, d. h. vor dem Einschreiben der erforderlichen Informationen in die IGFETs des Festwertspeichers durchgeführt werden.In the manufacture of the read-only memory according to the invention, with the exception of the surface stabilization process the process steps from the source and drain area diffusion process to the gate, Drain and source electrode forming process according to FIGS. IA to IF before receipt of an order or a Instruction from customer, d. H. before writing the required information into the IGFETs of the Read-only memory.

Die Auslieferung des erfindungsgemäßen Festwertspeichers vom Hersteller an den Kunden kann somit in kürzerer Zeit erfolgen als im Fall gemäß den Fig. 4A bis 4C". Wenn die Abstände (/I und i/2 /wischen den einzelnen Gate-Filmen 57 der iGFETs und ihren jeweiligen Source- und Drain-Bereichen 54. 55 jeweils im voraus auf einen zweckmäßigen Wert festgelegt werden, kann ohne weiseres jeglicher StreustromThe delivery of the read-only memory according to the invention from the manufacturer to the customer can thus be carried out in shorter time than in the case of FIGS. 4A to 4C ". If the distances (/ I and i / 2 / are between the individual gate films 57 of the iGFETs and their respective source and drain regions 54, 55 respectively can be set in advance to an appropriate value without knowing any leakage current

verhindert werHen, der anderenfalls zwischen Source- und Drain-Bereich jedes informationslosen IGFETs auftreten könnte.be prevented, who would otherwise switch between source and drain of any informationless IGFET could occur.

Fig. 5D ist eine .Schnittansicht einer Festwertspeicher-Stelle gemäß der Erfindung.Figure 5D is a sectional view of a read only memory location according to the invention.

Diese Speicherstelle besitzt im wesentlichen denselben Aufbau wie der der vorher beschriebenen Speicherstellen, nur mit dem Unterschied, daß ein Fremdatom des gegenüber Source- und Drain-BereichThis memory location has essentially the same structure as that previously described Storage locations, only with the difference that there is an impurity in the source and drain area

54, 55 entgegengesetzten Leittyps (d. h. ein N-Typ-Fremdatom, wie Phosphor) in das N-Typ-Siliziumsubstrat 51 über diejenigen freiligenden Abschnitte der Gate-lsolier-SiOj-Schicht 531 injiziert ist, welche durch die genannten Zwischenräume J\ und c/2 zwischen dem Gate-Film 57 jedes informationslosen IGFETs und den betreffenden Source- und Drain-Bereichen 54 bzw. 55 festgelegt werden.54, 55 of opposite conductivity type (ie, an N-type impurity such as phosphorus) is injected into the N-type silicon substrate 51 via those exposed portions of the gate insulating SiOj layer 531 which are passed through the aforementioned spaces J 1 and c / 2 can be defined between the gate film 57 of each informationless IGFET and the respective source and drain regions 54 and 55, respectively.

Der Festwertspeicher gemäß der Erfindung besitzt den Vorteil, daß die elektrische Isolierung zwischen Source- und Drain-Bereich 54, 55 jedes informationslo-ςρη IGF-RTs S2/7 im Vpralnirh /nrn hpltanntpn Festwertspeicher weiter verbessert ist.The read-only memory according to the invention has the advantage that the electrical insulation between the source and drain regions 54, 55 of each information-free IGF-RTS S2 / 7 in the read-only memory is further improved.

Es ist zu l>. ichten, daß für die Ausbildung der vorher erwähnten Injektionsbereiche 59 und 61 zwei Verfahren angewandt werden können, nämlich einmal das sogenannten Diffusionsverfahren und zum anderen das Ionen in jektions verfahren.It's too l>. icht that for the formation of the aforementioned injection areas 59 and 61, two methods can be used, namely on the one hand the so-called diffusion process and on the other hand the Ion injection process.

Nach dem loneninjektionsverfahren können dagegen die Injektionsbereiche 59 und 61 in wesentlich kürzerer Zeit (üblicherweise etwa 10 min) ;ils beim Diffusionsverfahren und bei Normaltempcratur. gefolgt von einem Glühen oder Anlassen bei etwa 500T, ausgebildet werden. Das lioneninjektionsverfahren ist somit aus dem Grind vorteilhaft, weil bei ihm Aluminium, das mit dem SiIi/ um des Substratwerkstoffs kein Eutektikum bildet, als elektrisch leitender metallischer Werkstoff für die leite iden Metallschichtcn 56 sowie die Gate-, Souree- und Drain-Elektrodenfilme der IGFETs verwendet werJen kann, während die Selbstausrichtung zwischen den Gaie-Elektrodenfilmen 57 und den betreffenden Source- und Drain-Bereichen 54 bzw. 55 der IGFETs aufrechterhalten wird.In contrast, after the ion injection process, the injection areas 59 and 61 can be much shorter Time (usually about 10 minutes); ils in the diffusion process and at normal temperature. followed by a Annealing or tempering at around 500T. The ion injection method is thus from the Grind is advantageous because it uses aluminum, which does not form a eutectic with the silicon of the substrate material, as an electrically conductive metallic material for the conductive metal layers 56 as well as the gate, source and drain electrode films of the IGFETs can be used during the self-alignment between the Gaie electrode films 57 and the respective ones Source and drain regions 54 and 55, respectively, of the IGFETs is maintained.

Fig. 6 ist eine schematische Aufsicht auf die Anlage eines herkömmlichen Dekoders^mit drei komplementären Eingangspaaren (A-A. B-B und C-C) sowie acht Ausgängen (Oa bis Ch). der gemäß der Erfindung abgewandelt werden kann. Fig. 7 veranschaulicht ein Äquivalentschaltbild für die Anordnung gemäß Fig. 6, und F i g. 8A ist ein in vergrößertem Maßstab gehaltener Schnitt längs der Linie 8-8 in F i g. 6.Fig. 6 is a schematic plan view of the system of a conventional decoder ^ with three complementary pairs of inputs (AA, BB and CC) and eight outputs (Oa to Ch). which can be modified according to the invention. FIG. 7 illustrates an equivalent circuit diagram for the arrangement according to FIG. 6, and FIG. Figure 8A is a section taken on line 8-8 in Figure 8, on an enlarged scale. 6th

Bei dem Decoder werden auchtundvierzig (6 Zeilen und 8 Spalten) in Matrix angeordnete P-Kanal-IGFETs vor Eingang eines Auftrags von einem Benutzer (d. h., jeder IGFET ist frei von jeglicher eingeschriebenen Information) aus acht streifenförmigen Drain-BereichenThe decoder also becomes forty-eight (6 rows and 8 columns) P-channel IGFETs arrayed in a matrix prior to receiving an order from a user (i.e., each IGFET is devoid of any registered Information) from eight strip-shaped drain areas

55, die durch Dotieren eines Halbleiterchips eines vorbestimmten Leittyps (z. B. eines N-Typ-Siliziumchips 51) von seiner einen Fläche 52 her mit einem P-Typ-Fremdatom des entgegengesetzten Leittyps in vorbestimmten Abständen gebildet wurden, vier slreifenförmigen Source-Bereichen 54, die durch Dotieren des Chips $1 mit dem P-Typ-Fremdatom in den praktisch in der Mitte zwischen je zwei benachbarten Drain-Bereichen 55 gelegenen Bereichen gebildet wurden, sechs streifenförmigen, die Source- und Drain-Bereiche 54 bzw. 55 schneiJenden, elektrisch leitenden Metallschichten 56, die in vorbestimmten Abstanden voneinander 3üf eine mit etwa 7(XK) A vergleichsweise dicke SiOi-Schicht 53 aufgedampft wurden, und rechteckigen Elektrodenschichten oder -filmen 57 ausgebildet, welche auf die mit etwa 1200— 1500 Ä vergleichsweise dünne Gate-SiO2-Isolierschicht 531 in der Weise aufgedampft wurden, daß sie materialeinheitlich von den betreffenden leitenden Metalischichten 56 abgehen. (Gleichzeitig werden, wie aus der vorstehenden Beschreibung ersichtlich sein dürfte, Source- und Drain-Elektrodenfilme auf jedem(Z. B. an N-type silicon chips 51) 55 r by Dotie s of a semiconductor chip of a predetermined Leittyps the opposite Leittyps were formed at predetermined distances from its one surface 52 fro with a P-type impurity, four slreifenförmigen Source -Areas 54, which were formed by doping the chip $ 1 with the P-type impurity in the areas practically in the middle between each two adjacent drain regions 55, six strip-shaped, the source and drain regions 54 and 55, respectively Cutting, electrically conductive metal layers 56, which were vapor-deposited at predetermined distances from one another 3 on a comparatively thick SiOi layer 53 with about 7 (XK) Å, and rectangular electrode layers or films 57, which are formed on the comparatively thin with about 1200-1500 Å Gate SiO 2 insulating layer 531 were vapor-deposited in such a way that they come off the relevant conductive metal layers 56 in a uniform manner. (At the same time, as should be apparent from the above description, source and drain electrode films are formed on each

to Ende der Source- und Drain-Bereiche 54 bzw. 55 vorgesehen.)to the end of the source and drain regions 54 and 55 , respectively.)

Die Steuerung der Einprägung oder des Fehlens von Informationen an den 48 IGFETs 51P und 52P der Matrixanordnung entsprechend einem erforderlichenThe controller of the embossing or the absence of information on the IGFETs 48 51 P and 52P of the array corresponding to a required

i'i .Speicherschema des Dekoders kann somit dadurch fr/ielt werden, daß ein Fremdatom des gleichen Leittyps wie Source- und Drain-Bereich 54 bzw. 55 in diejenigen aller IGFETs injiziert wird, in welche d:c Information auf vorstehend beschriebene Weise einge-The storage scheme of the decoder can thus be achieved in that an impurity of the same conductivity type as the source and drain regions 54 and 55 is injected into those of all IGFETs into which d : c information is entered in the manner described above -

.'(} schrieben werden soll.. '(} should be written.

Πργ auf viirslphprul hpvrhriphpnp Wpiςp hprgpui lllpΠργ on viirslphprul hpvrhriphpnp Wpiςp hprgpui lllp

Dekoder kann in an sich bekannter Weise als sogenannter Dekoder mit drei Binäreingängen und acht Ausgängen arbeiten, wobei die nicht dargestelltenDecoder can be known as a so-called decoder with three binary inputs and eight Outputs work, the ones not shown

2Ί Souree-Elektrodenfilme an eine an Bezugs- oder positivem Massepotential liegende Klemme angeschlossen sind, während die nicht dargestellten Drain-Elektrodenfilme über ebenfalls nicht dargestellte, zugeordnete Lastwiderstände an die betreffenden Ausgänge Ο» bis 2Ί Souree electrode films are connected to a terminal at reference or positive ground potential, while the drain electrode films, not shown, are connected to the relevant outputs Ο » bis via associated load resistances, also not shown

ι« Ο; und die leitenden Metallschichten 56 über einen oder zwei Umsetzer (nicht dargestellt) an die jeweiligen Eingänge A. A. B, B. Cund Cangeschlossen sind.ι « Ο; and the conductive metal layers 56 are connected via one or two converters (not shown) to the inputs AA B, B. C and C, respectively.

F" ig. 8B ist ein in vergrößerlem Maßstab gehaltener Schnitt längs der Linie 8-8 in F i g. 6 durch einenFIG. 8B is an enlarged section taken along line 8-8 in FIG. 6 through a

ii Dekoder, bei welchem gemäß der Erfindung (F i g. 5D) die informationslosen Speicherstellen mit Fremdatomen von gegenüber Source- und Drain-Bereichen entgegengesetztem Leitungstyp injiziert worden sind. Bei diesem Dekoder können etwaige Streuströme sicherer verhindert werden, die anderenfalls zwischen Source- und Drain-Bereichen 54 bzw. 55 jedes informationslosen IGFETs 52P auftreten würden. Dieser Dekoder besitzt somit den Vorteil, daß mit ihm ein geringstmöglicher Stromverbrauch und ein Auslesen der gespeicherten Information mit größtmöglicher Genauigkeit gewährleistet werden.ii decoder in which according to the invention (FIG. 5D) the information-less storage locations with foreign atoms from opposite source and drain areas opposite conductivity type have been injected. With this decoder, any stray currents can be prevented more reliably, the otherwise between source and drain regions 54 and 55 each informationless IGFETs 52P would occur. This decoder thus has the advantage that with it the lowest possible power consumption and reading out the stored information with the greatest possible Accuracy can be guaranteed.

Beispielsweise ist vorstehend nur ein derartiger Festwertspeicher offenbart worden, bei dem mehrere IGFETs des gleichen Leittyps bzw. Kanaltyps, d. h. desFor example, only one such read-only memory has been disclosed above, in which several IGFETs of the same conductivity type or channel type, i.e. H. of

ίο P-Leittyps (N-Leittyp ebenfalls zulässig) in einem monolithischen N-Typ-Halbleitersubstrat 51 (auch P-Typ möglich) ausgebildet sind. Bei der Abwandlung gemäß Fig.9 ist jedoch eine P-Typ-Grube 512 (P-type well) durch P-Typ-Fremdatomdotierung etwa derίο P-conductive type (N-conductive type also permissible) are formed in a monolithic N-type semiconductor substrate 51 (P-type also possible). In the modification according to FIG. 9, however, a P- type well 512 (P-type well) due to P-type impurity doping is approximately the same

« halben Fläche eines N-Typ-Halbleitersubstrats 511 ausgebildet, wobei auf dieselbe Weise wie vorher beschrieben eine Anzahl von P-Kanal-IGFETs (von denen in Fig.9 nur zwei IGFiTs 51P und 52P dargestellt sind) in Matrixanordnung auf der anderen"Half-face of an N-type semiconductor substrate 511 formed, in the same manner as previously described, a number of P-channel IGFETs (of which in Figure 9, only two IGFiTs 51 P and 52P are shown) in a matrix arrangement on the other

b0 Hälfte des Substrats 511 vorgesehen und mehrere N-Kanal-IGFETs (von denen in Fig. 9 nur zwei IGFETs 51 N und 52N dargestellt sind) in der P-Typ-Grube 512 ausgebildet sind.b0 half of the substrate provided 511 and a plurality of N-channel IGFETs (of which in Fig. 9, only two IGFETs 51 N and 52 N are shown) are formed in the P-type pit 512th

Bei den beschriebenen Ausführungsformen sindIn the described embodiments are

hi weiterhin die Gate-Elektrodenfilme 57 jeweils an den Zwischenräumen d\ und c/2 von den jeweiligen Suiine- und Drain-Bereichen 54,55 auf Abstand angeordnet Bei der Ausführunusform eemaß Fin. iOA bis iOChi furthermore, the gate electrode films 57 are arranged at a distance from the respective suine and drain regions 54, 55 at the gaps d 1 and c / 2. In the embodiment eemaß Fin. iOA to iOC

sind dagegen die Gate-Elektrodenfilme 57 in einem Abstand d2 vom einen der beiden betreffenden Source- und Drain-Bereiche 54,55 (z. B. dem Drain-Bereich 55) angeordnet, während sie den jeweiligen anderen, d. h. den Source-Bereich 54 überlappen. F i g. 1 OB zeigt dabei die informationstragende, Fig. IOC eine informationslose Speicherstelle, F i g. 1OA zeigt die beiden Arten von Speicherstellen, wobei die Art ihrer Injizierung durch die Buchstaben P, η versinnbildlicht iston the other hand, the gate electrode films 57 are arranged at a distance d2 from one of the two relevant source and drain regions 54, 55 (for example the drain region 55), while the respective other, ie the source region 54 overlap. F i g. 1 OB shows the information-carrying, FIG. IOC an information-free memory location, FIG. 10A shows the two types of storage locations, the type of their injection being symbolized by the letters P, η

1414th

Ersichtlicherweise kann mit gemäß der abgewandelten AusfC oder Fig. 1OA bis IOC prakti erzielt werden wie bei der vorhe Ausführungsformen.Obviously, according to the modified AusfC or Fig. 10A to IOC practical can be achieved as in the previous embodiments.

Die den Teilen der F i g. 5A I Teile von Fig.6 bis IOC sini Bezugsziffem bezeichnet, so Beschreibung verzichtet werdenThe parts of FIG. 5A I parts of Figure 6 to IOC sini Reference numbers denoted, so the description is omitted

Hierzu 7 Blatt ZeichnungenIn addition 7 sheets of drawings

Claims (2)

Patentansprüche:Patent claims: 1. Decoder, bestehend aus einem monolithischen, maskenprogrammierbaren Halbleiter-Festwertspei- ~> eher mit einer Matrixanordnung aus Feldeffekttransistoren vom Anreicherungstyp, welche ein Halbleitersubstrat des einen Leitungstyps aufweisen, sowie eine Anzahl von in vorbestimmten Abständen im Substrat ausgebildeten, streifenförmigen Source- ι» und Drain-Diffusionsbereichen des entgegengesetzten Leitungstyps, eine Anzahl von die Source- und Drain-Diffusionsbereiche schneidenden, streifenförmigen, elektrisch leitenden Metallschichten, die in vorbestimmten Abständen über einer ersten, ver- '> gleichsweise dicken Isolierschicht auf dem Substrat ausgebildet sind, und eine Anzahl von Gate-Elektrodenschichten umfassen, die jeweils durch eine verdünnte Isolierschicht auf jenem Teil des Substrats hindurch ausgebildet sind, welcher zwischen den -'» betreffenden Source- und Drain-Diffusionsbereichen liegt, sa daß sich diese materialeinheitlich mit den betreffenden leitenden Metallschichten erstrekken und an mindestens einer Seite in einem vorbestimmten Abstand von den jeweiligen Source- -'"> und Drain-Diffusionsbereichen angeordnet sind und bei welchem die Feldeffekttransistoren in erste und zweite Gruppen unterteilt sind, wobei die Transistoren der ersten Gruppe an spezifischen Positionen angeordnet sind, welche den darin eingeschriebenen »> Informationen entsprechen und wobei die Transistoren der zweiten Gruppe an jenen spezifischen Positionen angeordnet sind, welche von jenen verschieden sind, welche von Jen Feldeffekttransistoren der ersten Gruppe besetz*, sind und wobei '·'< jeder der Feldeffekttransistoren einen lonen-Implantationsbereich aufweist, in welchem die Injizierung vollzogen ist und welcher unter der verdünnten Isolationsschicht zwischen jeder vorbestimmten Gate-Elektrodenschicht und an einer Seite oder an w beiden Seiten der, der Gate-Elektrodenschicht gegenüberliegenden Source- und Drain-Diffusionsbereiche ausgebildet sind, wobei diese Ionen-Implantationsbereiche der Feldeffekttransistoren do ersten Gruppe Dotierungsbereiche mit dem selben -*'< Leitfähigkeitstyp wie die Source- und Drain-Diffusionsbereiche aufweisen, dadurch gekennzeichnet, daß jeder der Feldeffekttransistoren der zweiten Gruppe einen anderen Ionen-Implantationsbereich (61) aufweist, der unterhalb der "><> verdünnten Isolationsschicht (531) zwischen der Gate-Elektrodenschicht (57) und an einer Seite oder an beiden Seiten der Source- und Drain-Diffusionsbereiche (54, 55), welche der Gate-Elektrodenschicht (57) gegenüberliegen, ausgebildet ist und daß r> > bei diesem anderen lonen-lmplantationsbereich (61) die Implantation vermittels Dotierung mit einem Leitfähigkeitstyp vorgenommen ist, welcher dem Leitfähigkeitstyp der Source-Drainbereiche (54,55) entgegengesetzt ist w>1. Decoder, consisting of a monolithic, mask-programmable semiconductor Festwertspei- ~> rather with a matrix arrangement of field effect transistors of the enhancement type, which have a semiconductor substrate of one conduction type, and a number of strip-shaped source ι »and formed at predetermined intervals in the substrate Drain diffusion regions of the opposite conductivity type, a number of strip-shaped, electrically conductive metal layers which intersect the source and drain diffusion regions and which are formed at predetermined intervals over a first, comparatively thick insulating layer on the substrate, and a number of Gate electrode layers which are each formed through a thinned insulating layer on that part of the substrate which lies between the relevant source and drain diffusion regions, so that these are made of the same material as the relevant conductive metal layers ekken and are arranged on at least one side at a predetermined distance from the respective source and drain diffusion regions and in which the field effect transistors are divided into first and second groups, the transistors of the first group being arranged at specific positions, which correspond to the »> information written therein and wherein the transistors of the second group are arranged at those specific positions which are different from those occupied by those field effect transistors of the first group, and where '·'< each of the field effect transistors ion one -Implantationsbereich, into which the injection has been completed and which w are formed at both sides of the gate electrode layer opposite the source and drain diffusion regions of the thinned insulating layer between each predetermined gate electrode layer and on a side or on, said ion -Implantation area eich of the field effect transistors do the first group have doping regions with the same conductivity type as the source and drain diffusion regions, characterized in that each of the field effect transistors of the second group has a different ion implantation region (61) below the "><> thinned insulation layer (531) is formed between the gate electrode layer (57) and on one side or on both sides of the source and drain diffusion regions (54, 55) facing the gate electrode layer (57), and that In this other ion implantation region (61) the implantation is carried out by means of doping with a conductivity type which is opposite to the conductivity type of the source-drain regions (54, 55) w> 2. Decoder nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat ein erstes Substrat des einen Leitungstyps (511) und ein zweites Substrat (512) umfaßt, das durch Dotierung des ersten Substrats in der Weise gebildet ist, daß es ·>'■ einen gegenüber dem ersten Substrat entgegengesetzten Leitungstyp besitzt und daß die Source- und Drain-Diffusionsbereiche (54, 55) erste, dem Leitungstyp des ersten Substrats entgegengesetzte Dotierungsbereiche, sowie zweite durch Dotierung des zweiten Substrats mit dem entgegengesetzten Leitungstyp gebildete zweite Bereiche aufweisen, so daß im Halbleitersubstrat eine Matrixanordnung aus B- und N-Kanal-IGFETs (integrierten Feldeffekttransistoren) gebildet ist2. Decoder according to claim 1, characterized in that the semiconductor substrate comprises a first substrate of the one conductivity type (511) and a second substrate (512) which is formed by doping the first substrate in such a way that it ·>'■ a has opposite conduction type compared to the first substrate and that the source and drain diffusion regions (54, 55) have first doping regions opposite to the conduction type of the first substrate, as well as second second regions formed by doping the second substrate with the opposite conduction type, so that in Semiconductor substrate a matrix arrangement of B- and N-channel IGFETs (integrated field effect transistors) is formed
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