DE2505475A1

DE2505475A1 - Parity detection circuit for programmable logic systems - has multiple inputs and outputs with control memory buffer store and flip-flop

Info

Publication number: DE2505475A1
Application number: DE19752505475
Authority: DE
Inventors: Jochen Muehlenkamp
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1975-02-10
Filing date: 1975-02-10
Publication date: 1976-08-19
Also published as: DE2505475C3; DE2505475B2

Abstract

A coefficient register is connected to a programmable control memory and through a buffer store to a flip-flop, an accumulator, up-down counter and a parity detector. A parity generator is connected to the input/output circuits and associated parity registers. a micro programmer controlled by a clock generator via a counter provides sequential control pulses for the rest of the circuit. Reference signals from the input/output circuits feed a parity generator whose output is connected with that of input/output registers. A comparator connected to the accumulator and address gives a control pulse to modify the contents of the parity registers.

Description

Verfahren und Vorrichtung zur Paritätspnifung bei einem programmierbaren Logikwerk für die Ausführung logischer Funktionen Die Erfindung bezieht sich auf ein Vorfahren und eine Vorrichtung zur Paritätspnifung bei einem programmierbaren Logikwerk für die Ausführung logischer Operationen, wobei das Logikwerk mit einer Mehrzahl von Eingangs- und Ausgangsschaltungen verbunden ist, die Speicher enthalten die an äußere Geräte angeschlossen sind.Method and apparatus for parity checking in a programmable Logic work for the execution of logic functions The invention relates to describe an ancestor and apparatus for parity checking in a programmable Logic work for the execution of logical operations, the logic work with a A plurality of input and output circuits are connected which include memories connected to external devices.

Es ist ein programmierbares Logikwerk für die Ausführung von logischen Operationen bekannt, mit dem Ausgangsgeräte, z.B. Motorstarter, Anzeigelampen, Magnetspulen usw. , angesteuert werden. Dem Logikwerk werden Eingangssignale zugeführt, die von Eingangsgeräten abgegeben werden, bei denen es sich um Schalter, photoelektrische oder magnetische Geber usw. . handeln kann. Das Logikwerk verknüpft die Eingangssignele in der durch das Programm bestimmten W ise und steuert danach die Ausgangsgeräte (DT-OS 22 19 918).It is a programmable logic work for the execution of logic Operations known with the output devices, e.g. motor starters, indicator lights, solenoids etc., can be controlled. Input signals are fed to the logic unit, which are supplied by Input devices, which are switches, photoelectric or magnetic encoders, etc. can act. The logic work links the input signals in the one determined by the program Know and control the Output devices (DT-OS 22 19 918).

Mit dem programmierbaren Logikwerk sollen verdrahtungsprogrammierte Steuerungen ersetzt werden, die aus zahlreichen Schaltelementen aufgebaut sind, mit denen logische Funktionen, z.B. UND, ODER, ANTIVALENZ erzeugt werden können.With the programmable logic mechanism wired programmed Controls that are made up of numerous switching elements are replaced, with which logical functions, e.g. AND, OR, ANTIVALENCE can be generated.

Die SchaltElemente sind so miteinander verbunden, daß zwischen den Eingangssignalen und den an die Ausgangsgeräte abgegebenen Signalen die erforderlichen Verknüpfungen hergestellt werden. Für verschiedene Einsatzfälle ergeben sich daher unterschiedlich aufgebaute Steuerungen. Diese Steuerungen können kontaktlos Steuerungen oder Relais und Schützen enthalten. Da bei Relais- und Schiitzensteuertmgen üblicherweise hohe Steuerspannungen verwendet werden, beeinflussen die durch elektrische, magnetische oder elektromagnetische Felder erzeugten Störspannungen die Arbeitsweise nicht. Relais und Schütze weisen eine besonders große Zuverlässigkeit auf. Deshalb sind mit Relais und Schützen aufgebaute Steuerungen sehr wenig störanfällig. Dagegen ist eine serienmäßige Fertigung derartiger Steuerungen, mit denen unterschiedliche Steuerungsanforderungen erfüllt werden können, nicht möglich. Programmierbare Logikwerke lassen sich an unterschiedliche Steuerungsaufgaben leichter anpassen. Somit können programmierbare Logikwerte in größeren Stückzahlen wirtschaftlich gefertigt werden. Programmierbare Logiklferte enthalten Jedoch Halbleiterschaltelemente, die an niedrigere Botriebsspannungen angeschlossen sind. Dadurch können Störspannungen leichter als bei Relais- oder Schützensteuerungen die Betriebsweise beeinflussen.The switching elements are interconnected so that between the Input signals and the signals sent to the output devices Links are established. This results in different applications differently structured controls. These controls can be contactless controls or relays and contactors included. As is usually the case with relay and slot control systems high control voltages are used, affect by electrical, magnetic or electromagnetic fields do not generate interference voltages. Relays and contactors are particularly reliable. That's why Controls built with relays and contactors are very little susceptible to failure. Against it is a series production of such controls, with which different Control requirements can not be met. Programmable logic works can be more easily adapted to different control tasks. Thus can programmable logic values can be produced economically in larger quantities. Programmable logic devices, however, contain semiconductor switching elements that are connected to lower Propulsion voltages are connected. This means that interference voltages can more easily than affect the mode of operation of relay or contactor controls.

Der Erfindung liegt die Aufgabe zugrunde, ein programmierbares Logikwerk der eingangs erwähnten Gattung in der Richtung weiterzuentwickeln, daß ein F-hlerpnifverfahren und eine Fehlerprüfanordnung eingesetzt erden können, mit denen sich die einwandfreie Arbeitsweise des Logikwerks überwachen läßt.The invention is based on the object of a programmable logic mechanism of the genus mentioned at the beginning in the direction to develop further, that an error-checking procedure and a fault-checking arrangement can be used, with which the proper functioning of the logic mechanism can be monitored.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß zur Verknüpfung der logischen Variablen in der durch die jeweilige Operation vorgegebenen Reihenfolge innerhalb eines von Steuersignalen festgelegten Zyklus Adressen für einen Festwert speicher erzeugt werden, die aus Befehlsdaten, aus den Ergebnisdaten der bereits vor der jeweiligen Variablen verarbeiteten Variablen und dem \@rot der Variablen- zusammenge setzt werden1 daß zusätzlich zu den einer Adresse zugeordneten Daten für diese Paritätsdaten gespeichert sind, die beim Auslesen der Daten geprüft werden, daß vor Eingabe des Ergebnisses einer Operation in einen Speicher der Eingangs-und Ausgangsschaltungen die Parität einer den Speicher umfassenden Speichergruppe und der Inhalt des adressierten Speichers auf Übereinstimmung oder Abweichung mit dem Ergebnis der logischen Operation geprüft werden und daß bei Übereinstimmung die Inhalte und die Parität beibehalten und bei Abweichung der Inhalt des adressierten Speichers entsprechend dem Ergebnis geändert und die Parität der jeweiligen Speichergruppe angepaßt wird und anschließend der Inhalt des adressierten Speichers erneut auf Übereinstimmung mit dem Ergebnis geprüft wird. Mit diesem Verfahren können in entsprechend aufgebauten Logikwerken Einfachfehler festgestellt werden. Die Sicherheit gegen fehlerliafte Signalverarbeitung wird daher bei geringem Aufwand erhöht. Trotz Anwendung von Halbleiterschaltelementen und Betriebsspannungen, die kleiner als die bei Relais- und Schützensteuerungen üblichen Betriebsspannungen sind, ist die Zuverlässigkeit des Logikwerks durch das Fehlerprüfverfahren nicht geringer als die mit Relais- und Schützensteuerungen erzielbare Zuverlässigkeit. Programmierbare Logikwerk können deshalb auch eingesetzt werden, wenn an die Sicherheit einer Steuerung große Anforderungen gestellt werden. Durch das oben erläuterte Verfahren werden den programmierbaren Logikwerken weitere Verwendungsmöglichkeiten erschlossen, bei denen die mit Logikwerken erzielbaren Vorteile, geringerer Raumbedarf, geringeres Gewicht, kleiner Energieverbrauch und schnellere Signalverarbeitung zur Gerbung kommen können.The object is achieved according to the invention in that for linking of the logical variables in the order specified by the respective operation Addresses for a fixed value within a cycle defined by control signals are generated from the command data, from the result data of the already before the respective variable processed variables and the \ @rot of the variable are put together1 that in addition to the data assigned to an address for this parity data is stored, which is checked when reading out the data, that before entering the result of an operation in a memory of the input and Output circuits the parity of a memory group comprising the memory and the content of the addressed memory for agreement or discrepancy with the Result of the logical operation are checked and that if they match the Maintain content and parity and, if there is a discrepancy, the content of the addressed Memory changed according to the result and the parity of the respective memory group is adjusted and then the content of the addressed memory again Compliance with the result is checked. With this procedure you can in accordingly built-up logic works simple errors can be detected. The security against Faulty signal processing is therefore increased with little effort. Despite application of semiconductor switching elements and operating voltages that are lower than those of relay and contactor controls are common operating voltages, is reliability of the logic work by the error checking procedure is not less than the with Relay and contactor controls achievable reliability. Programmable logic work can therefore also be used when the safety of a control is great Requirements are made. By following the procedure outlined above, the programmable Logic works opened up further possible uses in which the logic works achievable advantages, less space requirement, lower weight, lower energy consumption and faster signal processing can come to the tanning.

B'i einer bevorzugten Ausführungsform ist vorgesehen, daß die Steuersignale mittels eines weiteren Festwertspeichers erzeugt werden, der über einen vorgeschalteten Zähler adressiert wird, daß die Daten in benachbarten Adressen jeweils auf ungerade und geradzahlige Parität ergänzt sind, daß während des Ablaufs eines Zyklus der Wechsel von geradzahliger und ungeradzahliger Parität überwacht und daß bei Auftreten zweier gleicher Paritäten in aufeinanderfolgenden Ausleseoperationen eine Fehlermeldung erzeugt wird. Mit diesem Verfahren wird die richtige Aufeinanderfolge der Steuersignale aus dem weiteren Festwertspeicher überwacht, in dem ein Mikroprogramm enthalten ist, durch das die für den Ablauf der Datenverarbeitung erforderlichen Signalkombinationen erzeugt werden. Bi fehlerhafter Signalausgabe kann somit verhindert werden, daß weitere Steuerschritte eingeleitet werden, die unerwünschte Wirkungen im Steuerungsablauf bervorrufen.In a preferred embodiment it is provided that the control signals can be generated by means of a further read-only memory, which is connected via an upstream Counter is addressed that the data in adjacent addresses are each odd and even parity are added that during the course of a cycle of the Changes from even-numbered and odd-numbered parity are monitored and that when they occur two identical parities in successive readout operations an error message is produced. This procedure ensures the correct sequence of control signals monitored from the further read-only memory, which contains a microprogram by means of which the signal combinations required for the data processing sequence be generated. Bi incorrect signal output can thus be prevented from further control steps are initiated, which have undesirable effects in the control process summoned.

Eine Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens ist derart ausgebildet, daß der Festwertspeicher über eine Bcfehlsdekodierschaltung in Verbindung mit Ausgangssignalen eines Ein-Bit-Speichers eines Vor/Rückwärtszählers und eines Ein-Bit-Akkumulators, in dem der Wert jeweils einer logischen Variablen speicherbar ist, adressierbar und mit Hilfe der Steuersignale ansleshar ist, daß der Ausgang des Festwertspeichers für die Paritätsdaten jiher einen Pllfferspeicher an eine Paritätsprüfschaltung angeschlossen @ daß ein Paritätsgenerator mit den Signalen der Speicher der Eingangs-. Ausgangsschaltungen beaufschlagbar ist, daß das Ausgangssignal des Paritätsgenerators mit Signalen von Paritätsspeichern der Eingangs- und Ausgongsschaltungen vergleichbar ist, und daß eine Adressenansteuerschaltung für die Speicher der Eingangs- und Ausgangsschaltungen une ein Vergleicher vorgesehen ist, der an den Akkumulator Iincl über eine Sammelleitung an die Speicher der Eingabe, Ausgabeschaltungen anschließbar ist und durch den bei Abweichung des Akkumulator-Inhalts vom Inhalt des adressierten Speichers eine Anderiing des Inhalts des Paritätsspeichers und die Übertragung des Akkumulatorinhalts von und zu dem adressierten Speicher steuerbar ist. Die Anordnung erlaubt eine weitgehende Erfassung von Einfachfehlern bei geringem schaltungstechnischem Aufwand für die Prüfung.A device for carrying out the method according to the invention is designed in such a way that the read-only memory has a Bcfehlsdekodierschaltung in connection with output signals of a one-bit memory of an up / down counter and a one-bit accumulator in which the value of a logical variable is storable, addressable and with Help the control signals ansleshar is that the output of the read-only memory for the parity data is jiher a fill memory connected to a parity check circuit @ that a parity generator with the Signals the memory of the input. Output circuits can be acted upon that the output signal of the parity generator with signals from parity memories of the Input and output circuits are comparable, and that an address control circuit a comparator is provided for the memory of the input and output circuits is that to the accumulator Iincl via a collecting line to the memory of the input, Output circuits can be connected and by the discrepancy in the accumulator content from the content of the addressed memory, a change in the content of the parity memory and the transfer of the accumulator contents from and to the addressed memory is controllable. The arrangement allows for the extensive detection of single defects with little circuitry effort for the test.

Bei einer zweckmäßigen Ausffihrilngsform ist der Ausgang fürdie Paritätsdaten des weiteren Festwertspeichers mit einer retriggerbaren monostabilen Kippstufe verbunden, deren Zitkonstante länger als die Periode des Wechsels der Paritätssignale ist. Durch diese Anordnung werden mit einfachen Mitteln Fehler festgestellt, die beim Überspringen einzelner Schritte des Mikroprogramms auftreten. Es wird also sichergestellt, daß auch bei schneller Aufeinanderfolge der einzelnen Schritte kein Schritt ohne Fehlermeldung verloren geht. Durch die Meldung eines derarti en Fehlers können Maßnahmen zum An-' halten des Logikwerks eingeleitet werden.In one convenient embodiment, the output is for the parity data further read-only memory connected to a retriggerable monostable multivibrator, whose citation constant is longer than the period of the change of the parity signals. With this arrangement, errors can be detected with simple means Skipping individual steps of the microprogram may occur. So it is ensured that even with rapid succession of the individual steps, there is no step without it Error message is lost. By reporting such an error, action can be taken to stop the logic unit.

Vorzugsweise ist der weitere Festwertspeicher über einen zahler adressierbar, der von einem Taktgeber weiterschaltbar ist, dessen Tktsignale einer retriggerbaren monostabilen Kippstufe zuführbar sind, deren Zeitkonstante länger als die Periode der Taktsignale eingestellt ist. Diese Anordnung überacht die äquidistanten Zeitabstände für die Verarbeitung.The further read-only memory is preferably addressable via a counter, which can be switched by a clock, whose clock signals a retriggerable monostable Flip-flop can be supplied, the time constant of which is longer is set as the period of the clock signals. This arrangement monitors the equidistant Processing time intervals.

Bei einer günstigen Ausfiihrngsform ist vorgesehen, daß im Kestwertspeicher Adresszellen vorhanden sind, deren Inhalt beim Auftreten fehlerfafter Adressignalkombinationen auslesbar ist und durch deren Ausgangssignale eine Fehleranzeige und/oder Abschaltung auslösbar ist. Mit dieser Anordnung ist es möglich, für bestimmte Fehlerkombinationen gezielte Maßnahmen einzuleiten. Für mache Fehler kann es ausreichend sein, einen optischen oder akustischen Alarm auszulösen. Bei anderen Fehlern ist eine Abschaltung uder Stillsetzung des Logikwerks notwendig, um Schäden bei den angeschlossenen Geraten oder der gesteuerten Anlage zu vermeiden. Die vorstehend erwähnte Anordnung erlaubt eine flexible Anpassung des Logikwerks an verschiedene Fehlerarten.In a favorable embodiment it is provided that in the core value memory Address cells are available, the content of which when incorrect address signal combinations occur can be read out and their output signals indicate an error display and / or shutdown can be triggered. With this arrangement it is possible for certain combinations of errors initiate targeted measures. For some mistakes it may be enough to have one trigger an optical or acoustic alarm. In the case of other errors, there is a shutdown uder shutdown of the logic mechanism is necessary to avoid damage to the connected devices or the controlled system. The above-mentioned arrangement allows flexible adaptation of the logic system to different types of errors.

Vorzugsweise sind zwei Befehiszähler vorgesehen, die mit einer Vergieichsschaltung verbunden sind, die bei Abweichungen zwischen den Ausgangssignalen der Befehlszähler ein Fehlersignal abgibt. Durch diese Anordnung wird die Verarbeitung falscher Befehle bei fehlerbehafteten Befehlszählern vermieden.Two command counters are preferably provided which are connected to a comparison circuit are connected, in the event of discrepancies between the output signals of the command counter emits an error signal. This arrangement prevents the processing of false commands avoided with faulty command counters.

Es ist zweckmäßig, beim Ausbleiben eines Taktsignals, bei einem Paritätsfehler in einem Befehl, bei einem nicht vollzogenen Wechsel der Paritätssignale des weiteren Festwertspeichers oder bei einem Paritätsfehler des Festwertspeichers in die Speicher für die Ausgabe in den Ausgangsschaltungen logische Ott-Signale einzugeben und das Logikwerk stillzusetzen. Die Ausführung fehlerhafter Verarbeitungsschritte wird dadurch verhindert.It is useful if there is no clock signal or if there is a parity error in one command, if the parity signals have not changed, furthermore Read-only memory or in the case of a parity error in the read-only memory into the memory to enter logical Ott signals for the output in the output circuits and that Shut down logic work. The execution of incorrect processing steps is thereby prevented.

Wenn ein von der Pritätsprüfschaltung an der Sammelleitung abgegebenes Fhlersignal anliegt, kann vorteilhafterweise ein Befehl aus dem programmierbaren Befehlsspeicher ausgelesen werden, mit dem eine der Art des Fehlers angepaßte Priiffolge eingeleitet wird. Diese Priiffolge richtet sich nach der Art des an die Eingangs-, Ausgangsschaltung angeschlossenen Gerätes und dessen Aufgabe in bezug auf die anderen zu steuernden Einheiten.If an issued by the preity test circuit on the bus If the sensor signal is present, a command from the programmable Command memory can be read out with a test sequence adapted to the type of error is initiated. This sequence of checks is based on the type of Output circuit connected device and its role in relation to the other units to be controlled.

Die Erfindung wird im folgenden an Hand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher erläutert, aus dem sich weitere Merkmale sowie Vorteile ergeben.The invention is illustrated below with reference to a drawing Embodiment explained in more detail, from which further features and advantages result.

Bei der Analyse der Steuerungsaufgabe, die von einem programmierbaren LogikwTerk gelöst werden soll, werden für die zu steuernden Geräte die erforderlichen Bedingungen ermittelt, die in Form von Booleschen Funktionen niedergelegt werden. Diese Bedingungen können sich z.B. auf das Ein- und Ausschalten eines Motorschützes, eines magnetisch betätigbaren Ventils, einer optischen oder akustischen Anzeige oder das Abfragen von Schaltern beziehen. An Hand der ermittelten Booleschen Funktionen werden Befehle erstellt, die logische Variable und deren Verknüpfung enthalten. Die Befehle umfassen neben einem Operationsteil einen Adressteil.When analyzing the control task, which is carried out by a programmable Logic work is to be solved, the necessary for the devices to be controlled Determines conditions that are laid down in the form of Boolean functions. These conditions can, for example, affect the switching on and off of a motor contactor, a magnetically operated valve, an optical or acoustic display or querying switches. Using the determined Boolean functions commands are created that contain logical variables and their links. In addition to an operation part, the commands include an address part.

Die einzelnen Befehle werden in Zellen eines programmierbaren Befehlsspeichers 1 eingegeben. Die Befehle werden durch Adressierung der Speicherzellen ausgelesen, wobei nach der Verarbeitung eines Befehls die Speicheradresse jeweils um eins erhöht wird. Die Speicheradressen sind in Befehlszählern 2, 3 enthalten, deren Inhalte gemeinsam nach Ausführung eines Befehls um den Wert eins erhöht werden. Beide Befehlszähler 2, 3 enthalten die gleiche Befehlsspeicheradresse.The individual commands are stored in cells of a programmable command memory 1 entered. The commands are read out by addressing the memory cells, after the processing of a command, the memory address is increased by one will. The memory addresses are contained in command counters 2, 3, their contents can be increased together by the value one after executing a command. Both command counters 2, 3 contain the same instruction memory address.

Zur Adressierung des programmierbaren flefehlsspeichers 1 dient nur der Bofehlszähler 2.To address the programmable error memory 1 is only used the command counter 2.

Die Ausgänge des Befehlsspeichers 1 sind mit einem Zwischenspeicher lt verbunden, in den der Inhalt der jeweils adressierten Zelle des Befehlsspeichers 1 eingegeben wird. In dem Zwischenspeicher 4 wird ein Befehlswort gespeichert und dekodiert.The outputs of the instruction memory 1 are connected to a buffer lt connected to the content of the addressed cell of the instruction memory 1 is entered. A command word is stored in the buffer 4 and decoded.

Die Ausgänge des Zwischenspeichers 4 sind an Adresseingänge eines Festwertspeichers und an eine Adressenansteuerschaltung 6 angeschlossen. Die Ausgänge des Zwischenspeichers 4 sind so auf den Festwertspeicher 5 und die Adressenansteuerschaltung 6 aufgeteilt, daß der Befehlsteil eines Befehlsworts als Adresse am Festwertspeicher 5 und der Adressteil an der Adressenansteuerschaltung 6 verfügbar sind. Die im Befehls speicher 1 enthaltenen Daten sind durch Paritätsdaten ergänzt, die beim Auslesen ebenfalls in den Zwischenspeicher 4 eingegeben werden. An die für die Aufnahme der Paritätsdaten bestimmte, nicht näher dargestellte Speicherzelle des Zwischenspeichers 4 ist eine Paritätspriifschaltung 7 angeschlossen, in der die Paritätsdaten für den jeweils ausgelesenen Befehl geprüft werden.The outputs of the buffer 4 are connected to the address inputs of a Read-only memory and connected to an address control circuit 6. The exits of the intermediate memory 4 are so on the read-only memory 5 and the address control circuit 6 divided that the command part of a command word as an address on the read-only memory 5 and the address part on the address control circuit 6 are available. The one in command The data contained in memory 1 are supplemented by parity data when reading out can also be entered into the buffer 4. To those for the inclusion of the Memory cell of the intermediate memory, not shown in detail, determined by parity data 4, a parity check circuit 7 is connected, in which the parity data for the command read out in each case must be checked.

Weitere Adresseingänge des Festwertspeichers 5 sind an jeweils einen Ausgang eines Akkumulators 8, eines Speichers 9 und eines Zählers 10 angeschlossen. Der Akkumulator 8 und der Speicher 9 siild?fü die Speicherung von je einem Bit ausgelegt. Bei dem Zähler 10 handelt es sich um einen Vor/ Rückwärtszähler. Der Akkumulator 8, der Speicher 9 und der Zähler 10 sind mit Ausgängen eines Pufferspeichers 12 verbunden, dessen Eingänge an die Ausgänge des Festwertspeichers 5 angeschlossen sind.Further address inputs of the read-only memory 5 are each to one Output of an accumulator 8, a memory 9 and a counter 10 connected. The accumulator 8 and the memory 9 are designed for the storage of one bit each. The counter 10 is an up / down counter. The accumulator 8, the memory 9 and the counter 10 have outputs from a buffer memory 12 connected, the inputs of which are connected to the outputs of the read-only memory 5 are.

Dpr Akkumulator 8 ist über eine Leitung mit einem Vergleicher 11 verbunden. Über die Leitung können Daten wahlweise vom Akkumulator 8 zum Vergleicher 11 und in umgekehrter Richtung übertragen werden. Der Vergleicher 11 ist an einzelne parallele Leitungen 12, 13, 14, einer Sammelleitung 17 anschaltbar, die weitere parallele Leitungen 15, i6 enthält. Die Sammelleitung 17 kann auch mehr als die fünf an,gegebenen parallelen Leitungen aufweisen. An die parallelen Leitungen 12 bis 16 sind Eingänge von Eingangs-, Ausgangsschaltungen 18 angeschlossen. In den Eingangs-, Ausgangsschaltungen 18 sind nicht näher dargestellte Ein-Bit-Speic,her vorgesehen, die an einzelne Leitungen 12, 13, 14, 16 anschaltbar sind. Die Leitungen 12, 13, 14 dienen beispielsweise für den Datenaustausch zwischen dem Vergleicher und den Speichern in den Eingangs-, Ausgangsschaltungen. Die Leitung 15 ist für die Übertragung von Taktsignalen zu den Eingangs-, Ausgangsschaltungen 18 bestimmt. Die Ein- und Ausgangsschaltungen 18 enthalten je einen weiteren Ein-Bit-Speicher 19, der an die Leitung i6 angeschlossen ist. In den Speichern@ 19 sind die Paritätsdaten für die an die Sammelleitung 17 anschaltbaren Speicher der Eingangs-, Ausgangsschaltungen 18 vorhanden.Dpr accumulator 8 is connected to a comparator 11 via a line. Via the line, data can optionally from the accumulator 8 to Comparator 11 and are transmitted in the opposite direction. The comparator 11 can be connected to individual parallel lines 12, 13, 14, a collecting line 17, which contains further parallel lines 15, i6. The collecting line 17 can also do more than the five given parallel lines. To the parallel lines 12 to 16 inputs of input, output circuits 18 are connected. In the input, output circuits 18 are one-bit memory, not shown in detail provided, which can be connected to individual lines 12, 13, 14, 16. The lines 12, 13, 14 are used, for example, for the exchange of data between the comparator and the memories in the input, output circuits. Line 15 is for the transmission of clock signals to the input, output circuits 18 is determined. The input and output circuits 18 each contain a further one-bit memory 19, which is connected to line i6. The parity data are in the memories @ 19 for the memory of the input and output circuits that can be connected to the bus line 17 18 available.

Die Eingangs-, Ausgangsschaltungen 18 sind über Leitungen 20 mit externen G@räten verbunden, bei denen es sich um Schalter, photoelektrische oder magnetische Geber, Relais-oder Schützspulen usw. handeln kann. Auf den Leitungen 20 werden Steuersignale von und zu den Eingangs-, Ausgangsschaltungen übertragen. Neben der Speicherung von Daten ermöglichen die Eingangs-, Ausgangsschaltungen i8 die Pegelanpassung zwischen den Signalen auf der Sammelleitung 17 und den externen Geräten, beispielsweise eines zu steuernden Prozesses.The input, output circuits 18 are via lines 20 with external Connected devices that are switches, photoelectric or magnetic Encoder, relay or contactor coils, etc. can act. Control signals are on lines 20 transmitted from and to the input, output circuits. In addition to storage of data, the input, output circuits i8 enable the level adjustment between the signals on the bus 17 and the external devices, for example one process to be controlled.

Den Eingangs-, Ausgangsschaltungen i8 sowie den Speichern in diesen Schaltungen sind Adressen zugeordnet, die in der Adressenansteuerilng 6 gespeichert werden. Über die Adressenansteuerung 6 können die Eingangs-, Ausgangsschaltungen 18 und deren Speicher ausgewählt werden Ein Taktgeber 21 speist einen Zähler 22,der voreinstellbar ausgebildet ist. Die Ausgänge des Zählers 22 sind mit einem weiteren Fest-.fertspeicher 23 verbunden, in dem ein Mikroprogramm gespeichert ist. Durch di e Adressierung des weiteren FastTtertspeichers 23 über den Zähler 22 werden an Ausgängen des Festwertspeichers 23 Steuersignale hervorgerufen, die das Auslesen und die Durchführung der in Befehlsspeicher 1 enthaltenen Befehle in Vrrbindung mit den Befehlszä'hlern 2, 3@ dem Zwischenspeicher 4, dem Festwertspeicher 5, dem Akkumulator 8, dem Speicher 9, dem Zähler 10, dem Vergleicher 11, und den Eingangs-, Ausgangsschaltungen 18 steuern. Die Anzahl der vom Zähler 22 erzeugten Adressen bestimmt dabei die Dauer eines Befehlsauslese- bzw. Ausfiihrungszyklus.The input and output circuits i8 and the memories in them Circuits are assigned addresses that are in the address control 6 can be saved. The input and output circuits 18 and their memory are selected. A clock 21 feeds a counter 22, the is designed to be preset. The outputs of the counter 22 are connected to another Fixed .fert memory 23 connected, in which a microprogram is stored. By The addressing of the further FastTtert memory 23 via the counter 22 is activated Outputs of the read-only memory 23 caused control signals that read out and the execution of the instructions contained in instruction memory 1 in conjunction with the command counters 2, 3 @ the buffer 4, the read-only memory 5, the Accumulator 8, the memory 9, the counter 10, the comparator 11, and the input, Control output circuits 18. The number of addresses generated by counter 22 determines the duration of a command readout or execution cycle.

Die Art der Verknjjpfung einer logischen Variablen geht aus dem jeweiligen Befehl hervor, der im Zwischenspeicher 4 während der Ausführung der Verknüpfungsoperation enthalten ist.The type of connection of a logical variable depends on the respective Command in the buffer 4 during the execution of the link operation is included.

Der Befehl wird in einem mehrere Schritte umfassenden Zyklus ausgeführt, der vom Mikroprogramm im Festwertspeicher 23 abhängt. Die Schritte können sich z.B. auf das Einlesen eines Befehls in den Zwischenspeicher 4, die Adressierung einer Eingangs-, Ausgangsschaltung bzw. eines Speichers in einer derartigen Schaltung, die Übertragung der Variablen aus der Eingangs-, Ausgangsschaltung 18 über den Vergleicher 11 in den Akkumulator 8 oder die Adressierung des Festwertspeichers 5 über den Zwischenspeicher 4, den Akkumulator 8, den Speicher 9 und den Zähler 10 beziehen. Das Ergebnis wird dann im Akkumulator 8 gespeichert, wobei in den Speicher 9 und in den Zähler 10 Daten über die Operation, z.B. die Zahl der Klammern eingegeben werden, die bei der Ausführung des nächsten Befehls berücksichtigt werden. Die zu einer Operation gehörigen Variablen werden in der durch die Boolesche Funktion vorgegebenen R ihenfolge nacheinander verkniipft. Die Verknfipfung erfolgt durch Ausgangssignale des Festwertspeichers 5, der unter Einbeziehung der Ausgangssignale des Akkumulators 8, des Speichers 9 und des Zählers 10 über den Zwischenspeicher 4 adressiert wird. Die Variable ist im Akkumulator 8 als Binärwert enthalten, der entifeder eine logische "0" oder "1" aufweisen kann.The command is executed in a cycle comprising several steps, which depends on the microprogram in the read-only memory 23. The steps can e.g. to the reading of a command into the buffer 4, the addressing of a Input, output circuit or a memory in such a circuit, the transmission of the variables from the input, output circuit 18 via the comparator 11 into the accumulator 8 or the addressing of the read-only memory 5 via the intermediate memory 4, the accumulator 8, the memory 9 and the counter 10 refer. The result will be then stored in the accumulator 8, in the memory 9 and in the counter 10 Data about the operation, e.g. the number of brackets to be entered in be taken into account when the next command is executed. The one surgery Associated variables are in the order given by the Boolean function linked one after the other. The link is made using output signals from the read-only memory 5, which takes into account the output signals of the accumulator 8, the memory 9 and the counter 10 is addressed via the buffer 4. The variable is contained in the accumulator 8 as a binary value, which entifeder a logical "0" or "1" may have.

Das Ergebnis einer BooEschen Operation befindet sich nach der Verarbeitung der letzten Variablen im Akkumulator 8 und wird über den Vergleicher 11 und die Sammelleitung 17 mittels eines Ausgabebefehls an eine adressierte Ausgabeschaltung 18 übertragen. Boolesche Funktionen enthalten neben den Variablen Ausgaben über UND- bzw. ODER-Verknüpfungen sowie Klammern, die offen oder geschlossen sein können. Es ist zweckmäßig, Befehle für Variable, für offene und geschlossene Klammern, für die ODER-Verknüpfung und für eine neue Operation vorzusehen. Bei Befehlen, die sich auf eine offene oder geschlossene Klammer beziehen, wird der Inhalt des Zählers 10 um Eins erhöht oder erniedrigt. Das Ergebnis einer Befehlsverarbeitung wird im Akkumulator 8 und im Speicher 9 gespeichert, der ebenfalls für ein Bit ausgelegt ist. Bei Verarbeitung eines eine Variable betreffenden Befehls wird im Falle einer logischen 1" im Speicher 9 auf den folgenden Befehl: in der durch die Boolesche Operation vorgegebenen Reihenfolge übergegangen. Befindet sich im Speicher 9 eine logische "0", dann wird die Variable aus der Eingabeschaltung in den Akkumulator 8 übertragen. Wenn die Variable im Akkumulator 8 den Wert einer logischen "1" aufweist, wird der nächste Befehl ausgeführt. Hat die Variable im Akkumulator 8 den Wert einer logischen "O", so wird in den Speicher 9 eine logische "1" übertragen, bevor der nächstfolgende Befehl ausgeführt wird. Betrifft ein Befehl eine ODER-Verknüpfung, dann wird bei von null verschiedenem Zählerstand der in der Bolleschen Operation folgende Befehl oder beim Zähler stand null im Falle einer logischen 't1" im Akkumulator 8 eine logische 1" in den Speicher 9 eingegeben und im Falle einer logischen "O" im Akkumulator 8 dessen Inhalt invertiert und eine logische "O" in den Speicher 9 eingegeben, bevor der in der Operation rächst£olgende Befehl verarbeitet wird. Bei Entschljjsselung einer sich auf eine neue Boolesche Operation beziehenden Befehls wird der Inhalt des Akkumulators 1 zu der adressierten Ausgabeschaltung 18 übertragen.The result of a BooE operation is after processing the last variable in the accumulator 8 and is via the comparator 11 and the Bus 17 by means of an output command to an addressed output circuit 18 transferred. In addition to the variables, Boolean functions contain outputs about AND or OR links as well as brackets, which can be open or closed. It is useful to use commands for variables, for open and closed brackets, for the OR link and to be provided for a new operation. For orders that are refer to an open or closed parenthesis, the content of the counter 10 increased or decreased by one. The result of command processing is saved in Accumulator 8 and stored in memory 9, which is also designed for one bit is. When processing a command concerning a variable, in the case of a logical 1 "in memory 9 on the following command: in the by the Boolean Operation overridden. If there is one in memory 9 logical "0", then the variable from the input circuit is in the accumulator 8 transferred. If the variable in the accumulator 8 has the value of a logical "1", the next command is executed. If the variable in accumulator 8 has the value of a logical "O", a logical "1" is transferred to the memory 9 before the next command is executed. If a command concerns an OR link, then, if the counter reading is different from zero, that in the Bollean operation following command or at the counter stood zero in the case of a logical 't1 "in the accumulator 8 a logic 1" entered into the memory 9 and in the case a logical "O" in the accumulator 8 inverts its content and a logical one "O" entered into memory 9 before the next command in the operation is processed. When decrypting a new Boolean operation referring to the instruction, the content of the accumulator 1 is sent to the addressed output circuit 18 transferred.

Die Bedingungen für die Erzeugung von Steuersignalen, mit denen die oben erwähnten Vorgänge durchgeführt werden, sind im Festwertspeicher 5 unter Adressen enthalten. Die in den Adressen des Speichers 5 gespeicherten Daten weisen überdies Angaben auf, die sich auf die Parität beziehen.The conditions for the generation of control signals with which the above-mentioned operations are performed are in the read-only memory 5 under addresses contain. The data stored in the addresses of the memory 5 also have Information relating to parity.

Die Parität der aus dem Festwertspeicher 5 ausgelesenen Daten wird geprüft.The parity of the data read out from the read-only memory 5 is checked.

Hierfür ist eine Paritätsprüfschaltung 24 vorgesehen, die an eine Speicherstufe des Zwischenspeichers 12 angeschlossen ist, in den die Paritätsdaten aus dem Festwertspeicher 5 eingegeben werden. Durch die Erzeugung 8er für die Verknüpfung erforderlichen Signale mit Hilfe eines Festwertspeichers und die Hinzufügung von Daten, mit denen sich Fehler bei diesen Signalen feststellen lassen, ist es mit geringem Aufwand möglich, die Zuverlässigkeit des programmierbaren Logikwerks zu verbessern.For this purpose, a parity check circuit 24 is provided, which is connected to a Storage stage of the buffer 12 is connected, in which the parity data can be entered from the read-only memory 5. By generating 8's for the link required signals with the help of a read-only memory and the addition of Data that can be used to identify errors in these signals is with little effort possible, the reliability of the programmable logic mechanism to enhance.

Nach der Ermittlung des Ergebnisses einer Operation, das sich zu diesem Zeitpunkt im Akkumulator 8 befindet, werden die Inhalte der Speicher in derjenigen Eingangs-, Ausgangsschaltung, die den adressierten Speicher enthält, auf Parität geprüft. Gleichzeitig wird geprüft, ob der Inhalt des adressierten Speichers und dem Inhalt des Akkumulators 8 übereinstimmt. Dies geschieht im Vergleicher 11. Liegt Übereinstimmung vor. dann werden der Inhalt des adressierten Speichers und die Paritätsdaten in Speicher 19 nicht geändert.After determining the result of an operation that relates to this Time is located in the accumulator 8, the contents of the memory are in that Input, output circuit, which contains the addressed memory, for parity checked. At the same time it is checked whether the content of the addressed memory and the content of the accumulator 8 matches. This is done in the comparator 11. Is accordance before. then the content of the addressed memory and the parity data in Memory 19 not changed.

Weicht der Inhalt des adressierten Speichers in der jeweils ausgewählten Eingangs-, Ausgangsschaltung 18 vom Akkumulatorinhalt ab, dann wird der Akkumulatorinhalt über den Vergleicher und di e Sammelleitung 17 in den adressierten Spei cher übertragen. Die Paritätsdaten im Speicher 19 5 erden der geänderten Information in den Speici'iern der Eingangs-, Ausgangsschaltung angepaßt. Nach der Übertragung de Akkumulatorinhalts in den adressiertn Speicher findet ein ernealter Vergleich zwischen dem Speicherinhalt und dem Akkumulatorinhalt statt. Wenn der Vergleicher 11 Übereinstimmung der Inhalte feststellt, dann bedeutet dies, daß die Dateniibertragung zwischen Akkumulator 8 und adressiertem Speicher fehlerfrei abgelaufen i st, Es wird anschließend die Verarbeitung des nächsten Befehls freigegeben. Mit diesen Maßnahmen können die Informationswege zwischen dem Akkumulator 8 und den Speichern der Eingangs-, Ausgangsschaltungen 18 auf Einfachfehler überwacht werden. Die Sicherheit gegen Fehler in der Signalverarbe tung wird dadurch wesentlich erhöht.The content of the addressed memory differs in the selected one Input, output circuit 18 from the accumulator content, then the accumulator content Transferred via the comparator and the bus line 17 to the addressed memory. The parity data in memory 19 5 ground the changed information in the memories adapted to the input, output circuit. After transferring the contents of the accumulator A renewed comparison between the memory contents is found in the addressed memory and the accumulator content. If the comparator 11 matches the contents detects, then this means that the data transfer between accumulator 8 and the addressed memory has expired without errors. The processing is then carried out of the next command released. With these measures, the information channels between the accumulator 8 and the memories of the input, output circuits 18 can be monitored for single errors. The security against errors in signal processing This increases the capacity considerably.

Die im Festwertspeicher 23 unter den Adressen erreichbaren Daten enthalten Angaben über die Perität dieser Daten. In benachbarten Adressen si,nd die Daten jeweils auf geradzablige und ungeradzahlige Parität ergänzt. Über die Ausgangssignale des Zähler 22 werden nacheinander jeweils den Wett eins verschiedene Adressen ausgewählt. flei den ausgelesenen Daten ändert sich somit die Parität von Adresse zu Adresse. Die um sich ändernden Signale werden über eine nicht näher dargestellte Paritätsprüfschaltung einer retriggerbaren monostabilen Kippstufe 25 zugeführt, deren Zeitkonstante länger als die Periode eines Wechsels der Paritätssignale ist. Der Wechsel des Paritätssignals wird somit bei jedem Adressenwechsel überwacht. Tritt kein Wechsel des Paritätssignals auf, dann wird eine Fehlermeldung mit Hilfe der monostabilen Kippstufe 25 erzeugt. Mit dieser Maßnahme wird verhindert, daß durch Fehler in den Adressensignalen einzelne für die AuFfiihrung des Befehls erforderliche Bearbeitungsschritte übersprungen werden.Contain the data accessible in the read-only memory 23 under the addresses Information on the perity of this data. The data are in neighboring addresses added to even and odd parity. About the output signals of the counter 22, the bet one different addresses are selected one after the other. Because of the data read out, the parity changes from address to address. The changing signals are checked by a parity check circuit, not shown a retriggerable monostable flip-flop 25, the time constant of which is longer than the period of change of the parity signals. The change of the parity signal is thus monitored with every change of address. If the parity signal does not change on, then an error message using the monostable Tilting stage 25 generated. This measure prevents errors in the address signals individual processing steps required to execute the command were skipped will.

Mit der Sammelleitung 17 ist ein Paritätsgenerator 26 verbunden, dem die auf den Leitungen 12, 13, 14 anstehenden Signale zugeführt werden können. Der Paritätsgenerator 26 erzeugt aus diesen Signalen einen Paritätswert. Dieser wird einer Paritätspnifschaltung 27 zugeführt, deren zweiter Eingang an die Leitung 16 angeschlossen ist, die zur Übertragung der Paritätsdaten von und zu den Speichern 19 dient. B i Abweichung der Signale, die der Paritätsprüfschaltung 27 vorgegeben werden, entsteht eine Fehlermeldung am Ausgang der Paritätsprüfschaltung 27.With the bus 17, a parity generator 26 is connected to the the signals present on lines 12, 13, 14 can be supplied. Of the Parity generator 26 generates a parity value from these signals. This one will a parity pinpoint circuit 27, the second input of which is connected to line 16 connected to the transmission of the parity data from and to the memories 19 serves. B i Deviation of the signals which are specified for the parity check circuit 27 an error message occurs at the output of the parity check circuit 27.

nie Prüfung der Parität für die Speicherdaten in einer ausgewählen Eingabe, Ausgabeeinheit erfolgt selbsttätig unter der Kontrolle des im Festwertspeicher 23 enthaltenen Mikroprogramms mit der Prüfung auf Übereinstimmung der Inhalte des Akkumulators und des adressierten Speichers. Wenn kein Paritätsfehler vorhanden ist, können die oben erläuterten Vorgänge ablaufen, die sich auf den Vergleich des Akkumulatorinhalts und des Inhalts des adressierten Speichers beziehen und je nach dem Vergleichsergebnis zu einer Datenübertragung zwischen Akkumulator und Speicher über den ergleicher 11 und die Sammelle tung 17 führen. Dadurch können die Speicher der Eingangs-, Ausgangsschaltungen ebenso wie die Übertragungsstrecke zwischen Akkumulatorund dem Speicher, der durch ene Adresse ausgewählt wurde, auf Einfachfehler mit geringem schaltungstechnischem Aufwand überwacht werden.never check the parity for the stored data in a select Input, output unit takes place automatically under the control of the in the read-only memory 23 contained microprogram with the check for conformity of the contents of the Accumulator and the addressed memory. If there is no parity error the operations explained above, which relate to the comparison of the Obtain accumulator content and the content of the addressed memory and depending on the result of the comparison for a data transfer between the accumulator and the memory over the equalizer 11 and the collection device 17 lead. This allows the memory the input and output circuits as well as the transmission path between the accumulator and the memory, which was selected by an address, for single errors with low circuitry expense are monitored.

Der Taktgeber 21 ist mit einer retriggerbaren monostabilen Kippstufe 30 verbunden. Die monostabile Kippstufe 30 weist eine Zeitkonstante auf, die größer als eine Periode und kleiner als zwei Perioden der periodischen Taktsignale des Taktgebers 21 ist. Setzt der Taktgeber aus, so gibt die Kippstufe 30 eine Fehlermeldung ab. Diese Anordnung gewährleistet, daß die Abfrage von Eingangssignalen und die Verknüpfung in quidistanten Zeitabständen erfolgt. Bei Abweichungen vom äquidistanten Verarbeitungszyklus erfolgt eine Fehlermeldung.The clock 21 is with a retriggerable monostable Tilting stage 30 connected. The monostable multivibrator 30 has a time constant that is greater than one period and less than two periods of the periodic clock signals of the Clock 21 is. If the clock fails, the flip-flop 30 issues an error message away. This arrangement ensures that the interrogation of input signals and the Linking takes place in equidistant time intervals. In the event of deviations from the equidistant Processing cycle an error message occurs.

Im Festwertspeicher 5 sind adressierbare Speicherzellen vorgesehen, die bei Auftreten einer fehlerbehafteten Adressensignals angewählt werden. Die unter diesen Adressen gespeicherten Daten sind so ausgewählt, daß bestimmte Maßnahmen zur Fehlermeldung oder Beseitigung eingeleitet werden. Die Daten können beispielsweise für die Anwahl einer Eingangs-, Ausgangsschaltung 8 vorgesehen sein, von der eine optische oder akustische Meldung erzeugt wird. Durch eine andere Datenverschlüsselung kann ein Ausgabe speicher ausgewählt werden, von dem die Abschaltung des Logikwerks gesteuert wird. Daher ist eine flexible Anpassung des Logikwerks an verschiedene Fehlerarten möglich. Ferner lassen sich mit dieser Anordnung Fehler im Zwischenspeicher dem Akkumulator 8, dem Speicher 9 und dem Zähler AO erkennen.Addressable memory cells are provided in the read-only memory 5, which are selected when an incorrect address signal occurs. The under Data stored at these addresses are selected to take certain action to initiate an error message or elimination. The data can for example be provided for the selection of an input, output circuit 8, one of which optical or acoustic message is generated. Through a different data encryption an output memory can be selected from which the logic unit can be switched off is controlled. Therefore, a flexible adaptation of the logic work to different Types of errors possible. Furthermore, errors in the buffer memory can be eliminated with this arrangement recognize the accumulator 8, the memory 9 and the counter AO.

Die Ausgänge der Befehlszähler 2, 3 sind an eine Vergleichsschaltung 28 angeschlossen, die bei Abweichung der Zählerinhalte eine Fehlermeldung erzeugt. Dadurch wird die Verarbeitung falscher Befehle bei Fehlern in einem der Befehlszähler 2, 3 vermieden.The outputs of the command counters 2, 3 are to a comparison circuit 28 connected, which generates an error message if the counter contents deviate. This prevents the processing of incorrect commands in the event of errors in one of the command counters 2, 3 avoided.

Die Vergleichsschaltung 28, die monostabile Kippstufe 30, die Paritätspriifschaltungen 7 und 24 sind an ein ODER-Glied 31 angeschlossen, dem ein nicht näher dargestelltes Element nachgeschaltet ist, durch das die Abschaltung des Logikwerks vorgenommen wird. Bei einem Ausbleiben eines Taktsignals, bei einem Fehler der Ausgangssignale des Festwertspeichers 5, des Zwischenspeichers 4 bzw. des Befehlsspeichers 1, bei einem Fehler in einem der Befehlszähler 2, 3 und bei einem Fehler im Adressierungszyklus wird ein Signal an das ODER-Glied 31 abgegeben, über das ein Schaltzustand erzwungen wird, bei dem die Speicher für die Ausgabe in den Schaltungen 18 logische "0"-Signale erhalten.The comparison circuit 28, the monostable multivibrator 30, the parity check circuits 7 and 24 are connected to an OR gate 31, which is not shown in detail Downstream element, through which the shutdown of the Logic work is made. If there is no clock signal, if there is an error in the output signals of the read-only memory 5, the intermediate memory 4 and the instruction memory 1, respectively an error in one of the command counters 2, 3 and an error in the addressing cycle a signal is sent to the OR gate 31, via which a switching state is forced is, in which the memory for the output in the circuits 18 logic "0" signals obtain.

Ein von der Paritätspriifschaltung 25 abgegebenes Fehler signal kann zum Aufruf eines B fehls dienen, mit dem im programmierbaren Befehlsspeicher 1 ein Unterprogramm zur Verarbeitung kommt, mit dem eine der Art des Fehlers angepaßte Arbeitsweise des Logikwerks eingeleitet wird. Dieses Unterprogramm kann beispielsweise die Wiederholung des letzten Befehls mit gleichzeitiger Paritätspriifung durchführen.An error emitted by the parity checking circuit 25 can signal to call a B error, with the one in the programmable command memory 1 Subroutine for processing comes with the one adapted to the type of error Operation of the logic work is initiated. This subroutine can, for example repeat the last command with simultaneous parity check.

Falls nach zwei oder mehrmaliger Wiederholung der Fehler noch vorhanden ist, können Maßnahmen zum Stillsetzen des Logikwerks ausgelöst werden. Auf diese Weise ist es möglich, den Einfluß von sporadischen Fehlern auf das Logikwerk auszuschalten.If, after two or more repetitions, the error is still present measures to shut down the logic unit can be triggered. To this Way it is possible to eliminate the influence of sporadic errors on the logic mechanism.

Claims

1. Procedure for checking errors in a programmable logic unit for the execution of logical operations, the logic unit having a plurality of input and output circuits containing memories which are connected to external devices, characterized in that for linking of the logical variables in the order specified by the respective operation Addresses for a read-only memory within a cycle defined by control signals generated from command data, from the result data of the respective variables processed variables and the value of the variable that in addition to the data assigned to an address for this parity data are stored, which are checked when reading out the data that before entering the Result of an operation in a memory of the input @ and output circuits the parity of a storage group comprising the memory and the content of the addressed Memory for agreement or discrepancy with the result of the logical operation are checked and that if they match, the contents and parity are retained and in the event of a discrepancy, the content of the addressed memory according to the result changed and the parity of the respective storage group is adjusted and then the content of the addressed memory again for agreement with the result is checked.

2. The method according to claim i, characterized in that the control signals can be generated by means of a further F @ stwert memory, which is connected via an upstream counter is addressed that the data in adjacent addresses in each case odd and even parity are added that during the process the change from even-numbered and odd-numbered parity is monitored during a cycle and that when two identical parities occur in successive read-out operations an error message is generated.

3. Apparatus for performing the method according to claim 1 or 2, characterized in that the read-only memory (5) has a command decoding circuit (4) in connection with output signals of a one-bit memory (9) of an up / down counter (10) and a one-bit accumulator (8), in which the value is a logical Variables can be stored, addressed and read out using the control signals is that the output of the read-only memory () for the parity data via a Buffer memory (12) is connected to a parity check circuit (24) that a Parity generator (26) with the signals of the memories of the input, output circuits (lo) can be acted upon, that the output signal of the parity generator (26) with Signals from parity memories (19) of the input and output circuits (18) are comparable is, and that an address control circuit (6) for the memory of the input and Output circuits (i8) and a comparator (ii) is provided which is connected to the accumulator (8) and via a bus line (17) to the memory of the input-output circuits can be connected and by the deviation of the accumulator contents from the contents of the addressed memory a change in the content of the parity memory (19) and the transfer of the accumulator contents to and from the addressed memory is controllable.

4. Apparatus according to claim 3, characterized in that the output for the parity data of the further read-only memory (29) with bucket retriggerable monostable flip-flop (25) is connected, whose time constant is longer than the period of a change in the parity signals.

5. Apparatus according to claim 4, characterized in that the further Read-only memory (23) can be addressed via a counter (22) which is controlled by a clock (21) is switchable, the clock signals of a retriggerable monostable multivibrator (30) can be supplied whose time constant is longer than the period of the clock signals is set.

6. Apparatus according to claim 3 or one of the following, characterized in that that a parity check circuit (7) via the command decoding circuit (4) to a Programmable command memory (1) is connected, in which parity data for each command are stored.

7. Apparatus according to claim 3 or one of the following, characterized in that that address cells are provided in the read-only memory (5), their content when they occur faulty address signal combinations can be read out and through their output signals an error display and / or shutdown can be triggered.

8. Apparatus according to claim 3 or one of the following, characterized in that that two command counters (2, 3) are provided with a comparison circuit (28) are connected, which in the event of a discrepancy between the output signals of the command counter (2, 3) emits an error signal.

9. Apparatus according to claim 3 or one of the following, characterized in that that in the absence of a clock signals, if there is a parity error in one command, if the parity signals have not changed, furthermore Read-only memory (23) or in the event of a parity error in the read-only memory (ins) into the memory for specifying the input, output circuits t18) logical "O" signals are entered and the logic mechanism is shut down.

10. The device according to claim 3 or one of the following, characterized characterized in that one of the parity check circuit (27) on the bus (17) output error signal a command from the programmable command memory (i) can be read out, with which a test sequence adapted to the type of error can be initiated is.