DE2414308C3 - Method for changing the phase position of a clock signal - Google Patents

Method for changing the phase position of a clock signal

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Description

Die Erfindung bezieht sich auf ein Verfahren und auf eine Schaltungsanordnung zur Änderung der Phasenlage eines Taktsignals unter Verwendung eines Frequenzteilers. The invention relates to a method and a circuit arrangement for changing the phase position of a clock signal using a frequency divider.

Die DE-OS 22 23 196 bezieht sich auf ein Verfahren, mit Hilfe dessen die Vorderflanken und die Rückfianken aufeinanderfolgender Eingangsimpulse definiert verschoben werden können, beispielsweise derart, daß die Impulsbreiten aufeinanderfolgender Eingangsimpulse änderbar sind. Nach diesem bekannten Verfahren werden zunächst aus den Eingangsimpulsen relativ kurz dauernde Flankenimpulse gewonnen, welche die Impulsflanken der Eingangsimpulse signalisieren. Danach werden die Flankenimpulse mehreren Verzögerungsschaltungen zugeführt, deren Verzögerung mit Hilfe eines Registers extern steuerbar ist. Auf diese Weise werden verzögerte Flankenimpulse gewonnen, die über Tore einer UND-Schaltung zugeführt werden, so daß sich ein kombiniertes Signal ergibt, das sich aus denjenigen verzögerten Flankenimpulsen zusammensetzt, die im Augenblick durch die Tore hindurchgelassen werden. Außer den individuell verschieden verzögerten Flankenimpulsen werden mit einer zusätzlichen Verzögerungsschaltung alle Flankenimpulse in gleicher Weise verzögert und auf diese Weise wird ein weiteres kombiniertes Signal gewonnen. Mit Hilfe des kombinierten Signals und des weiteren kombinierten Signals und mit Hilfe einer binären Triggerschaltung werden schließlich die Ausgangsimpulse gewonnen, deren aufeinanderfolgende Vorderflanken und Rückflanken individuell steuerbar sind. Mit diesem bekannten Verfahren wäre es grundsätzlich möglich, eine Folge von Ausgangsimpulsen zu erzeugen, die sich gegenüber den Eingangsimpulsen nur durch ihre Phasenlage unterscheiden, ohne daß die einzelnen Impulsbreiten der aufeinanderfolgenden Eingangsimpulse geändertDE-OS 22 23 196 relates to a method by means of which the front flanks and the rear flanks successive input pulses can be shifted in a defined manner, for example in such a way that the Pulse widths of successive input pulses can be changed. According to this known method edge pulses with a relatively short duration are initially obtained from the input pulses, which form the pulse edges of the input impulses. Thereafter, the edge pulses are fed to several delay circuits, whose delay with the help of of a register can be controlled externally. In this way, delayed edge pulses are obtained that exceed Gates of an AND circuit are fed, so that a combined signal results from composed of those delayed edge pulses that are allowed to pass through the gates at the moment will. In addition to the individually differently delayed edge pulses, an additional Delay circuit delays all edge pulses in the same way and this way another combined signal obtained. With the help of the combined signal and the further combined signal and with the help of a binary trigger circuit, the output pulses are finally obtained, their successive leading edges and trailing edges are individually controllable. With this well-known Method it would be possible in principle to generate a sequence of output pulses that are opposite to each other the input pulses can only be distinguished by their phase position, without the individual pulse widths of the successive input pulses changed

werden. Die Verwendung des bekannten Verfahrens lediglieh zur Erzeugung einer Folge von Ausgangsimpulsen unterschiedlicher Phasenlage wäre wenig rationell, da bei einer derartigen Verwendung der technische Aufwand zur definierten Verschiebung der einzelnen s aufeinanderfolgenden Impulsflanken nicht gerechtfertigt wäre.will. The use of the known method only for generating a sequence of output pulses different phase position would not be very efficient, since with such a use the technical Expenditure for the defined shifting of the individual s successive pulse edges is not justified were.

Der Erfindung liegt die Aufgabe zugrunde, unter Verwendung digitaler Bausteine die Phasenlage eines Taktsignals entweder zeitlich vorzuverlegen oder rückzuverlegen, ohne daß dazu jener große technische Aufwand bereitgestellt wird, der erforderlich wäre, wenn die einzelnen aufeinanderfolgenden Impulsflanken der Eingangsimpulse definiert verschoben werden müßten. >5The invention is based on the object, using digital modules, the phase position of a Clock signal either to be brought forward in time or to be moved backward without the great technical Effort is provided that would be required if the individual successive pulse edges the input pulses would have to be shifted in a defined manner. > 5

Erfindungsgemäß wird die Impulsfolgefrequenz des Taktsignals unter Verwendung eines Frequenzvervielfachers vervielfacht und es wird ein Taktsignal höherer Impulsfolgefrequenz abgeleitet. Unter Verwendung des Taktsignal höherer Impulsfolgefrequenz werden eine erste und eine zweite Impulsfolge gleicher Impulsfolgefrequenz abgeleitet, von denen jeder Impuls der zweiten Impulsfolge gegenüber einem Impuls aer ersten Impulsfolge um einen konstanten ersten Phasenwinkel nacheilt und der gleiche Impuls der zweiten Impulsfolge gegenüber einem späteren Impuls der ersten Impulsfolge um einen konstanten zweiten Phasenwinkel voreilt. Die erste und zweite Impulsfolge wird über eine erste bzw. zweite Kontaktstrecke eines steuerbaren Schalters dem Frequenzteiler zugeführt und über dessen Ausgang wird das phasenmäßig geänderte Taktsignal abgegeben. Mit einer Schaltstufe wird innerhalb des ersten Phasenwinkels bzw. innerhalb des zweiten Phasenwinkels von der ersten auf die zweite Kontaktstrecke umgeschaltet und eine Impulsflanke des Taktsignals vorverlegt bzw. rückverlegt.According to the invention, the pulse repetition frequency of the clock signal is determined using a frequency multiplier multiplied and a clock signal of higher pulse repetition frequency is derived. Using the A clock signal with a higher pulse repetition frequency is a first and a second pulse train of the same pulse repetition frequency derived from which each pulse of the second pulse train versus a pulse of the first Pulse train lags behind by a constant first phase angle and the same pulse of the second pulse train leads by a constant second phase angle compared to a later pulse of the first pulse sequence. The first and second pulse trains are transmitted via a first and second contact path of a controllable switch fed to the frequency divider and the phase-changed clock signal is output via its output. A switching stage is used within the first phase angle or within the second phase angle switched from the first to the second contact path and a pulse edge of the clock signal moved forward or backward.

Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, daß die Phasenlagenänderungen des Taktsignals mit geringem technischen Aufwand und unter Verwendung digitaler Bausteine durchführbar sind.The inventive method is characterized in that the phase changes of the Clock signal can be carried out with little technical effort and using digital modules are.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der F i g. 1 bis 4 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen gekennzeichnet sind. Es zeigtIn the following, exemplary embodiments of the invention are described with reference to FIGS. 1 to 4, whereby in The same objects shown in several figures are identified by the same reference numerals. It shows

Fig. 1 ein Prinzipschaltbild einer Schaltungsanordnung zur Änderung der Phasenlage eines Taktsignals,1 shows a basic circuit diagram of a circuit arrangement for changing the phase position of a clock signal,

Fig. 2 Signale, die beim Betrieb der in Fig. 1 dargestellten Schaltungsanordnung auftreten,FIG. 2 signals which occur during the operation of the circuit arrangement shown in FIG. 1,

Fig. 3 ein Ausführungsbeispiel zur Änderung der Phasenlage eines Taktsignals undFig. 3 shows an embodiment for changing the Phase position of a clock signal and

Fig.4 Signale, die beim Betrieb der in Fig. 3 dargestellten Schaltungsanordnung auftreten.FIG. 4 signals which occur during the operation of the circuit arrangement shown in FIG. 3.

Die in Fig. 1 dargestellte Schaltungsanordnung besteht aus dem Frequenzvervielfacher PLL, aus der Phasenstufe PHS, dem Schalter SCH, dem Frequenzteiler FTund aus der Steuerstufe SST. Die Wirkungsweise der in Fig. 1 dargestellten Schaltungsanordnung wird nun anhand der in F i g. 2 dargestellten Signale erläutert. Es wird angenommen, daß die Phasenlage des Signals A bO geändert werden soll= Das Signal A wird dem Frequenzvervielfacher PLL zugeführt, der das Signal B abgibt, dessen Impulsfolgefrequenz ein Vielfaches der Impulsfolgefrequenz des Signals A ist. Zwecks einfacherer Darstellung wurde in F i g. 2 angenommen, daß sich h> die Impulsfolgefreq'ienzen der Signale A und B wie 1 :4 verhalten. Mit der Phasenstufe PHS werden die Signale G3/1 und G3/2 erzeugt, die die gleiche Impulsfolgefrequenz haben, aber phasenmäßig gegeneinander verschoben sind. Wie Fig.2 zeigt, liegt jeder Impuls des Signals Γ73/2 um den Phasenwinkel Φ1 zurück gegenüber einem Impuls des Signals C 3/1 und der gleiche Impuls des Signals G 3/2 ist um den Phasenwinkel φ 2 vorverlegt gegenüber einem Impuls des Signals C3/1.The circuit arrangement shown in FIG. 1 consists of the frequency multiplier PLL, the phase stage PHS, the switch SCH, the frequency divider FT and the control stage SST. The mode of operation of the circuit arrangement shown in FIG. 1 will now be explained with the aid of the circuit arrangement shown in FIG. 2 illustrated signals explained. It is assumed that the phase position of the signal A bO is to be changed = the signal A is fed to the frequency multiplier PLL , which outputs the signal B , the pulse repetition frequency of which is a multiple of the pulse repetition frequency of the signal A. For the sake of simplicity in FIG. 2 it is assumed that the pulse repetition frequencies of signals A and B are 1: 4. With the phase stage PHS , the signals G 3/1 and G3 / 2 are generated, which have the same pulse repetition frequency but are phase shifted from one another. As Fig.2 shows, each pulse of the signal Γ73 / 2 is the phase angle Φ 1 behind a pulse of the signal C 3/1 and the same pulse of the signal G 3/2 is advanced by the phase angle φ 2 compared to a pulse of the Signal C3 / 1.

Bei der voll dargestellten Stellung des Schalters SCH wird das Signal C 3/1 dem Frequenzteiler FTzugeführt, der unter dieser Voraussetzung das Signal £71 abgibt. In diesem Fall ist das Signal £71 insgesamt etwas verzögert gegenüber dem eingangs zugeführten Signal A und ist ansonsten identisch gleich dem Signal A. Ab dem Zeitpunkt /1 bis zum Zeitpunkt f 5 treten drei positive Impulsflanken des Signals £1 auf. Falls einzelne Impulsflanken des Signals £2 zeitlich vorverlegt werden sollen, wird unter Verwendung der Steuerstufe ST1 der Schalter SCH zum Zeitpunkt f 2 umgeschaltet, derart, daß bis zum Zeitpunkt f 2 das Signal C 3/1 und danach das Signal C 3/2 dem Frequenzteiler FT zugeleitet wird. Unter dieser Vora.:jetzung wird vom Ausgang des Frequenzteilers FT d is Signal £/2 abgegeben, das ab dem Zeitpunkt /1 bereits zum Zeitpunkt r4 drei Impulsflanken aufweist, so daß eine Vorverlegung einzelner Impulsflanken vorgenommen wurde.In the fully illustrated position of the switch SCH , the signal C 3/1 is fed to the frequency divider FT, which, under this condition, emits the signal £ 71. In this case, the signal £ 71 is overall somewhat delayed compared to the input signal A and is otherwise identical to the signal A. From time / 1 to time f 5, three positive pulse edges of signal £ 1 occur. If individual pulse edges of the signal £ 2 are to be brought forward in time, the switch SCH is switched using the control stage ST 1 at the time f 2, in such a way that the signal C 3/1 and then the signal C 3/2 the frequency divider FT is fed. With this Vora.:jetzt the output of the frequency divider FT d is signal £ / 2 which from time / 1 already has three pulse edges at time r4, so that individual pulse edges have been moved forward.

Wenn einzelne Impulsflanken des Signals EIX rückverlegt werden sollen, dann wird die Umschaltung unter Verwendung der Steuerstufe SSTzum Zeitpunkt 13 vorgenommen, derart, daß bis zum Zeitpunkt 13 das Signal G 3/1 und nach diesem Zeitpunkt das Signal C 3/2 dem Frequenzteiler FT zugeführt wird. Vom Ausgang des Frequenzteilers FTwird in diesem Fall das Signal E/3 abgegeben, das erst zum Zeitpunkt r6 insgesamt drei positive Impulsflanken aufweist. Somit wurden einzelne Impulsflanken des Signals E/3 im Vergleich zum Signal £71 rückverlegt.If individual pulse edges of the signal EIX are to be moved back, the switchover is carried out using the control stage SST at time 1 3, so that up to time 1 3 the signal G 3/1 and after this time the signal C 3/2 is sent to the frequency divider FT is fed. In this case, the output of the frequency divider FT emits the signal E / 3 , which does not have a total of three positive pulse edges until time r6. Thus, individual pulse edges of the signal E / 3 were moved back compared to the signal £ 71.

Fig. 3 zeigt ein Ausführungsbeispiel der in Fig. 1 dargestellten Schaltungsanordnung. Außer den bereits erwähnten Bauteilen enthält diese Schaltungsanordnung die Kippsluien K 1, K 2, K 3. die Exclusiv-ODER-Guiter EX 1, EX 2 und die Gatter G 1, G 2. G 3. FIG. 3 shows an exemplary embodiment of the circuit arrangement shown in FIG. 1. In addition to the components already mentioned, this circuit arrangement contains the Kippsluien K 1, K 2, K 3. the exclusive-OR guiters EX 1, EX 2 and the gates G 1, G 2. G 3.

Die Kippstufen K 1, K 2, K 3 haben je zwei Eingänge a und b und je zwei Ausgänge c und d. Sie können zwei stabile Zustände einnehmen, die als O-Zustand und als 1 -Zustand bezeichnet werden. Während der Dauer ihres O-Zustandes bzw. 1-Zustandes geben sie über die Ausgänge c ein O-Signal und über die Ausgänge d ein 1 -Signal bzw. über die Ausgänge c ein 1 -Signal und über die Ausgänge d ein O-Signal ab. Der Übergang vom O-Zustand in den 1-Zustand erfolgt mit einem 1-Signal am Eingang a bei einer positiven Flanke eines dem Eingang b zugeführten Signals. Der Übergang vom 1-Zi".u<nd in den O-Zustand erfolgt bei einem O-Signal am Eingang a und ebenfalls bei einer positiven Flanke eines dem Eingang b zugeführten Signals.The flip-flops K 1, K 2, K 3 each have two inputs a and b and two outputs c and d each. They can assume two stable states, which are referred to as the O-state and the 1 -state. During the Daue r of their O-state or 1 state they enter via the outputs c a O-signal, and outputs a 1 signal or d via the outputs c a 1 signal and outputs a d O- Signal off. The transition from the 0 state to the 1 state takes place with a 1 signal at input a with a positive edge of a signal fed to input b. The transition from 1-Zi ".u <nd to the O-state takes place with an O-signal at input a and also with a positive edge of a signal fed to input b.

Das Gatter G 1 ist ein NICHT-Gatter und die Gatte: G 2 und G 3 sind NOR-Gatter.The gate G 1 is a NOT gate and the gate: G 2 and G 3 are NOR gates.

Im folgenden wird die Wirkungsweise der Schal tungsanordnung nach Fig. 3 anhand der in Fig. 4 dargestellten Signale erläutert Die Abszissenrichiung bezieht sich auf die Zeit t und einige der Signale sind mit gleichen Bezugszeichen bezeichnet wie die Bauteile, von denen sie abgegeben werden. Beispielsweise ist das über den Ausgang cder Kippstufe K 1 abgegebene Signal mit dem Bezugszeichen K lcbezeichnet.In the following, the operation of the circuit arrangement according to FIG. 3 is explained with reference to the signals shown in FIG. 4. The abscissa direction relates to time t and some of the signals are denoted by the same reference numerals as the components from which they are emitted. For example, the signal emitted via the output c of the multivibrator K 1 is denoted by the reference symbol K lc.

Ausgehend vom Signal A wird unter Verwendung des Frequenzvervielfachers PLL das Signal B erzeugt undStarting from the signal A , the signal B is generated and using the frequency multiplier PLL

dem Eingang b der Kippstufe K 1 zugeführt. Die Kippstufe K I bewirkt eine Frequenzteilung im Verhältnis I :2 und gibt das Signal K ic an das Exclusiv-ODER-Gatter EX i ab. Solange das Signal K 3d = 0 ist, ist das Signal EX 1 gleich dem Signal K ic. Bei dem in Fig. 4 dargestellten Signal G 3/1 wurde angenommen, daß das Signal K 3/c/ = 0 ist während des gesamten abgebildeten Zeitraumes. Mit dem Signal K 3d = 1 kehrt sich dagegen die Polarität des Signals EX i um, so daß sich am Ausgang des Gatters G 3 das Signal G 3/2 ergibt. F.s wurde auch in diesem Fall angenommen, daß während der gesamten Dauer das Signal AC 3t/ = 1 ist. Das Signal K 3d bewirkt somit eine Umschaltung von einem Signal GVi auf das andere Signal G3/2. Dieses Signal K 3d wird vom Signal C beeinflußt, das dem [-!ingang a der Kippstufe K 3 zugeführt wird.fed to the input b of the flip-flop K 1. The flip-flop K I effects a frequency division in the ratio I: 2 and outputs the signal K ic to the exclusive-OR gate EX i . As long as the signal K 3d = 0, the signal EX 1 is equal to the signal K ic. In the case of the signal G 3/1 shown in FIG. 4, it was assumed that the signal K 3 / c / = 0 during the entire period shown. With the signal K 3d = 1, on the other hand, the polarity of the signal EX i is reversed, so that the signal G 3/2 results at the output of the gate G 3. In this case, too, it was assumed that the signal AC 3t / = 1 during the entire duration. The signal K 3d thus effects a switchover from one signal GVi to the other signal G3 / 2. This signal K 3d is influenced by the signal C , which is fed to the input a of the multivibrator K 3.

Mit den Impulsflanken des Signals C wird der Zeitpunkt signaiisieri. zu eiern frühestens eine Änderung der Phasenlage des Signals E erfolgen soll. Mit dem Signal D wird signalisiert, ob einzelne Flanken des Signals E vorverlegt bzw. rückverlegt werden sollen. Insbesondere wird mit dem Signal D = O eine Vorverlegung und mit dem Signal D = I eine Rückverlegung signalisiert. Bis zum Zeitpunkt /7 ist keine Änderung einzelner Impulsflanken des Signals E zu erwarten. Bis zu diesem Zeitpunkt gleichen sich die Signale EX 1 und EX 2 und auch die Signale K ic und K 2c unterscheiden sich nur durch eine konstante Phasenverschiebung. Unter dieser Voraussetzung wird das Signal G 3 an den Frequenzteiler FTabgegeben, das bis zum Zeitpunkt /8 dem Signal G 3/1 gleicht. Nach dem Zeilpunkt 18 und vor dem Zeitpunkt /9 wird nun aber eine Umschaltung vorgenommen, weil das K 3d ab dnm Zeitpunkt 18 seinen I -Wert annimmt, wodurch die Polarität der Signale EX I und EX 2 umgekehrt wird. Unter dieser Voraussetzung wird ab dem Zeilpunkt /9 das Signal G 3/2 über den Ausgang des Gatters G 3 an den Frequenzteiler FT abgegeben, so daß einzelne Impulsflanken des Signals G 3 zeitlich vorverlegt sind.The point in time is signaled with the pulse edges of signal C. to eggs a change in the phase position of the signal E should take place at the earliest. The signal D signals whether individual edges of the signal E should be brought forward or backward. In particular, the signal D = O signals a move forward and the signal D = I signals a move back. No change in individual pulse edges of signal E is to be expected up to time / 7. Up to this point in time, the signals EX 1 and EX 2 are the same and the signals K ic and K 2c also differ only in a constant phase shift. Under this condition, the signal G 3 is sent to the frequency divider FT, which is equal to the signal G 3/1 up to the time / 8. After Zeilpunkt 1 8 and the date / 9 a switchover will now be made, however, because the K 3d from dnm time assumes its 1 8 I value, whereby the polarity of the signals I and EX EX is reversed. 2 Under this condition, from the line point / 9, the signal G 3/2 is output via the output of the gate G 3 to the frequency divider FT , so that individual pulse edges of the signal G 3 are brought forward in time.

Der Frequenzteiler /-Tgibt unter dieser Voraussetzung das Signal E/4 nb. Ohne die nach dem Zeitpunkt /8 erfolgte Umschaltung würde die zum Zeitpunkt /9 auftretende Flanke des Signals E/4 erst zum Zeitpunkt 1 10 auftreten.The frequency divider / -T outputs the signal I / 4 nb under this condition. Without the switchover after time / 8, the edge of signal I / 4 occurring at time / 9 would only occur at time 1 10.

I« Zum Zeitpunkt /11 wird mit dem Signal D= I signalisiert, daß eine Rückverlegung einzelner Impulsflanken des Signals /; erfolgen soll. Damit wird ab dem Zeitpunkt ι 11 die Polarität des Signals EX 2 umgekehrt uriu auf uil'm: Wcim." weiden inici'i uiir icViplilsiicinkcii lies Signals K 2c und die Impulsflanken des Signals G 2 geändert, was sich kurz nach dem Zeitpunkt /12 auch auf das Signal EX 1 auswirkt und danach das Signal G 3 beeinflußt. Auf diese Weise wird nach dem Zeitpunkt I 12 ein Impuls des Signals G 3 verspätet erzeugt, so daß auch das vom Frequenzteiler fTabgegebene Signal E/4 zum Zeitpunkt 114 eine rückverlegte Impulsflanke aufweist, die ohne vorgenommene Änderung zum Zeitpunkt > \3 aufgetreten wäre. Mit der in F i g. 3 dargestellten Schaltungsanordnung ist es somit möglich einzelne und eine beliebige Anzahl von Flanken de? Signals ff zeitlieh vor- oder rückzuvcrlegen.I «At time / 11, the signal D = I signals that individual pulse edges of the signal /; should take place. This will ι from the time 11, the polarity of the signal EX 2 is reversed Uriu on uil'm. Wcim "grazing inici'i uiir icViplilsiicinkcii read signal K 2c and changed the pulse edges of the signal G 2, which is shortly after the time / 12 also affects the signal EX 1 and then influences the signal G 3. In this way, a pulse of the signal G 3 is generated late after the time I 12, so that the signal E / 4 output by the frequency divider fT at the time 1 14 is also a delayed one Has a pulse edge which would have occurred without a change made at time > \ 3. With the circuit arrangement shown in FIG.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (3)

Patentansprüche:Patent claims: 1. Verfahren zur Änderung der Phasenlage eines Taktsignals unter Verwendung eines Frequenzteilers, dadurch gekennzeichnet, daß die Impulsfolgefrequenz des Taktsignals (A) unter Verwendung eines Frequenzvervielfachers (PLL) vervielfacht wird und ein Taktsignal höherer Impulsfolgefrequenz (B) erzeugt wird, daß unter Verwendung des Taktsignals höherer Impulsfolgefrequenz (B) eine erste Impulsfolgefrequenz (B) eine erste Impulsfolge (G3/1) und eine zweite Impulsfolge (G3/2) gleicher Impulsifolgefrequenz abgeleitet werden, von denen jeder Impuls der zweiten '5 impulsfolge (G3/2) gegenüber einem Impuls der ersten Impulsfolge (G3/1) um einen konstanten ersten Phasenwinkel (Φ 1) nacheilt und der gleiche Impuls der zweiten Impulsfolge (G3/2) gegenüber einem späteren Impuls der ersten Impulsfolge (G 3/1) um einen konstanten zweiten Phasenwinkel (Φ 2) voreilt, daß die erste bzw. zweite Impulsfolge (G 3/1 bzw. G 3/2) über eine erste bzw. zweite Kontaktstrecke eines steuerbaren Schalters (SCH) dem Frequenzteiler (FT) zugeführt wird, von dessen Ausgang das phasenmäßig geänderte Taktsignal (E) abgegeben wird und daß mit einer Schaltstufe (SST) innerhalb des ersten Phasenwinkels (Φ1) bzw. innerhalb des zweiten Phasenwinkels (Φ 2) von der ersten Kontaktstrecke auf die zweite Kontaktstrekke des Schalters (SCH) umgeschaltet und eine Impulsflanke des Taktsignals (E) vorverlegt bzw. rückverlegt wird (F i g. ί und 211. A method for changing the phase position of a clock signal using a frequency divider, characterized in that the pulse repetition frequency of the clock signal (A ) is multiplied using a frequency multiplier (PLL) and a clock signal of higher pulse repetition frequency (B) is generated that using the clock signal higher pulse train frequency (B) a first pulse train frequency (B) a first pulse train (G3 / 1) and a second pulse train (G 3/2) of the same pulse train frequency are derived from which each pulse of the second ' 5 pulse train (G3 / 2) compared to a Pulse of the first pulse train (G3 / 1) lags behind by a constant first phase angle (Φ 1) and the same pulse of the second pulse train (G3 / 2) compared to a later pulse of the first pulse train (G 3/1) by a constant second phase angle ( Φ 2) leads that the first or second pulse train (G 3/1 or G 3/2) via a first or second contact path of a controllable switch (SCH) de m frequency divider (FT) is supplied, from whose output the phase-changed clock signal (E) is emitted and that with a switching stage (SST) within the first phase angle (Φ1) or within the second phase angle (Φ 2) from the first contact path the second contact path of the switch (SCH) is switched over and a pulse edge of the clock signal (E) is brought forward or backward (FIG. ί and 21 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mit einem ersten ' ieuersignal (C) der Zeitpunkt signalisiert wird, zu dem frühestens eine Änderung der Phasenlage des Taktsignals (E) erfolgen soll und daß mit einem zweiten Steuersignal (D) die Vorverlegung bxw. Rückverlegung der Impulsflanken des Taktsignal (E) signalisiert wird, « daß das erste und zweite Steuersignal fCund DJ der Schaltstufe (SST) zugeführt werden und daß der Schalter (SCH) bei Vorliegen des ersten Steuersignals (C) in Abhängigkeit vom zweiten Steuersignal (D) innerhalb des ersten Phasenwinkels (Φ 1) bzw. « innerhalb des zweiten Phasenwinkel (Φ 2) von der ersten zur zweiten Kontaktstrecke umschaltet (Fig. 1,2).2. The method according to claim 1, characterized in that with a first 'control signal (C) the point in time is signaled at the earliest a change in the phase position of the clock signal (E) is to take place and that with a second control signal (D) the advance bxw . Relocation of the pulse edges of the clock signal (E) signals that the first and second control signals fC and DJ are fed to the switching stage (SST) and that the switch (SCH) is dependent on the second control signal (D) when the first control signal (C) is present switches within the first phase angle (Φ 1) or «within the second phase angle (Φ 2) from the first to the second contact path (Fig. 1,2). 3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die erste und zweite Impulsfolge (G 3/1 und G 3/2) unter Verwendung einer Phasensiufe (PHS) erzeugt werden, die aus einer Kippstufe (K 1), aus einem Exclusiv-ODER-Gatter (EXi) und aus einem ersten Gatter (G3) besteht, daß das Signal höherer Impiilsfolgefrequenz (B) einem Eingang (a) der Kippstufe (KX) zugeführt wird und ein Ausgang (c)dieser Kippstufe mit einem Eingang des Exclusiv-ODER-Gatters (EX 1) verbunden ist, daß der Ausgang des Exclusiv-ODER-Gat- &° ters an einem Eingang des ersten Gatters (G 3) angeschlossen ist, daß das .Signal höherer Impulsfolgefrequenz (B) einem weiteren Eingang des ersten Gatters CG 3) zugeführt wird, daß der Ausgang des ersten Gatters (G 3) an den Frequenzteiler (FT) h=< angeschlossen ist und daß einem zweiten Eingang des Exclusiv-ODER-Gatterii (EX 1) ein Signal (K 3d) zugeführt wird, das vom ersten Steuersignal (C) 3. Circuit arrangement for carrying out the method according to claim 1 and 2, characterized in that the first and second pulse sequences (G 3/1 and G 3/2) are generated using a phase signal (PHS) which consists of a flip-flop (K 1 ), an exclusive OR gate (EXi) and a first gate (G3) that the signal of higher pulse repetition frequency (B ) is fed to an input (a) of the flip-flop (KX) and an output (c) of this flip-flop is connected to an input of the exclusive-OR gate (EX 1), that the output of the exclusive-OR gate is connected to an input of the first gate (G 3) , that the signal of higher pulse repetition frequency (B. ) Another input of the first gate CG 3) is fed that the output of the first gate (G 3) is connected to the frequency divider (FT) h = < and that a second input of the exclusive-OR gate (EX 1) Signal (K 3d) is supplied, which from the first control signal (C) abhängig ist (F ig, 3),is dependent (Fig. 3), 4, Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch I und 2, dadurch gekennzeichnet, daß die Schaltstufe (SST) zur Umschaltung des Schalters (SCH) ein zweites Exclusiv-ODER-Gatter (EX2), eine zweite Kippstufe (K 2), eine dritte Kippstufe (K 3) und ein zweites Gatter (G 2) enthält, daß der Ausgang des Exclusiv-ODER-Gatters (EX 1) an einen Eingang des zweiten Exclusiv-ODER-Gatters (EX2) angeschlossen ist, daß das zweite Steuersignal (D) einem zweiten Eingang des zweiten Exclusiv-ODER-Gatters (EX 2) zugeführt wird, daß der Ausgang des zweiten Exclusiv-ODER-Gatters (EXi) an einem Eingang(a)der zweiten Kippstufe (K2) angeschlossen ist, deren Ausgang (c) an einen Eingang des zweiten Gatters (G 2) angeschlossen ist, daß das Signal höherer Impulsfolgefrequenz (B) einerseits einem weiteren Eingang (b) der zweiten Kippstufe (K 2) und andererseits dem zweiten Gatter (G 2) zugeführt wird, daß das erste Steuersignal (C)einem ersten Eingang (a) der dritten Kippstufe (K 3) zugeführt wird, daß der Ausgang des zweiten Gatters (G 2) einem zweiten Eingang (b)der dritten Kippstufe (K3) zugeführt wird und daß das Ausgangssignal (K 3d) der dritten Kippstufe (K 3) dem zweiten Eingang des Exclusiv-ODER-Gatters (EX 1) zugeführt wird (F i g. 3).4, circuit arrangement for carrying out the method according to claim 1 and 2, characterized in that the switching stage (SST) for switching the switch (SCH) has a second exclusive OR gate (EX2), a second flip-flop (K 2), a third Flip-flop (K 3) and a second gate (G 2) contains that the output of the exclusive-OR gate (EX 1) is connected to an input of the second exclusive-OR gate (EX2) , that the second control signal (D ) a second input of the second exclusive-OR gate (EX 2) is fed that the output of the second exclusive-OR gate (EXi) is connected to an input (a) of the second flip-flop (K2) , the output (c ) is connected to an input of the second gate (G 2) that the signal of higher pulse repetition frequency (B) is fed to a further input (b) of the second flip-flop (K 2) and the second gate (G 2) , that the first control signal (C ) fed to a first input (a) of the third flip-flop (K 3) t is that the output of the second gate (G 2) is fed to a second input (b) of the third flip-flop (K3) and that the output signal (K 3d) of the third flip-flop (K 3) is fed to the second input of the exclusive-OR Gate (EX 1) is supplied (F i g. 3).
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