DE3313063A1 - DIGITAL STARTER LOOP - Google Patents

DIGITAL STARTER LOOP

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DE3313063A1
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Kenneth Charles Cheadle Cheshire Johnson
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Fujitsu Services Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
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Description

"Digitale phasenstarre Schleife""Digital phase-locked loop"

Die Erfindung bezieht sich auf digitale phasenstarre Schleifen. Eine phasenstarre Schleife bzw. ein phasenstarrer Regelkreis ist eine Einrichtung, die ein Eingangsdatensignal aufnehmen kann und die ein Ausgangstaktsignal erzeugt, das die gleiche Frequenz wie der Eingang hat und das in der Phase in bezug auf die Phasenlage der Eingangsdaten starr ist. Derartige Einrichtungen werden beispielsweise bei Datenübertragungssystemen oder bei der Magnetaufzeichnung verwendet.The invention relates to digital phase locked loops. A phase-locked loop or a phase-locked control loop is a device which can receive an input data signal and which generates an output clock signal that is the same Frequency as the input has and that is rigid in phase with respect to the phase position of the input data. Such facilities are used, for example, in data transmission systems or in magnetic recording.

• Eine.bekannte phasenstarre Schleife weist einen durch η dividierenden Zähler auf, der von einem Oszillator mit der n-fachen Bitfrequenz der Eingangsdaten angetrieben wird und der einen Ausgangstaktimpuls für jeden vollständigen Zyklus des Zählers erzeugt. Das- Taktsignal wird mit den ankommenden Daten dadurch in .der Fnase verriegelt, daß die Datenimpulse den Zähler auf einen vorbestimmten Zustand zurücksetzen.• A known phase-locked loop has a loop that divides by η Counter that is driven by an oscillator with n times the bit frequency of the input data and one Output clock pulse for each complete cycle of the counter generated. The clock signal is passed with the incoming data locked in .der Fnase that the data pulses reset the counter to a predetermined state.

Bei dieser Ausführungsform von phasenstarren Schleifen tritt jedoch das.Problem auf, daß dann, wenn die eingehenden Daten erheblich gegenüber dem Taktsignal in der Phase verschoben sind (in der Größenordnung von 180° Phasenverschiebung), die phasenstarre Schleife nicht mehr einwandfrei arbeitet,' da sie nicht mehr in der Lage ist, zu entscheiden, ob die Daten gegenüber dem 'Takt früher oder später liegen.In this embodiment of phase-locked loops occurs However, the problem arises when the incoming data are significantly shifted in phase with respect to the clock signal (on the order of 180 ° phase shift), the phase-locked loop no longer works properly because it is no longer able to decide whether to oppose the data the 'beat sooner or later.

Aufgabe der Erfindung ist es, eine phasenstarre Schleife zu schaffen, bei der dieses Problem gelöst ist.The object of the invention is to create a phase-locked loop in which this problem is solved.

Gemäß.der Erfindung ist eine digitale phasenstarre Schleife zur Aufnahme eines Eingangsdabensignals mit einer vorbestimmten Frequenz gekennzeichnet durch
a) eine Vorrichtung zur Erzeu-gung eines Taktsignales mit einer Frequenz, die nominell gleich der Bitfrequenz des Eingangsdatensignales ist,According to the invention, a digital phase-locked loop for receiving an input data signal with a predetermined frequency is characterized by
a) a device for generating a clock signal with a frequency that is nominally equal to the bit frequency of the input data signal,

b) eine Vorrichtung zur Erzeugung von drei Steuerimpulsen in jeder Taktperiode, wobei jede Taktperiode in drei Bereicheb) a device for generating three control pulses in each clock period, with each clock period divided into three areas

. unterteilt ist, die einer frühen, einer normalen und einer spaten Ankunft des Datensignales in bezug auf das Taktsignal entsprechen, und. is divided into an early, a normal and a correspond to the late arrival of the data signal with respect to the clock signal, and

c) eine Vorrichtung, die entscheidet, in welchem Bereich das Eingangsdatensignal auftritt, und die.die Phasenlage des Taktsignales vergrößert oder verkleinert, wenn das Eingangsdatensignal im frühen oder spaten Bereich, auftritt.c) a device that decides in which area the input data signal occurs, and die.die phase position of the Clock signal is increased or decreased when the input data signal occurs in the early or late range.

Diese Unterteilung des Taktzyklus in drei Bereiche gewährlei- · stet, daß in keinem Falle eine Mehrdeutigkeit in bezug darauf auftritt, ob das Datensignal früh oder·spät ist.This division of the clock cycle into three areas ensures that there is no ambiguity with regard to it occurs whether the data signal is early or late.

Nachstehend wird eine Ausführungsform der Erfindung in Verbindung mit der Zeichnung erläutert. Es zeigt:An embodiment of the invention is explained below in conjunction with the drawing. It shows:

Fig. 1 ein Blockschaltbild einer digitalen, .phasenstarren Schleife nach der Erfindung,Fig. 1 is a block diagram of a digital, .phasenfestren Loop according to the invention,

Fig. 2 und 3 die Kurvenformen der verschiedenen Signale, die die Arbeitsweise dieser Schleife wiedergeben.Figures 2 and 3 show the waveforms of the various signals which represent the operation of this loop.

Nach Fig. 1 nimmt die phasenstarre Schleife ein Eint-angsdatensignal DIN mit einer Bitfrequenz von 1 MHz auf; jede Bitperiode enthält entweder einen nach positiv gehenden Impuls, de.r eine binäre Null repräsentiert, oder aber keinen Impuls, was eine binäre Eins darstellt. Die phasenstarre Schleife erzeugt ein Ausgangstaktsignal RXC gleicher Frequenz, das phasenstarr mi". dem Datensignal ist. Die phasenstarre Schleife legt das Datensignal DIN·erneut zeitlich fest, damit es mit dem Ausgangstaktsignal RXC synchronisiert wird, wobei ein Ausgahgsdatensignal RXD erzeugt wird.According to FIG. 1, the phase-locked loop takes a t -angsdatensignal DIN at a bit frequency of 1 MHz; each bit period contains either a positive going pulse, which represents a binary zero, or no pulse, which represents a binary one. The phase-locked loop generates a same frequency output clock signal RXC that is phase-locked to the data signal. The phase-locked loop re-times the data signal DIN to be synchronized with the output clock signal RXC, generating an output data signal RXD.

Die Schaltung weist einen Kristalloszillator 10 auf, der ein Rechteckkurven-Eingangs taktsignal CLK und die inverse Fora: GLKThe circuit has a crystal oscillator 10, which is a Square wave input clock signal CLK and the inverse Fora: GLK

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mit einer Frequenz von. 4 MHz, d.h. dem Vierfachen der Bitfrequenz des Eingangsdatensignals erzeugt.with a frequency of. 4 MHz, i.e. four times the bit frequency of the input data signal generated.

Das Taktsignal CLK wird den Takteingängen der beiden bistabilen Einrichtungen Dl und D2 vom D-Typ aufgegeben, so daß jede bistabile Einrichtung durch die ansteigende'Kante eines Impulses des Ein:-.'angstaktsignales CLK getriggert wird. Der normale Ausgang 11 der bistabilen Einrichtung Dl ist mit dem Dateneingang der bistabilen Einrichtung D2 verbunden, während der inverse Ausgang 12 der bistabilen Einrichtung D2 mit dem Dateneingang der bistabilen Einrichtung Dl verbunden ist. Die beiden bistabilen Einrichtungen Dl und D2 bilden somit einen durch vier dividierenden Zähler (Dl D2) mit einem Zyklus von vier Perioden des Eingangstaktsignales CLK. Das Taktsignal CLK und die Zustände der bistabilen Einrichtung Dl, D2 sind in Fig. 2 dargestellt. Der inverse Ausgang 12 der bistabilen Einrichtung D2. ergibt das Ausgangstaktsignal RXC;The clock signal CLK is applied to the clock inputs of the two bistable devices Dl and D2 of the D-type, so that each bistable device is triggered by the rising edge of a pulse of the on: -. 'Angstaktsignales CLK. The normal output 11 of the bistable device Dl is connected to the data input of the bistable device D2, while the inverse output 12 of the bistable device D2 is connected to the data input of the bistable device Dl. The two bistable devices Dl and D2 thus form a counter that divides by four (Dl D2) with a cycle of four periods of the input clock signal CLK. The clock signal CLK and the states of the bistable device D1, D2 are shown in FIG. The inverse output 12 of the bistable device D2. results in the output clock signal RXC;

Der normale Ausgang 13 der bistabilen Einrichtung D2 ist mit dem inversen Tnktsignal CLK in einem NAND-Gatter 14 kombiniert, während eier inverses Ausgang 12 der bistabilen Einrichtung D2. mit dem normalen Ausgang 11 der bistabilen Einrichtung Dl in einem NAND-Gatter IS kombiniert ist. Die Ausgänge dieser beiden Gatter werden in einem weiteren NAND-Gatter 16 kombiniert und bilden ein Steuersignal CON, das der Gleichung folgt:The normal output 13 of the bistable device D2 is with the inverse Tnktsignal CLK combined in a NAND gate 14, while an inverse output 12 of the bistable device D2. with the normal output 11 of the bistable device Dl in a NAND gate IS is combined. The outputs of these two Gates are combined in a further NAND gate 16 and form a control signal CON that follows the equation:

CON = (Dl und'RXC)* oder (D2 und CLK).CON = (Dl and'RXC) * or (D2 and CLK).

Die resultierende Kurvenform des Steuersignales CON ist in Fig. 2 dargestellt. Hieraus ergibt sich, daß das Steuersignal CON drei Impulse für jeden Zyklus des Zählers Dl, D2 enthält, und damit jede Periode des Ausgangstaktsignales RXC in drei Bereiche E, M und L unterteilt, wobei die Begrenzungen dieser Bereiche durch die ansteigenden Kanten der Impulse des Steuersignales CON definiert sind. Diese drei Bereiche entsprechen einer frühen, einer normalen und einer spaten Ankunft derThe resulting waveform of the control signal CON is illustrated in Fig. 2. It follows that the control signal CON contains three pulses for each cycle of the counter Dl, D2, and thus each period of the output clock signal RXC divided into three areas E, M and L, the limits of these areas by the rising edges of the pulses of the control signal CON are defined. These three areas correspond to an early, a normal and a late arrival of the

führenden Kante eines Datenimpulses in bezug auf das Ausgangstaktsignal RXC.leading edge of a data pulse with respect to the output clock signal RXC.

Die phasenstarre Schleife weist ferner drei bistabile Einrichtungen D3, D4- und D5 vom D-Typ auf, die in Serie geschaltet, sind. Die bistabile Einrichtung DJ nimmt das Datensignal DIN am Takteingang auf und besitzt einen konstanten hohen logischen Pegel, der seinem Dateneingang aufgegeben wird. Die bistabile Einrichtung D4- wird durch das Steuersignal CON getaktet, während die bistabile Einrichtung D5 durch den inversen Wert des Eingangstaktsignales CLK getaktet wird. Der inverse Ausgang 17 der bistabilen Einrichtung D5 ist mit den CLEAR-Eingängen der bistabilen Einrichtungen D2, DJ und D4 verbunden, so daß immer dann, wenn die bistabile Einrichtung D5 gesetzt wird, der tiefe logische Pegel am Ausgang 17 die bistabilen Einrichtungen D2, DJ und D4- in ihre ungesetzten Zustände bringt.The phase-locked loop also has three bistable devices D3, D4 and D5 of the D type connected in series, are. The bistable device DJ takes the data signal DIN at the clock input and has a constant high logic level that is given to its data input. The bistable Device D4- is clocked by the control signal CON, while the bistable device D5 by the inverse Value of the input clock signal CLK is clocked. The inverse Output 17 of the bistable device D5 is connected to the CLEAR inputs the bistable devices D2, DJ and D4 connected, so that whenever the bistable device D5 is set the low logic level at output 17 brings the bistable devices D2, DJ and D4- into their unset states.

Die Arbeitsweise der phasenstarre Schleife ist in Fig. 3 dargestellt. Wenn ein Datenimpuls aufgenommen wird, wird die bistabile Einrichtung D3 sofortlgesetzt, und die bistabile Einrichtung D4- wird anschließend an der ersten ansteigenden Kante des Steuersignales CON gesetzt. Die bistabile Einrichtung D5 wird dann bei der nächsten ansteigenden Kante des.inversen Taktsignales CLK gesetzt. Das Setzen der bistabilen Einrichtung T>5 ergibt dann, daß die bistabilen Einrichtungen D3 und D^ ungesetzt werden, und die bistabile Einrichtung DA- bewirkt, daß die bistabile Einrichtung D5 wieder eine Periode des inversen Taktsignales CLK später ungesetzt wird. Der gesetzte Sustand der bistabilen Einrichtung D5 bringt auch die bistabile Einrichtung Ώ2 in den ungesetzten Zustand, d.h., bringt das Ausgangstaktsignal RXC auf den hohen Pegel.The operation of the phase-locked loop is shown in FIG. When a data pulse is received, the bistable device D3 is immediately set, and the bistable device D4- is then set on the first rising edge of the control signal CON. The bistable device D5 is then set at the next rising edge of the inverse clock signal CLK. Setting the bistable device T> 5 then results in the bistable devices D3 and D ^ being unset, and the bistable device DA- causes the bistable device D5 to be unset again one period of the inverse clock signal CLK later. The set state of the bistable device D5 also brings the bistable device Ώ2 into the unset state, that is to say brings the output clock signal RXC to the high level.

Fig. 3A zeigt den normalen Fall, bei welchem das Ausgangstaktsignal RXC im wesentlichen mit dem Dateneingangssignal DIN synchronisiert ist, so daß die führende Kante eines jeden Datenimpulses in den normalen Bereich N fällt. In diesem Fall fälltFig. 3A shows the normal case in which the output clock signal RXC is essentially synchronized with the data input signal DIN, so that the leading edge of each data pulse falls within the normal range N. In this case it falls

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der gesetzte Zustand der bistabilen Einrichtung D5 vollständig in den ungesetzten Zustand der bistabilen Einrichtung D2. Damit hat der niedrige Pegel aus dem Ausgang 17 der bistabilen Einrichtung D5 keinen Einfluß auf die bistabile Einrichtung D2, da letztere "bereits ungesetzt ist. Somit erfolgt in diesem Falle keine Einstellung der Phasenlage des Zählers Dl, D2.the set state of the bistable device D5 is complete in the unset state of the bistable device D2. So that the low level from the output 17 has the bistable Device D5 has no effect on the bistable device D2, since the latter "has already been unset. In this case, the phase position of the counter Dl is not set, D2.

Fig. 3B zeigt, was geschieht, wenn das Ausgangstaktsignal RXC außer* Phase mit dem ankommenden Datensignal DIN gelangt, so daß die führende Kante eines Datenimpulses irgendwo in den frühen Bereich E fällt. In diesem Fall tritt der gesetzte Zustand der bistabilen Einrichtung D5 eine Periode von CLK früher als im normalen Fall auf. Der niedrige Pegel aus dem inversen Ausgang 1? der bistabilen Einrichtung D^ bringt deshalb die bistabile Einrichtung D2 in ihren ungesetzten Zustand. Damit wird der Zähler Dl, D2 um einen Zustand nach vorwärts geschaltet und verschiebt die Phasenlage des Ausgangstaktsignale s RXC um 90 , wodurch sie näher in Synchronismus mit den ankommenden Daten gebracht wird.Fig. 3B shows what happens when the output clock signal RXC except * phase arrives with the incoming data signal DIN, see above that the leading edge of a data pulse falls somewhere in the early region E. In this case, the set occurs State of the bistable device D5 a period of CLK earlier than normal. The low level from the inverse output 1? the bistable device D ^ brings therefore the bistable device D2 is in its unset state. So that the counter Dl, D2 is one state behind switched forward and shifts the phase position of the output clock signal s RXC by 90, making them closer in synchronism is brought with the incoming data.

Fig. 3C zeigt, was geschieht, wenn die führende Kante eines Dateniiapulses irgendwo in den spaten Bereich L fällt. In diesem Fall/tritt der gesetzte Zustand der bistabilen Einrichtung D5 eine Periode des Eingangstaktsignales CLK später als im normalen Fall auf. Der niedrige Pegel aus dem inversen Ausgang 17 der bistabilen Einrichtung D5 hält somit die bistabile Einrichtung D2 im ungesetzten Zustand. Dies verhindert, daß der Zähler Dl, D2 um einen Zustand weitergeschaltet wird, und verzögert deshalb die Phasenlage des Ausgangstaktsignales RXC um 90 , wodurchdiese näher in Synchronismus mit den ankommenden Daten gebracht wird.Fig. 3C shows what happens when the leading edge of a Data pulse falls somewhere in the late L range. In this Case / occurs the set state of the bistable device D5 one period of the input clock signal CLK later than in normal case. The low level from the inverse output 17 of the bistable device D5 thus holds the bistable Device D2 in the unset state. This prevents the counter D1, D2 from being advanced by one state, and therefore delays the phase position of the output clock signal RXC by 90, making it closer in synchronism with the incoming Data is brought.

Das.Datenausgangssignal RXD wird aus dem inversen Ausgang einer weiteren bistabilen Einrichtung D6 vom D-Typ erhalten. Diese bistabile Einrichtung hat das Signalausgangs-Taktsignal RXC mitThe data output signal RXD is derived from the inverse output of a received another bistable device D6 of the D-type. This bistable device has the signal output clock signal RXC

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dem Takteingang verbunden, der normale Ausgang 18 der bistabilen Einrichtung D4- ist mit dem Dateneingang verbunden, und der inverse Ausgang 17 der bistabilen Einrichtung D5 ist mit dem PRESET-Eingang verbunden.connected to the clock input, the normal output 18 of the bistable Device D4- is connected to the data input, and the inverse Output 17 of the bistable device D5 is with the PRESET input connected.

Dieser Effekt ist in Fig. 3 gezeigt. Hieraus ergibt sich, daß in jedem Falle, gleichgültig, ob die Daten im normalen, frühen oder spaten Bereich ankommen, die bistabile Einrichtung das ankommende gepulste Eingangsdatensignal· DIN in das Ausgangsdatensignal RKD umwandelt, das einen niedrigen Pegel für jeden nach positiv gehenden Impuls im Datensignal DIN und einen hohen Pegel für jede Bitperio-de, in der kein Impuls aufgenommen wird, besitzt. Das Ausgangstaktsignal RXC ergibt die erforderliche Zeitsteuerinformation zum Prüfen dieses Signales, die abfallende Kante des Ausgangstaktsignales RXC tritt dabei im oder in der Nähe des Mittelpunktes einer jeden Bitperiode des Ausgangsdätensignales RXD auf. Somit muß das Ausgangstaktsignal bei dem Taktsignal für Demodulatoreh oder anderen Anordnungen angewendet werden, um einen Einfluß auf das Ausgangsdatensignal RXD auszuüben oder dieses zu verwenden.This effect is shown in FIG. 3. It follows from this that in any case, regardless of whether the data arrives in the normal, early or late range, the bistable device does incoming pulsed input data signal · DIN converts into the output data signal RKD, which has a low level for each after a positive going pulse in the data signal DIN and a high level for each bit period in which no pulse is recorded, owns. The output clock signal RXC provides the necessary timing information for testing this signal, the falling one The edge of the output clock signal RXC occurs in or near the midpoint of each bit period of the output data signal RXD on. Thus, the output clock signal must match the clock signal used for demodulators or other arrangements to exert an influence on the output data signal RXD or to use this.

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Claims (7)

Patentansprüche;Claims; ί1/ Digitale phasenstarre Schleife zur Aufnahme eines Eingangsdatensignals mit einer vorbestimmten Bitfrequenz, gekennzeichnet durchί1 / Digital phase-locked loop for receiving an input data signal with a predetermined bit frequency, characterized by • a) eine Vorrichtung (Dl, D2) zur Erzeugung eines Taktsignales mit einer Frequenz, die nominell gleich der Bitfrequenz des Singangsdatensignales ist,• a) a device (Dl, D2) for generating a clock signal at a frequency nominally equal to the bit frequency of the Singang data signal is ■ b) eine Vorrichtung(14, 15> 16) zur Erzeugung von drei Steuer-■ impulsen in jeder Taktperiode, wodurch ^,ede Taktperiode in dlrei Bereiche unterteilt wird, die einer frühen, einer normalen and einer späten Ankunft des Datensignales in bezug aaf5 das Taktsignal entsprechen, und■ b) a device (14, 15> 16) for generating three control pulses ■ in each clock period, whereby ^, each clock period is divided into three areas, an early, a normal and a late arrival of the data signal with respect to aaf 5 correspond to the clock signal, and c) eine Vorrichtung (DJ, D4, D5), die entscheidet, in welchem Bereich das Datensignal auftritt, und die die Phasendifferenz' des Taktsignales entsprechend vergrößert oder verkleinert, wenn das Datensignal im frühen oder im späten 3ereich auftritt.c) a device (DJ, D4, D5) that decides in which Area the data signal occurs and which increases or decreases the phase difference of the clock signal accordingly, when the data signal occurs in the early or late region. 2. Schleife nach Anspruch 1, dadurch gekennzeichnet, daß die Phasendifferenz des Taktsignales um 90 vergrößert oder verkleinert wird, wenn das Datensignal im frühen oder im späten .Bereich auftritt.2. Loop according to claim 1, characterized in that the phase difference of the clock signal is increased or decreased by 90 when the data signal occurs in the early or late range. 3. Schleife nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die-Vorrichtung (Dl, D2) zur Erzeugung des Taktsignales einen Zähler (Dl, D2) aufweist, der einen Zyklus von n-ZusLanden besitzt, und daß der Zähler (Dl, D2) durch ein periodisches Signal (CLK) mit eixier Frequenz angetrieben ist, die nominell gleich dem n-fachen der Bitfrequenz der Eingangsdaten ■ ist, ιλη4 der einen Ausgangstaktimpuls für jeden Zyklus des Zählers erzeugt.3. Loop according to claim 1 or 2, characterized in that that the device (Dl, D2) for generating the clock signal a counter (Dl, D2) which has a cycle of n-statuses possesses, and that the counter (Dl, D2) is driven by a periodic signal (CLK) with eixier frequency, the nominally equal to n times the bit frequency of the input data ■ is, ιλη4 the one output clock pulse for each cycle of the Generated counter. 4. Schleife nach Anspruch J, dadurch gekennzeichnet, daß das , Taktsignal (CLK) durch Weiterschalten des Zählers in Vorwärts- ] richtung um einen Zustand in der Phase vergrößert und durch Verhindern, daß der Zähler (Dl, B?.) nach vorwärts schöltet,4. Loop according to claim J, characterized in that the, clock signal (CLK) direction by indexing the counter in the forward] increased by a condition in the phase and by preventing the counter (Dl, B ?.) forward schöltet , in der Phasenla«^ verzögert wird.
IMin the phase la «^ is delayed.
IN THE 5. Schleife nach Anspruch t> oder Λ," dadurch gekennzeichnet, da.. der Zähler (Dl, D2) erste und zweite .bistabile Einrichtungen (Dl, .D2) aufweist, und daß der normale Ausgang (11) der ersten bistabilen Einrichtung (Dl) mit dem Dateneingan.:1: der· zweiten bistabilen Einrichtung (D2) sowie der.inverse Ausgang der zweiten bistabilen Einrichtung (D2) mit dem Dateneingangr der ersten bistabilen Einrichtung (Dl) verbunden ist, wobei der Zähler somit einen Zyklus von vier Zuständen besitzt.5. Loop according to claim t> or Λ, "characterized in that .. the counter (Dl, D2) has first and second .bistable devices (Dl, .D2), and that the normal output (11) of the first bistable device (Dl) with the data input: 1 : the second bistable device (D2) and the inverse output of the second bistable device (D2) is connected to the data input of the first bistable device (Dl), the counter thus having a cycle of has four states. 6. Schleife nach Anspruch 5, dadurch gekennzeichnet, daß die Vorrichtung (14-, 15, 16) zur Erzeugung der Steuerimpulse Gatter (14·, 15, 16) aufweist, die einen Steuerimpuls (CON) erzeugen, wenn die erste bistabile Einrichtung (Dl) gesetzt ist und die zweite bistabile Einrichtung (1320 ungesetzt ist, oder wenn die zweite bistabile Einrichtung (D2) gesetzt ist und das periodische Signal (Dl, D2), antreibt, einen niedrigen logischen Pegel hat. £as den Zähler6. Loop according to claim 5, characterized in that the device (14-, 15, 16) for generating the control pulses has gates (14 ·, 15, 16) which generate a control pulse (CON) when the first bistable device ( Dl) is set and the second bistable device (1320 is unset, or if the second bistable device (D2) is set and the periodic signal (Dl, D2) drives, has a low logic level. £ as the counter 7. Schleife nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das Taktsignal (CLK) durch Überführen der zweiten bistabilen Einrichtung (D2) in den ungesetzten Zustand an entsprechenden ersten und zweiten Punkten im Zyklus des Zählers in der Phasenlage vergrößert oder verkMnert wird. ." " .7. loop according to claim 5 or 6, characterized in that that the clock signal (CLK) by transferring the second bistable device (D2) in the unset state to corresponding first and second points in the cycle of the counter in the phase position is increased or decreased. . "".
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