DE2411293A1

DE2411293A1 - CHARGE TRANSFER DEVICE

Info

Publication number: DE2411293A1
Application number: DE19742411293
Authority: DE
Inventors: Frederik Leonard Joha Sangster
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1973-03-19
Filing date: 1974-03-09
Publication date: 1974-09-26
Also published as: FR2222755A1; BE812459A; CA1004762A; ES424349A1; BR7402079D0; CH570706A5; IT1009284B; JPS535499B2; DK140912B; JPS49128647A; DK140912C; GB1468970A; SE407637B; NL7303777A; FR2222755B1; DE2411293C2

Description

„ _ „ - , , ■ PHN 6821 "_" -,, ■ PHN 6821

Dr. Hcrt.erf ^chol, Verm/RJDr. Hcrt.erf ^ chol, Verm / RJ

Paleaunwall 30.11-73Paleaunwall 11/30/73

Anmelder: N. V. Philips' GbeÜGmoenfabriekeaApplicant: N.V. Philips' GbeÜGmoenfabriekea

Akte No.; f HlV ££27
Aomeldung vom ι -η —τ ·. ex -\ (j File No .; f HlV ££ 27
Announcement from ι -η -τ ·. ex - \ (j

"Ladungsübertragungsvorrichtung""Charge transfer device"

Die Erfindung bezieht sich auf eine Ladungsübertragungsvorrichtung mit einer Reihe von Stufen, die je eine erste und eine zweite Kapazität enthalten, die durch die Hauptstrombahn mindestens eines Transistors miteinander verbunden sind, wobei die zweite Kapazität jeder Stufe zugleich die erste Kapazität der darauffolgenden Stufe bildet und der Eingangselektrodenkreis des Transistors die erste Kapazität und der Ausgangselektrodenkr eis des Transistors die zweite Kapazität enthält, ■ während eine Schaltspannungsquelle zwischen der Steuerelektrode des Transistors und dem von dem Eingangselek-The invention relates to a charge transfer device with a series of stages, each containing a first and a second capacity, the through the main current path of at least one transistor are connected to one another, the second capacity of each stage at the same time the first capacity of the following Stage forms and the input electrode circuit of the transistor, the first capacitance and the output electrode Kr Ice of the transistor contains the second capacitance, ■ while a switching voltage source between the control electrode of the transistor and that of the input elec-

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trodenkreis abgekehrten Anschluss der Kapazität angeschlossen werden kann.electrode circuit facing away from the connection of the capacitance can be.

Bei einer bekannten Vorrichtung dieser Art, wie sie in "Digest of Technical Papers 1_QE.E.E. Solid State Circuits Conference", 1970, S. 74, 75 und I85, beschrieben ist, ist der Transistor ein Feldeffekttransistor. Die Steuerelektrode der Feldeffekttransistoren sind gruppenweise miteinander verbunden und bilden dabei Knotenpunkte, denen Schaltsignale zugeführt werden, die in der Reihenordnung der Rangnummern der Knotenpunkte jeweils entsprechend phasenverschoben sind.In a known device of this type, as described in "Digest of Technical Papers 1 _Q EEE Solid State Circuits Conference", 1970, p 74, 75 and I85, the transistor is a field effect transistor. The control electrodes of the field effect transistors are connected to one another in groups and thereby form nodes to which switching signals are fed which are each correspondingly phase-shifted in the order of the ranking numbers of the nodes.

Bei dieser bekannten Vorrichtung ergibt sich das Problem, dass bei Anwendung einer Vielzahl von Stufen die ¥irkung der Vorrichtung durch die Tatsache beeinträchtigt wird, dass in jeder Stufe der Vorrichtung eine geringe Verzerrung des Signals auftritt» Dies äussert sich am deutlichsten bei Beobachtung des Verhaltens der Vorrichtung bei sprungweiser Änderung. Darunter wird verstanden, dass, wenn das Eingangssignal z.B. von 0 V auf V Volt springt, an dem Ausgang der Vorrichtung das Ausgangssignal von 0 V auf (V-O ) Volt springt, wobei Q die Fehlerspannung bezeichnet. Wenn das Eingangssignal danach den Wert V volt beibehält, wird das Ausgangssignal auch diesen Wert annehmen. Der genannte Effekt beeinträchtigt die Frequenzkennlinie der Vorrichtung. Die genannte Signalverzerrung ist u.a.In this known device, the problem arises that when a large number of stages are used, the effect of the device is impaired by the fact that a slight distortion of the signal occurs in each stage of the device. This is most clearly expressed when observing the behavior of the Device for sudden changes. This means that when the input signal jumps, for example, from 0 V to V volts, the output signal jumps from 0 V to (VO) volts at the output of the device, where Q denotes the error voltage. If the input signal then maintains the value V volt, the output signal will also assume this value. The mentioned effect adversely affects the frequency characteristic of the device. The mentioned signal distortion is among others

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darauf zurückzufühfen, dass die Schwellwertspannung von dem übertragenen Signalwert £± V abhängt. Bei Anwendung einer verhältnismässig kleinen Anzahl von Stufen wird der genannte Effekt nahezu keinen oder gar keinen störenden Einfluss ausüben, aber bei Anwendung einer verhältnismässig grossen Anzahl von Stufen, ζ ·Β,. einigen Hundert, ist der störende Einfluss dieses Effekts grosser. Der Effekt tritt insbesondere auf, wenn für die Transistoren Feldeffekttransistoren verwendet werden. Dies ist darauf zurückzuführen, dass einerseits eine elektrostatische Rückwirkung von der Drain-Elektrode über das Substrat auf den Kanal zwischen der Source-Elektrode und der Drain-Elektrode des verwendeten Feldeffekttransistors auftritt und andererseits die Länge des Kanals in geringem Masse von der Spannung an der Drain-Elektrode abhängt. Bei Feldeffekttransistoren mit einem hochohmigen Substrat ist die elektrostatische Rückwirkung vorherrschend, während bei Feldeffekttransistoren mit einem niederohmigen Substrat der zweite Effekt vorherrschend ist.to be attributed to the fact that the threshold voltage depends on the transmitted signal value £ ± V. If a relatively small number of steps are used, the effect mentioned will have almost no or no disruptive influence at all, but if a relatively large number of steps are used, ζ · Β,. a few hundred, the disturbing influence of this effect is greater. The effect occurs in particular when field effect transistors are used for the transistors. This is due to the fact that, on the one hand, there is an electrostatic reaction from the drain electrode via the substrate to the channel between the source electrode and the drain electrode of the field effect transistor used and, on the other hand, the length of the channel is slightly affected by the voltage at the drain -Electrode depends. In field effect transistors with a high-resistance substrate, the electrostatic reaction is predominant, while in field effect transistors with a low-resistance substrate, the second effect is predominant.

Die Erfindung bezweckt, eine Lösung für das obengenannte Problem zu schaffen, und sie ist dadurch gekennzeichnet, dass in mindestens einer der Stufen von der ersten und der zweiten Kapazität mindestens eine eine spannungsabhängige Kapazität ist.The invention aims to provide a solution to the above problem, and it is thereby characterized in that in at least one of the stages of the first and the second capacitance at least one is a voltage dependent capacitance.

Der Erfindung liegt u.a. die Erkenntnis zu-The invention is based inter alia on the knowledge

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gründe, dass die obengenannte Signalverzerrung, die in der Literatur auch als "Signal-Step-Response-Error" (S.S.R.E.) bezeichnet wild, bei jeder Ladungsübertragung zwischen der ersten und dsrrzweiten Kapazität in jeder Stufe durch den Quotienten C /C„ mitbestimmt wird, wobei C₁ den Kapazitätswert der ersten Kapazität und C„ den Kapazitätswert der zweiten Kapazität darstellt. In der obenbeschriebenen bekannten Vorrichtung ist dieser Quotient gleich 1, weil C = C_ ist. Dadurch, dass nun während der Ladungsübertragung zwischen einer ersten und einer zweiten Kapazität der ¥ert der ersten Kapazität herabgesetzt und/ oder der Wert der zweiten Kapazität vergrössert wird, wird C /C <* 1 sein, wodurch der genannte S.S.R.E.— Wert auch um diesen Faktor herabgesetzt wird.reasons that the above-mentioned signal distortion, which is also known as "Signal-Step-Response-Error" (SSRE) in the literature, is also determined by the quotient C / C "for every charge transfer between the first and second capacitance in each stage, where C _{1 represents} the capacitance value of the first capacitance and C "represents the capacitance value of the second capacitance. In the known device described above, this quotient is equal to 1 because C = C_. Because the value of the first capacitance is reduced and / or the value of the second capacitance is increased during the charge transfer between a first and a second capacitance, C / C <* 1, which means that the mentioned SSRE value is also around this Factor is reduced.

Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:Some embodiments of the invention are shown in the drawing and are described in more detail below. Show it:

Fig. 1 eine bekannte Ladungsübertragungsvorrichtung, 1 shows a known charge transfer device,

Fig. 2 die an verschiedenen Punkten in der bekannten Vorrichtung auftretenden Spannungen als Funktion der Zeit,Fig. 2 shows the stresses occurring at various points in the known device as a function currently,

Fig. 3 einen Querschnitt durch eine integrierte Ladungsübertragungsvorrichtung nach der Erfindung,3 shows a cross section through an integrated charge transfer device according to the invention,

Fig. h eine Draufsicht auf eine integrierte Halbleiteranordnung nach der Erfindung,Fig. H is a plan view of an integrated semiconductor device according to the invention,

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Fig. 5 ein Spannungsdiagramm der den Taktlei— tungen zuzuführenden Signale in der Vorrichtung nach den Figuren 3 und h, 5 shows a voltage diagram of the signals to be fed to the clock lines in the device according to FIGS. 3 and 3 ;

Fig. 6 den Verlauf der in der Vorrichtung nach den Figuren 3 und 4 verwendeten Verarmungsschichtkapazitäten als Funktion der darin vorhandenen Ladung,6 shows the course of the depletion layer capacitances used in the device according to FIGS. 3 and 4. FIG as a function of the charge present therein,

Fig» 7 einen Querschnitt durch eine andere integrierte Ausführungsform der Ladungsübertragungsvorrichtung nach der Erfindung,Fig. 7 shows a cross section through another integrated Embodiment of the charge transfer device according to the invention,

Fig. 8 eine Draufsicht auf die andere Ausführungsform nach Fig. 7»8 shows a plan view of the other embodiment according to FIG.

Fig. 9 einen schematischen Querschnitt durch eine Abwandlung der Vorrichtung nach den Figuren 7 und 8,FIG. 9 shows a schematic cross section through a modification of the device according to FIG. 7 and 8,

Fig. 10 einen schematischen Querschnitt durch eine weitere Ausführungsform,10 shows a schematic cross section through a further embodiment,

Fig. 11 einen schematischen Querschnitt durch eine noch weitere Ausführungsform,11 shows a schematic cross section through yet another embodiment,

Fig. 12 einen schematischen Querschnitt durch eine andere Ausführungsform,12 shows a schematic cross section through another embodiment,

und Fig. 13 einen schematischen Querschnitt durch eine Abwandlung der Vorrichtung nach Fig. 3«and FIG. 13 shows a schematic cross section through a modification of the device according to FIG.

.In der Vorrichtung nach Fig. 1 sind die Hauptstroinbahnen der Feldeffekttransistoren T ,"T ...T in Reihe geschaltet. Die Kapazität C ist zwischen der Drain-Elektrode und der Gate-Elektrode des Transistors. In the device according to FIG. 1, the main current paths of the field effect transistors T, "T ... T connected in series. The capacitance C is between the drain electrode and the gate electrode of the transistor

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T angebracht. Die Kapazität C₁ ist zwischen der Drain-Elektrode und der Gate-Elektrode des Transistors T₁ angebracht. Die Kapazität C ist zwischen der Drain-Elektrode und der Gate-rElektrode des Transistors T angebracht.T attached. The capacitance C ₁ is attached between the drain electrode and the gate electrode of the transistor T _1. The capacitance C is attached between the drain electrode and the gate electrode of the transistor T.

Die Gate-Elektrode des Transistors T₁ ist mit dem Ausgang Sp der SehaltSpannungsquelle S verbunden. Die Gate-Elektroden der Transistoren T und T sind mit dem Ausgang S der SchaltSpannungsquelle S verbunden. Die DiodeThe gate electrode of the transistor T ₁ is connected to the output Sp of the Sehalt voltage source S. The gate electrodes of the transistors T and T are connected to the output S of the switching voltage source S. The diode

D ist einerseits mit der Drain-Elektrode des Transisn D is on the one hand with the drain electrode of the transistor

tors T und andererseits mit dem Ausgang S_ der Schaltspannungsquelle S verbunden. Die Source—Elektrode des Transistors T ist über die Reihenschaltung des Widerstandes R , die EingangsSpannungsquelle V. und die Gleichspannungsquelle E mit einem Punkt konstanten Potentials verbunden. Die Wirkungsweise der bekannten Vorrichtung wird nun an Hand der Fig. 2 beschrieben.tors T and on the other hand with the output S_ of the switching voltage source S connected. The source electrode of the transistor T is via the series connection of the resistor R, the input voltage source V. and the DC voltage source E with a point of constant potential tied together. The mode of operation of the known device will now be described with reference to FIG.

In den Figuren 2a bzw.2b sind die an den Ausgängen S und S auftretenden Spannungen als Funktion der Zeit dargestellt. Diese Spannungen sind symmetrische TaktSpannungen mit 0 V als Maximum und -E V als Minimum. Während der Zeit, während der die Spannung am Punkt S₁ in bezug auf Erde negativ ist, wird Information über die Grosse des Eingangssignals V. an die Kapazität C weitergeleitet, also nach Fig. 2b während der Zeitintervalle f_o, ?"i , fs- und T₀. Im Zeitintervall ^c _ Z H ο ο 2In Figures 2a and 2b, the voltages occurring at the outputs S and S are shown as a function of time. These voltages are symmetrical clock voltages with 0 V as maximum and -EV as minimum. During the time during which the voltage at point S ₁ is negative with respect to ground, information about the size of the input signal V. is passed on to the capacitance C, that is to say according to FIG. 2b during the time intervals f _o ,? "I, fs - and T _0. In the time interval ^c _ ZH ο ο 2

ist das Eingangssignal V. klein, während im Zeitinter—the input signal V. is small, while in the time interval

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vail t" j, usw. das Eingangssignal V. gross ist. Im Zeitintervall ^₀ wird durch*den Transistor T ein Strom 2 οvail t "j, etc. the input signal V. is large. In the time interval ^ ₀ , a current 2 o

fliessen, der nahezu gleich V./R Amperes ist. Dabei ist V. die Grosse des Eingangssignals im betrachteten Zeitintervall 'TTp ^un(i R ^der Widerstandswert des Widerstandes R der Fig. 1. Dieser Strom wird die Spannung an der Drain-Elektrode des Transistors T um einen Betragflow, which is almost equal to V./R Amperes. V is the size of the input signal in the time interval 'TTp ^{un (} i R is ^the resistance value of resistor R in FIG. 1. This current increases the voltage at the drain electrode of transistor T by an amount

von Δ V₁ steigern (siehe Fig. 2d). Im Zeitintervall f wird die Kapazität C über den Transistor T₁ entladen, bis die Spannung über dieser Kapazität gleich-(E-V ) Volt geworden ist, wobei V die Schwellwertspannung des Transistors T₁ ist, und wobei die Grosse dieser Schwellwertspannung durch den Signalwert ^ V₁ mitbestimmt wird. Im Zeitintervall T^r wird über den. Transistor T wieder der Kapazität C Ladung zugeführt, wodurch die Spannung an der Drain-Elektrode des Transistors T um einen Be-increase of Δ V ₁ (see Fig. 2d). In the time interval f, the capacitance C is _{discharged through the transistor T 1} until the voltage across this capacitance has become equal to (EV) volts, where V is the threshold voltage of the transistor T ₁ , and the magnitude of this threshold voltage is determined by the signal value ^ V _{1 is} co-determined. In the time interval T ^ r is about the. The transistor T is again supplied with charge to the capacitance C, whereby the voltage at the drain electrode of the transistor T is

trag Λν Volt zunehmen wird (siehe Fig. 2d) . Im Zeitintervall ~C _ wird die Kapazität C über den Transistor T entladen, bis die Spannung über dieser Kapazität gleich-(E-V') Volt geworden ist, wobei V' die zu dem Signalwert Δ V„ gehörige Schwellwertspannung des Transistors T ist. Es hat sich nun herausgestellt, dass die zu dem Signalwert Δ V₀ gehörige Schwellwertspannungtrag Λν volts will increase (see Fig. 2d). In the time interval ~ C _, the capacitance C is discharged through the transistor T until the voltage across this capacitance has become equal to (E-V ') volts, where V' is the threshold voltage of the transistor T associated with the signal value ΔV ". It has now been found that the threshold value voltage associated _{with the signal value ΔV 0}

V· um einen Betrag O Volt grosser als die zu dem Signalwert AV₁ gehörige Schwellwertspanmmg V ist. Dies bedeutet, dass die im Zeitintervall "f auftretendeV is greater than the threshold voltage V associated _{with the signal value AV 1} by an amount O volts. This means that the occurring in the time interval "f

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■" O ~"■ "O ~"

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Spannungsabnahme über* der Kapazität C gleich ( Δ V - O ) Volt statt gleich Δ V„ Volt sein wird. Zu dem Zeitpunkt, zu dem das Zeitintervall ~t?f. anfängt, wird die Spannung an der Drain-Elektrode des Transistors T gleich 4 -(2E-V_d) + Sj Volt sein (siehe Fig. 2d). Am Ende des genannten Zeitintervalls wird die Spannung an der Drain-Elektrode des Transistors T gleich 4 -(2E-V_d) + 6 + Δ V f Volt sein. Im genannten Zeitintervall ist die Spannungsabnahme über der Kapazität C also gleich ^ V Volt.Voltage decrease across * the capacitance C will be equal to ( Δ V - O) volts instead of equal to Δ V "volts. At the point in time at which the time interval ~ t? F. begins, the voltage at the drain electrode of transistor T will be equal to 4 - (2E-V _d ) + Sj volts (see Fig. 2d). At the end of said time interval, the voltage at the drain electrode of transistor T will be equal to 4- (2E-V _d ) + 6 + Δ V f volts. In the time interval mentioned, the voltage decrease across the capacitance C is thus equal to ^ V volts.

Im Zeitintervall "2^_ wird die Kapazität C₁ über den Transistor T aufgeladen, bis die Spannung über dieser Kapazität um einen Betrag von A V₁ Volt zugenommen hat (siehe Fig. 2c). Im Zeitintervall T^ wird die Kapazität C₁ über den Transistor Tp entladen, bis die Spannung über dieser Kapazität gleich -(E-V,) Volt ist, wobei V, die zu dem Signalwert Δ V gehörige Schwellwertspannung des Transistors T ist. Im Zeitintervall ^k. wird die Kapazität C₁ über den Transistor T₁ aufgeladen. Dabei wird die Spannungszunahme über der Kapazität C gleich der Spannungsabnahme über der Kapazität C im betrachteten Zeitintervall sein. Die genannte Spannungszunahme wird also gleich (^ V- θ) Volt sein. Im Zeitintervall fs wird die Kapazität C₁ über den Transistor T entladen, bis die Spannung über dieser Kapazität gleich -(E-V") Volt geworden ist, wo-In the time interval "2 ^ _, the capacitance C _{1 is} charged via the transistor T until the voltage across this capacitance has increased by an amount of AV ₁ volts (see FIG. 2c). In the time interval T ^, the capacitance C ₁ over the Discharge transistor Tp until the voltage across this capacitance is equal to - (EV,) volts, where V, is the threshold voltage of the transistor T associated with the signal value Δ V. In the time interval ^ k. , The capacitance C ₁ via the transistor T ₁ The voltage increase over the capacitance C will be equal to the voltage decrease over the capacitance C in the considered time interval. The mentioned voltage increase will therefore be equal to (^ V- θ) volts. In the time interval fs , the capacitance C _{1 is} discharged via the transistor T. until the voltage across this capacitance has become equal to - (EV ") volts, where-

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bei V" die zu dem Signalwert (Av„- O) gehörige Schwellwertspannung des Transistors 1 ist. Da O sehr viel kleiner als Δ V_? ist, gilt in sehr· guter Annäherung, dass V" = V· ist. Dies bedeutet, dass die Spannungsabnahme über der Kapazität C₁ im Zeitintervall "T", gleich (Δν_£-2 D) Volt sein wird, statt gleich Δ V_£ Volt, was es hätte sein sollen. Eine einfache Berechnung zeigt, dass die der Spannungsabnahme (Δ T- (j ) Volt über der Kapazität C im Zeitintervall "f' entsprechende Spannungsabnahme über der Kapazität. C gleich (ÄV -n.o ) Volt sein wird, wobei η die Rangnummer der Kapazität C ist. Dies trifft jedoch nur dann zu, wenn η.Ο klein in bezug auf 4v ist. Wenn n. 6 mit Δ V_ vergleichbar wird, also wenn η grosser gewählt wird, wird die entsprechende Spannungsabnahme gleich (1- θ) Volt sein. Dann können auch Effekte zweiter und dritter Ordnung auftreten. Dies bedeutet, dass im Gegensatz zu des in den Figuren 2d und 2c beschriebenen Beispielen, in denen nur ein einziger Signalwert nicht richtig war (siehe in Fig. 2d Intervall 1Γ und in Fig. 2c Intervall Ύ s), dann zwei oder mehr aufeinanderfolgende Signalwerte nicht richtig sein werden, wie schematisch in Fig. 2f dargestellt ist. In dieser Figur sind die Signalwerte in den Intervalle "T" und "f _ nichtat V "is the threshold voltage of the transistor 1 associated with the signal value (Av" - O) . Since O is very much smaller than Δ V _{?, it} is a very good approximation that V "= V. This means that the voltage _{decrease across the capacitance C 1} in the time interval "T" will be equal to (Δν _£ -2 D) volts, instead of being equal to Δ V _£ volts, which it should have been. A simple calculation shows that the voltage decrease over the capacitance. C corresponding to the voltage decrease (Δ T- (j) volts over the capacitance C in the time interval "f '" will be equal to (ÄV -no) volts, where η is the number of the capacitance C However, this only applies if η. Ο is small with respect to 4v. If n.6 is comparable to Δ V_, i.e. if η is chosen to be larger, the corresponding voltage decrease will be equal to (1- θ) volts. Second and third order effects can then also occur, which means that, in contrast to the examples described in FIGS. 2d and 2c, in which only a single signal value was incorrect (see interval 1Γ in FIG Ύ s), then two or more successive signal values will not be correct, as shown schematically in Fig. 2f. In this figure, the signal values in the intervals "T" and "f _ are not

m m+d. m m + d.

richtig. Im. Intervall "£" ist der Signalwert gleich ,) Volt und im Intervall T~ _o ist. der Sig-1 m+xcorrect. In the interval "£" the signal value is equal to,) volts and in the interval T ~ _o . the Sig-1 m + x

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nalwert gleich (Δ V - U₂₂) Volt. Erst im Zeitintervall ■f . ist der Signalwert richtig und gleich 2lv„ Volt.nal value equal to (Δ V - U ₂₂ ) volts. Only in the time interval ■ f. the signal value is correct and equal to 2lv "volts.

Bei den bekannten Ladungsübertragungsvorrichtungen diesert Art weisen die Speicherkapazitäten C bis C einen praktisch konstanten wert auf. Nach der Erfindung sind aber die Kapazitäten X bis C in einer Vorrichtung der in Fig. 1 dargestellten Art veränderliche Kapazitäten. Dadurch kann die genannte Fehlerspannung 0 verringert werden.In the known charge transfer devices of this type, the storage capacities C to C have a practically constant value. According to the invention, however, the capacitances X to C in a device of the type shown in FIG. 1 are variable capacitances. As a result, the mentioned error voltage 0 can be reduced.

Ein Beispiel einer praktischen Ausführungsform einer derartigen Vorrichtung mit veränderlichen und insbesondere spannungsabhängigen Kapazitäten ist schematisch in den Figuren 3 und k dargestellt.An example of a practical embodiment of such a device with variable and in particular voltage-dependent capacitances is shown schematically in FIGS. 3 and k .

Die Halbleiteranordnung nach den Figuren 3 und k enthält ein Substrat 50» das aus Isoliermaterial bestehen kann, wobei es mit einem oder mehr Oberflächengebieten aus Halbleitermaterial versehen ist, oder das, wie·im vorliegenden Ausführungsbeispiel, selber aus Halbleitermaterial bestehen kann. Xn einem Oberflächengebiet des Substrats 50 sind eine .Reihe von Halbleiterzonen 51, 52, 53 j 5^ und 55 angebracht. Die /iHalbleiterzonen 51 ι 52, 53» 5k und 55 bilden zusammen mit den leitenden Schichten 6θ, 62, 6k und 66 eine Reihe von Feldeffekttransistoren, deren Hauptstrombahnen in Reihe geschaltet sind. Die Halbleiterzonen 52, 53 und 5k bilden ausserdem zusammen mit den über ihnen liegenden leiten-The semiconductor arrangement according to FIGS. 3 and k contains a substrate 50 which can consist of insulating material, it being provided with one or more surface areas made of semiconductor material, or which, as in the present exemplary embodiment, can itself consist of semiconductor material. A series of semiconductor zones 51, 52, 53 and 55 are attached in a surface area of the substrate 50. The semiconductor zones 51, 52, 53, 5k and 55 together with the conductive layers 6θ, 62, 6k and 66 form a series of field effect transistors, the main current paths of which are connected in series. The semiconductor zones 52, 53 and 5k also form together with the conductive

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den Schichten 61, 63 und 65 sogenannte Verarmungsschicht-· kapazitäten von dem z.B.-in "Solid State Electronics", Pergamon Press I965, Heft 8, S. 153 und 15^, beschriebenen Typ. Die Halbleiterz'one 51 ist über den Kontakt 70 mit der Reihenschaltung des Widerstandes 12 und der Eingangssignalquelle 10 verbunden. Die Halbleiterzone 5h ist mit einem Kontakt 71 versehen, dem das Ausgangssignal entnommen werden kann. Die Halbleiterzone 55 ist mit einem Kontakt 72 verbunden, der an eine negative Spannung angeschlossen oder mit.der Gate-Elektrode 66 verbunden werden kann. Die Gate-Elektroden 60 und 6h sind mit der Taktleitung 18 ixnd die Gate^-Elektroden 62 und 66 sind mit der Taktleitung I5 verbunden. Die leitenden Schichten 61 und 65 sind mit der Taktleitung 17 verbunden. Die leitende Schicht 62> ist mit der Taktleitung 16 verbunden. Zwischen den Taktleitungen 15 und 18 ist eine Schaltspannungsquelle 11 angeordnet, die die Übertragung ,von Ladung steuert. Zwischen den Taktleitungen 15 und 16 ist eine Gleichspannungsquelle I3 und zwischen den Taktleitungen 17 und 18 ist eine Gleichspannungsquelle lh angeordnet. In Fig. h ist dargestellt, wie die leitenden Schichten 60, 62 und 6h mit ihren respektiven Taktleitungen verbunden sind. Die leitende Schicht 60 ist über den Kontakt 81 mit einer Halbleiterzone 58 verbunden, die sich unterhalb der Leitung 17 erstreckt und über den Kontakt 80 mitlayers 61, 63 and 65 so-called depletion layer capacitances of the type described, for example, in "Solid State Electronics", Pergamon Press 1965, Issue 8, pp. 153 and 15 ^. The semiconductor zone 51 is connected to the series circuit of the resistor 12 and the input signal source 10 via the contact 70. The semiconductor zone 5h is provided with a contact 71 from which the output signal can be taken. The semiconductor zone 55 is connected to a contact 72 which can be connected to a negative voltage or connected to the gate electrode 66 . The gate electrodes 60 and 6h are connected to the clock line 18 ixnd the gate ^ electrodes 62 and 66 are connected to the clock line I5. The conductive layers 61 and 65 are connected to the clock line 17. The conductive layer 62> is connected to the clock line 16. A switching voltage source 11, which controls the transfer of charge, is arranged between the clock lines 15 and 18. A DC voltage source I3 is arranged between the clock lines 15 and 16 and a DC voltage source lh is arranged between the clock lines 17 and 18. In Fig. H it is shown how the conductive layers 60, 62 and 6h are connected to their respective clock lines. The conductive layer 60 is connected via the contact 81 to a semiconductor zone 58 which extends below the line 17 and via the contact 80 with

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der Taktleitung 18 verbunden ist. Die leitende Schicht 62 ist über den Kontakt 85 mit der Halbleiterzone 57 verbunden, die über den Kontakt 84 mit der Taktleitung 15 verbunden ist. Die leitende Schicht 64 ist über den Kontakt 83 mit der Halbleiterzone 56 verbunden, die über den Kontakt 82 mit der Taktleitung 18 ve rbund en ist.the clock line 18 is connected. The conductive layer 62 is via the contact 85 with the semiconductor zone 57 connected via the contact 84 to the clock line 15 is connected. The conductive layer 64 is connected to the semiconductor zone 56 via the contact 83, which is connected to the clock line 18 via the contact 82.

Die Halbleiteranordnung nach den Figuren 3 und 4^%kann völlig auf die in der Halbleitertechnik üb-, liehe Weise hergestellt werden. Das Substrat besteht z.B. aus η-leitendem Silicium. Die Zonen 51 j 52, 53t 54 und 55 werden z.B. mit Hilfe von Ionenimplantation erhalten und weisen z.B. eine Oberflächendotierungskonzentration in der Grössenordnung von 10 Atomen/cm³ auf. Die Isolierschicht 90 besteht z.B. aus Siliciumoxid und/oder Siliciumnitrid und weist unterhalb der Gate-Elektroden 60, 62, 64 und 66 z.B. eine Dicke von 0,1 bis 0,2 ,um auf. Ausserhalb der Kanalgebiete der Feldeffekttransistoren und ausserhalb der oberhalb der Zonen 52, 53 und 5^ liegenden und von den leitenden Schichten 61, 63 und 65 bedeckten Teile der Isolierschicht wird die Isolierschicht vorzugsweise dicker als 1 ,um sein (in der Zeichnung nicht angegeben). Zur Vermeidung unerwünschter Kanalbildung können weiter auch Kanalunterbrecher, z.B. diffundierte Kanalunterbrecher, angebracht werden.The semiconductor arrangement according to FIGS. 3 and 4 ^% can be produced entirely in the manner customary in semiconductor technology. The substrate consists, for example, of η-conductive silicon. The zones 51j 52, 53t 54 and 55 are obtained, for example, with the aid of ion implantation and have, for example, a surface doping concentration of ^{the order of magnitude of 10 atoms / cm 3} . The insulating layer 90 consists, for example, of silicon oxide and / or silicon nitride and has a thickness of, for example, 0.1 to 0.2 μm below the gate electrodes 60, 62, 64 and 66. Outside the channel regions of the field effect transistors and outside the parts of the insulating layer lying above the zones 52, 53 and 5 ^ and covered by the conductive layers 61, 63 and 65, the insulating layer is preferably thicker than 1 μm (not shown in the drawing). In order to avoid undesired channel formation, channel interrupters, for example diffused channel interrupters, can also be attached.

409839/0699 .409839/0699.

PHN 6821 30. 11.73PHN 6821 11/3073

Die Schaltspannungsquelle 11 liefert Signale der in den Figuren 5a und 5t> dargestellten Form. In Fig. 5a ist die Spannung an der Taktleitung 15 als Funktion der Zeit dargestellt, während in Fig. 5 die Spannung an der Taktleitung 18 als Funktion der Zeit dargestellt ist. In Fig. 5c ist die Spannung an der Taktleitung 16 als Funktion der Zeit dargestellt, während in Fig. 5d die Spannung an der Taktleitung 17 als Funktion der Zeit
dargestellt ist. In den Figuren 5c und 5d bezeichnet
ρ die Grosse der von den Gleichspannungsquelle 13 und 14 abgegebenen Vorspannungen. Vorzugsweise..werden mit Hilfe dieser Vorspannungen die Verarmungsschichtkapazitäten derart vorgespannt, dass, wenn Informationsladung in diesen Kapazitäten vorhanden ist, die Werte dieser Kapazitäten maximal sind, während, wenn in
diesen Kapazitäten Bezugsladung vorhanden ist, die
Verte dieser Kapazitäten minimal sind. Dies ist in
Fig. 6 dargestellt. In dieser Figur ist als Ordinate
die Informationsladung und als Abszisse der Kapazitätswert aufgetragen. Zwischen dem Wert Qv,.-^ und dem Wert Q _T (auch als dynamischer Bereich D bezeichnet) kann die Informationsladung alle Werte bei praktisch gleichbleibender Kapazität C_M«x annehmen. Wenn nach einem
Uberladevorgang die Informationsladung von einer ersten Verarmungsschichtkapazität auf eine zweite Verarmungsschichtkapazität übertragen ist, ist der Wert der er-The switching voltage source 11 supplies signals of the form shown in FIGS. 5a and 5t. In Fig. 5a the voltage on the clock line 15 is shown as a function of time, while in Fig. 5 the voltage on the clock line 18 is shown as a function of time. In FIG. 5c the voltage on the clock line 16 is shown as a function of time, while in FIG. 5d the voltage on the clock line 17 is shown as a function of time
is shown. Designated in Figures 5c and 5d
ρ is the magnitude of the bias voltages emitted by the direct voltage sources 13 and 14. With the aid of these bias voltages, the depletion layer capacitances are preferably biased in such a way that, if information charge is present in these capacitances, the values of these capacitances are at a maximum, while, if in
these capacities reference charge is available
Verte these capacities are minimal. This is in
Fig. 6 shown. In this figure is as the ordinate
the information charge and plotted as the abscissa the capacity value. Between the value Qv, - ^ and the value Q _T (also referred to as the dynamic range D), the information _{charge can assume all values with a practically constant capacity C M} «x. If after a
Overcharging process the information charge is transferred from a first depletion layer capacitance to a second depletion layer capacitance, the value of the

409 8 3 9/0699 .409 8 3 9/0699.

PHN" 6821 30.11.73PHN "6821 11/30/73

sten Verarmungsschichtkapazität vorzugsweise gleich. CL·,-,-. und der Wert der zweiten VerarmungsSchichtkapazität gleich C„ „. Die Verringerung der Signalverzerrung wird nun gleich C _V/C _o sein. Dabei sei bemerkt, dass zuMost depletion layer capacitance is preferably the same. CL ·, -, -. and the value of the second depletion layer capacitance is C "". The reduction in signal distortion will now be equal to C _V / C _o . It should be noted that too

JM AA xiE/OJM AA xiE / O

Beginn der Ladungsübertragung des Quotient C₂ZC₁ gross ist und somit eine starke Rückwirkung auftreten wird. Dieser Teil des Ladungstransports beeinflusst aber kaum die genannte Signalverzerrung, die im wesentlichen durch den letzten Teil des Ladungstränsports bestimmt.wird. Ein zusätzlicher Vorteil der erfindungsgemässen Massnahme besteht darin, dass der Entladevorgang für die letzte Ladung aus der Verarmungsschichtkapazität schneller durchgeführt wird, weil die Entladezeitkonstante, die dem Kapazitätswert der betreffende Verarmungsschichtkapazität proportional ist, beim Übergang von C_xt. _v —>C_n„_o auch kleiner werden wird. Dies hat zur Folge, dass die Vorrichtung nach Fig. 3 mit höheren Taktfrequenzen als die bekannte Vorrichtung mit konstanten Kapazitäten betrieben werden kann. Statt der in Fig. 3 dargestellten MOS-Verarmungsschichtkapazitäten können auch pn-Ubergangskapazitäten verwendet werden. Weiter kann z.B. die Kapazität von Schottky-Barrieren verwendet werden. Durch passende:· Wahl der Dotierungskonzentration und der Tiefe der Zonen kann erreicht werden, dass sich C , der Uberlappungskapa-The beginning of the charge transfer of the quotient C ₂ ZC _{1 is} large and therefore a strong reaction will occur. However, this part of the charge transport hardly influences the mentioned signal distortion, which is essentially determined by the last part of the charge transport. An additional advantage of the measure according to the invention is that the discharge process for the last charge from the depletion layer capacitance is carried out more quickly because the discharge time constant, which is proportional to the capacitance value of the depletion layer capacitance in question, at the transition from C _xt . _v -> C _n _"o will also be smaller. This has the consequence that the device according to FIG. 3 can be operated with higher clock frequencies than the known device with constant capacities. Instead of the MOS depletion layer capacitances shown in FIG. 3, pn junction capacitances can also be used. The capacity of Schottky barriers, for example, can also be used. By suitable: choice of the doping concentration and the depth of the zones, it can be achieved that C, the overlap

JxJifc>JxJifc>

zität zwischen den Gate-Elektroden der anliegendenbetween the gate electrodes of the adjacent

40983 9/069940983 9/0699

PHN 6821 30.11.73PHN 6821 11/30/73

Feldeffekttransistoren und der betreffenden Zone nähert, wobei sich unter den leitenden Schichten 61, 63 und 65 Erschöpfungszonen gebildet haben, die sich über die ganze Dicke der Zonen 52, 53 und $k erstrecken.Field-effect transistors and the relevant zone approaches, wherein under the conductive layers 61, 63 and 65 depletion zones have formed, which extend over the entire thickness of the zones 52, 53 and $ k .

Statt der in den Ladungsübertragungsvorrichtungen nach den Figuren 3 und h verwendeten Verarmungsschichtkapazitäten können auch sogenannte Inversionskapazitäten als spannungsabhängige Kapazität Anwendung finden. Ein Ausführungsbeispiel einer Ladungsübertragungsvorrichtung nach der Erfindung, in der eine Inversionskapazität als spannungsabhängige Kapazität angewendet wird, ist in den Figuren 7 und 8 gezeigt. Die Halbleiteranordnung nach diesen Figuren enthält ein Substrat 50, das aus Isoliermaterial bestehen kann, das mit einem oder mehreren Oberflächengebieten aus Halbleitermaterial versehen ist, oder das, wie im vorliegenden Ausführungsbeispiel, z.B. selber aus Halbleitermaterial bestehen kann. In dem Oberflächengebiet des Substrats 50 ist eine Reihe von Halbleiterζο,ηen 52, 53 und 5'+ angebracht. Die Zonen 52 und 53 bilden zusammen mit der Leiterplatte 62 einen ersten Feldeffekttransistor. Die Zonen 53 und 5^ bilden zusammen mit der Leiterplatte 6h einen zweiten Feldeffekttransistor. Die Leiterplatte 62, die zugleich die Steuerelektrode des ersten Feldeffekttransistors bildet, ist über die Kontaktöffnung 82 mit der Taktleitung I5 verbunden. DieInstead of the depletion layer capacitances used in the charge transfer devices according to FIGS. 3 and h , so-called inversion capacitances can also be used as voltage-dependent capacitance. An embodiment of a charge transfer device according to the invention, in which an inversion capacitance is used as a voltage-dependent capacitance, is shown in FIGS. The semiconductor arrangement according to these figures contains a substrate 50 which can consist of insulating material which is provided with one or more surface areas made of semiconductor material, or which, as in the present exemplary embodiment, can itself consist of semiconductor material, for example. In the surface area of the substrate 50 a number of semiconductors 52, 53 and 5 '+ is attached. The zones 52 and 53 together with the circuit board 62 form a first field effect transistor. The zones 53 and 5 ^ together with the circuit board 6h form a second field effect transistor. The circuit board 62, which at the same time forms the control electrode of the first field effect transistor, is connected to the clock line I5 via the contact opening 82. the

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PHN 6821 30ο11.73PHN 6821 30ο11.73

Leiterplatte 6k, die Zugleich die Steuerelektrode des zweiten Feldeffekttransistors bildet, ist über die Kontaktöffnung 84 mit der Taktleitung 18 verbunden. Die Leiterplatte 63 bildet zugleich die eine Platte einer Inversionskapazität und ist über die Kontaktöffnung 83 mit der Taktleitung 16 verbunden. Die Leiterplatte 6i bildet die eine Platte einer vorhergehenden Inversionskapazität und ist über die Kontaktöffnung 81 mit der Taktleitung 17 verbunden. Die Leiterplatte 65 bildet die eine Platte einer nächstfolgenden Inversionskapazität und ist über die Kontaktöffnung 85 mit der Taktleitung 17 verbunden. Die Leiterplatten 61, 62, 63, und 65 können z.B. aus Aluminium hergestellt sein. Vorteilhaft kann jedoch polykristallines Silicium mit geeignet gewählter Verunreinigungsdotierung für diesen Zweck verwendet werden.Circuit board 6k, which at the same time forms the control electrode of the second field effect transistor, is connected to the clock line 18 via the contact opening 84. The circuit board 63 at the same time forms one plate of an inversion capacitance and is connected to the clock line 16 via the contact opening 83. The printed circuit board 6i forms one plate of a previous inversion capacitance and is connected to the clock line 17 via the contact opening 81. The printed circuit board 65 forms one plate of a subsequent inversion capacitance and is connected to the clock line 17 via the contact opening 85. The circuit boards 61, 62, 63 , and 65 can be made of aluminum, for example. However, polycrystalline silicon with suitably selected impurity doping can advantageously be used for this purpose.

Die Wirkungsweise der integrierten Ladungsübertragungsvorrichtung nach den Figuren 7 und 8 ist folgende. Den Taktleitungen 15, 16, I7 und 18 werden Taktsignale der in Fig. 5 dargestellten Art zugeführt.. Die zu dem ersten Feldeffekttransistor gehörige Speicherkapazität wird beim Fehlen einer Inversionsschicht unter der Kapazitätselektrode (>"} durch die sogenannte Uberlappungskapazität gebildet, die zwischen den Elektroden 62 und 63 und der Zone 53 vorhanden ist. Da bekanntlich in der Silicium-Gate-Technik die leitenden SchichtenThe operation of the integrated charge transfer device according to FIGS. 7 and 8 is as follows. The clock lines 15, 16, I7 and 18 are supplied clock signals of the type illustrated in Fig. 5 .. The related to the first field effect transistor memory is formed in the absence of an inversion layer under the capacitor electrode (>"} by the so-called Uberlappungskapazität between the electrodes 62 and 63 and the zone 53. As is known in the silicon gate technology, the conductive layers

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PHN -6821 30.11.73PHN -6821 11/30/73

61 - 65 zugleich, als Maske beim Anbringen der Zonen 52 - 5k verwendet werden, wird diese-Überlappungskapazität einen verhältnismässig niedrigen Wert aufweisen. Diese Uberlappungskapazität ist auch entscheidend für die Mindestkapazität C , die die veränderliche Speicherkapazität annehmen kann. Zwischen der leitenden Schicht 63 und dem Substrat 50 ist eine verhältnismässig grosse Kapazität anwesend, die als eine Inversionsschicht unter der leitenden Schicht 63 vorhanden ist und zu der bereits genannten XTberlappungskapazxtat parallel liegt. Der Kapazitätswert der veränderlichen Speicherkapazität ist dann maximal und gleich C_ΜΔγ· Die Vorspannung ρ in Fig. 5 wird derart gewählt, dass, wenn die beschriebene veränderliche Kapazität Informationsladung enthält, der Wert der Kapazität maximal ist und maximal bleibt, bis diese Kapazität diese Informationsladung an die nächstfolgende veränderliche Speicherkapazität weitergeleitet hat. Gerade bevor die Speicherkapazität auf den Bezugspegel gebracht worden ist, nimmt die Speicherkapazität ihren Mindestwert C„_„ an. Gleich wie oben für die Verarmungs-Schichtkapazitäten in der Vorrichtung nach Fig. 3 beschrieben wurde, wird die vorerwähnte Fehlerspannung ö um einen Faktor etwa gleich C₁. .„/0_πιτ%ο abgenommen61-65 are at the same time used as a mask when applying the zones 52-5k , this overlap capacitance will have a comparatively low value. This overlap capacity is also decisive for the minimum capacity C that the variable storage capacity can assume. A relatively large capacitance is present between the conductive layer 63 and the substrate 50, which is present as an inversion layer under the conductive layer 63 and is parallel to the aforementioned overlap capacitance. _{The capacity value of} the variable storage capacity is then maximum and equal to C ΜΔ γ · The bias voltage ρ in Fig. 5 is chosen such that, if the variable capacity described contains information charge, the value of the capacity is maximum and remains maximum until this capacity has this information charge forwarded to the next variable storage capacity. Just before the storage capacity has been brought to the reference level, the storage capacity assumes its minimum value C "_". As was described above for the depletion layer capacitances in the device according to FIG. 3, the aforementioned error voltage δ becomes approximately equal to C ₁ by a factor. . "/ 0 _{πιτ% ο} decreased

JMAJl. xtJitjJMAJl. xtJitj

haben. Durch passende Bemessung der .beschriebenen Vorrichtung kann innerhalb angemessener Grenzen die Grösse der genannten Herabsetzung nach Wahl eingestellt werden.to have. By appropriately dimensioning the device described the size of the reduction mentioned can be adjusted within reasonable limits of your choice.

4 0 9 8-39/0 69 94 0 9 8-39 / 0 69 9

^ ' ^ΙΔΜ 6821 30.11.73^ ' ^ΙΔ Μ 6821 11/30/73

Eine Herabsetzung um einen Faktor 10 bis 15 lässt sich leicht erzielen.·A reduction by a factor of 10 to 15 can be achieved easily achieved.

In dem in Figuren 7 und 8.gezeigten Ausführungsbeispiel der Ladungsübertragungsvorrichtung werden Inversionskapazitäten verwendet. Es ist aber auch möglich, in dem betreffenden Beispiel Verarmungsschichtkapazitäten zu verwenden. Zu diesem Zweck wird z.B., wie schematisch in dem Querschnitt nach Fig. 9 dargestellt ist, die schwach dotierte Zone 53a unter der Leiterplatte 63 angebracht, welche Zone vom gleichen Leitfähigkeitstyp wie die Zone 53 ist.In the embodiment shown in Figures 7 and 8 Inversion capacitances are used in the charge transfer device. It is also possible to use depletion layer capacitances in the example in question. For this purpose, e.g. how is shown schematically in the cross section according to FIG. 9, the weakly doped zone 53a under the printed circuit board 63 attached, which zone is of the same conductivity type as zone 53.

In diesem Ausführungsbeispiel liegen die Feldeffekttransistoren und die Kapazitäten innerhalb der in Fig. 8 angegebenen Linien 110. und 111. Ausserhalb dieser Linien ist eine dicke Isolierschicht, z.B. in Form einer wenigstens über einen Teil ihrer Dicke in den Halbleiterkörper versenkten Isolierschicht, vorhanden. Eine derartige versenkte Isolierschicht kann bekanntlich durch örtliche Oxidation des Halbleiterkörpers 50 erhalten werden. Die Oberflächenzone 53 ist U-förmig gestaltet", wobei die Schenkel des U die Drain-Elektrode des Transistors 52, 62, 53 bzw. die Source-Elektrode des Transistors 53j Sh ,^k bilden. Die bandförmige .Zone 53 umgibt grösstenteils den von der Kapazitätselektrode bedeckten Teil des Oberflächengebietes des Substrats 50.In this exemplary embodiment, the field effect transistors and the capacitances lie within the lines 110 and 111 indicated in FIG. Such a buried insulating layer can be obtained, as is known, by local oxidation of the semiconductor body 50. The surface zone 53 is U-shaped, with the legs of the U forming the drain electrode of the transistor 52, 62, 53 and the source electrode of the transistor 53j Sh, ^ k . The band-shaped zone 53 largely surrounds the of of the capacitance electrode covered part of the surface area of the substrate 50.

Die leitenden Schichten 62 und 63 sind selbst-The conductive layers 62 and 63 are self-

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PHN 6821 30.11.73PHN 6821 11/30/73

registrierende Schichten, d.h. Schichten, die beim Anbringen der Oberflächenzonen 52, 53 und 5^ als Maske verwendet werden. Auch infolge dieser Tatsache liegt die Kapazitätselektrode praktisch völlig oberhalb des Substrats 50.registering layers, i.e. layers that are applied when the surface zones 52, 53 and 5 ^ as a mask be used. As a result of this, the capacitance electrode is practically completely above the Substrate 50.

In den bisher beschriebenen Ausführungsbeispielen wurden stets Feldeffekttransistoren als elektronische Schalter verwendet. Es können jedoch auch Bipolartransistoren als elektronische Schalter verwendet werden. In Fig. 10 ist ein integriertes Ausführungsbeispiel mit Bipolartransistoren dargestellt. In diesem Beispiel sind in einem Halbleiterkörper 50 eine Reihe von zwei Bipolartransistoren integriert. Ein erster Transistor wird durch die Zonen 52, 53 und 70 gebildet. Die Zone 52 ist die Emitterzone, die Zone 53 ist die Kollektorzone und die Zone 70 ist die Basiszone. Der zweite Transistor wird durch die Zonen 51> 5^ und 71 gebildet. Die Zone 51 ist die Emitterzone; die Zone 5h ist die Kollektorzone und die Zone 71 ist die Basiszone des zweiten Transistors. Die Kollektorzone des ersten Transistors ist über eine hochdotierte Zpne 20 und der Kontakt 83 mit dem Emitterkontakt 83 der Emitterzone 51 des zweiten Transistors verbunden. Die an der Oberfläche des Halbleiterkörpers 50 grenzende Basiszone 70 umgibt die an die Oberfläche des Körpers 50 grenzende Emitterzone 52. Die genannte Basiszone 70 grenzt anIn the exemplary embodiments described so far, field effect transistors were always used as electronic switches. However, bipolar transistors can also be used as electronic switches. In Fig. 10 an integrated embodiment with bipolar transistors is shown. In this example, a series of two bipolar transistors are integrated in a semiconductor body 50. A first transistor is formed by zones 52, 53 and 70. Zone 52 is the emitter zone, zone 53 is the collector zone and zone 70 is the base zone. The second transistor is formed by the zones 51> 5 ^ and 71. Zone 51 is the emitter zone; zone 5h is the collector zone and zone 71 is the base zone of the second transistor. The collector zone of the first transistor is connected via a highly doped Zpne 20 and the contact 83 to the emitter contact 83 of the emitter zone 51 of the second transistor. The base zone 70 adjoining the surface of the semiconductor body 50 surrounds the emitter zone 52 adjoining the surface of the body 50. Said base zone 70 adjoins it

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PHN 6821 30.11.73PHN 6821 11/30/73

die Kollektorzone 53 des ersten Transistors. Die Oberflächenzone dient dazu, die Basis-Kollektor-Kapazität des ersten Transistors, zu vergrössern. Diese Oberflächenzone 20 ist direkt mit der Kollektorzone verbunden, während die Basiszone 70 an die genannte Oberflächenzone grenzt und mit dieser einen pn-Ubergang bildet. Die Basiszone 70 weist einen zwischenliegenden Teil 100 auf, der sich zwischen dem Kollektor 53 und wenigstens einem Teil der Oberflächenzone 20 erstreckt. Der zwischenliegende Teil 100 weist eine derartige Dicke und eine derartige Dotierungskonzentration auf, dass über die ganze Dicke des zwischenliegenden Teiles eine Verarmungszone unter Vermeidung von Durchschlag gebildet werden kann. Der zweite Transistor ist auf die oben bereits für den ersten Transistor beschriebene Veise aufgebaut. Die Basiszonen 70 und 71 des ersten und des zweiten Transistors weisenthe collector region 53 of the first transistor. The surface zone serves to increase the base-collector capacitance of the first transistor. This surface zone 20 is connected directly to the collector zone, while the base zone 70 adjoins the surface zone mentioned and forms a pn junction with it. The base zone 70 has an intermediate portion 100 that extends between the collector 53 and at least a portion of the surface zone 20. The intermediate part 100 has such a thickness and such a doping concentration that a depletion zone can be formed over the entire thickness of the intermediate part while avoiding breakdown. The second transistor is constructed in the manner already described above for the first transistor. The base regions 70 and 71 of the first and the second transistor have

1 f\ z.B. eine Dotierungskonzentration von 10 Atomen/cm³ auf. Infolge der hohen Dotierung der Zone 20 und der verhältnismässig niedrigen Dotierung der Basiszone 70 wird der Teil des Kollektor-Basis-Übergangs zwischen der Basiszone 70 und der Oberflächenzone 20 den grössten Teil der Kollektor-Basis-Kapazität des ersten Transistors bilden. Venn der zwischenlieg'ende Teil 100 völlig verarmt ist, wird die verbleibende Kollektor-Basis-Kapazität also klein und gleich dem vorerwähnten Wert Ο-,— sein. Venn der zwischenliegende Teil nicht1 f \, for example, a doping concentration of 10 atoms / cm ³ . As a result of the high doping of the zone 20 and the relatively low doping of the base zone 70, the part of the collector-base transition between the base zone 70 and the surface zone 20 will form the majority of the collector-base capacitance of the first transistor. If the intermediate part 100 is completely depleted, the remaining collector-base capacitance will therefore be small and equal to the aforementioned value Ο -, -. Venn the part in between does not

A09839/0699A09839 / 0699

30.11.7311/30/73

verarmt ist, wird die Kollektor-Basis-Kapazität gross und gleich, dem vorerwähnten Vert C,,.,, sein. Die auftre-is impoverished, the collector-base capacitance will be large and equal to the aforementioned Vert C ,,. ,,. The occurring

MAXMAX

tende Herabsetzung, der vorgenannten Fehlerspannung Q wird auch in. diesem Ausführuhgsbeispiel etwa einen Faktor C_MAX/C_RES betragen.The decrease in the aforementioned error voltage Q will also be approximately a factor of C _MAX / C _RES in this exemplary embodiment.

Der Vollständigkeit halber sei hier auf die niederl. Anmeldung 6.805.704 verwiesen, in der integrierte Ladungsübertragungsvorrichtungen mit Bipolartransistoren ausführlich, beschrieben sind. Namentlich wird in dieser Anmeldung auch ein Layout oder eine Topologie einer Vorrichtung mit Transistoren mit vergrösserter Basis— Kollektor-Kapazität mit einer hier an Hand der Fig. IO beschriebenen Struktur beschrieben, wobei die Zone 20 einen wesentlichen Teil der Basiszone 70 überlappt und der zugehörige Teil des pn—Übergangs 6θ bis 80 5° der Kollektor-Basis-Kapazität bildet. Durch die Bildung einer Verarmungszone über die ganze Dicke des zwischenliegenden Teiles 100 ist dann leicht eine Herabsetzung der Basis— Kollektor-Kapazität um einen Faktor 3 bis 5 erzielbar.For the sake of completeness, please refer to the Dutch. Reference 6,805,704, in which integrated charge transfer devices with bipolar transistors are described in detail. In particular, this application also describes a layout or a topology of a device with transistors with enlarged base-collector capacitance and a structure described here with reference to FIG. 10, the zone 20 overlapping a substantial part of the base zone 70 and the associated part of the pn junction 6θ to 80 5 ° of the collector-base capacitance. By forming a depletion zone over the entire thickness of the intermediate part 100, a reduction in the base-collector capacitance by a factor of 3 to 5 can then easily be achieved.

In der genannten niederländischen Patentanmeldung 6.805.704 ist auch eine Ausfüh- -rungsform mit sogenannten lateralen Bipolartransistoren beschrieben. Die darin verwendeten Transistorsn weisen einen in Fig. 11 schematisch dargestellten Querschnitt auf. Die Emitterzone 52 ist von einer Kollektorzone 53 umgeben, wobei diese Zonen Oberflächenzonen; sind,In said Dutch patent application 6,805,704, an embodiment with so-called lateral bipolar transistors is also described. The transistors used therein have a cross section shown schematically in FIG. 11. The emitter zone 52 is surrounded by a collector zone 53, these zones being surface zones; are,

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ORIGINAL INSPECTEDORIGINAL INSPECTED

PIiN 6821 30.11.73PIiN 6821 11/30/73

die sdch von der Oberfläche her ±n einem Gebiet 70 vom entgegengesetzten Leitfähigkeitstyp, das die Basiszone des Transistors bildet, erstrecken." Die Basiszone 70 ist mit einem höher dotierten vergrabenen Schicht 70a zur Herabsetzung des Reihenwiderstandes versehen. An der Oberfläche ist eine weitere Oberflächenzone 20 zur Vergrösserung der Kollektor-Basis-Kapazität vorhanden? welche Zone 20 einen wesentlichen Teil der ringförmigen Kollektorzone 53 bedeckt. Im Gegensatz zu dem vorhergehenden Beispiel bildet die weitere Oberflächenzone 20 hier einen Teil der Basiszone 70 und gehört der zwischenliegende Teil 100, in dem während der Übertragung von Ladung auf die beschriebene Weise eine Verarmungszone gebildet wird, zu der Kollektorzone 53·which extend from the surface ± in a region 70 of the opposite conductivity type, which forms the base zone of the transistor. "The base zone 70 is provided with a more highly doped buried layer 70a to reduce the series resistance to increase the collector-base capacitance - which zone 20 covers a substantial part of the annular collector zone 53. In contrast to the previous example, the further surface zone 20 here forms part of the base zone 70 and belongs to the intermediate part 100 in which during the Transfer of charge in the manner described a depletion zone is formed, to the collector zone 53

Das Ausführungsbeispiel nach Fig. 12 zeigt zwei von einer Reihe in Serie geschalteter Feldeffekttransistoren. Der erste Transistor wird durch die Oberflächenzonen 52 und 53> die als Source- bzw. Drain— Elektrode dienen, und durch die Gate-Elektrode 62 gebildet, die sich oberhalb des zwischen den Zonen 52 und 53 liegenden Kanalgebietes erstreckt. Der zweite dem ersten folgende Transistor wird auf entsprechende Wei/Se durch die Oberflächenzonen 53a und 5^ und die Gate-Elektrode 64 gebildet.The embodiment according to FIG. 12 shows two of a series of field effect transistors connected in series. The first transistor is formed by the surface zones 52 and 53, which serve as source and drain electrodes, and by the gate electrode 62, which extends above the channel region lying between the zones 52 and 53. The second transistor following the first is formed in a corresponding manner by the surface zones 53a and 5 ^ and the gate electrode 64.

Im Gegensatz zu den vorhergehenden Beispielen sind die Drain-Elektrade 53 des ersten Transistors, dieIn contrast to the previous examples, the drain electrode 53 of the first transistor, the

409839/0699 .409839/0699.

PHN 6821 30.11.73PHN 6821 11/30/73

Oberflächenzone 103 der veränderlichen Kapazität und die Source-Elektrode 53a des folgenden Transistors nicht zu einem ununterbrochenen Oberflächengebiet kombiniert. Die beiden Zonen 53 und 53a sind miteinander verbunden, was schematisch mit einer Verbindung 102 zwischen der leitenden Schicht 63 und der Zone 53a, die durch die leitende Schicht 112 kontaktiert werden, dargestellt ist. Die Oberflächenzone 103 der Kapazität ist eine an der Oberfläche von einer versenkten Isolierschicht 104 umgebene Oberflächenzone vom gleichen Leitfähig— keitstyp wie die Zone 53> 53» 53a und ^K. Die Oberflächenkonzentration dieser Zone beträgt höchstensSurface zone 103 of the variable capacitance and the source electrode 53a of the following transistor are not combined into one continuous surface area. The two zones 53 and 53a are connected to one another, which is shown schematically with a connection 102 between the conductive layer 63 and the zone 53a, which are contacted by the conductive layer 112. The surface zone 103 of the capacitance is a surface zone surrounded on the surface by a recessed insulating layer 104 and of the same conductivity type as the zone 53>53> 53a and ^ K. The surface concentration of this zone is at most

"1*7 -ι 2i"1 * 7 -ι 2i

10 Atome/cm³ und liegt vorzugsweise zwischen 1010 atoms / cm ³ and is preferably between 10

1 (\
und etwa 10 Atomen/cm³. Über eine höher dotierte Kon- 1 (\
and about 10 atoms / cm ³ . A higher endowed consortium

taktzone I06 und die leitende Schicht 63a ist die Zone 103 mit der Taktleitung 16 verbunden. Die Kapazitätselektrode wird durch die mit der Zone 53 verbundene lei- -tende Schicht 63 gebildet, die durch die Isolierschicht 90 von der Oberflächenzone 103 getrennt ist. Die spannungsabhängige Kapazität ist in diesem Falle eine Inversionskapazität. Die vorgenannte Vorspannung wird hier derart eingestellt, dass, wenn ein grosser Kapa— zitätswert gewünscht wird, unter der leitenden Schicht in der Oberflächenzone 103 eine Inversionsschicht vorhanden ist, während, wenn ein kleiner Kapazitätswert gewünscht wird, diese. Inversionsschicht abwesend ist.clock zone I06 and conductive layer 63a is the zone 103 is connected to the clock line 16. The capacitance electrode is connected to zone 53 by the conductive -tende layer 63 is formed by the insulating layer 90 is separated from the surface zone 103. The voltage-dependent In this case, capacity is an inversion capacity. The aforementioned bias is set here in such a way that, if a large capacitance value is desired, under the conductive layer an inversion layer is present in the surface zone 103 is, while if a small value of capacitance is desired, this is. Inversion layer is absent.

40 9 839/0699 .40 9 839/0699.

-zh--zh-

PHN 6821 30.11.73PHN 6821 11/30/73

Um die Inversionsschicht schnell aufbauen zu können, ist eine Oberflächenzone 107 vom gleichen Leitfähigkeitstyp wie das Substrat vorhanden, wobei der pn-übergang zwischen dieser Zone 107 und der Zone 103 an der Oberfläche von der leitenden Schicht 63a kurzgeschlossen ist. Die Oberflächenzone 107 dient einerseits zur schnellen Lieferung der für den Aufbau der Inversionsschicht benötigten Ladungsträger und bildet andererseits die Verbindung zwischen de leitenden Schicht 63a und der Inversionsschicht, die bei einem grossen Kapazitätswert die Funktion der zweiten Elektrode der Kapazität von der Zone 103 übernimmt.In order to be able to build up the inversion layer quickly, there is a surface zone 107 of the same conductivity type as the substrate, with the pn junction between this zone 107 and the zone 103 on the surface short-circuited by the conductive layer 63a is. The surface zone 107 serves on the one hand to fast delivery of the charge carriers required to build up the inversion layer and, on the other hand, forms the connection between the conductive layer 63a and the inversion layer, which occurs with a large capacitance value takes over the function of the second electrode of the capacitance from zone 103.

In den bisher beschriebenen Ausführungsbeispielen mit Feldeffekttransistoren sind vier Taktleitungen vorgesehen, wobei die Kapazitätselektroden mit den Taktleitungen l6 bzw. I7 verbunden sind. Mit Hilfe der Gleichspannungsquelle 13 und ΛΗ werden die respektiven Kapazitäten vorgespannt. In dem Ausführungsbeispiel nach Fig. 13 ist angegeben, dass es auch möglich ist, mit nur zwei Taktleitungen 15 und 18 zu arbeiten. Die Kapazitätselektrode 61 ist eine leitende Schicht, die durch die eine Barriere bildende Isolierschicht 90 von der Oberflächenzone 52 getrennt ist. Vorzugsweise weist wenigstens praktisch der ganze unter der Kapazitätselektrode 61 liegende Teil der Oberflächenzone 52 bzw. 53 eine maximale DotierungskonzentrationIn the previously described exemplary embodiments with field effect transistors, four clock lines are provided, the capacitance electrodes being connected to clock lines 16 and 17, respectively. With the help of the DC voltage source 13 and ΛΗ , the respective capacitances are biased. In the exemplary embodiment according to FIG. 13 it is indicated that it is also possible to work with only two clock lines 15 and 18. The capacitance electrode 61 is a conductive layer which is separated from the surface zone 52 by the insulating layer 90 which forms a barrier. Preferably, at least practically the entire part of the surface zone 52 or 53 lying under the capacitance electrode 61 has a maximum doping concentration

409839/0699409839/0699

PEN 6821 30.11.73PEN 6821 11/30/73

17
von höchstens 10 Atomen/cm³. Vorzugsweise liegt die maximale Dotierungskonzentixation zwischen etwa 10 und etwa 10 Atomen/cm³. Die Wahl der Dotierung ist derartig, dass sich über die ganze Dicke der genannten Oberflächenzone 52 (53) unter Vermeidung von Durchschlag eine Verarmungszone bilden kann. In dem dargestellten Ausführungsbeispiel nach Fig. 13 sind die Kapazitätselektroden 61, 63 und 65 mit den Gate-Elektroden 60, 62 und 6h der zu derselben Stufe gehörigen Feldeffekttransistoren dadurch verbunden, dass sie als ununterbrochene leitende Schichten 60, 61, 62, 63 und 6h, 65 ausgeführt sind. Im Ausführungsbeispiel nach Fig. 13 ist schematisch angegeben, dass dadurch, dass einerseits das Gebiet vom zweiten Leitfähigkeitstyp - das Substrat 50 - an den Stellen der Kanalgebiete der Feldeffekttransistoren mit an die Oberfläche grenzenden Teilen 108 mit einer höheren Dotierungskonzentration als die darunter liegenden Teile dieses Gebietes versehen wird und dass andererseits unterhalb der Gate-Elektrode eine Isolierschicht 90a mit einer grösseren Dicke als die Isolierschicht unterhalb der Kapazitätselektrode verwendet wird, zwei Taktleitungen eingespart werden können. Die beiden Massnahmen können selbstverständlich auch in demselben Feldeffekttransistor kombiniert werden. Ähnliche Massnahmen können auch in den Beispielen mit Inversionskapazitäten getroffen werden, wobei im allgemeinen17th
of at most 10 atoms / cm ³ . The maximum doping concentration is preferably between approximately 10 and approximately 10 atoms / cm ³ . The choice of doping is such that a depletion zone can form over the entire thickness of said surface zone 52 (53) while avoiding breakdown. In the illustrated embodiment according to FIG. 13, the capacitance electrodes 61, 63 and 65 are connected to the gate electrodes 60, 62 and 6h of the field effect transistors belonging to the same stage in that they are used as uninterrupted conductive layers 60, 61, 62, 63 and 6h , 65 are executed. In the exemplary embodiment according to FIG. 13 it is indicated schematically that on the one hand the region of the second conductivity type - the substrate 50 - at the points of the channel regions of the field effect transistors with parts 108 bordering the surface with a higher doping concentration than the parts of this region below and that, on the other hand, an insulating layer 90a with a greater thickness than the insulating layer below the capacitance electrode is used below the gate electrode, two clock lines can be saved. The two measures can of course also be combined in the same field effect transistor. Similar measures can also be taken in the examples with inversion capacities, in general

409839/0699409839/0699

PHN 6821PHN 6821

-11.73-11.73

die äussere Vorspannung völlig oder teilweise durch, einen eingebauten Unterschied zwischen der für die Bildung des leitenden Kanals der Feldeffekttransistoren benötigten Schwellwertspannung und der für die Bildung der Inversionsschicht der Speicherkapazität benötigten Schwell— wertspannung ersetzt werden kann. Derartige "eingebaute¹¹ Vorspannungen können auch durch die Anwendung von Isolierschichten mit verschiedenen Dielektrizitätskonstan— ten und durch die Anwendung leitender Schichten aus Materialien mit verschiedener Austrittsarbeit (work function) erhalten werden.the external bias voltage can be completely or partially replaced by a built-in difference between the threshold voltage required for the formation of the conductive channel of the field effect transistors and the threshold voltage required for the formation of the inversion layer of the storage capacitance. Such "built-in bias ¹¹ may th also by the application of insulating layers with different dielectric constants and conductive by the application of layers of materials obtained with different work function (work function).

Es sei bemerkt, dass sich die Erfindung nicht auf die beschriebenen Ausführungsbeispiele beschränkt und dass für den Fachmann im Rahmen der Erfindung viele Abwandlungen möglich sind. So können kürzere oder längere Reihen von Transistoren verwendet werden, wobei nötigenfalls auftretende Verluste durch Zwischenschaltung eines oder mehrerer Ladungsverstärker ausgeglichen werden kön? nen. Auch können mehrere Reihen von Transistoren parallel geschaltet werden, wobei ein gemeinsamer Eingang und/oder ein gemeinsamer Ausgang verwendet werden können. Weiter können übliche "sampling circuits" (Abtastschaltungen) und/oder Ausgangskreise verwendet werden, die, wie die etwaigen Ladungsverstärker, völlig oder teilweise mit der Ladungsübertragungsvorrichtung in demselben Halbleiterkörper integriert sein können. Diese und andere Möglichkeiten sind z.B. in den älteren niederl. Anm. 6.615*057It should be noted that the invention is not restricted to the exemplary embodiments described and that many modifications are possible for the person skilled in the art within the scope of the invention. For example, shorter or longer rows of transistors can be used, and losses that may occur can be compensated for by interposing one or more charge amplifiers? nen. Several rows of transistors can also be connected in parallel, it being possible to use a common input and / or a common output. Next usual "sampling circuits" (sampling circuits) and / or output circuits can be used, such as the possible charge amplifier can be completely or partially integrated with the charge transfer device in the same semiconductor body. These and other possibilities are, for example, in the older Dutch. Note 6.615 * 057

40 9539/069 940 9539/069 9

- 27 - PHN 6821- 27 - PHN 6821

30.11.7311/30/73

6.615.058, 6.711.463, 6.085.704, 6.805.705, 7.014.136, 7.116.1826,615,058, 6,711,463, 6,085,704, 6,805,705, 7,014,136, 7,116,182

angegeben.specified.

Ferner können als Eingangssignale ausser elektrischen Signalen auch Signale anderer Art, z.B. elektromagnetischer Art, verwendet werden. So kann z.B. auch die Photοempfindlichkeit des Basis-Kollektor-Ubergangs eines Transistors benutzt werden.Furthermore, input signals other than electrical Signals of a different type, e.g. electromagnetic type, can also be used. E.g. also the photosensitivity of the base-collector junction of a transistor can be used.

In der Ladungsübertragungs-vorrichtung können auch Feldeffekttransistoren mit einer durch einen gleichrichtenden Übergang von dem Kanalgebiet getrennten Gate-Elektrode verwendet werden, während ausser den darge^ stellten Feldeffekttransistoren mit isolierter Gate-Elektrode vom Anreicherungstyp auch solche Feldeffekttransistoren vom Verarmungstyp verwendet werden können.In the charge transfer device, field effect transistors with a rectifying through a Transition from the channel region separate gate electrode are used, while except for the darge ^ provided field effect transistors with an insulated gate electrode of the enhancement type, such field effect transistors of the depletion type can also be used.

Die spannungsabhängigen Speicherkapazitäten einer Ladungsübertragungsvorrichtung brauchen weder in bezug auf ihren Wert, noch in bezug auf ihre Struktur einander gleich zu sein.The voltage-dependent storage capacities a charge transfer device neither in terms of its value nor in terms of its structure to be equal to each other.

In den integrierten Ausführungsformen können andere als die genannten Materialien verwendet werden.In the integrated embodiments can materials other than those mentioned are used.

Als Halbleitermaterial kann z.B. Germanium oder eine III VFor example, germanium or a III V

A B -Verbindung Anwendung finden. Die verschiedenen leitenden Schichten können statt aus polykristallinem Halbleitermaterial oder Aluminium z.B. auch aus MolybdänA B connection apply. The various conductive layers can be made of polycrystalline instead Semiconductor material or aluminum, e.g. also made of molybdenum

409839/0699409839/0699

PbN 682 30.11.73PbN 682 11/30/73

oder Wolfram oder aus zusammengesetzten Schichten, wie Titan-Platin-Gold, bestehen. Auch können die Gate-Elektroden aus einem anderen Material als die Kapazitätselektroden und/oder die Taktleitungen bestehen. or tungsten or composed of layers such as titanium-platinum-gold. The gate electrodes consist of a different material than the capacitance electrodes and / or the clock lines.

Die genannte maximale Konzentration der zu der veränderlichen Kapazität gehörigen Oberflächenzone wird im allgemeinen gleich oder praktisch gleich der Oberflächenkonzentration dieser Zone sein. Dies trifft auch für praktisch homogen dotierte Oberflächenzonen zu, wie sie z.B. auf bekannte Weise mit Hilfe von Ionenimplantation erhalten werden können.The mentioned maximum concentration of the surface zone belonging to the variable capacity will generally be equal to or practically equal to the surface concentration of this zone. This is true also for practically homogeneously doped surface zones, for example in a known manner with the help of ion implantation can be obtained.

In den Beispielen sind die Gate-Elektroden und die Kapazitätselektroden gruppenweise derart miteinander verbunden, dass zwei Knotenpunkte gebildet werden. Eine Verteilung der Elektroden über mehr als zwei Gruppen ist jedoch auch möglich.In the examples, the gate electrodes and the capacitance electrodes are group-wise with each other connected so that two nodes are formed. There is a distribution of electrodes over more than two groups however also possible.

409839/0699409839/0699

Claims

PEN 6821 11/30/73 Claims:

1. y charge transfer device with one row of stages, each containing a first and a second capacitance, the main current path through at least one The transistor are interconnected, the second capacitance of each stage also being the first capacitance of the the next stage and the input electrode circuit of the transistor has the first capacitance and the output electrode circuit of the transistor has the second capacitance contains, while a switching voltage source for Control of the transfer of charge between the control electrode of the transistor and the terminal of the first capacitance remote from the input electrode circuit can be connected, characterized in that in at least one of the stages of the first and of the second capacitance is at least one voltage-dependent capacitance.

2. Charge transfer device according to claim 1, characterized in that the ratio between the capacitance value of the voltage-dependent capacitance at. the maximum operating voltage occurring above this capacity and the capacity value at the minimum occurring operating voltage is at least 3.

3. Charge transfer device according to claim 1 or 2, "characterized in that a semiconductor body is present in which a number of stages in

409S39 / O699

PIIN 6821 11/30/73

integrated form is attached, wherein the semiconductor body contains a series of bipolar transistors, and wherein the collector of a transistor of the series with the Emitter of the next transistor in the series is connected, at least one of the transistors of the Series contains a base zone adjoining the surface of the semiconductor body, which in the body adjoins one surrounds the surface bordering emitter zone and which adjoins a collector zone, with a further surface zone to increase the collector-base capacitance of the transistor, which is directly connected to one of the two is connected by the base zone and the collector zone, and the other of these two Zones adjoining the further surface zone and forms a pn junction with this, the other of which both zones has an intermediate part which extends between one of these two zones and at least a part of the further surface zone extends, the intermediate part having such a thickness and a has such a doping concentration that over the entire thickness of the intermediate part a depletion zone can be formed while avoiding breakdown.

4. Charge transfer device according to claim 3, characterized in that the surface concentration the doping of those bordering on the surface

409839/0699 ■

PHN 6821 30.11.73

Transistor zone to which the intermediate part belongs,

17 ·
is at most 10 atoms / cm ³ and is preferably between 10 and 10 atoms / cm ³ .

5- charge transfer device according to claim 1 or 2, characterized in that the transistors are field effect transistors with an insulated gate electrode are and together with the voltage-dependent capacitances are integrated in the same semiconductor body.

6. Charge transfer device according to claim 5, characterized in that the field effect transistors each have a source and a drain electrode, which each have a surface zone of a first Conductivity type are formed, which surface zones in a region of the second conductivity type adjoining a surface of the semiconductor body extend, wherein on the surface is an insulating layer on which the gate electrode, which is above the channel area of the field effect transistors extend, which field effect transistors are connected in series with their main current paths Field effect transistors are added, wherein at least some of the voltage-dependent capacitances have a surface zone of the first conductivity type and a zone separated from this zone by a barrier Contains capacitance electrode, whereby of the surface zone and the capacitance electrode of the capacitance

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PHN 6821 11/30/73

one counts with the drain electrode of the at the same stage associated field effect transistor is connected, with at least practically: the entire part of the surface zone of the capacitance lying below the capacitance electrode has such a thickness and such a doping that during the transfer of charge a Change in capacitance of at least a factor of 3 occurs.

7. Charge transfer device according to claim

6, characterized in that the surface zone of the Capacitance together with the drain electrode of the field effect transistor belonging to the same stage and the Source electrode of the field effect transistor following this Series a continuous field effect transistor Forms surface area of the first conductivity type.

8. Charge transfer device according to claim

7, characterized in that at least practically the entire part lying under the capacitance electrode the surface zone of the capacitance extends up to one such depth in the region adjacent to the surface of the second conductivity type and one has such doping that, while avoiding breakdown, a spread over the entire thickness of this Part can form extending depletion zone.

9 · Charge transfer device according to an or

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PIIN 6821 11/30/73

several of claims 6, 7 and 8, characterized in that that the capacitance electrode is a ■ conductive layer, which is separated from the surface zone by an insulating layer forming the barrier.

10. Charge transfer device according to one or more of claims 6, 7 »8 and. 9, characterized in that at least practically the entire part of the surface zone lying under the capacitance electrode

17 has a maximum doping concentration of at most 10 atoms / cm ³ .

11. Charge transfer device according to claim 10, characterized in that the maximum doping concentration is between approximately 10 and approximately 10 atoms / cm ³ .

12. Charge transfer device according to one or more of the preceding claims 6 to 11, characterized in that the capacitance electrode is associated with the gate electrode of the same stage Field effect transistor is connected.

13 · Charge transfer device according to the claims 9 and 12, characterized in that the insulating layer under the gate electrode is a 'larger Thickness than the insulating layer under the capacitance electrode.

14. Charge transfer device according to an or several of the preceding claims 6 to 13 »thereby

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- 3h - - 3h -

ΐϊΏί 6821 11/30/73

characterized in that the area is of the second conductivity type at the points of the channel regions of the field effect transistors bordering the surface with a higher Contains doping concentration than the underlying parts of this area.

15 · Charge transfer device according to claim 5, characterized in that the field effect transistors each contain a source and a three-in-one electrode, each through a surface zone of a first conductivity styp are formed, which surface zones are located in a on a surface of the semiconductor body bordering area of the second conductivity type, with an insulating layer on the surface, on which you can see those lying above the channel area Extend gate electrodes of the field effect transistors, wherein these field effect transistors are included in a number of field effect transistors and the drain electrode of a field effect transistor with the Source electrode of the next field effect transistor the series is connected, while at least a part of the capacitance one on the insulating layer and contains capacitance electrode located at least partially above the region of the second conductivity type, around one associated with the variable capacitance on the surface of the region of the second conductivity type Inversion layer to form, facing the drain electrode

409839/0699409839/0699

PriN 6821 11/30/73

of the field effect transistor belonging to the same stage and / or the one connected to this drain electrode Source electrode of the next transistor of the Series and is then connected to this electrode.

i6. Charge transfer device according to Claim 15j, characterized in that the capacitance electrode is practically completely above the region of the second conductivity type.

17 · Charge transfer device according to claim 16, characterized in that the drain electrode and the source electrode connected to this together forms a band-shaped surface zone of the first conductivity type form, which on the surface are below the capacitance

The part of the area of the second conductivity type lying largely surrounds the electrode.

18. Charge transfer device according to claim 17 »characterized in that the gate electrodes and the capacitance electrodes are self-registering conductive layers that are formed during manufacture when attached of the surface zones of the first conductivity type can be used as a mask.

19 · Charge transfer device according to one or more of claims 15 to 18, characterized in, that the threshold voltage for the formation of an inversion layer or a conductive channel under the gate

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PIiN 6821

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Electrode of the field effect transistor larger than that Threshold voltage for the formation of an inversion rail is under the capacitance electrode.

20. Charge transfer device according to claim 19 »characterized in that the capacitance electrodes are connected to the gate electrodes of the field effect transistors belonging to the same stage.

21. Charge transfer device according to claim 20, characterized in that the connection between of the gate electrode and the capacitance electrode is a conductive layer lying on the insulating layer, the is practically completely above the part of the first conductivity type occupied by the surface zone Surface extends.

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