DE2407355B2

DE2407355B2 - PROCEDURE AND CIRCUIT ARRANGEMENTS FOR WORD SYNCHRONIZATION IN BINARY SIGNAL TRANSMISSION

Info

Publication number: DE2407355B2
Application number: DE19742407355
Authority: DE
Inventors: Otto 8000 München Werner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-02-15
Filing date: 1974-02-15
Publication date: 1976-05-13
Also published as: DE2407355A1

Description

Die Erfindung betrifft ein Verfahren zur Wort-Synchronisation von empfangsseitig erzeugten Sinalen mit sendeseitig erzeugten und zum Empfäner übertragenen binären Signalen, die zu einem Infonnationswort zusammengefaßt sii.d und denen ein aus mehreren binären Signalen bestehendes, als Informationswort nicht vorkommendes Synchronisationswort fest definierter Länge vorangestellt ist. wobei auf der Empfängerseite das Synchronisationswort erzeugt und in einer Vergleichsschaltung laufend seriell mit den eintreffenden Binärzeichen verglichen wird und bei einem durch Auswertung der Zeitdauer erfolgenden Erkennen des Synchronisationswortes Steuersignale zur Verarbeitung des folgenden Inforrrationswortes erzeugt werden und Schaltungsanordnungen zur Durchführung dieses Verfahrens.The invention relates to a method for word synchronization from sinales generated on the receiving side to those generated on the transmitting side and to the receiver transmitted binary signals that result in an information word summarized sii.d and which one consisting of several binary signals as an information word synchronization word of a fixed length that does not occur is prefixed. whereby the synchronization word is generated on the receiver side and continuously serialized in a comparison circuit is compared with the incoming binary characters and, in the case of one, by evaluating the duration subsequent recognition of the synchronization word control signals for processing the following information word are generated and circuit arrangements for performing this method.

Ein derartiges Verfahren ist durch die deutsche Auslegeschrift 1 %1 752 bekannt. Die Schlußzeichen sind hierbei nicht in Form von binären Nullen, sondern als eine größere Folge binärer Einsen ausgebildet. Bei der Anordnung nach der deutschen Auslegeschrift 2015 498 ist das Synchronisierungswort nicht aus einer Folge von binären Nullen zusammengesetzt, sondern hat ein ganz spezielles und relativ kompliziertes Codemuster, das aus Nullen und Einsen zusammengesetzt ist.Such a procedure is by the German Auslegeschrift 1% 1 752 known. The final characters are not in the form of binary zeros, but rather formed as a larger sequence of binary ones. With the arrangement according to the German interpretative document 2015 498 the synchronization word is not composed of a sequence of binary zeros, it has a very special and relatively complicated code pattern made up of zeros and ones is.

Bei Luftlage-Überwachungssystemen, aber auch bei anderen technischen Aufgaben, weiden von entfernt gelegenen Meßstellen Meßdaten erzeugt, die dann quantisiert und in einer geeigneten Binarcodierung als Informationswörter einem zentralen Datenverarbeitungsgerät zugeführt werden. Wenn die Meßstellen diese Daten nicht kontinuierlich erzeugen. erfolgt die Übertragung der Informationswörtci von der erzeugenden Meßstelle zur empfangenden Verarbeitungseinrichlung meist in asynchroner und serieller Weise, d. h. einzelne Datengruppen treffen in einem beliebigen zeitlichen Abstand voneinander bei der Verarbeitungseinrichtung ein. Dabei besteht das Problem, beim zentralen Datenverarbeitungsgerät den Beginn eines Informationswortes zu erkennen und dann synchron zum Eintreffen der Binärzeichen des Informationswortes mit der betreffenden Verarbei-With air situation monitoring systems, but also with other technical tasks, we are far removed located measuring points generated measurement data, which then quantized and in a suitable binary coding are fed as information words to a central data processing device. When the measuring points do not generate this data continuously. the information wörtci is transmitted from the generating measuring point to the receiving processing device mostly in asynchronous and serial Way, d. H. individual data groups meet at any time interval from each other at the Processing device. There is the problem with the central data processing device Recognize the beginning of an information word and then synchronize with the arrival of the binary characters of the Information word with the relevant processing

bettung, ζ. B. die Abspeicherung der eintreffenden Binärzeichen, steuert.bedding, ζ. B. the storage of the incoming binary characters controls.

Durch die deutsche Auslegeschrift 1282073 ist eine Synchronisierungscinrichtung bekannt, bei der jedem Informationswort ein unverwechselbares Synchronisationswort fest definierter Länge vorangeht. Dieses Synchronisationswort wird auch empfangsseitig in der Synchronisiereinrichtung erzeugt und laufend in einer Vergleichsschaltung seriell mit den eintreffenden Binärzeichen verglichen. Beim Erkennen des Synchronisationswortes werden Steuersignale zur Verarbeitung des folgenden Informationswortes erzeugt. Bei der asynchronen Datenübertragung mit längerdauernden häufigen Pausen zwischen den Informationen ist dieses oder ein ähnliches Synchronisationsverfahren nicht effektiv, denn der Ühertragungskanal kann zusätzlich zu den Pausenzeiten auch während der Übertragungszeit jedes Synchronisaiionsworks nicht zur Informationsübertragung benul/l weiden. Der Erfindung liegt die Autgabe zuiiruntk . eine einfache und sichere Worisynchionisalioi": .'»s^che.i gesendeten lnformaliou^wörkui inu! duren Ver-ii K.Miiino :inf de-r Empfans.'ssei'.e hi ι /us ie'lie;'. Uno die- i Synchronisierung mit geringem Schalüuigsauiv. and zu realisieren.By the German Auslegeschrift 1282073 a synchronization device is known in which each information word is preceded by an unmistakable synchronization word of a fixed length. This synchronization word is also generated at the receiving end in the synchronization device and is ongoing compared serially with the incoming binary characters in a comparison circuit. When recognizing of the synchronization word, control signals are generated for processing the following information word. In the case of asynchronous data transmission with long, frequent pauses between the information this or a similar synchronization method is not effective, because the transmission channel can in addition to the pause times also during the transmission time of each synchronization work not benul / l willow for the transmission of information. The invention is the purpose of the invention. one simple and safe worisynchionisalioi ":. '» s ^ che.i sent lnformaliou ^ wörkui inu! duren ver-ii K.Miiino: inf de-r Empfans.'ssei'.e hi ι / us ie'lie; '. Uno die- i Synchronization with a low level of noise. and to realize.

Diese Aufgabe wird erfindungsgemäß dadurch gelos', daß das Synchronisaiionswort aus einer ununterbrochenen Anzahl xon binären Nullen besteht, die größer ist als die Maximalzahl unmittelbar hintereinander auftretender Nullen im Informationswort, und daß das Eintreffen des Synehfonisalionswortes dadurch erkannt wird, daß nach jedem Eintreffen einer binaren Eins die Zeitdauer des Eintreffens von eventuell hintereinanderfolgenden binären Nullen gemessen wird und bei Überschreiten einer der Maximalnulienzahl zugeordneten Zeitgrenze ein Ausgangssignal erzeugt wird, das von dem stets als binäre Eins auftretenden Startbit des nächsten Informationswories beendet wird.According to the invention, this object is achieved in that the synchronization word consists of an uninterrupted number of xon binary zeros, which is greater than the maximum number of immediately consecutive zeros in the information word, and that the arrival of the synchronization word is recognized by the fact that after each arrival of a binary one the duration of the arrival of any consecutive binary zeros is measured and when a time limit assigned to the maximum number of zeros is exceeded, an output signal is generated that is terminated by the start bit of the next information word, which always appears as a binary one.

Das Verfahren zur Wonsynchronisation gemäß der Erfindung verwendet als eindeutiges Synchronisierungswort eine Folge von BinärmilTen. die langer ist als die maximal mögliche Folge von Binarnullen im Informationswort. Da eine Pause in der Datenübertragung mit der Übertragung von Binarnullen identisch ist, wird eine Pause, die länger isi als die Zeit zur Übertragung der maximal möglichen Zahl um binären Nullen im lniormationswort. als Synchronisierungswort erkannt. Beim Eintreffen der ersten Zeichen des Informationswories wird sofort mit deien Verarbeitung begonnen. Dieses Verfahren zur Wortsynchronisation ist besonders günstig bei einer Datenübertragung mit häufigen längeren Pausen zwischen den lnformationsworten. Hier kann beim VOiliegen von Daten sofort mit der Informationsübertragung begonnen werden, ohne vorher Synchronisationsworte zu übertragen. Folgen die Daten ohne Pausen, so muß eine Mindestpause eingehalten weiden, was gleichbedeutend mit der Aussendung eines entsprechenden Synchronisationswortes ist. In diesem Fall ist das Verfahren gemäß der Erfindung den bekannten Wortsynchronisicrungsverfahren ebenbürtig.The method for wonsynchronization according to the invention is used as a unique synchronization word a sequence of binary styles. which is longer as the maximum possible sequence of binary zeros in the information word. There was a pause in data transmission is identical to the transmission of binary zeros, there will be a pause which is longer than the time to transfer the maximum possible number around binary zeros in the improvement word. as a synchronization word recognized. When the first characters of the information story arrive, deien will be sent immediately Processing started. This method for word synchronization is particularly advantageous for data transmission with frequent longer pauses between the information words. Here you can lie down at the VO of data can be started immediately with the information transfer, without prior synchronization words transferred to. If the data follow without pauses, a minimum pause must be observed, what is equivalent to sending a corresponding synchronization word. In this case it is the method according to the invention is equal to the known word synchronization method.

Die Vorteile der Erfindung sowie deren Weiterbildungen werden an Hand von Zeichnungen näher erläutert. Es zeigtThe advantages of the invention and its developments are explained in more detail with reference to drawings. It shows

Fig. 1 den Aufbau eines Informationswories. Fig. 2 das Impulsschema zweier aufeinanderfolitionswörter mil einer dazwischenliegenden Pause,Fig. 1 shows the structure of an information word. Fig. 2 shows the pulse scheme of two successive words with a pause in between,

Fig. 3 eine analog arbeitende Anordnung zum Erkennen von Synchronisationswörtern,3 shows an arrangement for recognition that works in an analogous manner of synchronization words,

Fig. 4 das Zeitdiagramm der Spannungsverlaufe innerhalb der Anordnung nach Fig. 3.FIG. 4 shows the time diagram of the voltage profiles within the arrangement according to FIG. 3.

Fig. 5 eine digital arbeitende Anordnung zum Erkennen von Synchronisalionswörtern unter Verwendung eines Schieberegisters.5 shows a digitally operating arrangement for recognition of synchronization words using a shift register.

Fig. () eine digital arbeilende Anordnung zum Erkennen von Synchronisationswörtern unter Verwendung eines Binärzählers.Fig. () Shows a digitally operating arrangement for recognition of synchronization words using a binary counter.

DasinFig. 1 dargestellte Informationswort /H'besu-ht aus den vier Informationsblöcken /Wl bis IB4. die wiederum aus jeweils zehn Binärzeichen bestehen. Jeder Iniormationsbloek wird durch ein Staitbit Si eingeleitet und durch ein Slopbil Si[> abgeschlossen Weiterhin sind in jedem Block acht Informatioiisbiis Hh und ein zur 1 -'ehlcri 'kennung dienendes Parlaisbit /' vorgesehen. Bei dem als eisten uul'i ekiuieι¹. In foiiiiaiionsblock ltt\ wird die gerade Pari!,!· geb;kkt. d. h. das Paritatsbii Γν,ιΐιί ■■<> gewählt, daß die Anzahl di. i lnloniiationsbus /'/' , ii.'Uglieh des Vat it:'.tsbits /'DasinFig. 1 illustrated information word / H'besu-ht from the four information blocks / W1 to IB4. which in turn consist of ten binary characters each. Each information block is introduced by a status bit Si and terminated by a Slopbil Si . Furthermore, eight information blocks Hh and a Parlais bit / 'serving for 1 -'erri' identification are provided in each block. With the as eisten uul'i ekiuieι ¹ . In foiiiiaiionsblock ltt \ the even par!,! · Geb; kkt. ie the Paritatsbii Γν, ιΐιί ■■ <> chosen that the number di. i lnloniiationsbus / '/', ii.'Uglieh des Vat it: '. tsbits /'

asas

3030th

3535

4040

/.ah!/.Ah!

Mücken IBl, IBi und IBA werden die Paritiiishiis /' •io gewählt, daß sieh jeweils eine ungerade Parität ergibt; das bedeutet, daß die Anzahl der Informationsbits Ifb zuzüglich der Paritätsbits /' eine ungerade Zahl ist. Das Startbit Si wird immer durch eine binare Eins und das Stopbit Stp wird immer durch eine binare Null dargestellt. Die einzelnen Binärzeichen des Informalionswortcs IW werden zeillich unmittelbar hintereinander gesendet. Als Informationsbits Ifb in den einzelnen Informationsblöcken ist ansonsten jede Kombination von Binärzeichen zulässig.Mosquitoes IB1, IBi and IBA the paritiiishiis / '• io are chosen that each results in an odd parity; this means that the number of information bits Ifb plus the parity bits / 'is an odd number. The start bit Si is always represented by a binary one and the stop bit Stp is always represented by a binary zero. The individual binary characters of the information word IW are sent one immediately after the other. Otherwise, any combination of binary characters is permitted as information bits Ifb in the individual information blocks.

Die in Fig. 2 nur teilweise dargestellten Informationswörter IWl, IWl sind durch die Pause A voneinander getrennt. Vom ersten Informationswort / Wl sind die Informationsblöcke IBTt und IBA und vom zweiten Informationswort IWl sind die Informationsblöcke IBl, IBl gezeigt. Die Informationsblöcke weisen wieder das Startbit Si, das Paritätsbit P, das Stopbit Stp und die Informationsbits Ifb auf. Es soll nun, wie es hier auch dargestellt ist, angenommen werden, daß sämtliche Informationsbits Ifb den Binärwert Null aufweisen. Dann ist auch das Paritätsbit P der Informationsblöckc IBl, IBi, IBA eine binäre Null. Insgesamt treten also in den Informationsblöcken /Ö3 und IBA maximal neun binäre Nullen hintereinander auf. Diese Zahl von maximal hintereinander auftretenden Nullen wird mit NM bezeichnet. Damit nun eine größere Folge von Nullen als eindeutiges Synchronisationszeichen erkannt werden kann, muß die Anzahl der darin enthaltenen Nullen größer sein als die maximal mögliche Zahl NM der Nullen in den Informationswörtern. Im gewählten Beispiel muß somit der Abstand A zwischen den beiden Informationswörtern mindestens neun binäre Nullen betragen. In diesem Fall treten zusammen mit dem Stopbit Sip des Informationsblocks IBA insgesamt zehn binäre Nullen hintereinander auf. und weil die maximal mögliche Zahl NM von Nullen im Informationswort nur neun beträgt, kann diese Folge daher als eindeutiges Synchronisationszeichen erkannt werden. Das Startbit 5i des Informationswortes IWl, das vereinbarungsgemäß durch eine binäre Eins dargestellt wird, signalisiert somit den Beginn des folgenden Informationswortes; nach diesem Startbit Si kann dann sofort mil der Verarbeitung der folgenden Informationszeichcn Ifb begonnen werden. Es kommt also bei diesem Synchronisationsverfahren darauf an, nach jeder empfangenen binären Eins die eventuell darauf folgenden binären Nullen zu zählen. Überschreitet die Zahl der so gezählten binären Nullen die maximal mögliche Zahl NM von Nullen im Informationswort, so bedeutet dies, daß die nächste binäre Eins das Startbit Si des nächsten Informationswortes ist. The information words IW1, IW1 only partially shown in FIG. 2 are separated from one another by the pause A. The information blocks IBTt and IBA of the first information word / Wl and the information blocks IBl, IBl of the second information word IWl are shown. The information blocks again have the start bit Si, the parity bit P, the stop bit Stp and the information bits Ifb . It should now be assumed, as is also shown here, that all information bits Ifb have the binary value zero. Then the parity bit P of the information blocks IBl, IBi, IBA is also a binary zero. In total, a maximum of nine binary zeros occur in a row in the information blocks / Ö3 and IBA. This maximum number of consecutive zeros is referred to as NM . So that a larger sequence of zeros can now be recognized as a unique synchronization symbol, the number of zeros contained therein must be greater than the maximum possible number NM of zeros in the information words. In the example chosen, the distance A between the two information words must therefore be at least nine binary zeros. In this case, together with the stop bit Sip of the information block IBA, a total of ten binary zeros occur one after the other. and because the maximum possible number NM of zeros in the information word is only nine, this sequence can therefore be recognized as a unique synchronization symbol. The start bit 5i of the information word IWl, which, as agreed, is represented by a binary one, thus signals the beginning of the following information word; after this start bit Si , the processing of the following information character Ifb can then be started immediately. With this synchronization method, it is important to count any subsequent binary zeros after each received binary one. If the number of binary zeros counted in this way exceeds the maximum possible number NM of zeros in the information word, this means that the next binary one is the start bit Si of the next information word.

Bei der in Fig. 3 dargestellten Anordnung zur Synchronisation, die in analoger Weise arbeitet, wird die Zeit gemessen, in der binäre Nullen hintereinander übertragen werden. Überschreitet diese gemessene Zeit die Zeitspanne, die zur Übertragung der maximal möglichen Zahl NM von Nullen nötig wäre, so ist klar, daß eine Synchronisationspausc vorliegt und ein entsprechendes Ausgangssignal abgegeben werden muß. Die einzelnen Binärzeichen treffen am Eingang / ein, der direkt mit dem Basisanschluß ß des Transistors T verbunden ist. Der Emitteranschluß E des Transistors T ist direkt mit dem positiven Pol + Ub einer _6s mit ihrem negativen Pol an Masse liegenden Spannungsquellc verbunden. Zwischen dem Kollektoranschluß K des Transistors Γ und Masse liegt die Parallelschaltung des Kondensators C und des Widerstandes Rl. Der Transistor 7" dient als elektronischer Schalter. Trifft am Eingang / und damit am Basisansehluß B des Transistors 7' ein positiver Spannungsimpuls, der einer binären Hins entspricht, ein, so schallet der Transistor /"durch, und am Kollektoranschluß K liegt das Potential + Ub an. Der Kondensator C lädt sieh schnell mii; einer sehr kJcinen Zeitkonstanten auf, und am Anschluß K wird noch wahrend der Impulsdauer der Potentialwcrl + Ub erreicht. Trifft nach diesem positiven Spannungsimpuls eine binäre Null am Eingang / ein. so wird der Transistor Y gesperrt, und der Kondensator C entlädt sich langsam über den Widerstand Rl mit der Zeit konstanten τ = C Rl. Die ZcilkonslEinte τ ist so zu wählen, daß die Entladezeit etwas - im allgemeinen um die halbe Sendedauer eines Binärzeichens - größer ist als die für die Übertragung der maximal möglichen Zahl NM von Nullen im Informalionswort nötige Zeitspanne. Dieses sinkende Potential am Anschluß K wird dem Differenzglied D über dessen Eingang /)— zugeführt und dort mit einem Referenzpotential verglichen, das an dem zwischen dem positiven Pol + Ub der Spannungsquelle und Masse liegenden und aus den Widerständen Rl und Ri gebildeten Spannungsteiler abgenommen ist, dessen zwischen den beiden Widerständen Rl und Ri liegender Anschluß V mit dem Eingang D+ des Differenzgliedes D verbunden ist. Das Diffcrenzglied D gibt an seinem Ausgang A ein positives Potential ab, wenn das seinem Eingang D + zugeführte Potential positiv gegenüber dem seinem Eingang D - zugeführlen Potential ist.In the arrangement for synchronization shown in FIG. 3, which works in an analogous manner, the time is measured in which binary zeros are transmitted one after the other. If this measured time exceeds the time span which would be necessary for the transmission of the maximum possible number NM of zeros, then it is clear that a synchronization pause is present and a corresponding output signal must be emitted. The individual binary characters arrive at the input /, which is directly connected to the base terminal ß of the transistor T. The emitter connection E of the transistor T is connected directly to the positive pole + Ub of a _6s voltage source with its negative pole connected to ground. The parallel connection of the capacitor C and the resistor Rl is located between the collector connection K of the transistor Γ and ground. The transistor 7 "serves as an electronic switch. If a positive voltage pulse, which corresponds to a binary Hins, occurs at the input / and thus at the base connection B of the transistor 7 ', the transistor /" passes through, and the collector connection K has the potential + Ub on. The capacitor C charges me quickly; a very kJcinen time constant, and at connection K the potentialwcrl + Ub is reached during the pulse duration. If, after this positive voltage pulse, a binary zero occurs at input /. so the transistor Y is blocked, and the capacitor C slowly discharges through the resistor Rl with time constant τ = C Rl. The ZcilkonslEinte τ is to be selected so that the discharge time is somewhat - generally by half the transmission time of a binary character - greater than the time required for the transmission of the maximum possible number NM of zeros in the information word. This falling potential at connection K is fed to the differential element D via its input /) - and there it is compared with a reference potential that is taken from the voltage divider between the positive pole + Ub of the voltage source and ground and formed by the resistors Rl and Ri, whose terminal V lying between the two resistors Rl and Ri is connected to the input D + of the differential element D. The differential element D emits a positive potential at its output A when the potential supplied to its input D + is positive compared to the potential supplied to its input D-.

In Zeile α von Fig. 4 sind die am Eingang / ankommenden Eingangssignale eingetragen. Zunächst trifft das Informationswort IWl mit den Informationsblöcken IBl bis /Ö4 ein. Dann folgt eine Pause, die als Synchronisationszeichen geeignet ist. Anschließend ist der Beginn des folgenden Informationswortes IWl angedeutet In Zeile b von Fig. 4 ist die zwischen dem Anschluß V und Masse liegende Referenzspannung UV, die zeitlich konstant ist, und die am Kollektoranschluß K des Transistors 7 liegende Spannung UK aufgezeichnet. Mit der ersten eintreffenden binären Eins lädt sich der Kondensator C bis zu seinem Spitzenwert auf. Während jeder eintreffenden binären Null entlädt sich der Kondensator C etwas über dem Widerstand Rl. Während der Übertragung des Informationswortes treffen aber niemals so viele binäre Nullen hintereinander ein, daß die Spannung UK am Anschluß K unter die Referenzspannung UV absinken könnte. Erst am Ende des Informationswortes /Wl ist der Transistor Γ auf Grund des Eintreffens einer ausreichenden Anzahl von Nullen genügend lange gesperrt, so daß die Spannung UK am Kollektoranschluß K und damit am Eingang D -des Differenzgliedes D die Referenzspannung UV am Eingang D+ des Differenzgliedes D unterschreitet. In Zeile c ist das Aus,gangssignal UA am Ausgang A des Differenzgliedes D aufgetragein. Das Ausgangssignal UA ist so lange Null, wie die Spannung UK am Eingang D - größer ist als die Spannung UV am Eingang D-K d. h., solange die Spannung UK am KoI-lektoranschluß K des Transistors T größer als die Referenzspannung UV am Anschluß V des Spannungsteilers iss. Erst beim Unterschreiten dieser Schwelle tritt am Ausgang A dies Differenzgliedes D ein positiver Spannungssprung auf; dieser hält so lange, bis der Transistor T durch einen positiven EingangsimpulsIn line α of FIG. 4, the input signals arriving at the input / are entered. First, the information word IW1 arrives with the information blocks IB1 to / Ö4. This is followed by a pause, which is suitable as a synchronization symbol. Subsequently, the beginning of the next information word IWL is indicated in line b of Fig. 4 is located between the terminal V and ground reference voltage UV, which is constant in time, and lying on the collector K of the transistor 7 voltage UK recorded. With the first incoming binary one, the capacitor C charges up to its peak value. During each incoming binary zero, the capacitor C discharges slightly through the resistor Rl. During the transmission of the information word, however, never so many binary zeros arrive one after the other that the voltage UK at the connection K could drop below the reference voltage UV. Only at the end of the information word / Wl is the transistor Γ blocked due to the arrival of a sufficient number of zeros long enough so that the voltage UK at the collector connection K and thus at the input D - of the differential element D, the reference voltage UV at the input D + of the differential element D. falls below. In line c, the output signal UA is applied to output A of differential element D. The output signal UA is zero as long as the voltage UK at the input D - is greater than the voltage UV at the input DK, that is, as long as the voltage UK at the connector K of the transistor T is greater than the reference voltage UV at the V connector of the voltage divider iss . Only when this threshold is undershot does a positive voltage jump occur at output A of this differential element D; this lasts until the transistor T receives a positive input pulse

βπι Eingang /durchgeschaltet wir j und die Spannung lim Kondensator K wieder den Wert f Ub annimmt. Die in Fig. 5 dargestellte Ai Ordnung /in Synchronisation, die in digitaler Arbe tsweise arbeitet, ist fur Zahlung von fünf hinlereinandii folgenden Binärliulien geeignet und weist im wesentlichen die fünf Speicherglieder FLl bis FL5 auf. die zum Schicbciefster SR zusammengeschaltet sind. Die ζ)-Ausgänge ¹I bis Q4 sind mit den ./-Eingängen Jl bis 75 der lgenden Speicherglieder FLl bis FLS zusammengeschaltet, ebenso die (^-Ausgänge mit den K-Eingängen. Der ./-Eingang 71 des Speichergliedes SLl bleibt unverschaltet, der K-Eingang Kl des ersten Speichergliedes FLl ist mit Masse verbunden. Alle Takteingänge CIl bis C/5 der Speicherglieder FLl bis FL5 werden durch den Taktgenerator TG mit einem Schiebetakt versorgt, der mit der Bitfolge der übertragenen Binärdaten synchron ist. Die zu übertragenden binären Datengrupper treffen am Eingang / ein und werden dem Speie ierglied FLl über dessen »Rücksetz«-Eingang Rl zugeführt. Wenn am Eingang Al des Speichergliedes FLl eine Null anliegt, so wird mit jedem Schiebetakt aus einem Ausgang Ql eine binäre Eins abgegeben, die mit jedem Schiebetakt durch das Schieberegister SR geschoben wird. Wenn nun am Eingang / eine binäre Eins auftiitt, wird am Ausgang Ql des SpSichergliedes FLl eine binäre Null abgegeben, die anschließend taktweise durch das Schieberegister S/? geschoben wird. Alle Ausgänge Ql bis Q5 der Sp.'icherglieder FLl bis FL5 sind mit den Eingängen des UND-Gatters G verbunden. Am Ausgang A dieses Gatters tritt immer dann eine logische Eins auf, wenn ai allen seinen Eingängen eine logische Eins anliegt. Wenn nach dem Eintreffen einer binären Eins am Eingang / das Speicherglied FLl an seinem Ausgang ;inc Binärnull abgegeben hat, die während der nächsten fünf Schiebetakte im Schieberegister abgespeichert wird, kann während dieser Zeit selbstverständlich am Ausgang A des Gatters G keine logische Eins auftreten. Erst wenn die binäre Null das Schieberegister SR über den Ausgang Q5 des Speicherglicdes FL5 wieder verlassen hat und in der Zwischenzeit keine neue Eins am Eingang / eingetroffen ist, befinder sich sämtliche Speicherglieder FLl bis FL5 wieder in dem Zustand, indem sie an ihren Ausgängen Ql bis QS binäre Einsen abgeben. Wenn dies der Fall ist, ritt auch am Ausgang A des Gatters G eine logische Eins auf, die bedeutet, daß die nächste am Eingang / eintreffende binäre Eins das Startbit eines folgenden neuen Informationswortes ist. Wenn am Ausgang A eine logische Eins vorliegt, kann daher nach dem Eintreffen einer binären Eins am Eingang / mit der Verarbeitung des nächsten Binärzeichens begonnen werden.βπι input / switched through we j and the voltage lim capacitor K again assumes the value f Ub. The order / synchronization shown in FIG. 5, which works in a digital manner, is suitable for the payment of five consecutive binary lines and essentially has the five storage elements FL1 to FL5. which are interconnected to the Schicbciefster SR . The ζ) outputs ¹ I to Q4 are interconnected with the ./ inputs Jl to 75 of the subsequent memory elements FLl to FLS , as well as the (^ outputs with the K inputs. The ./ input 71 of the memory element SLl remains unswitched, the K input Kl of the first memory element FLl is connected to ground. All clock inputs CIl to C / 5 of the memory elements FLl to FL5 are supplied with a shift clock by the clock generator TG , which is synchronous with the bit sequence of the transmitted binary data transmitting binary data Grupper meet at the input / a and the Spit ierglied FLL via its "reset" input R, respectively. at the input Al, if the memory member FLL abuts a zero, a binary one is supplied to each shift clock from an output Ql, the is shifted through the shift register SR with each shift cycle. If a binary one occurs at the input /, a binary zero is output at the output Ql of the SP safety element FLl, which is then cycled through the shift register S /? is pushed. All outputs Q1 to Q5 of the memory elements FL1 to FL5 are connected to the inputs of the AND gate G. A logical one always occurs at the output A of this gate if a logical one is applied to all of its inputs. If after the arrival of a binary one at the input / the memory element FLl at its output; inc has output a binary zero which is stored in the shift register during the next five shift clocks, no logical one can of course occur at the output A of the gate G during this time. Only when the binary zero has left the shift register SR via the output Q5 of the Speicherglicdes FL5 and in the meantime no new one has arrived at the input / is all memory elements FL1 to FL5 in the state in which they are at their outputs Q1 to QS make binary ones. If this is the case, a logical one also appeared at the output A of the gate G, which means that the next binary one arriving at the input / is the start bit of a subsequent new information word. If there is a logical one at output A , processing of the next binary character can be started after a binary one has arrived at input /.

Die in Fig. 6 dargestellte Synchronisationseinrichtung arbeitet nach dem Prinzip eines Binärzählers. Bei dem Verfahren zur Wortsynchronisation kommt es im wesentlichen darauf an, die auf eine binäre Eins folgenden Nullen zu zählen. Die Synchronisationseinrichtung besteht hier aus den vier Speichcrgliedern FlO bis F/3, die als Binärzähler BZ zusammengeschaltet sind, ferner einer Logikschaltung, die aus dem UND-Gatter G besteht und die das Erreichen der vorgegebenen Stellung des Binärzahlers BZ regi sirierl, und dem Speicherglied F/4. das dieses Ereigni festhält. Im Binürzähler BZ ist das Speicherglied FH der Stelle der Binärzahl mit der Wertigkeit 2", da:The synchronization device shown in FIG. 6 operates on the principle of a binary counter. In the method for word synchronization, it is essential to count the zeros following a binary one. The synchronization device here consists of the four storage elements FlO to F / 3, which are connected together as a binary counter BZ , and a logic circuit which consists of the AND gate G and which regi sirierl the reaching of the predetermined position of the binary counter BZ , and the storage element F / 4. that records this event. In the binary counter BZ , the storage element FH is the digit of the binary number with the value 2 ", because:

Speicherglied F/l der Stelle der Binärzahl mit dei Wertigkeit 2^!. usw. zugeordnet. Der Binärzähler BZ mil den vier Speichergliedern F/0 bis F/3 ist somit in der Lage, bis zu fünfzehn hintereinanderfolgendc Binärnullen zu zählen. Zur Realisierung des Binar-Zählers BZ weiden Speicherglieder verwendet, die in der Lage sind, bei der Eingangskombination ./ = 1 und K = 1 nach der Beendigung des am C/-Eingang eintreffenden Taktes den Zustand am Q-Ausgang zu wechseln. Vorzugsweise werden hierzu sogenannte J-K-R-S Master-Slvac-Flipflops verwendet. Die ./- und /(!-Eingänge der Speicherglieder F/0 bis F/3 bleiben unverschaltet, was identisch ist mit dem Anliegen einer binären Eins. Der Eingang ClO des Speichergliedes F/0 ist mit der Klemme 7 verbunden, der ein der übertragenen Datenfolge synchroner Zähltakt zugeführt wird. Die Eingänge C71 bis C73 der folgenden Spcicherglieder FIl bis F/3 sind mit den Q-Ausgängen QO bis Ql der vorangestellten Spcicherglieder F/0 bis FIl verbunden. An der Eingangsklemme / treffen die Binärzeichen der zu übertragenden Datenfolgen ein. Der Eingang / ist mit allen Rücksetzeingängen RO bis R3 der Speichcrglieder F/0 bis F/3 des Binärzählers BZ verbunden. Eine am Eingang / eintreffende binäre Eins bewirkt also das Löschen des Binär-Zählers BZ. Mit dem nächsten Takt wird dann mit der Zählung der Nullen begonnen. Die Synchronisationsschaltung soll im gewählten Beispiel neun aufeinanderfolgende Nullen erkennen. Es ist also eine logische Schaltung vorzusehen, die den Zustand »neun« des Binärzählers BZ erkennt. Dazu ist der Ausgang QO des Speichcrgliedes F/0. das der Binärstelle mit der Wertigkeit 2" zugeordnet ist, mit dem einen Eingang des Gatters G verbunden. Weiterhin ist der Ausgang Qi des Speichergliedes F/3. das der Binär-Storage element F / l of the digit of the binary number with the valency 2 ^! . etc. assigned. The binary counter BZ with the four storage elements F / 0 to F / 3 is thus able to count up to fifteen consecutive binary zeros. To implement the binary counter BZ, storage elements are used which are able to change the state at the Q output with the input combination ./ = 1 and K = 1 after the end of the clock arriving at the C / input. So-called JKRS Master Slvac flip-flops are preferably used for this purpose. The ./ and / (! Inputs of the memory elements F / 0 to F / 3 remain unconnected, which is identical to the presence of a binary one. The input ClO of the memory element F / 0 is connected to terminal 7, which is one of the The inputs C71 to C73 of the following memory elements FIl to F / 3 are connected to the Q outputs QO to Ql of the preceding memory elements F / 0 to FIl . The binary characters of the data sequences to be transmitted meet at the input terminal / The input / is connected to all reset inputs RO to R3 of the memory elements F / 0 to F / 3 of the binary counter BZ . A binary one arriving at the input / causes the binary counter BZ to be cleared In the example chosen, the synchronization circuit is to recognize nine successive zeros. A logic circuit must therefore be provided that recognizes the "nine" state of the binary counter BZ nt. For this purpose, the output QO of the memory element is F / 0. which is assigned to the binary digit with the value 2 ", connected to one input of the gate G. Furthermore, the output Qi of the storage element F / 3.

stelle mit der Wertigkeit 2^ zugeordnet ist. mit einem weiteren Eingang des Gatters G verbunden. Wenn der Binärzähler BZ im Zustand »neun« ist, tritt am Ausgang des Gatters G ein einer logischen Eins entsprechendes Signal auf. Dieses Ereignis wird in der Speicherzelle F/4 abgespeichert. Dazu ist der Sctz-Eingang S der Speicherzelle F/4 mit dem Ausgang des Gatters G und der Rücksetz-Eingang R mit dem Eingang / der Synchronisationsschaltung verbunden. Eine dort auftretende binäre Eins löscht also neben dem Binärzähler BZ auch die Speicherzelle F/4. Der Ausgang der Speicherzelle F/4 entspricht dem Ausgang A der in Fig. 5 gezeigten Synchronisationsschaltung und ist hier ebenso bezeichnet. Die am Ausgang A auftretende Signalfolge entspricht vollkommen der in Fig. 4, Zeile c gezeigten Signalfolge.place with the value 2 ^ is assigned. connected to another input of the gate G. When the binary counter BZ is in the "nine" state, a signal corresponding to a logical one occurs at the output of the gate G. This event is stored in memory cell F / 4. For this purpose, the Sctz input S of the memory cell F / 4 is connected to the output of the gate G and the reset input R is connected to the input / the synchronization circuit. A binary one occurring there also clears the memory cell F / 4 in addition to the binary counter BZ. The output of the memory cell F / 4 corresponds to the output A of the synchronization circuit shown in FIG. 5 and is also designated here. The signal sequence occurring at output A corresponds completely to the signal sequence shown in FIG. 4, line c.

Bei bis zu vier zu zählenden Nullen ist die Anordnung nach Fig. 5 günstiger als die nach Fig. 6: sind dagegen mehr als fünf aufeinanderfolgende Nullen zu zählen, so ist die Anordnung nach Fig. 6 effektiver, weil sie mit weniger Speichergüedern auskommt: bei zehn zu zählenden Nullen sind in der Anordnung nach Fig. 5 bereits zehn, in der Anordnung nach Fig. 6 dagegen nur fünf Spcicherglieder erforderlich.With up to four zeros to be counted, the arrangement according to FIG. 5 is more favorable than that according to FIG. 6: are on the other hand, to count more than five consecutive zeros, the arrangement according to FIG. 6 is more effective, because it gets by with less memory: if there are ten zeros to be counted are in the arrangement according to FIG. 5 already ten, in the arrangement according to FIG. 6, however, only five memory elements are required.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Method for word synchronization of signals generated at the receiving end with binary signals generated at the transmission end and transmitted asynchronously to the receiver, which are combined to form an information word and which are preceded by a synchronization word of a fixed length consisting of several binary signals and not occurring as an information word, with the receiver side generates the synchronization word and is compared in a comparison circuit continuously in series with the incoming binary bits and the synchronization word control signals are generated for processing the next information word at an occurring by evaluation ¹ S of the time period detection, characterized in that the synchronization word of a continuous number of binary zeros exists, which is greater than the maximum number (NM) of immediately consecutive zeros in the information word (/ Wl, IWl), and that the arrival of the synchronization word dadurc h it is recognized that after each arrival of a binary one, the duration of the arrival of possibly consecutive binary zeros is measured and when a line limit assigned to the maximum number of zeros (NM) is exceeded, an output signal is generated which is based on the start bit (St) that always appears as a binary one of the next information word (IWl) is ended.

2. Circuit arrangement for carrying out the method according to claim 1, characterized in that the binary zero is realized by a zero-volt signal, that a transistor (7 ') is provided, which with its emitter connection (E) directly to the positive pole (+ Ub) is connected to a voltage source with its negative pole connected to ground, to whose collector connection (A) the parallel circuit of a capacitor (C) and a resistor (Rl) is connected, the other connection of which is connected to ground, that the binary characters of the data group the Basiüanschluß (ß) of the transistor are supplied (7) via the input terminal (/), in that two resistors (R2, R3) connected as a voltage divider between the positive terminal (+ Ub) of the voltage source and ground, that a _so Differenzschaltuiiig (D ) is provided, the first input of which is supplied with the voltage of the connection point (K) of the voltage divider and the second input of which is the voltage of the collector connection (A ') of the transistor (T) t and at the output (A) of which a positive voltage (UA) occurs only when the voltage at the connection point (K) of the voltage divider is greater than the voltage at the collector connection (A ') of the transistor (7 ").

3. Circuit arrangement for carrying out the method according to claim 1, characterized in that timing-controlled memory elements ( Fl 1 to /'7.S) are provided in a number which is just as large as the maximum possible number <;,. (NM) of consecutive zeros in the information word. that the sali.'iglicdi, '! i / 7.1 to /7.5.1 to a slide valve (.VAM /usammi'nnf.eh.il· te 'are the ^ -output (Ql to Q4> each of the preceding divider (FLl to FlA) with the / Input (Jl to JS) of the respective following ^ storage element and the Q-Ausgar.j (Ql to QA) of each preceding storage element: des (FLl to FLA) with the A input (A'2 to A5) of the following Memory element (// .; to FLS) is interconnected, that the clock inputs (C /) of all memory elements (FLl to FLS are supplied with a clock generated in a clock generator ( TG) , that the ./ input ( Jl ) de first Memory element (FLl) remains unconnected while the Α input (Al) of the first memory element is connected to ground that the binary characters of the data groups reach a reset input (Rl) of the first memory element: (FLl) leading input (/) dal the Q outputs of all memory elements (FLl bi; FLS) are connected to the inputs of an AND gate (G, at whose output (A) the off output signal in the form of a binary one occurs when the maximum zero number (NM) is exceeded!

4. Circuit arrangement for implementing de; Method according to Claim 1, characterized in that clock-controlled memory elements (/ 7 (to F / 3) are provided in a number I, e.g. 3) which is at least as large. that the who 2 ^{k is} equal to the maximum possible number [NM of zeros in the information word, that the memory elements (FlO to / 73) are interconnected as binary counters (BZ) , that the first memory element (FId) is the binary digit 2 ", the A-th memory element (FIk) the binary digit 2 '"' of the binary counting (BZ) realizes that the / inputs and A inputs of all memory elements (FlQ to / 73) are not connected, that the clock input (C70) of the first memory element (FIO) via the Taktklemmc ( T) one of the bit sequence of the data groups is supplied synchronously clock that the (^ outputs (QO bi « Ql) with the clock inputs (C / 1 to C / 3) of the following Memory elements (FLl to F / 3) are connected together so that with this wiring of the memory elements, output Q changes its binary value at the end of the pulse applied to the clock input, that the binary characters of the data groups are connected in parallel via an input (/ the reset inputs ( RO to /? 3) of all storage elements (FlO to F / 3) are supplied, since . ¹ the Q outputs (QO, Q 3) of those salivary members (z. B. FlO, F / 3) that are necessary for the binary realization of the number (NM) are connected to an AND gate (G), and that the output of the gate (G) with the Selz input; (S) is connected to a memory cell ( FIA) . whose reset input (R) is connected to the input (/) and at whose output (A) the output signal occurs in the form of a binary one when the maximum zero number (NM) is exceeded

5. Circuit arrangement according to claim 3, characterized in that the memory elements al · · J-K-R-S flip-flops are formed.

(>. Circuit arrangement according to claim 4 characterized! '. Ekenn / eichnet. That the Spcicheigik de a! -.! - KR ^ S-MüMcr-Slau- flip-flops and lin. S | vi, ■ ruT / eiK: al- RS-FlipÜ.'P trained m; hI.