DE2263091A1

DE2263091A1 - FIELD EFFECT SEMI-CONDUCTOR DEVICE

Info

Publication number: DE2263091A1
Application number: DE19722263091
Authority: DE
Inventors: Masumi Fukuta
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1971-12-27
Filing date: 1972-12-22
Publication date: 1973-07-12
Also published as: NL7217558A; DE2263091C2; NL165334C; NL165334B

Description

Feldeffekt-Halbleitervorrichtung Prioritäten: 27. Dezember 1971 Japan 3545/1972 28. Februar 1972 Japan 20915/1972 4. März 1972 Japan 22535/1972 Kurzfassung der Beschreibung Es wird eine Feldeffekt-Halbleitervorrichtung mit hoher Leistung beschrieben, bei der die Totlänge pro gegebene Fläche eines Halbleitersubstrats groß ist und bei der ein Kanal gebildet wirde um sich. von der Hauptfläche des Halbleitersubstrats ;u der anderen Hauptfläche zu erstrecken und die Stromdichte 80 gleichförmig wie möglich zu machen; um damit eine hohe Ausgangsleistung' zu schaffen, und die einen Aufbau aufweist, der eine leicbte Anbringung der Elektroden ermöglicht. Field Effect Semiconductor Device Priorities: December 27, 1971 Japan 3545/1972 February 28, 1972 Japan 20915/1972 March 4, 1972 Japan 22535/1972 Abstract of the Description It becomes a high performance field effect semiconductor device described in which the dead length per given area of a semiconductor substrate is large and a channel is formed around it. from the main surface of the semiconductor substrate ; u to extend the other major surface and the current density 80 is uniform as to make possible; in order to create a high output power ', and the one Has structure that allows easy attachment of the electrodes.

Anwendungsgebiet der Erfindung Die Erfindung betrifft eine Feldeffekt-Ilalbleitervorrichtung und insbesondere eine Feld effekt-Halbleitervorrichtung, bei der die Torlänge pro gegebene Fläche eines Halbleitersubstrats groß ist, um ein großes Ausgangssignal zu erzeugens und die angepaßt, ist, um eine hervorragende Frequenzkennlinie zu liefern.Field of application of the invention The invention relates to a field effect semiconductor device and in particular a field effect semiconductor device in which the gate length is per given area of a semiconductor substrate is large to produce a large output signal and which is adapted to provide an excellent frequency characteristic.

Stand der Technik Feldeffekttransistoren, nacbfolgend der Kürze wegen mit FET bezeichnet, haben eine viel höhere Eingangsimpedanz als bipolare Transistoren und sie haben die Vorteile einer geringen Steuerleistung und eines geringen Rauscbens, auch in dem Falle, daß die Impedanz der Signaquelle hoch ist, jedoch gibt es im Vergleich mit bipolaren Transistoren nur eine sehr geringe Anzahl von FET, , die imstande sind, eine hohe elektrische Leistung zu verarbeiten. Eine der Gründe dafür liegt in dem Elektrodenaufbau, der bei den PET verwendet wird, und in diesem Falle werden zwei Gegenmaßnahmen ale möglich betrachtet. Die eine besteht darin, die Torlänge pro Einheit, z.B. der Quellenelektrode oder der Abflußelektrode, zu vergrößern, und die andere besteht darin, den Grad der Integrierung der Einheiten auf einem gegebenen Halbleitersubstrat su erhöben und die Einseiten parallel au betätigen, wodurch ein großes iusgangssignal als Ganzes erhalten wird.State of the art field effect transistors, for the sake of brevity labeled FET, have a much higher input impedance than bipolar transistors and they have the advantages of low control power and low noise, even in the case that the impedance of the signal source is high, however, there is Compared with bipolar transistors only a very small number of FETs, that are able to process high electrical power. One of the reasons for that lies in the electrode structure used in the PET, and in this case two countermeasures are considered as possible. One is the goal length per unit, e.g. of the source electrode or the drainage electrode, and the other is the degree of integration of the units on one raise the given semiconductor substrate and press the one sides in parallel, whereby a large output signal is obtained as a whole.

Diese beiden Gegenmaßnahmen widereprechen einander, jedoch ist es acbließlicb notwendig, die entgegengesetzte Länge zwischen mehreren Quellen- und Abflußbereichen, die auf einem Halbleitersubstrat gebildet sind , maximal zu vergrößern, die durcb jeden der Quellen- und Abflußbereiche eingenommene Fläche zu vergrößern und eine gleicbförmige Arbeitsweise Über die gesamte Fläcbe des Halb-.leitersubstrats zu bewirken. Des weiteren ist es auch notwendig, eine örtliche Überhitzung aufgrund der Ungleichförmigkeit der Stromdichte zu verhindern, die durch eine örtliche Ungleichförmigkeit der Fremdstoffkonzentration und der Diffusionstiefe in Jedem der Quellen- und Abflußbereiche verursacht wird.These two countermeasures contradict each other, but it is acbschlusslicb necessary to have the opposite length between multiple sources and To maximize the enlargement of drainage areas formed on a semiconductor substrate, to increase the area occupied by each of the source and drainage areas and an identical operation over the entire surface of the semiconductor substrate to effect. Furthermore, it is also necessary to avoid local overheating to prevent the non-uniformity of the current density caused by a local non-uniformity the concentration of impurities and the depth of diffusion in each of the source and drainage areas caused.

Zusammenfassung der Erfindung Ein Zweck der- Erfindung besteht darin, einen Feldeffekttransistor (FET) zu schaffen, der einen Elektrodenaufbau sur Erzeugung einer hohen Ausgangsleistung verwendet.Summary of the Invention One purpose of the invention is to to create a field effect transistor (FET) that generates an electrode structure high output power is used.

Ein weiterer Zweck der Erfindung besteht darin, einen FET mit einem Musteraufbau zu scbaffen, bei dem die entgegengesetzte Länge zwischen Quellen- und Abflußbereichen, .d.h. die Spaltlänge, pro Einheitsfläche eines Halbleitersubtrats groß ist.Another purpose of the invention is to provide a FET with a To create a pattern structure in which the opposite length between the source and Drainage areas, i.e. the gap length per unit area of a semiconductor substrate is great.

Ein weiterer Zweck der Erfindung besteht darin, einen FET zu schaffen, bei dem die gesamte Spaltlänge erhöht ist und bei dem die Flächen der Lagen der Queilen- und Abflußbereiche für die Befestigung der Elektroden vergrößert sind, wodurch ein großes Iusgangssignal erbalten wird.Another purpose of the invention is to provide an FET that in which the total gap length is increased and in which the surfaces of the layers of the The swelling and drainage areas for the attachment of the electrodes are enlarged, thereby producing a large output signal.

Ein weiterer Zweck der Erfindung besteht darin, einen FET zu schaffen, der angepaBt ist, um das Auftreten einer Flächenüberhitzung zu verhindern, die sich aus einer Ungleichförmigkeit der Stromdichte ergibt, wenn der FET mit hoher Leistung betrieben wird.Another purpose of the invention is to provide an FET that which is adapted to prevent surface overheating from occurring results from a non-uniformity in current density when the FET is high-powered is operated.

Kurze Beschreibung der Zeichnung Die Erfindung wird beispielhaft unter Bezugnahme auf die Zeichnung beschrieben, in der sind Fig. 1 eine schematische Darstellung eines Beispiels eines Grundrißmusters einer Feldeffekt-Halbleitervorrichtung nach der Erfindung, Fig. 2A bis 2D Quersebnitte verschiedener Beispiele der Erfindung, Fig. 3 eine schematische Darstellung eines weiteren Beispiels des Grundrißmusters der Feldeffekt-Halbleitervorrichtung der Erfindung Fig. 4 eine schematische Ansicht eines Beispiels der Feldeffekt-Halbleitervorricbtung der Erfindung, die einen Auibau bat, bei dem ein Kanal gebildet ist, um einen sich von einer Hauptfläche eines Halbleitersubstrate zu deren anderer Hauptfläche erstreckenden Teil zu bilden und Fig. 5 eine schematische Ansicht eines Beispiels der Feldeffekt-Halbleitervorrichtung der Erfindung mit einer Mehrzahl von elementaren, in Fig. 4 dargestellten Halbleiterelementen.BRIEF DESCRIPTION OF THE DRAWING The invention is exemplified below Described with reference to the drawing, in which Fig. 1 is a schematic representation shows an example of a plan pattern of a field effect semiconductor device of the invention, FIGS. 2A to 2D cross sections of various examples of the invention, Fig. 3 is a schematic representation of a further example of the plan pattern the field effect semiconductor device of the invention Fig. 4 is a schematic An example of the field effect semiconductor device of the invention is shown in FIG asked a building in which a channel is formed to separate from a main surface of a semiconductor substrate to the other main surface thereof extending part and FIG. 5 is a schematic view of an example of the field effect semiconductor device of the invention with a plurality of elementary semiconductor elements shown in FIG.

Beschreibung der bevorzugten Ausführungsformen In Fig. 1 bezeichnet 1 polygonale, in der Figur quadratische, Quellen- oder Abilußbereicbe, s.B. Abflußbereiche. 2 ist ein Quellen- oder Abflußbereioh, z.B.Description of the Preferred Embodiments Denoted in FIG 1 polygonal, in the figure square, source or abilus areas, see B. Drainage areas. 2 is a source or drain area, e.g.

ein Quellenbereich, der gebildet ist, um sich längs jeder Seite der Abflußbereiche 1 in einer Weise zu erstrecken, um diese zu umgeben. 3 sind Torbereiche, von denen Jeder angeordnet ist, um die Quellen- und Abflußbereiche voneinander zu isolieren. 4 sind Sperrbereicbe der Quellenbereiche 2. 5 ist eine Abflußelektrode, 6 ist eine Quellenelektrode und 7 ist eine Torelektrode. 8 sind Verbindungspunkte zwischen den Abflußbereichen 1 und der Abflußelektrode, 9 sind Verbindungspunkte zwischen den Quellenbersichen 2 und der Quellenelektrode 6 und 10 sind Verbindungapunkte zwischen den Torbereicben 3 und der Torelektrode 7 in den Sperrbereicben 4.a source area formed to extend along each side of the To extend drainage areas 1 in a manner to surround them. 3 are gate areas, each of which is arranged to close the source and drainage areas from one another isolate. 4 are blocking areas of the source areas 2. 5 is a drainage electrode, 6 is a source electrode and 7 is a gate electrode. 8 are connection points between the drainage areas 1 and the drainage electrode, 9 are connection points between the source areas 2 and the source electrode 6 and 10 are connection points between the gate areas 3 and the gate electrode 7 in the blocking areas 4.

Die quadratischen Abflußbereicbe 1 sind eng nebeneinander in einer Ebene angeordnet und der Quellenbereich 2 ist angeordnet, um sich längs Jeder Seite der Abflußbereiche 1 zu erstrecken, um diese einzufassen. Der Quellenbereich 2 ist in einer solchen maschenartigen Form ausgebildet, daß er wenigstens an einer Ecke Jedes Abflußbereicha 1 abgesperrt ist. Die Torbereiche 9 sind längs Jeder Seite Jedes Abflußbereiches 1 gebildet, um diesen einzuschließen und von einem benachbarten Quellenbereich 2 derselben Breite zu trennen. Durch Aufprägen einer Spannung auf den Torbereich 3 wird die Leitfähigkeit eines zwischen dem Abflußbereich 1 und dem Quellenbereich 2 gebildeten Kanals gesteuert, wie in dem Falle bei einem üblichen FET.The square Abflussbereicbe 1 are close to each other in one And the source area 2 is arranged to extend along each side of the drainage areas 1 to extend in order to enclose them. The source area is 2 formed in such a mesh-like shape that it is at least at one corner Each drainage area 1 is cordoned off. The gate areas 9 are along Each side of each drainage area 1 made to enclose it and of one to separate adjacent source area 2 of the same width. By imprinting a Voltage on the gate area 3 becomes the conductivity of one between the drain area 1 and the source area 2 are controlled as in the case of a usual FET.

Die vier Torbereiche 3, die um Jeden Sperrbereich 4 angeordnet sind 9 der gebildet ist, indem der Quellenbereich 2 abgeschnitten' wird, sind elektrisch über die Sperrbereiche 4 verbunden und an die Torelektrode 7 an jedem Verbindungspunkt 10 angeschlossen Die Abflußelektrode 5 ist in der Form einer Leiter dargestellt, in der mehrere rechteckige Fenster gebildet sind, und die Abflußelektrode 5 ist an diese reihenweise an mehreren Verbindungspunkten 8 angeschältet. Die Quelenelektroden 6 und die Torelektroden 7 sind in einer kammförmigen Ausbildung dargestellt und so angeordnet, daß ihre Zähne ineinander eingreifen, und diese Elektroden 6 und 7 sind Jeweils an die Verbindungspunkte 9 und 10 in Spalten angeschaltet.The four gate areas 3, which are arranged around each blocking area 4 9, which is formed by cutting off the source region 2, are electrical connected via the blocking regions 4 and to the gate electrode 7 at each connection point 10 connected The drainage electrode 5 is shown in the form of a ladder, in which a plurality of rectangular windows are formed, and the drain electrode 5 is connected to this in rows at several connection points 8. The source electrodes 6 and the gate electrodes 7 are shown in a comb-shaped design and arranged so that their teeth mesh with each other, and these electrodes 6 and 7 are each connected to the connection points 9 and 10 in columns.

Unter Verwendung des Grundrißmusters in Fig. 1 ist es möglich, daß die Abflußbereicbe 1 Jeweils von einem maschenförmigen Quellenbereich 2 umgeben sind, der Sperrbereiche 4 aufweist, und die in einer Ebene angeordnet sind, wodurch eine sehr stark vergrößerte Torlänge pro Einheitsfläche des Halbleitersubstrats geschaffen wird.Using the plan pattern in Fig. 1, it is possible that the drainage areas 1 are each surrounded by a mesh-shaped source area 2 are, the blocking areas 4, and which are arranged in a plane, whereby a very greatly increased gate length per unit area of the semiconductor substrate is created.

Fig. 2A bis 2D zeigen Schnitte von verschiedenen Ausfuhrungsformen der Halbleitervorrichtung nach der Erfindung. Es wird angenommen, däß jedes Substrat aus Galijumarsenid besteht. In den Figuren bezeichnen 1, 2 und 3 dieselben Elemente wie in Fig. 1. 12 sind Abflußbereiche, 13 sind Quellenbereiche, 14 sind epitaxiale Schichten, 15 sind Gold-Germanium-Legierungsschichten, 16 und 16' sind Scbicbten aus niedergeschlagenem Aluminiumdampf und 17 ist eine Ealbleiterechicht mit geringem spezifischen Widerstand und mit einem vertikalen Vorsprung.2A to 2D show sections of various embodiments the semiconductor device according to the invention. It is believed that any substrate consists of galiyumin arsenide. In the figures, 1, 2 and 3 denote the same elements as in Fig. 1. 12 are drainage areas, 13 are source areas, 14 are epitaxial areas Layers, 15 are gold germanium alloy layers, 16 and 16 ' are The layers of precipitated aluminum vapor and 17 is a semiconductor layer with low resistivity and with a vertical protrusion.

Fig. 2t und 2B zeigen die Schnitte von Jeweils einem isolierten Tor und einer Schottky-Torhalbleitervorrichtung und Fig. 2C und 2D zeigen Halbleitervorrichtungen, die durch dasselbe Herstellungsverfahren wie ftir einen FET mit selbstausgerichtetem Tor hergestellt sind.FIGS. 2t and 2B show the sections of one insulated gate each and a Schottky gate semiconductor device, and Figs. 2C and 2D show semiconductor devices. by the same manufacturing process as for a self-aligned FET Gate are made.

Da die in den Fig. 2A und 23 gezeigten Halbleitervorrichtungen bekannt sind, werden diese nicht näher beschieben, während die Vorrichtungen der Fig. 2C und 2D in der Reihenfolge der bei ihrer Herstellung angewendeten Schritte beschrieben werden. Die Herstellung beginnt mit der Bildung einer epitaxialen N-Galliumarsenidschicht 14 mit einer Dicke von 2/u und einer Premdetoffkonsentrstion von 5x1015 bis 1017 Atom/cm3 auf dem Substrat 11 und dann wird ein Muster, wie es in Fig. 1 gezeigt ist, auf der epitaxialen Schicht 14 gebildet Die Gold-Germanium-Legierungsachiohten 15 werden mittels Dampi auf den Abfluß- und Quellenbereich 1 und 2 niedergeschlagen und die epitaxiale N-Galliumarsenidschicht 14 wird bis zu einer Tiefe von 11u durch die Gold-Germanium-Legierungsschichten 15, die als Ätzmaske dienen, weggeätzt. Als nächstes wird Aluminium als Dampf etwa 2000 Å über die gesamte Fläche der Anordnung niedergeschlagen, um die Schichten 16 und 16' aus niedergeschlagenem Aluminiumdampf zu bilden.Since the semiconductor devices shown in Figs. 2A and 23 are known are not described in detail, while the devices of Figs. 2C and 2D in the order of the steps used in their manufacture will. Manufacturing begins with the formation of an epitaxial N-gallium arsenide layer 14 with a thickness of 2 / u and a premdetoff consistency of 5x1015 to 1017 Atom / cm3 on the substrate 11 and then a pattern as shown in Fig. 1 is made is formed on the epitaxial layer 14. The gold-germanium alloy sachiohten 15 are deposited on the drainage and source areas 1 and 2 by means of steam and the N-gallium arsenide epitaxial layer 14 is penetrated to a depth of 11u the gold-germanium alloy layers 15, which serve as an etching mask, are etched away. as next, aluminum is vaporized about 2000 Å over the entire area of the assembly deposited to layers 16 and 16 'of deposited aluminum vapor to build.

Gleichzeitig werden Schottky-Sperren zwischen dem Galliumarsenid und dem Aluminium in den Bereichen 3 zwischen den Schichten 16 und 16' aus niedergeschlagenem Dampf gebildet, so daß das niedergeschlagene Aluminium an dieter Fläche als ein Torbereich verwendet wird. In den Senken-und Quellenbereichen 1 und 2 formen dae Galliumarsenid in der epitaxialen Schicht 14 und die Gold-Germanium- Legierungsschicht 15 einen sehr guten ohmschen Kontakt aufgrund der Legierungsreaktion. Danach wird ein Siliziumdioxydfilm, der sich aus der thermischen Zersetzung Von Nonosilan ergibt, Über den gesamten Schichten 16 und 16' aus niedergeschlagenem Aluminiumdampf gebildet.At the same time, Schottky barriers are created between the gallium arsenide and the aluminum in areas 3 between layers 16 and 16 'of deposited Steam is formed, so that the precipitated aluminum on the surface as a Gate area is used. In the sink and source areas 1 and 2 form dae Gallium arsenide in the epitaxial layer 14 and the gold-germanium Alloy layer 15 a very good ohmic contact due to the alloy reaction. After that, will a silicon dioxide film resulting from the thermal decomposition of nonosilane, Formed over the entire layers 16 and 16 'of precipitated aluminum vapor.

Die Siliziumdioxydschicht wird aann selektiv entfernt, um darin Fenster für Abflußelektroden an den Flächen zu bilden, die den in Fig. 1 gezeigten Verbindungspunkten 8 entsprechen, wobei durch diene Fenster die Abflußelektroden 5 durch Dampf niedergeschlagen werden.The silicon dioxide layer is then selectively removed to create windows therein for forming drainage electrodes on the surfaces that meet the connection points shown in FIG 8, the drain electrodes 5 being deposited by steam through the window will.

Als nächstes wird eine Silisiumdioxydschicht wieder tiber der gesamten Fläche der Anordnung gebildet und selektiv entfernt, um darin Fenster für Quellen- und Torelektroden Jeweils an den Verbindungspunkten 9 und 10 in Fig 1 zu bilden, und dann werden die Quellen- und Tor elektroden 6 und 7 Jeweils durch die Fenster mittels Dampf niedergeschlagen.Next, a silicon dioxide layer is put back over the whole Surface of the arrangement formed and selectively removed in order to create windows for source and to form gate electrodes at connection points 9 and 10 in Fig. 1, and then the source and gate electrodes 6 and 7 respectively through the window knocked down by steam.

Bei dem Beispiel der Fig. 2D ist die Quellenelektrode an der Unterseite des Substrats 11 gebildet.In the example of Figure 2D, the source electrode is on the bottom of the substrate 11 is formed.

Mit einer dieser Querschnittsanordnungen wird die Leitfähigkeit eines Kanale zwischen den Abfluß- und Quellenbereichen 1 und 2 durch eine Spannung gesteuert, die auf die Torelektrode. 3 wie in dem Falle eines bekannten FET aufgedrückt wird.With one of these cross-sectional arrangements, the conductivity becomes a Channels between the drainage and source areas 1 and 2 controlled by a voltage, those on the gate electrode. 3 is pushed open as in the case of a known FET.

Pig. 9 zeigt ein Beispiel des Musters, bei dem entweder der Quellenbereich oder der Abflußbereich (im dargestellten Beispiel der Abflußbereieh) in regelmäßigem hexagonalen Aufbau gebildet wird. In der Figur entsprechen die Bezugszeichen denen in Fig. 1.Pig. 9 shows an example of the pattern in which either the source area or the drainage area (in the example shown, the drainage area) in regular hexagonal structure is formed. In the figure, the reference numerals correspond to those in Fig. 1.

Längs entsprechender Seiten der hexagonalen Abflußbereiche 1 ist der Quellenbereich 2 in maschenartiger Form angeordnet, um Jeden Abflußber'eich zu umgeben,und die Nascben des Quellenbereichs 2 sind durch die Sperrbereiche 4 in einzelne Naschen getrennt. Die Torberiche 2 werden gebildet, um die Abfluß- und Quellenbereiche voneinander zu trennen wie bei dem Beispiel der Fig. 1, und sie sind elektrisch mit den Sperrbereichen 4 verbunden. Bei dem dargestellten Beispiel sind die Abfluß- und Torelektroden 5 und 7 kammartig geformt und mit ihren Zähnen ineinandergreifend angeordnet, Die Abfluß- und Tcrelektroden 5 und 7 sind an die Abfluß- und Torbereiche 1 und 3 Jeweils an den Abfluß- und Torverbindungepunkten angeschaltet, während die Quellenbereiche 2 mit der (nicht dargeetellten) an der Unterseite des Substrate angeordneten Quellenelektrode verbunden sind.Along corresponding sides of the hexagonal drainage areas 1 is the Source area 2 arranged in a mesh shape to surround each drainage area, and the noses of the source area 2 are through the blocking areas 4 in separate Snacking separately. The gate areas 2 are formed around the drainage and source areas separated from each other as in the example of Fig. 1, and they are electrical connected to the restricted areas 4. In the example shown, the drainage and gate electrodes 5 and 7 shaped like a comb and meshing with one another with their teeth The drain and door electrodes 5 and 7 are attached to the drain and door areas 1 and 3 each connected to the drain and gate connection points, while the Source areas 2 with the (not shown) on the underside of the substrate arranged source electrode are connected.

Wie oben beschrieben worden ist, sind bei den Elektrodenmustern nach der Erfindung, die in Pig. 1 und 2 gezeigt sind, entweder Abfluß- oder Quellenbereiche (in dem dargestellten Beispiel die Abflußbereiche 1) eng an der Ebene angebracht, d.h. mit den entsprechenden Seiten jedes polygonalen Bereichs gegenüberliegend den Seiten der benachbarten polygonalen Bereiche in demselben Abstand angeordnet, und die anderen Bereiche (die Quellenbereiche 2 in den Figuren) sind in maschenartiger Form angebracht, um sich längs der jeweiligen Seiten der polygonalen Bereiche su erstrecken. Die Masche der anderen Bereiche ist wenigstens an einer Ecke ede. polygonalen Bereiche. As described above, the electrode patterns are after of the invention made in Pig. 1 and 2 are either drain or source areas (in the example shown the drainage areas 1) closely attached to the level, i.e. with the respective sides of each polygonal area opposite the Sides of the adjacent polygonal areas arranged at the same distance, and the other areas (the source areas 2 in the figures) are more mesh-like Form attached to be along the respective sides of the polygonal areas see below extend. The mesh of the other areas is ede at least on one corner. polygonal Areas.

getrennt und die Torbereiche 3, die Jeden Sperrbereich 4 umgebend angeordnet sind, sind elektrisch über den Bereich 4 verbunden. Deshalb ist die Torlänge pro Einheitsfläche des Substrat. im Vergleich mit der, die mit üblichen Musteranordnungen erhältlich ist, stark vergrößert. separated and the gate areas 3 surrounding each blocking area 4 are arranged are electrically connected via the area 4. Therefore the gate length is per unit area of the substrate. compared with the one with usual pattern arrangements is available, greatly enlarged.

Eine Torlänge von s.B. 1 cm kann mit einem kleinen Substrat von 0,4 m/m erhalten werden, und wenn das Substrat aus Galliumarsenid besteht, ist es möglich, einen FET mit s.B. einer hohen Mikrowellenausgangsleistung von 10 W und einer Leistungsverstärkung von etwa 5db bei 4 GHs zu erzeugen. A gate length of s.B. 1 cm can with a small substrate of 0.4 m / m can be obtained, and if the substrate is made of gallium arsenide, it is possible a FET with s.B. a high microwave output power of 10 W and a power gain of about 5db at 4 GHs.

Das Tor kann selbstverständlich irgendeine der verscbiedenen, in Fig. 2 gezeigten Arten sein und,'das Halbleitersubstrat kann aus Indiumantimonid, Indiumarsenid, Germanium, Silizium od.dgl. anstelle von Galliumarsenid gebildet sein.The gate can, of course, be any of the various types shown in Fig. 2 types shown and, 'the semiconductor substrate can be made of indium antimonide, indium arsenide, Germanium, silicon or the like. instead of gallium arsenide.

Die polygonalen Bereiche 1 können entweder Quellen-oder Abflußbereiche sein und sie sind bei den vorangehenden Beispielen in regulärer quadratischer und hexagonaler i'orm dargestellt, Jedoch können diese offensichtlich auch eine regelmäßige ireieckform oder irgendeinen anderen gewünschten polygonalen Aufbau haben, so lange sie eng an der Ebene angeordnet werden können. Es ist des weiteren auch möglich, eine Kombination verschiedener polygonaler Formen, z.B. pentagonaler und dreieckiger Formen, zu verwenden, so lange diese Bereiche mit ihren Elektroden verbunden werden können.The polygonal areas 1 can be either source or drainage areas his and they are in the previous examples in regular square and hexagonal i'orm shown, however these can obviously also be a regular one rectangular shape or any other desired polygonal structure so long they can be arranged close to the plane. It is also possible a combination of different polygonal shapes, e.g. pentagonal and triangular Shapes to use as long as these areas are connected to their electrodes can.

Fig. 4 veranschaulicht im Schnitt eine Halbleitervorrichtung des Aufbaus entsprechend der ,Fig 2D, bei der entweder eine Quellen- oder Abflußelektrode an der einen Hauptflache des Halbleitersubstrats angeordnet ist und die andere Elektrode an der anderen Hauptfläche des Substrats angeordnet ist. Mit einem solchen Aufbau wird ein Kanal gebildet, der einen Teil hat, der sich von der einen Hauptfläche des Halbleitersubstrats zu dessen anderer Hauptflacbe erstreckt', um einen Gaum für die Anordnung der Quelle und Abflußelektroden auf dem Halbleitersubstrat zu schaffen. Damit gekoppelt sind die Flächen der Quellen- und Abflußelektroden für Jeden FET vergrößert, um ein großes Ausgangssignal zu erbalten.4 illustrates in section a semiconductor device of the structure corresponding to FIG. 2D, in which either a source or drain electrode is present one main surface of the semiconductor substrate is arranged and the other electrode is arranged on the other major surface of the substrate. With such a structure a channel is formed that has a portion that extends from one major surface of the semiconductor substrate to its other main surface extends' to a palate for the arrangement of the source and drain electrodes on the semiconductor substrate create. The areas of the source and drain electrodes for Each FET is enlarged to provide a large output signal.

Fig. 4 stellt ein Beispiel der Erfindung dar, das den Aufbau eines FET mit einer Schotty-Sperrelektrode an der Fläche eines Substrats aus Galliumarsenid zeigt.Fig. 4 illustrates an example of the invention showing the structure of a FET with a Schotty barrier electrode on the face of a gallium arsenide substrate shows.

Das Substrat 18 beatebt aus Galliumarsenid, während eine Scbicht nahe dessen Unterseite ein N-Quellenbereich ist, und ein vertikaler Teil 20 eines Kanals ist anstoßend an den Quellenbereicb 19 gebildet. Der vertikale Teil 20 ist homogen mit dem Quellenbereich 19 und von einer Galliumarsenid-Trennschicht (nachfolgend mit Trennschicht bezeichnet) mit einem sehr hohen spezifischen Widerstand (von s.B. etwa 108 Ohm cm) sehr nahe dem spezifischen Widerstand eines Isoliermaterials umgeben.The substrate 18 is made of gallium arsenide while a layer is near the bottom of which is an N-source area, and a vertical part 20 of a channel is formed adjacent to the source area 19. The vertical part 20 is homogeneous with the source region 19 and a gallium arsenide separating layer (hereinafter with a separating layer) with a very high specific resistance (from s.B. about 108 ohm cm) very close to the resistivity of an insulating material.

Das Galliumarsenid mit einem solchen hohen speatfiscben Widerstand kann erbalten werden, indem in bekannter eise eine geringe Menge von Cbrom dem Galliumarsenid beigegeben wird.The gallium arsenide with such a high specific resistance can be inherited by adding, as is known, a small amount of Cbrom, the gallium arsenide is added.

Auch wenn die Trennschicht 21 aus einem wirklichen Isoliermaterial, z.B. Keramik Glas od.dgl., gebildet wird, bleibt das Arbeitsprinzip des FET unverändert, Jedoch erleichtert die Verwendung eines solchen Galliumarsenide mit bemerkenswert hohem spezifischen Widerstand die Berstellung der Vorrichtung.Even if the separating layer 21 is made of a real insulating material, e.g. ceramic glass or the like is formed, the working principle of the FET remains unchanged, However, the use of such gallium arsenide facilitates with it remarkably high specific resistance the provision of the device.

Das obere Stück des vertikalen Teils 20 des Kanals stößt an eine N-Galliumarsenidschicht 22 mit hohem spezifischen Widerstand an. Dieser Teil entspricht einem Vorsprung des Kanals, Jedocb ist bei dem vorliegenden Beispiel etne Scbottky-Sperre unter Jeder Torelektrode gebildet, so daß der spezifische Widerstand des Teils 22 erhöht ist, so daß leicbt die Bildung der Schottky-Sperre ermöglicht wird. Die Dicke der N-Schicbt 22 mit hohem spezifischen Widerstand ist kleiner als einige Hikron.The top of the vertical portion 20 of the channel abuts an N-gallium arsenide layer 22 with high resistivity. This part corresponds to a head start of the channel, Jedocb is in the present example etne Scbottky lock below Each gate electrode is formed so that the resistivity of the part 22 increases so that the Schottky barrier can easily be formed. The thickness of the High resistivity N-layer 22 is smaller than some Hikron.

Des weiteren werden die Torelektroden 23 auf der Fläche der N-Schicht 22 mit hobem spezifischen Widerstand niedergeschlagen und eine Abflußelektrode 25 wird Uber einer N-Schicht (N+-Schicht) 24 mit niedrigem spezifischen Widerstand angebracht, Gemäß der Figur ist eine Legierungsscbicht 26 hauptsächlich aus Gold unmittelbar unter der Abflußelektrode 25 niedergeschlagen und der Grund für die Anordnung der Goldle,gierungsschicht 26 wird später im Zusammenhang mit dem Herstellungaverfahren beschrieben.Furthermore, the gate electrodes 23 are placed on the surface of the N layer 22 deposited with high specific resistance and a drain electrode 25 is over an N-layer (N + layer) 24 with low specificity resistance As shown in the figure, an alloy layer 26 is mainly made of gold deposited immediately below the drain electrode 25 and the reason for the Arrangement of the gold alloy layer 26 will be discussed later in connection with the manufacturing process described.

Für die Herstellung des FET mit einem solchen Aufbau, wie er in Fig. 4 gezeigt ist, ist es sweckmäßig, mit dem Galliumarsenidsubstrat 18 zu beginnen, das eine geringe Menge Chrom enthält und einen extrem hohen spezifischen elektrischen Widerstand aufweist. In der einen Fläche des Substrats 21 sind Nuten gebildet und eine N-Scbicht ist durcb das Verfahren des epitaxialen Wacbsens auf dieser Fläche gebildet, wobei die N-Schicht als Quellenbereicb 19 und Kanal 20 verwendet' wird. Die N-Schicht 22 mit hohem spezifischen Widerstand und die N+-Schicht 24 werden auch durch das Verfahren des epitaxialen Waschsens gebildet. In diese Falle kann entweder das Verfahren des Waschsens aus der Gasphase oder das Verfahren des Wachsens aus der flüssigen Phase verwendet werden.For the manufacture of the FET with such a structure as shown in Fig. 4, it is wise to start with the gallium arsenide substrate 18, which contains a small amount of chromium and an extremely high specific electrical Has resistance. In one surface of the substrate 21, grooves are formed and an N-layer is produced by the process of epitaxial growth on this surface formed using the N-layer as the source area 19 and channel 20 '. The high resistivity N layer 22 and the N + layer 24 become also formed by the epitaxial washing method. In this trap can either the method of washing from the gas phase or the method of growing can be used from the liquid phase.

Es ist erwünscht, das Verfahren der Selbstausrichtung für den Niederschlag der Torelektrode 23 zu verwenden.It is desirable to use the method of self-alignment for precipitation the gate electrode 23 to use.

Es werden nämlich Nuten, die sich nach unten in die N-Schicht 22 mit bobem spezifischen Widerstand erstrecken, durcb Fotoätzen mit der Goldlegierungsschicht 26 auf der N+-Scbicht 24 gebildet, wobei diese als Atzmaske verwendet wird. Dann wird Aluminium mittels Verdanipfung od.dgl.There are namely grooves that extend down into the N-layer 22 with Bobem resistivity extend by photoetching with the gold alloy layer 26 is formed on the N + layer 24, this being used as an etching mask. then is aluminum by means of evaporation or the like.

in den Nuten von der Seite der Fläche des Substrats niedergeschlagen, durcb die eine Scbottky-Sperre leicht zwischen der Aluminiumschicht 23, die auf der N+-Schicht 22 niedergeschlagen ist, und der N-Galliumarsenidschicht 20 unmittelbsr unter der Schicht 23 gebildet wird. Die auf der Goldlegierungsachiobt 26 niedergeschlagene Aluminiumschicht kann als Abflußelektrode 25 verwendet werden. Im übrogen ergeben sich durch das Seitnätzen überstandsartige Vorsprünge der Goldlegierungsschieht 26, die sich Uber dia Vertiefungen erstrecken.deposited in the grooves from the side of the face of the substrate, through the one Scbottky barrier lightly between the aluminum layer 23, which is on the N + layer 22 is deposited, and the N-gallium arsenide layer 20 immediately is formed under the layer 23. The one deposited on the gold alloy aisle 26 Aluminum layer can be used as the drain electrode 25. in the overrated result from the side etching protruding protrusions of the gold alloy layer 26, which extend over the depressions.

Die Tor- und Abflußelektroden, die erscheinen, als ob sie Jeweils zweigeteilt sind, sind in der Praxis an einem Ende witeinsader und elektrisch parallel sueinander gekoppelt. Deshalb sind die Leitungen für eine Außenverbindung Jeweils als eine Leitung gezeigt, wie durch 27 und 28 angegeben. Durch Anschließen einer Gleichstromquelle zwischen den Leitungen 27 und 28 des Abflusses und der Quelle fließt ein Kanalstrom von der Abflußelektrode 25 über den Teil unmittelbar unter der Torelektrode 23 und den vertikalen Teil 20 des Kanals zu der Quellenelektrode 30. Demgemäß kann durch Anlegen einer Gleichvorspannung und einer Signalspannung an die Torelektrode 23 über die Leitung 28 der Kanalstrom durch eine Torspannung wie bei einem bekannten FET gesteuert werden. Auct wenn die Torelektrode und der Kanal im Abstand voneinander durch eine Isoliermaterialschicht angeordnet sind, können dieselben Ergebnisse natürlich erbalten werden, Jedoch ist es für die Anwendung des Aufbaus der Halbleitervorrichtung der Erfindung bei einem Übergangs-FET ausreichend, eine diffundierte Schicht mit zu dem Kanals entgegengesetztem Leitfähigkeitstyp unter der Torelektrode 23 su bilden und die Torelektrode 23 an der diffundierten Schicht, d.h. dem Torbereich, in nicht gleichrichtender Weise anzubringen.The gate and drain electrodes that appear as if they are respectively are divided into two parts, in practice they are single-core and electrically parallel at one end coupled together. Therefore, the lines for an external connection are each shown as a line as indicated by 27 and 28. By connecting a Direct current source between lines 27 and 28 of the drain and source a channel current flows from the drain electrode 25 over the part immediately under the gate electrode 23 and the vertical part 20 of the channel to the source electrode 30. Accordingly, by applying a DC bias voltage and a signal voltage to the gate electrode 23 via the line 28 of the channel current through a gate voltage can be controlled as in a known FET. Auct if the gate electrode and the Channels are arranged at a distance from each other through a layer of insulating material, the same results can of course be achieved, however it is for the application the structure of the semiconductor device of the invention is sufficient in a junction FET, a diffused layer of the opposite conductivity type to that of the channel form below the gate electrode 23 su and the gate electrode 23 at the diffused Layer, i.e. the gate area, in a non-rectifying manner.

Der FET-Aufbau in der Figur zeigt einen einzelnen FET und wird als eine Einheit verwendet. Durch Bilden vieler Einheiten auf einem Substrat und durch parallelee Verbinden der Einheiten, um ein Element als Ganzes zu bilden, ist es möglich, die zulässige Verlustleistung und die gegenseitige Konduktanz in Übereinstimmung mit der Zahl der parallel geschalteten Einheiten su erhöhen. Oig, 5 zeigt den Aufbau eines Beispiels eines derartigen SET mit hoher Leistung und die Teile entsprechend denen in Fig. 4 sind durch dieselbenBezugszeichen identifiziert. Beim Beispiel der Blg. 5 werden aber d Quellenbereich 19 und die Quellenelektrode 30 gemeinsam für alle Einheiten gebildet. Es besteht keine besondere Schwierigkeit bei der Herstellung des Elements der Fig. 5 im Vergleich mit dem Fall des Grundaufbaus der Fig. 4.The FET structure in the figure shows a single FET and is called one unit used. By forming many units on a substrate and through parallelee connecting the units to form an element as a whole, it is possible, the permissible power loss and the mutual conductance in accordance increase with the number of units connected in parallel see below. Oig, 5 shows the construction of an example of such a high-performance SET and the parts corresponding to those in Fig. 4 are identified by the same reference numerals. At the Example of Blg. 5, however, become the source region 19 and the source electrode 30 formed together for all units. There is no particular difficulty in the manufacture of the element of Fig. 5 in comparison with the case of the basic structure of Fig. 4.

Der Aufbau der Fig. 5 ermöglicht des weiteren auch eine leichte Herstellung eines Elements mit isoliertem Tor oder PN-Übergang.The structure of FIG. 5 also enables easy manufacture an element with an insulated gate or PN junction.

Es ist auch möglich, daß die an der Unterseite des Substrats gebildete Elektrode als Abflußelektrode verwendet wird. In einem solchen Falle wird die Quellenelektrode durch eine Goldlegierungsschicht 31 an der Oberseite des vertikalen Teils des Kanals niedergeschlagen.It is also possible that the one formed on the underside of the substrate Electrode is used as a drainage electrode. In such a case, the source electrode becomes by a gold alloy layer 31 on top of the vertical part of the channel dejected.

Wie sich aus dem Vorangehenden ergibt, ist bei dem FET der Erfindung eine der drei Elektroden an der einen Hauptfläche des Substrats angebracht, und zwar verschieden von der anderen Hauptfläche3 auf der die verbleibenden beiden Elektroden gebildet sind, so daß, wenn die beiden Elektroden ( bei dem Beispiel der Fig. 1 die Abfluß- und Torelektroden), die an derselben Hauptfläche liegen, kammartig geformt sind, wie in Fig. 1 gezeigt ist, die Fläche des Substrats wirksam verwendet werden kann, wie es bei einem bipolaren Transistor hoher Frequenz und hoher Leistung der Fall ist. Der Aufbau nach der Erfindung ist deshalb besonders nützlich, wenn er bei einem FET hoher Leistung verwendet wird, Da der .vertikale Teil 20 des Kanals einen Reihenwiderstand für die Quelle ergibt, wirkt der Reldenwiderstand zusätzlich, um Ströme Jeweiliger Einheiten gleichförmig zu machen und diese im Falle eines Betriebs mit boher Leistung zu stabilisieren. Auch wena der vorstehend erwähnte Teil 20 des Kanals unter einem bestimmten Winkel zur Fläche des Substrate geneigt ist, ändert sich die Wirkung der Anordnung des Reibenwlderstandes nicht wesentlich. Auch wenn eine Elektrode an der Seite des Substrate angebracht ist, können des weiteren die Wirkungen der Erfindung erreicht werden.As is apparent from the foregoing, in the FET of the invention one of the three electrodes is attached to one major surface of the substrate, and although different from the other main surface3 on which the remaining two electrodes are formed so that when the two electrodes (in the example of FIG the drain and gate electrodes), which lie on the same major surface, are shaped like a comb As shown in Fig. 1, the area of the substrate can be effectively used can, as is the case with a bipolar transistor of high frequency and high power Case is. The structure according to the invention is therefore particularly useful when he is used in a high power FET, since the .vertical part 20 of the channel results in a series resistance for the source, the relay resistance acts additionally, to make flows of respective units uniform and these in case of operation with to stabilize boher performance. Also wena the aforementioned part 20 of the channel is inclined at a certain angle to the surface of the substrate changes the effect of the arrangement of the grating stand is not significant. Even if one Electrode attached to the side of the substrate can further enhance the effects of the invention can be achieved.

Die Wirkung der Anordnung des Reihenwiderstandes durch den vertikalen Teil 20 des Kanals spielt eine sehr wichtige Rolle beim Herstellen einer Halbleiter-Feldeffektvorrichtung mit hoher Leistung.The effect of arranging the series resistor through the vertical Part 20 of the channel plays a very important role in making a semiconductor field effect device with high performance.

Durch Erhöhen der Flächen der Abfluß- und Quellenbereiche für jede Einheit, um eine große Ausgangsleistung zu erhalten, wird die Stromdichteverteilung während des Betriebs ungleichtörmig aufgrund der örtlichen Differenz der Fremdstoffkonzentration und der Ungleichförmigkeit der Diffusionstiefe innerhalb desselben Bereichs gemacht, und wenn einmal die Unglei,chförmigkeit bewirkt worden ist, tritt eine örtliche Überhitzung in dem Abflußbereich oder in dessen Nähe auf, die letztlich zu einem Durchbruch der Vorrichtung führt.By increasing the areas of the drainage and source areas for each Unit to obtain a large output power becomes the current density distribution irregular during operation due to the local difference in the concentration of foreign matter and the non-uniformity of the diffusion depth made within the same area, and once the disparity has been brought about, a local one occurs Overheating in or near the drain area, which ultimately leads to a Breakthrough of the device leads.

Um dies zu vermeiden, wird bei der Erfindung der vorher erwähnte vertikale Teil 20 des Kanals ausdrücklich als Widerstandselexent ausgenutzt und die Stromdichte wtrd gleichförmig über das gesamte Halbleitersubstrat durch Wirkung der negativen Rückkopplung gemacht, die der vertikale Teil 20, d.h. das Widerstandselement, seigt.In order to avoid this, the aforementioned vertical is used in the invention Part 20 of the channel is expressly used as a resistance element and the current density wtrd uniformly over the entire semiconductor substrate due to the effect of the negative Feedback made by the vertical part 20, i.e. the resistance element.

Bei den vorangehenden Beispielen sind die Abflußelektrode und die Quellenelektrode an verschiedenen Zauptflächen des Substrate vorgesehen und der vertikale Teil 20 des Kanale wird als Widerstandeelement ausgenutzt und das Widerstandselement ist in das Substrat eingebettet, Jedoch können in einigen Fällen alle Elektroden aucb an derselben Bauptfläcbe des Substrats zusammen mit dem Widerstandselement vorgesehen sein, wie dies in den Fig.In the previous examples, the drain electrode and the Source electrode provided on various main surfaces of the substrate and the vertical part 20 of the channel is used as a resistance element and the resistance element is embedded in the substrate, However, in some cases all electrodes also on the same building surface of the substrate together with the resistance element be provided, as shown in Figs.

2A bis 2O dargestellt ist. In disem Falle kann eine diffundierte Schicht oder ein Klemmwiderstand als Widerstandselement verwendet werden und es ist auch möglich, die Fläche des Substrats mit einer Isolierschicht zu bedecken und einen Dünnschichtwiderstand auf der Isolierschicht niederzuschlagen. Ein Ende die so gebildeten Widerstandselements ist elektrisch parallel und mit einet Außenanschluß, z. b. einer Quetschleitung, dierekt oder über eine leitfähige Schicht für einen parallelen Anschluß verbunden.2A to 2O is shown. In this case a diffused layer can be used or a clamping resistor can be used as the resistance element and it is too possible to cover the surface of the substrate with an insulating layer and a Deposit thin-film resistance on the insulating layer. An end to those so educated Resistance element is electrically parallel and has an external connection, e.g. b. one Crimp wire, directly or over a conductive layer for parallel connection tied together.

Da der Widerstand zwischen den Quellen- oder Abflußbebereich und den Außenanschluß eingesetzt ist, auch wo die jeweiligen Einheiten parallel ineinander für einen Betrieb mit hoher Leistung geschaltet sind, wird ein sich aus einer Ungleichförmigkeit der Stromdichte ergebender Durchbruch verhindert. Wenn das Widerstandselement mit dem Quellenbereich verbunden ist wird insbesondere der negative Rückkoplungseffekt vergrößert, um einen, ausreichend stabilisierten Betrieb der Vorrichtung zu erhalten. Gleichzeitig wird die Gegenkonduktanz (Stailbett) des Tores scheinbar verringert, Jedoch wird in der Praxis die Gegenkonduktanz des Tores erhöht, indem viele Einheitselemente im wesentlichen getrennt voneinander an derselben Fläche des Substrats gebildet werden und indem sie parallel geschaltet werden, so daß kein praktischer Nachteil verursacht wird. Da der Quellenreihenwiderstand wirkt, um die Eingangskapazität äquivalent herabzusetzen, ist es des weiteren möglich, die zusätzliche Verlustleistung durch die Parallelechaltung mehrerer Elemente zu erhöhen, ohne das Produkt aus Yetstärkung und Bandbreite zu verringern.Since the resistance between the source or drain area and the External connection is used, even where the respective units are parallel to each other switched for high power operation, a nonuniformity will result the breakdown resulting in the current density is prevented. If the resistance element with associated with the source area is particularly the negative feedback effect enlarged in order to obtain a sufficiently stabilized operation of the device. At the same time, the counterconductance (stail bed) of the gate is apparently reduced, However, in practice the counterconductance of the gate is increased by adding many unit elements formed substantially separately from each other on the same surface of the substrate and by connecting them in parallel, so that there is no practical disadvantage caused. As the source series resistance acts to increase the input capacitance equivalent, it is also possible to reduce the additional power loss by connecting several elements in parallel, without the product of yet strengthening and reduce bandwidth.

Wie vorstehend beschrieben worden ist, verwendet die Erfindung einen solchen Musteraufbau, daß die entgegengesetzte Länge zwischen den Quellen- und Abflußbereichen, d.h. die Spaltlänge, erhöht wird, um die Feldeffekt-Halbleitervorrichtung für eine Verwendung mit hoher Leistung anzupassen, und die Bildung des Quellen- und Abflußelektrodenmusters für jede Einheit ist leicht.As described above, the invention uses one such a pattern structure that the opposite length between the source and drainage areas, i.e., the gap length, is increased by the field effect semiconductor device for a High power use, and the formation of the source and drain electrode pattern for each unit is easy.

Deshalb ist es möglich, die gesamte Ausgangsleistung der Halbleitervorrichtung pro Einheitsfläche des Halbleitersubstrats zu erhöhen. Bei dem Aufbau der Einschaltung des Widerstandselements in Reihe zwischen den Quellen- oder Abflußbereich und den Außenanschluß ist es desweiteren möglich, eine örtliche Uberhitzung aufgrund einer örtlichen Ungleichfdrolgkelt des Halbleitersubstrats während des Betriebs su verhindern.Therefore, it is possible to use the total output power of the semiconductor device per unit area of the semiconductor substrate. When building the circuit of the resistance element in series between the source or drainage area and the External connection, it is also possible to prevent local overheating due to a Prevent local imbalance of the semiconductor substrate during operation.

Claims

P a t e n t a n s p r ü c h e

1. Field effect semiconductor device, characterized in that on the same semiconductor substrate several first regions with one conductivity type, several first electrodes that make ohmic contact with the first areas, several second areas with the same conductivity type as the first areas, which are arranged opposite the first areas, several second electrodes, which make ohmic contact with the second areas, several conductive channels, which couple the first and second regions, and a plurality of third electrodes which control the conductivity of the channel are provided, wherein a plurality of semiconductor device units, each of which with the first and second electrodes, the channel and the third Electrode are formed, are connected in parallel to each other.

2. Field effect semiconductor device according to claim 1, characterized in that that on the same semiconductor substrate a first area with a conductivity type, a first electrode making ohmic contact with the first area, a second Area with the same page skill type as the first area, which is in a low Distance from the first area is arranged opposite this, a second Electrodes that make ohmic contact with the second area, a conductive channel, which couples the first and second regions together, and a third electrode, which controls the conductivity of the channel, are provided, wherein a resistance element between the channel and an external connector for connecting at least one of the first and the second electrode is connected to an external circuit and wherein the resistance element is formed in unity with the semiconductor substrate.

3. field effect semiconductor device characterized by a first Electrode making ohmic contact on one main surface of a semiconductor substrate makes, through a canal with a narrow part that extends from the upper part immediately extends below the main surface of the substrate eu the other main surface of the substrate. through a second electrode that ohms contact near the other major surface of the substrate, and by a third electrode that measures the conductivity of the Channel controls, the third electrode of the first electrode on the same main surface of the substrate is arranged opposite one another and with the end of the extension of the canal coupled with that part of the subatrate in the vicinity of its other main surface is.

4. Field effect semiconductor device according to claim 3, characterized in that that a resistance element between the channel and an external connector for connection at least one of the eraten and second electrodes is formed with an outer circle and that the resistance element is formed integrally with the semiconductor substrate is.

5. field effect semiconductor device according to claim 1, characterized through multiple source or drainage areas, the others being those mentioned above Areas are arranged along the respective seldom of each polygonal area surrounding this, and having at least one corner of each polygonal area separated is, and through gate areas that are between the first and last mentioned areas are formed opposite the respective sides of the first-mentioned areas, to separate the first and last mentioned areas by the same distance, where the gate areas, which are arranged around a blocking area, which is created by separating of the last-mentioned area is formed, electrically connected via the blocking area are.

6. Field effect semiconductor device according to claim 5, characterized in that that a resistance element between the channel and an external connection for connecting at least one of the source and drain electrodes is formed with an outer circle g and that the resistance element is formed integrally with the semiconductor substrate is,

7. Field effect semiconductor device according to claim 5, characterized in that that one of the source and drain electrodes on one major surface of the semiconductor substrate is formed that the other electrode on the other major surface of the substrate 'is formed and that a channel with a narrow part extending from a main surface of the substrate eu the other main surface extends between the two electrodes is formed.