DE2240654A1

DE2240654A1 - METHOD IN A MANUFACTURING PROCESS FOR MONOLITHICALLY INTEGRATED CIRCUITS

Info

Publication number: DE2240654A1
Application number: DE19722240654
Authority: DE
Inventors: Gary Richard Donafrio
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-09-22
Filing date: 1972-08-18
Publication date: 1973-03-29
Also published as: JPS4840376A

Description

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: BU 971 Oil Verfahren in einem Herstellungsprozeß für monolithisch integrierte Schaltungen Die Erfindung betrifft ein Verfahren in einem Herstcllungsprozeß für monolithisch integrierte Schaltungen unter An##endung eines Ausbeutemodells, um kritische ausschußvergrößernde Verfahrensgänge dieses Herste#lungsprozes#es zu bestimmen, indem die Fehleranzahl jedes Schaltkreises der monolithisch integrierten Schaltung -und die Wahrscheinlichkeit für einen bestimmten Fehler einen defekten Schaltkreis zu verursachen, zugrundegelegt wird.Official file number: New registration File number of the applicant: BU 971 Oil Process in a manufacturing process for monolithic integrated circuits The invention relates to a method in a manufacturing process for monolithic integrated circuits with the addition of a yield model in order to avoid critical rejects enlarging Procedures of this manufacturing process to be determined by the number of errors of each circuit of the monolithic integrated circuit - and the probability to cause a defective circuit for a particular fault will.

In den verschiedensten Veröffentlichungen ist bereits vorgeschlagen worden,-die Ausbeute bei Herstellung von monolithisch integrierten Schaltkreisen vorherzusagen und zwar auf. der Basis der ermittelten Fehlerdichte auf Halbleiterscheibchen.It has already been suggested in a wide variety of publications - the yield in the manufacture of monolithic integrated circuits to predict and to do so. the basis of the determined defect density on semiconductor wafers.

Hierbei ist jedoch davon ausgegangen, daß die Ausbeutenberechnungen nicht zuverlässig genug mit tatsächlich erzielten Ausbeuten bei Herstellung von monolithisch integrierten Schaltkreisen verglichen werden können, da die hierbei benutzten Verfahrensschritl:e und Verfahrensgänge viel zu komplex sind.However, it is assumed here that the yield calculations not reliable enough with actually achieved yields in the production of monolithic integrated circuits can be compared, since the here The procedural steps and procedures used are far too complex.

Um diese Schwierigkeiten zu beheben, ist bereits vorgeschlagen worden, anstelle der zunächst angewendeten Boltzmann-Statistik die Bose-Einstein-Statistik zur Erzielung genauerer Vorhersagen anzuwenden.In order to remedy these difficulties, it has already been proposed that instead of the Boltzmann statistics initially applied the Bose-Einstein statistics to be used to make more accurate predictions.

An anderer Stelle ist bereits zur besseren Vorhersage die Tatsache ausgenutzt worden, daß zur Aufstellung eines Ausbeutenmodells hierzu die (tatsächliche) nicht zufällige Fehlerverteilung in monolithisch integrierten Schaltkreisen zu berlickaichtigen ist, ungeachtet der jeweils angewendeten statistischen Methode; so daß hierin die Hauptschwierigkeit in der Erstellung von brauchbaren Ausbeutenmodellen zu sehen war.The fact is already elsewhere for better prediction have been exploited that to set up a yield model for this purpose the (actual) do not take into account the random distribution of errors in monolithic integrated circuits is regardless of the statistical method used; so that here the Main difficulty seen in the creation of usable yield models was.

Bei den an anderer Stelle angewendeten Methoden zur Auswertung der Wahrscheinlichkeit, daß ein Fehler eines vorgegebenen Typs zu einem fehlerhaften monolithisch integrierten Schaltkreis führt, bestehen darin, daß zunächst das Verhältnis der Fläche des monolithisch integrierten Schaltkreises, in der ein Fehler einen Ausfall dieses Schaltkreises herbeiführt, zu der Fläche, in der ein Fehler nicht zum Ausfall des Schaltkreises führt, bestimmt wird. Diese mathematischen Ermittlungen sind äußerst zeitaufwendig und tragen zu empfindlichen Verzögerungen bei Aufstellung oder Anderung von Ausbeutemodellen bei.In the case of the methods used elsewhere to evaluate the Probability that an error of a given type will result in an erroneous one monolithic integrated circuit leads consist in the fact that first the relationship the area of the monolithic integrated circuit in which a fault occurs Failure of this circuit brings about the area where a failure does not leads to the failure of the circuit, is determined. This mathematical investigation are extremely time-consuming and cause delicate delays in setting up or change of yield models.

Aufgabe der Erfindung ist es deshalb, ein Verfahren bereitzustellen, das unter Beseitigung der oben genannten Nachteile eine ausreichend genaue Ausbeutenvorhersage gestattet, um so schnell wie möglich die Fehler zu beseitigen, bzw. die fehlerhaften Prozeßgänge so abzuändern, daß die Fehler auf ein Minimum beschränkt werden.The object of the invention is therefore to provide a method that while eliminating the above-mentioned disadvantages, a sufficiently accurate yield forecast allowed to eliminate the errors or the faulty ones as soon as possible Modify processes in such a way that errors are kept to a minimum.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß zur Ermittlung der Wahrscheinlichkeit das Zufallsauftreten dieses vorgegebenen Fehlers in einer Planzeichnung des monolithisch integrierten Schaltkreises simuliert und dann die Anzahl dieser in kritischen Gebieten des monolithisch integrierten Scklaltkreises als Planzelchnuny auftretenden Fehler aufgezählt wird Die Wahrscheinli@hkeit, daß ein Fehler eines vorgegebenen Typs zu einer defekten Schaltungsanordilung eines monolithisch unter grierten Schaltkreises führt1 wird hierbei bestimmt durch das Verhältnis der simulierten Fehler, die in kritischen Gebieten der Planzeichnung auftreten können,' zur Gesamtanzahl von simulierten Fehlern. Ein solches Verfahren wird zwar hier für die Herstellung monolithisch integrierter Schaltkreise beschrieben, es läßt-sich jedoch ebenso gut auch für die Herstellung diskreter Halbleiterbauelemente wie Transistoren, Dioden usw. anwenden.According to the invention, this object is achieved in that for determination the probability of the random occurrence of this given error in a Plan drawing of the monolithic integrated circuit is simulated and then the Number of these in critical areas of the monolithically integrated circuit as a Planzelchnuny occurring error is listed The probability that an error of a predetermined type leads to a defective circuit arrangement of a monolithically integrated circuit leads1 is determined by the Ratio of simulated errors in critical areas of the plan drawing can occur 'to the total number of simulated errors. Such a procedure is described here for the production of monolithic integrated circuits, however, it can also be used just as well for the production of discrete semiconductor components such as transistors, diodes, etc. apply.

Zusätzlich zum Analysieren von Fehlern, indem HalbleSterplAttchen für Halbleiterplättchen gesondert vorgenommen wird, und anstatt sich auf eine mittlere Fehlerdichte einer Halb leiters cheibe als Ganzes abzustützen, um der Fehlertefldenz eines gegebenen Typs in bezug auf Häufung Rechnung zu tragen, werden die einzelnen Halbleiterscheibc:hen in verschiedene Bereiche angenähert homogener Ausbeute eingeteilt, um auf diese Weise weiterhin die Genauigkeit des Ausbeutenmodells zu steigern. Bei der praktischen Anwendung vorliegender Erfindung wird bei Anwendung der Simulationstechnik von einer starken Vergrößerung der Planzeichnung des monolithisch integrierten Schaltkreises z.B. 1000 : 1, 2000 : 1 oder mehr zur Erstellung des Ausbeutenn#odells ausgegan gen. Entsprechend werden dann Vergrößerungen von Kreisflächen, die 2,5 µm-, 5,0 Fm-, 8,0 Fm-Fehler darstellen, auf diese vergrößerte Planzeichnung in hinreichender Anzahl verstreut, um ein statistisch gültiges Muster bereitzustellen. Hierzu sind zumindest 100 solcher simulierten Fehler erforderlich. Da der Zweck dieser Simulation in der Bestimmung der Wahrscheinlichkeit, daß ein Fehler eines vorgegebenen Typs zu einem Ausfall einer Schaltungsanordnung führt, liegt, ist es nicht erforderlich, daß die Anzahl dieser simulierten Defekte, die auf der Planzeichnung verstreut eingezeichnet sind, der tatsächlichen Fehlerdichte entsprechen, wie es bei Herstellung dieser Schaltungsanordnungen beobachtet wird.In addition to analyzing errors by adding half-sterile platelets for semiconductor wafers is made separately, and instead of relying on a middle one Defect density of a semiconductor wafer as a whole, in order to reduce the frequency of defects of a given type in terms of clustering will be taken into account by the individual Semiconductor wafers divided into different areas of approximately homogeneous yield, in order to further increase the accuracy of the yield model in this way. at The practical application of the present invention will be achieved using the simulation technique from a large enlargement of the plan drawing of the monolithic integrated circuit e.g. 1000: 1, 2000: 1 or more to create the exploitation model gen. Correspondingly, enlargements of circular areas, the 2.5 µm, 5.0 Fm, 8.0 Fm errors, on this enlarged plan drawing in sufficient detail Number scattered to provide a statistically valid pattern. These are at least 100 such simulated defects are required. Because the purpose of this simulation in determining the likelihood of a failure of a given type leads to a failure of a circuit arrangement, it is not necessary that the number of these simulated defects, which are drawn in scattered on the plan drawing correspond to the actual defect density as it is when manufacturing these Circuit arrangements is observed.

Anstatt die simulierten Fehler auf einer vergrößerten Planzeichnung tatsächlich verstreut einzutragen, läßt sich diese Planzeichnung auch durch eine geeignet programmierte Vielzweckrechenanlage darstellen. In diese Rechnerdarstellung der Planzeichnung ist dann die Koordinatenidentifizierung der Gebiete des gesamten Layouts eingeschlossen, in welchen ein Fehler vorgegebenen Typs zu einem fehlerhaften Schaltkreis führt. Die Fehler können dann auf der Planzeichnung durch ein Zufallsgeneratorprogramm simuliert werden. Zur Programmierung dieses Rechners eignen sich die üblichen Programmsprachen.Instead of the simulated errors on an enlarged plan drawing This plan drawing can also be entered in a scattered manner by means of a represent a suitably programmed multi-purpose computer system. In this computer representation the plan drawing is then the coordinate identification of the areas of the whole Including layouts in which a failure of a given type becomes a defective one Circuit leads. The errors can then be shown on the plan drawing by means of a random generator program can be simulated. The usual program languages are suitable for programming this computer.

Trotz der nicht zufälligen Verteilung der Fehler auf den Halbleiterscheibchen gibt die vorliegende Simulationstechnik gemäß der Erfindung zur Bestimmung der Wahrscheinlichkeit, daß ein Fehler eines vorgegebenen Typs zu einem defekten Schaltkreis führt, wobei sich auf eine Zufallsverteilung der Fehler innerhalb eines Schaltkreises abgestützt wird, eine genügend hohe Vorhersagegenauigkeit der Wahrscheinlichkeit (A), daß ein Fehler vorgegebenen Typs tatsächlich bei der Produktion zu einer defekten Schaltungsanordnung führt.Despite the not random distribution of the defects on the semiconductor wafers gives the present simulation technique according to the invention for determining the probability that a failure of a given type leads to a defective circuit, wherein is based on a random distribution of errors within a circuit becomes, a sufficiently high prediction accuracy of the probability (A) that a Defects of the given type actually result in a defective circuit arrangement during production leads.

Die Anwendung dieser Technik gemäß der Erfindung gestattet eine beträchtliche Reduzierung der erforderlichen Zeit, um ein hinreichend genaues Ausbeutenmodell zu erstellen, das eine Identifizierung und Änderung der kritischen, die Ausbeute herabsetzenden Verfahrensgänge und -schritte erlaubt, so daß damit auch eine große Zeitersparnis für die Uberwachung erzielt wird.The application of this technique according to the invention allows a considerable amount Reduction of the time required to produce a sufficiently accurate yield model to create the one identification and change the critical one that yield Degrading process steps and steps allowed, so that a large one Time saving for the monitoring is achieved.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der nachfolgender Beschreibung bevorzugter Ausführungsbeispiele anhand der beigefügten Zeichnungen und aus den Patentanspruchen.Further advantages and features of the invention emerge from the following Description of preferred exemplary embodiments with reference to the accompanying drawings and from the claims.

Es zeigen; Fig. 1 eine Draufsicht auf ein schematisch dargestelltes Halb leiters cheibchen mit monolithisch integrierten Schaltungen, Flg. 2 eine graphische Darstellung zur Veranschaulichung der Tatsache, daß eine steigende Anzahl von simulierten Fehlern unter Anwendung der Erfindung eine entsprechend zunehmende Genauigkeit in der Vorhersage der Wahrscheinlichkeit X herbeiführt, Fig. 3 eine graphische Darstellung mit Wahrscheinlichkeitskurven, die sich für ein Halbleiterscheibchen mit monolithisch integrierten Schaltkreisen gemäß Fig. 1 ergeben.Show it; Fig. 1 is a plan view of a schematically shown Semiconductor discs with monolithically integrated circuits, Flg. 2 is a graph showing the fact that an increasing The number of simulated faults using the invention increases accordingly Accuracy in the prediction of probability X brings about, Fig. 3 a graphical representation with probability curves that are suitable for a semiconductor wafer result with monolithically integrated circuits according to FIG.

Zur Herstellung von Halb leiters cheibchen mit den monolithisch integrierten Schaltkreisen gemäß Fig. 1 läßt sich die vorliegende Erfindung heranziehen. Das Halbleiterscheibchen mißt etwa 2,5 mm mal 2,5 mm und besitzt einen Bereich 10 enthaltend eine Speichermatrix. In einem typischen Beispiel für ein solches Halbleiterscheibchen sind 64, 128 oder mehr Speicherzellen enthalten. Das charakteristische dieser Speicherzellen besteht darin, daß sie je vom gleichen Schaltungsaufbau sind und auf dem Halbleiterscheibchen dicht gepackt sind. Der Bereich 12 auf dem Halbleiterscheibchen enthält eine größere Anzahl von Hilfsschaltkreisen, um Betriebsimpulse auf die Matrix im Bereich 10 zu übertragen. Solche Hilfsschaltkreise variieren beträchtlich in ihrem Aufbau und sind wesentlich weniger dicht gepackt als die Speicherzellen im Bereich 10 des Halbleiterscheibchens. Der Bereich 14 des Halblaiterscheibchens enthält eine Anzahl von Decodierschaltkreisen, deren Zweck darin besteht, die von den Hilfsschaltkreisen zugeführten Betriebsimpulse einem bestimmten Speicherzellenschaltkreis bzw. -schaltkreisen der Matrix im Bereich 1Q zuzuführen. Bei diesen Decodierschaltkreisen ergibt es sich, daß sie hinsichtlich der Gleichheit untereinander und der Packungsdichte in der Mitte zwischen Speicherzellenschaltkreisen und Hilfsschaltkreisen Liegen. Diese Unterschiede im Aufbau der Schaltkreise der drei Bereiche 10, 12 und 14 des kialbleiterscheibchens sind bedeutsam zur festlegung der Wahrscheinlichkeit, daß ein Fehler vorgeyebarien rlByps in einem dieser drei Bereiche 10, 12 oder 14 einen defekten monolithisch integrierten Schaltkreis hervorruft.For the production of semiconductor wafers with the monolithically integrated Circuits according to FIG. 1 can be used with the present invention. That The semiconductor wafer measures approximately 2.5 mm by 2.5 mm and has an area 10 containing it a memory matrix. In a typical example of such a semiconductor wafer 64, 128 or more memory cells are included. The characteristic of these memory cells is that they are each of the same circuit structure and on the semiconductor wafer are tightly packed. The area 12 on the semiconductor wafer contains a larger one Number of auxiliary circuits to supply operating pulses to the matrix in area 10 transfer. Such auxiliary circuits vary considerably in structure and design are much less densely packed than the memory cells in area 10 of the semiconductor wafer. The area 14 of the semi-conductor disc contains a number of decoding circuits, the purpose of which is to control the operating pulses supplied by the auxiliary circuits a particular memory cell circuit or circuits of the matrix in the area 1Q feed. In these decoding circuits it turns out that they with respect to the equality with each other and the packing density in the middle between memory cell circuits and auxiliary circuit boards. These differences in the structure of the circuits of the three areas 10, 12 and 14 of the Kialbleiterscheibchens are important for the definition the likelihood that an error will be pre-determined by rlByps in a this three areas 10, 12 or 14 a defective monolithic integrated circuit evokes.

Bei der anfänglichen Auswertung der Wahrscheinlichkeit A, daß ein Defekt eines vorgegebenen Typs einen fehlerhaften Schaltkreis bei der Herstellung des monolithisch integrierten Halbleiterscheibchens herbeiführt, ist es erforderlich, eine Planzeichnung dieser Schaltkreise auszuarbeiten. Da nun aber, wie bereits gesagt, die Bereiche 10, 11 und 14 des in Fig. 1 gezeigten Halbleiterscheibchens drei verschiedene Arten von Schaltkreisen enthalten, ist es erforderlich, dementsprechend drei verschiedene Planzeichnungen für ein gegebenes Halbleiterscheibchen auszuarbeiten. Wenn eine solche Wiedergabe einer Planzeichnung in Anwendung der Erfindung verwendet werden soll, dann sollte dies in einem stark vergrößerten Maßstab geschehen, wie z.B. 1000 ; 1 oder 2000 : 1. Es ist jedoch nicht erforderlich, bei einer solchen Planzeichnung alle Speicherzellenschaltkreise im Bereich 10 im einzelnen auszuführen. Es reicht hierzu völlig aus, drei oder vier Schaltungen der 64 oder i28 Speicherzellenschaltkreise im Bereich 10 im einzelnen auszuführen. Zur Darstellung der Bereiche 12 und 14 sollte ein repräsentativer Ausschnitt der Planzeichnung der darin enthaltenen Schaltkreise dargestellt werden.In the initial evaluation of the probability A that a Defect of a given type, a defective circuit in manufacture of the monolithically integrated semiconductor wafer, it is necessary Prepare a plan drawing of these circuits. But now, as already said, regions 10, 11 and 14 of the semiconductor wafer shown in FIG. 1 are three different Containing types of circuitry, accordingly, it is required three different ones Prepare plan drawings for a given wafer. When a such reproduction of a plan drawing can be used in the practice of the invention then this should be done on a much larger scale, such as 1000 ; 1 or 2000: 1. It is not necessary, however, for such a plan drawing all of the memory cell circuits in area 10 to be detailed. It is enough for this completely off, three or four circuits of the 64 or i28 memory cell circuits to be carried out in detail in area 10. To represent areas 12 and 14 should a representative section of the plan drawing of the circuits contained therein being represented.

Wird die Erfindung dadurch angewendet, daß ein Rechner Verwendung findet, dann genügt es auch hierbei wiederum, einen repräsentativen Ausschnitt jedes dieser Bereiche 10, 12 und 14 in Koordinatenform in den Rechner einzugeben, in dem in Xoordinatenwerten die Teile der Planzeichnung angegeben werden, in welchen ein Fehler des auszuwertenden Typs den Ausfall eines Schaltkreises herbeiführt.If the invention is applied by using a computer finds, then it is sufficient here again to provide a representative section of each Enter these areas 10, 12 and 14 in the form of coordinates in the computer, in which the parts of the plan drawing in which a Error of the type to be evaluated leads to the failure of a circuit.

Anschließend daran werden Darstellungen des auszuwertenden Fehlertyps in Zufallsverteilung auf die PLanze£chnunq überv tragen. Da nine unregelmäßige Form als Fehler cjtetche WahrsckleLnLictlkeit dafür besitzt, ctaß er Lit beLt#>btger orientierug auf dem Halbleiterscheibchen auftritt, lassen sich selbst Fehler aufgrund höchst unregelmäßiger Form durch Kreise ver schiedener Größe wiedergeben, um so Fehler aufgrund unterschiedlicher Größen darzustellen.This is followed by representations of the type of error to be evaluated in random distribution to the £ chnunq plant. Da nine irregular shape as a mistake cjtetche has a fortune telling that he lit beLt #> btger orientation occurs on the semiconductor wafer, leave themselves Show errors due to highly irregular shape using circles of different sizes, so as to represent errors due to different sizes.

Fig. 2 zeigt, daß es nicht erforderlich ist, die Fehler entsprechend einer Dichte, wie sie bei der Produktion der auszuwertenden monolithisch integrierten Schaltkreise beobachtet werden, zu verteilen. Es ist lediglich erforderlich, eine statistisch signifikative Anzahl der Fehler zu berückslchtiw gen und dann jeden Eehlertyp festzulegen, ob dieser Fehler einen fehlerhaften Schaltkreis herbeizuführen vermag. Wie sich aus der graphischen Darstellung nach Fig. 2 ergibt, zeigt sich bei einer kleinen Anzahl, wie z.B. 10 oder 20 Fehlern des auszuwertenden Typs, daß der sich ergebende Wert für die Wahrscheinlichkeit A danach strebt, um die wahre WahrscheinlichkeitA zu schwanken; wobei die Wahrscheinlichkeit A ausdrückt, daß ein Fehler eines vorgegebenen Typs zu einem defekten Schaltkreis führt. In Praxis ist festgestellt worden, daß etwa 50 Fehler jeden Typs simuliert werden sollten, um genauere Werte für Ä zu erhalten. Bei der Simulationstechnik jedoch wird es aus Sicherheitsgründen vorgezogen, im allgemeinen etwa 100 Fehler jeden Typs anzuwenden.Fig. 2 shows that it is not necessary to correct the errors accordingly a density as it is integrated in the production of the monolithic one to be evaluated Circuits are observed to distribute. All that is required is a statistically significant number of errors to be taken into account and then each Define the type of error whether this error will result in a faulty circuit able. As can be seen from the graphic representation according to FIG. 2, it can be seen with a small number, such as 10 or 20 errors of the type to be evaluated, that the resulting value for the probability A seeks to be the true ProbabilityA to fluctuate; where the probability A expresses that an error of a given type leads to a defective circuit. In practice it has been determined that around 50 defects of each type should be simulated, to get more precise values for Ä. In the case of simulation technology, however, it becomes the end of it For security reasons, preferred to apply generally around 100 errors of each type.

In gleicher Weise werden bei Benutzung eines Rechners zur Durchführung der Erfindung Kreise jeweils unterschiedlichen Radius zur Darstellung unterschiedlicher Fehlergrößen eines vorgegebenen Typs in die vorher eingespeicherte Koordinatenplanzeichnung eingegeben, indem eine sufallsfunktionsarzeugung routine angewendet wird.In the same way, when using a computer, of the invention circles each with different radius to represent different Defect sizes of a given type in the previously saved coordinate plan drawing entered using a random function generation routine.

um auszuwerten, ob ein vorgegebener, zufällig platzierter simulierter Fehler zu einem defekten monolithisch integrierten Schaltkreis ihren wird, ist es notwendig, die Planzeichnung in nicht kritische Bereiche einzuteilen, d.h., in solche, in denen der in Betracht kommende Fehlertyp keinen schlecht funktionierenden Schaltkreis herbeiführt und in kritische Bereiche, d.h.to evaluate whether a given, randomly placed simulated It is your fault to a defective monolithic integrated circuit necessary to divide the plan drawing into non-critical areas, i.e. into those in where the type of error in question is not a poorly functioning one Circuit brings about and in critical areas, i.

in solche, in denen der Fehler des auszuwertenden Typs einen schlecht funktionierenden Schaltkreis verursachen wird.in those in which the error of the type to be evaluated is bad will cause a functioning circuit.

Da eine simuliert Planzeichnung mit zufällig verteilten Fehlern Anwendung findet, ergibt sich noch eine dritte Möglichkeit. 1st so z.B. der in Frage kommende Fehlertyp ein Nadelloch, dann ist es gänzlich ausgeschlossen, daß ein solches Nadelioch in einem monolithisch integrierten Schaltkreis an einer Stelle auftritt, wo bereits eine Öffnung im Schichtmaterial existiert. Demzufolge können zufällig verteilte, eimulierte Fehler dieser Art, die in diese Gebiete der Planzeichnung fallen, ignoriert werden.As a simulated plan drawing with randomly distributed errors application finds, there is a third possibility. Is e.g. the one in question Error type a pinhole, then it is completely impossible that such a pinhole occurs in a monolithic integrated circuit at a point where already an opening in the layer material exists. As a result, randomly distributed, Simulated errors of this type that fall within these areas of the plan drawing are ignored will.

Wird eine Wiedergabe der Schaltungsplanzeichnung zur Anwendung der Erfindung benutzt, dann läßt sich die Kritikalität oder Nichtkritikalität eines Gebietes, in dem ein bestinuater Fehler liegt, durch eine Messung bestimmen, die die Nähe des simulierten Fehlers zu einem Diffusionsgebiet, zu einem Metallisationsmuster oder zu ähnlichen kritischen Gebieten des momonolithisch integrierten Schaltkreises anzeigt. Liegt der Fehler auf oder in einem solchen Gebiet, dann ist er natürlich automatisch kritisch. Es sollte jedoch ein Sicherheitsabstand von z.B. 2,5 pm zulässig sein, da simulierte Fehler durchaus außerhalb von Diffusionsgebieten, Metallisationsmustern und anderen Gebieten der monolithisch integrierten Schaltkreise liegen können. Bei Anwendung eines Rechners läßt sich die Lage simulierter Fehler in kritischen oder nichtkritischen Gebieten durch vorherige Koordinatencharakterisierung der kritischen und nichtkritischen Matrixgebiete bestimmen.If a reproduction of the schematic drawing is used to apply the Invention used, then the criticality or non-criticality of a Determine the area in which there is a definite error by measuring the the proximity of the simulated defect to a diffusion region, to a metallization pattern or to similar critical areas of the monolithic integrated circuit indicates. If the fault is on or in such an area, then it is natural automatically critical. However, a safety distance of e.g. 2.5 pm should be permitted because simulated defects are well outside of diffusion areas, metallization patterns and other areas of monolithic integrated circuits. at Application of a computer can be the location of simulated errors in critical or non-critical areas through prior coordinate characterization of the critical and determine non-critical matrix areas.

Der Wert für die Wahrscheinlichkeit A stellt deshalb einfach die Anzahl simulierter Fehler dar, die in einem kritischen Gebiegt auftreten und deshalb zum Ausfall monolithisch integrierter Schaltkreise führen können, die diese Fehler bis zur Gesamtanzahl der simulierten Fehler enthalten können.The value for the probability A therefore simply represents the number simulated faults that occur in a critical corner and therefore for Failure of monolithic integrated circuits can lead to these errors up to the total number which may contain simulated errors.

Fig. 3 stellt eine Korrelation von A zur Fehlergröße eines Fehlers vorgegebenen Typs in den drei Bereichen 10, 12 und 14 der monolithisch integrierten Schaltkreise dar. Die unterschiedlichen Kurvenverläufe ergeben sich aus dem jeweils verschiedenartigen Aufbau der in den Bereichen 10, 12 und 14 enthaltenen Schaltkreise, wie oben bereits erwähnt. AA stellt die Wahrscheinlichkeit dar, daß ein Fehler vorgegebenen Typs, wie z.B. Ätzungsausweitung, #zü einem defekten Speicherzellenschaltkreis führen wird. Aufgrund der dichten Packung und der Gleichheit der Speicherzellenschaltkreise im Bereich 12 steigt die Kurve für AA in stetiger Funktion mit wachsender Fehlergröße an, bis der Wert AA sich 1,0 nähert. Von diesem Punkt an wird dann die Wahrscheinlichkeit, daß die Speicherzellenschaltkreise schlecht funktionieren, bei dieser Fehlergröße so hoch, daß sich anschließend ein im wesentlichen konstanter Verlauf ergibt. Im Falle der weniger dicht gepackten Hilfsschaltkreise im Gebiet 12 des Halbleiterscheibchens ist die Wahrscheinlichkeit As, daß diese Schaltkreise schlecht funktionieren, für kleine Fehler sehr gering. Es ergibt sich dann ein stärkerer Anstieg als im Falle AA, bis zu einem kleineren, im wesentlichen konstanten Wert der Fehlergrößen, die normalerweise in integrierten Schaltkreisen auftreten können. Im Falle der Wahrscheinlichke#it AD daß ein Decodierschaltkreis schlecht funktionieren wird, bildet die Kurve für' i sozusagen ein ZwischenstUck, das weiterhin ein interessantes Resultat ze#itigt.Fig. 3 shows a correlation of A to the defect size of a defect predetermined type in the three areas 10, 12 and 14 of the monolithically integrated Circuits. The different curves result from the respective Different structure of the circuits contained in areas 10, 12 and 14, as mentioned above. AA represents the probability that an error has occurred Type, such as etch expansion, lead to a defective memory cell circuit will. Due to the close packing and identity of the memory cell circuits in area 12 the curve for AA rises in a continuous function with increasing error size until the AA value approaches 1.0. From that point on, the probability that the memory cell circuits function poorly with this error size so high that an essentially constant curve then results. in the Case of the less densely packed auxiliary circuits in area 12 of the semiconductor wafer is the probability As that these circuits work poorly for small errors very small. There is then a greater increase than in the case AA, to a smaller, essentially constant, value of the error sizes that can normally occur in integrated circuits. In the case of probability # it AD that a decoder circuit will function poorly forms the curve for ' i an intermediate piece, so to speak, which continues to produce an interesting result.

Bei Fehlergrößen zwischen etwa 6 pm und 10 um wird AD im wesentlichten konstant dank Sättigung einer speziellen Packungsdichte dieses Ausschnittes der monolithisch integrierten Schaltung.For defect sizes between about 6 pm and 10 pm, AD becomes essentially constant thanks to the saturation of a special packing density of this section of the monolithic integrated circuit.

Steigt die Fehlergröße weiterhin an, dann wächst AD wiederum und zwar ziemlich steil aufgrund des Einflusses- der größeren Fehlergrößen unterschiedlicher Ausschnitte der Decodierschaltkreise. Dann nähert sich i wiederum einem konstanten Wert für Fehler solcher Größen, die, in der Produktion monolithisch integrierter Schaltkreise auftreten.If the error size continues to increase, then AD grows again, namely quite steep due to the influence of the larger error sizes of different Excerpts from the decoding circuits. Then i again approaches a constant Value for errors of such sizes, which, monolithically integrated in production Circuits appear.

Ergeben sich Daten des Typs, wie in Fig. 3 gezeigt, für einen bestimmten monolithisch integrierten Schaltkreis und Fehlertyp, dann läßt sich der Einfluß dieses Fehlertyps auf diesen bestimmten monolithisch integrierten Schaltkreis für einen gegebenen Verfahrensschritt auswerten, indem folgende Beziehung angewendet wird: Y = (1" Hierin bedeuten: Y die mögliche Ausbeute an nicht defekten Schaltkreisen bei diesem Verfahrensschritt als Ergebnis des bestimmten, in Frage kommenden Fehlertyps, die Wahrscheinlichkeit, daß ein Fehler dieses Typs zu einem defekten Schaltkreis führen wird und die Anzahl des vorgegebenen Fehlertyps, wie er in einem bestimmten Halb leiters cheibchen beobachtet wird.If there is data of the type shown in FIG. 3 for a particular one monolithic integrated circuit and fault type, then the influence this type of fault on this particular monolithic integrated circuit for evaluate a given process step by applying the following relationship becomes: Y = (1 "Here: Y mean the possible yield of non-defective circuits in this process step as a result of the specific type of error in question, the likelihood that a fault of this type will result in a defective circuit will result and the number of the given type of error as it occurs in a particular Semiconductor disc is observed.

Um die Gesamtauswirkung auf die Ausbeute für einen in Frage kommenden Fehlertyp bei dem betrachteten Verfahrensschritt zu erhalten, ist es erforderlich, alle Ausbeuten, wie sie sich Halbleiterscheibchen für Halbleiterscheibchen ergeben, auf der Basis oben angegebener Beziehung aufzusummieren. Wie im Falle der Simulation der Fehler bei der Planzeichnungsdarstellung selbst lassen sich diese Berechnungen zweckmä-Bigerweise in einem entsprechend programmierten Rechner durchführen.To see the overall effect on the yield for a candidate To obtain the type of error in the process step under consideration, it is necessary to all yields as they result from semiconductor wafers for semiconductor wafers, based on the above relationship. As in the case of the simulation the error in the plan drawing representation itself can be these calculations Expediently carry out in a suitably programmed computer.

Wie sich aus dem Vorstehenden ergibt, Liegt hier eine verbesserte Version eines Ausbeutenmodellprozesses für monolithisch integrierte Schaltkreise hinreichender Genauigkeit vor, um Identifizierung und Wechsel kritischer Ausschußgrößen bei Fertigung monolithisch integrierter Schaltkreise zu gestatten.As can be seen from the foregoing, there is an improved one here Version of a yield model process for monolithic integrated circuits sufficient accuracy in order to Identification and change more critical Allow scrap sizes in the manufacture of monolithic integrated circuits.

Durch Anwendung der Simulationstecllnik gemäß der Erfindung ergeben sich wesentliche Zeitersparnisse und außerdem eine Aufwandsverringerung in Entwicklung eines solchen Ausbeutenmodells. Wenn sich gezeigt hat, daß das Ausbeutenmodell selbst keine statistische Zufallsverteilung der Fehler voraussetzen kann, so erlaubt doch die zufallsbedingte Simulationstechnik vorliegender Erfindung genügend genaue Wahrscheinlichkeitswerte X dafür, daß ein vorgegebener Fehlertyp einen defekten Schaltkreis herbeiführen wird, um die Anwendung dieser Technik zur Aufstellung eines Ausbeutenmodells zu gestatten.Obtained by using the simulation technique according to the invention Significant time savings and also a reduction in development costs such a yield model. If it has been shown that the yield model itself cannot assume a statistical random distribution of the errors, so it is allowed the random simulation technique of the present invention has sufficiently accurate probability values X indicates that a given type of error will result in a defective circuit to use this technique to set up a yield model allow.

Claims

P A T E N T A N 5 P R U C li E

Method in a manufacturing process for monolithically integrated Circuits using a yield model to identify critical rejects To determine the procedural steps of this creation process by the number of errors of each circuit of the monolithic integrated circuit and the probability for a specific failure to cause a defective circuit is characterized in that the occurrence of chance is used to determine the probability this predetermined error in a plan drawing of the monolithic integrated Circuit is simulated and then the number of these in critical areas of the monolithic Integrated circuit is counted as a plan drawing occurring errors.

2. The method according to claim 1, characterized in that the surface of the monolithic integrated circuit is approximately more homogeneous in individual areas Yield is divided and that the process steps which reduce the yield in each case can be determined especially for each area on the basis of the error data.

3. The method according to claim 1 and 2, characterized in that the Errors generated by a random generator and on the reproduction of the plan drawing of the monolithic integrated circuit.

4. The method at least according to claim 1, characterized in that that criteria for process monitoring are established for each characteristic error type, that at least representative samples of the monolithic integrated circuits according to occurring at every process step Errors are investigated, to the actually occurring number of errors of each monolithically integrated Circuit to determine that based on the actual number of errors for each Circuit and the likelihood of any failure, including a defective circuit to cause, determined for the yield-reducing critical process steps and that these last-mentioned process steps are modified in such a way that that the scrap is reduced.

L e r s e i t e