DE2235308B2

DE2235308B2 - Electrical signal digital condition indication - has circuit for devices with many simultaneous signals

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Publication number: DE2235308B2
Application number: DE19722235308
Authority: DE
Inventors: Dieter Dipl.-Ing. 6530 Bingen Kortenhaus
Original assignee: Nsm-Apparatebau Kg 6530 Bingen GmbH
Current assignee: Nsm-Apparatebau Kg 6530 Bingen GmbH
Priority date: 1972-07-19
Filing date: 1972-07-19
Publication date: 1975-04-17
Also published as: DE2235308A1; DE2235308C3

Abstract

The circuit is intended as a simple method of indication of several simultaneous signals. It avoids the need of one circuit per signal channel and therefore gives a reduction in cost especially if carried out using MOS integrated circuits. It is particularly suitable for use with coin slot switches which indicate when a coin passes. Indication is only given if the signal stays in a high or low state for a preset time and the circuit is therfore also useful as a filter. Short spurious impulses at switch-on and switch-off give no indication. The circuit uses a multiplexer, three comparators, two delay registers and two counters and it is driven by some suitable source of clock pulses.

Description

Die Erfindung befaßt sich mit einer Schaltungsanordnung zum Nachweisen des Digitalzustands elektrischer Signale mit einem Eingangsverzögerungsglied undThe invention is concerned with a circuit arrangement for detecting the digital state of electrical Signals with an input delay element and

ίο einem Eingangsvergleicher, der das durch das Eingangsverzögerungsglied verzögerte mit dem nichtverzögerten Eingangssignal vergleicht und bei Ungleichheit der beiden Eingangssignale ein Ausgangssignal abgibt, mit einer an den Ausgang des Eingangsverglei-ίο an input comparator that does this through the input delay element The delayed and the non-delayed input signal are compared and if they are not equal of the two input signals emits an output signal, with one connected to the output of the input

chers angeschlossenen Zählstufe, die bei jedem Ausgangssignal des Eingangsvergleichers von einem Anfangswert zj zählen anfängt und erst nach Erreichen einer vorbestimmbaren Zählzeit einen Ausgangsimpuls abgibt, und mit einem Endvergleicher, dessen einer Ein-connected counting stage, which for each output signal of the input comparator by a The initial value zj begins to count and an output pulse only after a predeterminable counting time has been reached outputs, and with a final comparator, one of which is

gang mit dem Ausgang der Zählstufe und dessen anderer Eingang mit dem Ausgang des Eingangsverzögerungsglieds verbunden ist und der bei Vorhandensein von Signalen am Ausgang des Eingangsverzögerungsglieds und am Ausgang der Zählstufe ein Ausgangssignal abgibt.gang with the output of the counter stage and its other input with the output of the input delay element is connected and the presence of signals at the output of the input delay element and emits an output signal at the output of the counter stage.

Derartige Schaltungsanordnungen lassen sich in all den Fjillen anwenden, in denen der Digitalzustand elektrischer Signale nachgewiesen werden soll.
Solche elektrischen Signale können beispielsweise von elektromechanischen Schaltern abgegeben werden, die mechanisch umgeschaltet werden; sie können aber auch von lichtempfindlichen Bauelementen abgegeben werden, deren Ausgang mit Hilfe von Licht gesteuert wird. In elektromechanischen Schaltern oder in den lichtempfindlichen Bauelementen werden also mechanische Zustände bzw. entsprechende Helligkeitszustände in elektrische Impulse umgesetzt. Diese Impulse lassen sich durch eine Schaltungsanordnung der eingangs erwähnten Art zum Zählen von Zustandsänderungen verwenden. Es ergeben sich insbesondere Anwendungen beim Zählen von Fertigungsgängen, z. B. beim Zählen von abzufüllenden Flaschen, beim Zählen von gefertigten Massebauteilen, beim Zählen von Arbeitsgängen, bei Schalt- und Zählvorgängen an Maschinen, insbesondere bei Werkzeugmaschinen. Ferner ergeben sich Anwendungen beim Umsetzen von Kassenschaltersignalen. Immer geht es dabei darum, daß elektrische Signale, bevor sie in Impulse verarbeitende logische Schaltungean eingegeben werden, auf ihre Richtigkeit geprüft werden.Such circuit arrangements can be used in any case where the digital state of electrical signals is to be detected.
Such electrical signals can be emitted, for example, by electromechanical switches that are switched over mechanically; however, they can also be emitted by light-sensitive components, the output of which is controlled with the aid of light. In electromechanical switches or in the light-sensitive components, mechanical states or corresponding brightness states are converted into electrical impulses. These pulses can be used by a circuit arrangement of the type mentioned at the outset for counting changes in state. In particular, there are applications when counting production processes, e.g. B. when counting bottles to be filled, when counting mass-produced components, when counting operations, when switching and counting processes on machines, especially machine tools. Furthermore, there are applications in converting cash register signals. It is always important that electrical signals are checked for correctness before they are input into logic circuits that process pulses.

Insbesondere lassen sich Schaltungsanordnungen der eingangs erwähnten Art dazu verwenden, nachzuweisen, ob elektrische Signale die ihren Digitalzustand ändern, in dem neuen Zustand eine Mindestzeit verbleiben. Kurzzeitige Zustandsänderungen solcher elektrischer Signale, wie sie durch Störungen, beispielsweise durch Prellerscheinungen an Schaltern entstehen können, sollen als nicht gültige Zustandsänderungen erkannt werden.In particular, circuit arrangements of the type mentioned at the beginning can be used to demonstrate whether electrical signals that change their digital state remain in the new state for a minimum time. Brief changes in the state of such electrical signals, such as those caused by interference, for example bouncing on switches should be recognized as invalid status changes will.

Die beschriebenen Schaltungsanordnungen lassen sich insbesondere zum sicheren Erkennen des Einwurfs von Münzen in Münzstapelrohre von Münzautomaten verwenden. Bei derartigen Münzstapelrohren sind nämlich Schalter vorgesehen, die einen in den Münzkanal des Münzstapelrohrs ragenden Schaltarm aufweisen. Der Schaltarm wird von den eingeworfenen, sich auf Grund der Schwerkraft durch den Kanal bewegende Münzen betätigt. Beim Auftreffen von Münzen aufThe circuit arrangements described can be used in particular for reliable detection of the throw-in of coins in coin stacking tubes of coin-operated machines. In such coin stacking tubes are namely switches are provided which have a switching arm protruding into the coin channel of the coin stacking tube. The switching arm is driven by the thrown in, moving through the canal due to the force of gravity Coins operated. When coins hit

den Schaltarm kommt es häufig zu Prellerscheinungen, bei denen der Schaltarm Flatterbewegungen ausführt Die Flatterbewegungen sollen jedoch nicht bereits als eingeworfene Münze oder sogar eingeworfene Münzen angesehen werden.the switching arm there are often bouncing phenomena in which the switching arm performs fluttering movements However, the flutter movements should not already be considered as inserted coins or even inserted coins be considered.

Die bekannten Schaltungsanordnungen der eingangs erwähnten An lassen sich jedoch nur zum Nachweis des Digitalzustands einkanaliger elektrischer Signale, wie sie beispielsweise in einem Münzstapelrohr entstehen, ausnutzen. Wenn Signale in mehreren Kanälen anfallen, wäre es zwar möglich, mehrere der beschriebenen Schaltungsanordnungen zu verwenden, jedoch wäre eine solche Technik insbesondere wegen der für jeden Kanai dann erforderlichen Zählstufen sehr aufwendig. However, the known circuit arrangements of the type mentioned at the beginning can only be used as evidence the digital status of single-channel electrical signals, such as those generated in a coin stack tube, exploit. If signals occur in several channels, it would be possible to use several of the described channels To use circuit arrangements, however, such a technique would be particularly because of the for each Kanai then required counting steps very expensive.

Der Erfindung liegt die Aufgabe zugrunde, eine einfach aufgebaute Schaltungsanordnung zum Nachweisen des Digitalzustands mehrkanalige.· gleichzeitig auftretender elektrischer Signale zu schaffen.The invention is based on the object of providing a simply constructed circuit arrangement for detection the digital state of multichannel. · to create electrical signals that occur simultaneously.

Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs erwähntet. Art dadurch gelöst, daß zur Verarbeitung von in mehreren Kanälen gleichzeitig auftretenden Signalen dem Eingang des Eingangsverzögerungsglieds sowie dem freien Eingang des Eingangsvergleichers eine Zeitmultiplexschaltung vorgeschaltet ist und daß das Eingangsverzögerungsglied eine Verzögerungszeit aufweist, die gleich dem Produkt aus einem ganzen Vielfachen der Zahl der Kanäle und der Taktzeit ist.This task is mentioned in the case of a circuit arrangement in FIG. Kind of solved in that for Processing of signals occurring simultaneously in several channels at the input of the input delay element and a time division multiplex circuit is connected upstream of the free input of the input comparator and that the input delay element has a delay time equal to the product is from a whole multiple of the number of channels and the cycle time.

Gemäß der Erfindung werden also die auf mehreren Kanälen ankommenden Eingangssignale zunächst einer Eingangsmultiplexschaltung zugeführt und in dieser Schaltung in ein gemultiplextes einkanaliges Signal umgewandelt. Durch dieses gemultiplexte einkanalige Signal wird die Zählstufe bei jedem Übergang zurückgestellt, bis die Zeit zwischen zwei Übergängen ausreicht, daß sie bis zu ihrem Endwert weiterzählen kann. Bei Erreichen des Endwertes gibt die Zählstufe ein Ausgangssignal ab, welches das Informationssignal durch den Endvergleicher passieren läßt. Anschließend erfolgt ein Zählen für einen neuen Zustand eines anderen Kanals und es wird bei Erreichen des Endwertes wiederum ein Ausgangssignal zum Durchsteuern des Endvergleichers abgegeben. Dieser Vorgang wiederholt sich so lange, bis die Zustände der Signale auf allen Eingangskanälen über die vorbestimmte Zählzeit nachgewiesen sind. Jeweils beim Erreichen der vorbestimmten Zählzeit wird am Ausgang der Zählstufe ein Ausgangsimpuls abgegeben, der das Informationssignal am Ausgang des Eingangsverzögerungsglieds durch den Endvergleicher an den Ausgang der Schaltung weiterleitet. Voraussetzung für ein fehlerfreies Arbeiten ist, daß die Dauer der gültigen Signale mindestens so lang ist, wie das Produkt aus der vorbestimmten Zählzeit der Zählstufe und der doppelten Anzahl der Kanäle.According to the invention, the input signals arriving on several channels are initially one Input multiplex circuit supplied and converted in this circuit into a multiplexed single-channel signal. With this multiplexed single-channel signal, the counting level is reset at every transition, until the time between two transitions is sufficient for it to continue counting to its final value. at When the end value is reached, the counting stage emits an output signal that transmits the information signal lets the final comparator pass. Then there is a count for a new state of another Channel and, when the final value is reached, an output signal is generated to control the final comparator submitted. This process is repeated until the states of the signals at all Input channels are detected over the predetermined counting time. Each time the predetermined one is reached Counting time, an output pulse is emitted at the output of the counting stage, which transmits the information signal to the Output of the input delay element forwards through the final comparator to the output of the circuit. A prerequisite for error-free work is that the duration of the valid signals is at least as long is like the product of the predetermined counting time of the counting stage and twice the number of channels.

Die neue Schaltungsanordnung ist insbesondere deshalb vorteilhaft, weil zum Nachweisen des Digitalzustands von Signalen auf mehreren Kanälen keine zusätzlichen Zählstufen erforderlich sind. Die Zählstufen sind nämlich relativ der aufwendigste Teil der Schaltungsanordnung. The new circuit arrangement is particularly advantageous because it is used to detect the digital state signals on several channels no additional counting stages are required. The counting levels namely are relatively the most complex part of the circuit arrangement.

Eine vorteilhafte Weiterbildung der Schaltungsanordnung ist dadurch gekennzeichnet, daß der Ausgang des Eingangsverzögerungsglieds mit einem von der Zählstufe durchsteuerbaren Schaltwerk verbunden ist, dessen Ausgang mit dem Eingang des Endvergleichers sowie mit dem Eingang eines Ausgangsverzögerungsglieds verbunden ist, daß der Ausgang des Ausgangsverzögerungsglieds mit dem Eingang des Schaltwerks zur Ermöglichung eines vollständigen Informationssignalumlaufs verbunden isi, daß die Zählstufe derart ausgeführt ist, daß sie nur auf O-L-Übergänge anspricht, und daß eine weitere Zählstufe vorgesehen ist, deren Eingang mit dem Ausgang des Eingangsvergleichers und deren Ausgang mit dem Schaltwerk verbunden ist, die in ihrer Wirkungsweise der anderen Zählstufe entspricht, jedoch nur aul O-Z.-Übergänge anspricht und bei Abgabe eines Impulses am Ausgang das Schaltwerk sowie das Ausgangsverzögerungsglied für den betreffenden Kanal in ihren Ausgangszustand zurückstellt. An advantageous development of the circuit arrangement is characterized in that the output the input delay element is connected to a switching mechanism that can be controlled by the counting stage, its output with the input of the final comparator and with the input of an output delay element is connected that the output of the output delay element with the input of the switching mechanism to enable a complete information signal circulation is connected that the counter stage it is designed that it only responds to O-L transitions, and that a further counting stage is provided, the input of which is connected to the output of the input comparator and whose output is connected to the switching mechanism, which in its mode of operation of the other counting stage corresponds, but only responds to O-Z. transitions and when a pulse is emitted at the output, the switching mechanism and the output delay element for resets the channel in question to its original state.

Mit der auf diese Weise weitergebildeten Schaltungsanordnung ist es möglich, den Digitalzustand bereits nach einem vollständigen Zählvorgang in allen Kanälen nachzuweisen, sofern eine Zustandsänderung in allen Kanälen gleichzeitig erfolgt. Nachdem nämlich die Zählstufe ihre vorbestimmte Zählzeit erreicht hat, werden die in dem Eingangsverzögerungsglied enthaltenen Informationen direkt an den Endvergleicher weitergegeben, ohne daß für die Signale, die den einzelnen Kanälen zugeordnet sind, die Zählstüfe noch einmal zum Nachweisen des Zustands bis zu ihrem Endwert läuft. Damit läßt sich der Nachweis von Signalen noch rascher durchführen als bei der grundsätzlichen Anordnung und die Schaltungsanordnung ist rascher für weitere Nachweise wiederum frei. Andererseits ist bei dieser weitergebildeten Schaltungsanordnung eine weitere Zählstufe vorgesehen, die bei L-O-Übergängen für den betreffenden Kanal eine sichere Rückstellung des Schaltwerks und des Ausgangsverzögerungsglieds gewährleistet, und es werden Fehler noch besser vermieden. With the circuit arrangement developed in this way, it is possible to already see the digital state to be demonstrated in all channels after a complete counting process, provided that there is a change in status in all Channels takes place simultaneously. Namely, after the counting stage has reached its predetermined counting time the information contained in the input delay element is passed on directly to the final comparator, without the counting stage again for the signals that are assigned to the individual channels Proof of the condition is running up to its final value. This makes the detection of signals even faster perform than with the basic arrangement and the circuit arrangement is faster for others Evidence again free. On the other hand, in this further developed circuit arrangement there is a further one Counting stage provided, which for L-O transitions for the Reliable resetting of the switching mechanism and the output delay element ensures that the channel concerned is safely reset, and mistakes are avoided even better.

Die Schaltungsanordnung ist ferner dadurch weitergebildet, daß zwischen dem Eingang des Schaltwerks und dem Ausgang des Eingangsverzögerungsglieds ein Zwischenvergleicher geschaltet ist, dessen weiterer Vergleichseingang mit dem Ausgang des Ausgangsverzögerungsglieds verbunden ist und der das vom Eingangsveizögerungsglied abgegebene Informationssignal nur weitergibt, wenn sich im Ausgangsverzögerungsglied kein Informationssignal befindet.The circuit arrangement is further developed in that between the input of the switching mechanism and an intermediate comparator is connected to the output of the input delay element, the other of which Comparison input is connected to the output of the output delay element and that of the input delay element only passes on the information signal if it is in the output delay element there is no information signal.

Selbst bei den weitergebildeten Schaltungsanordnungen gemäß der Erfindung sind nur zwei Zählstufen vorgesehen, die eine sehr zuverlässige Arbeitsweise gestatten. Even with the further developed circuit arrangements according to the invention, only two counting stages are provided, which allow a very reliable way of working.

Die erfindungsgemäße Schaltungsanordnung sowie ihre Weiterbildungen lassen sich insbesondere dann kostensparend und einfach herstellen, wenn sie in integrierter Schaltungstechnik ausgeführt werden. Insbesondere ist es dabei günstig, die Schaltungsanordnungen in MOS-(metal oxid semiconductor-JTechnik ausführen. The circuit arrangement according to the invention as well as its developments can in particular then be saved in a cost-saving manner and easy to manufacture if they are implemented using integrated circuit technology. In particular it is advantageous to run the circuit arrangements in MOS (metal oxide semiconductor technology).

Ausführungsformen der Erfindung werden nachstehend an Hand der Zeichnungen beschrieben. Dabei zeigtEmbodiments of the invention are described below with reference to the drawings. Included shows

F i g. 1 ein Blockschaltbild einer Ausführungsform der erfindungsgemäßen Schaltungsanordnung mit Schaltwerk, Ausgangsverzögerungsglied und Zwischenvergleicher, F i g. 1 with a block diagram of an embodiment of the circuit arrangement according to the invention Switching mechanism, output delay element and intermediate comparator,

F i g. 2 einen Schnitt durch ein Münzstapelrohr,F i g. 2 a section through a coin stacking tube,

F i g. 3 ein sich zwischen zwei Zuständen änderndes Signal, wie es beim Einwurf einer Münze in das Münzstapelrohr nach F i g. 2 entstehen kann undF i g. 3 a signal that changes between two states, as occurs when a coin is inserted into the coin stacking tube according to FIG. 2 can arise and

Fig.4 ein genaueres Schaltbild einer Ausführungsform der Erfindung gemäß dem Blockschaltbild nach Fig. 1.4 shows a more detailed circuit diagram of an embodiment of the invention according to the block diagram according to Fig. 1.

In F i g. 1 ist eine Ausführungsform einer Schaltungsanordnung zum Nachweisen des Digitalzustands elektrischer Zeitmultiplexsignale dargestellt. Bei dieser Schaltungsanordnung sind die Informationssignalleitungen an den vertikalen Seiten der Blöcke angeschlagen und die Steuersignalleitungen an den horizontalen Seiten der Blöcke angeschlagen. Die Schaltungsanordnung weist eingangsseitig eine Zeitmultiplexschaltung auf, deren Eingangsklemmen mit den Ausgängen verschiedener, beispielsweise durch Münzen betätigter Schalter verbunden sind. Der Ausgang der Zeitmultiplexschaltung, der die Information enthaltenden Zeitmultiplexsignale abgibt, ist mit dem Informationseingang eines Eingangsverzögerungsglieds 2 verbunden. Der Informationsausgang des Eingangsverzögerungsglieds 2 ist mit dem Eingang eines Zwischenvergleichers 8 verbunden, dessen Ausgang zu einem ersten Informationseingang eines Schaltwerks 9 führt. Der Ausgang des Schaltwerks 9 ist zum einen an den Informationseingang eines Endvergleichers 10 und zum andern über ein Nicht-Glied 11 an den Informationseingang eines Ausgangsverzögerungsglieds 12 angeschlossen. Der Ausgang des Endvergleichers stellt die Informationsausgangsklemme der Schaltungsanordnung dar. Der Informationsausgang des Ausgangsverzögerungsglieds 12 ist mit einem zweiten Informationseingang des Schaltwerks 9 verbunden.In Fig. 1 is an embodiment of a circuit arrangement for demonstrating the digital state of electrical time-division multiplexed signals. At this Circuitry, the information signal lines are posted on the vertical sides of the blocks and the control signal lines are attached to the horizontal sides of the blocks. The circuit arrangement has a time division multiplex circuit on the input side, the input terminals of which are connected to the outputs of various for example coin operated switches are connected. The output of the time division multiplex circuit, which emits the time division multiplexed signals containing the information is connected to the information input an input delay element 2 connected. The information output of the input delay element 2 is connected to the input of an intermediate comparator 8, the output of which is connected to a first Information input of a switching mechanism 9 leads. The output of the switching mechanism 9 is on the one hand to the information input a final comparator 10 and on the other hand via a non-element 11 to the information input an output delay element 12 is connected. The output of the final comparator represents the information output terminal the circuit arrangement. The information output of the output delay element 12 is connected to a second information input of the switching mechanism 9.

Im folgenden sind nun die der Steuerung der Informationen dienenden Einrichtungen der Schaltungsanordnung beschrieben. Ein Steuerausgang der Zeitmultiplexschaltung 1 ist mit einem ersten Steuereingang eines Eingangsvergleichers 3 verbunden. Ein zweiter Steuereingang des Eingangsvergleichers 3 ist an einen Steuerausgang des Eingangsverzögerungsglieds 2 angeschlossen. Der Steuerausgang des Eingangsvergleichers 3 ist mit je einem ersten Eingang von zwei Zählstufen 4 und 5 verbunden. Ein weiterer Steuerausgang der Zeitmultiplexschaltung 1 führt direkt zu einem zweiten Eingang der Zählstufe 4 und über eine NichtSchaltung 6 zu einem zweiten 'Eingang der Zählstufe 5. Die Steuerausgänge der Zählstufen 4 und 5 sind mit Steuereingängen des Schaltwerks 9 verbunden.The following are now those for controlling the information serving devices of the circuit arrangement described. A control output of the time division multiplex circuit 1 is connected to a first control input of an input comparator 3. A second The control input of the input comparator 3 is connected to a control output of the input delay element 2. The control output of the input comparator 3 is each with a first input of two counting stages 4 and 5 connected. Another control output of the time division multiplex circuit 1 leads directly to one second input of the counting stage 4 and via a non-circuit 6 to a second 'input of the counting stage 5. The control outputs of counting stages 4 and 5 are connected to control inputs of switching mechanism 9.

Das Schaltwerk 9 weist neben dem die Information führenden Ausgang einen Steuerausgang auf, der an einen Steuereingang des Endvergleichers 10 angeschlossen ist. Das Ausgangsverzögerungsglied 12 weist neben dem die Information abgebenden Ausgang einen weiteren Steuerausgang auf, der mit einem weiteren Steuereingang des Endvergleichers 10, einem Sleuereingang des Zwischenvergleichers 8, einem weiteren Steuereingang der Zählstufe 5 sowie über eine NichtSchaltung 7 mit einem weiteren Steuereingang der Zählstufe 4 und einem weiteren Eingang des Schaltwerks 9 verbunden ist. Es ist ferner ein Taktgeber (nicht dargestellt) vorgesehen, der die Zählstufea Verzögerungsglieder und andere taktgesteuerte Glieder ansteuert.In addition to the output that carries the information, the switching mechanism 9 has a control output that commands a control input of the final comparator 10 is connected. The output delay element 12 has in addition to the output providing the information, another control output, which is connected to another Control input of the final comparator 10, a control input of the intermediate comparator 8, another Control input of the counting stage 5 and a non-circuit 7 with a further control input of the Counting stage 4 and another input of the switching mechanism 9 is connected. It is also a clock (not shown) provided that the counting stage delay elements and controls other clock-controlled members.

Im folgenden wird nun die Betriebsweise der Schaltungsanordnung nach F i g. 1 erläutert:In the following, the mode of operation of the circuit arrangement according to FIG. 1 explains:

Die der Zeitmultiplexschaltung 1 auf parallelen Eingangsleitungen zugeführten binären Schaltersignale werden durch diese Zeitmultiplexschaltung in ein einziges binäres Multiplexsignal umgewandelt Es soll nun, wie bereits eingangs erwähnt, ein Auftreten eines OL-Obergangs oder eines L-O-Ubergangs in irgendeinem der Kanäle geprüft werden, ob es sich im Gegensatz zu einem Störimpuls um einen wahren Übergang des Binärzustands in dem betreffenden Kanal handelt.The binary switch signals fed to the time division multiplex circuit 1 on parallel input lines are converted into a single binary multiplex signal by this time division multiplex circuit. as already mentioned at the beginning, an occurrence of an OL transition or an L-O transition in any one of the channels are checked to see whether this is a true transition in contrast to an interference pulse of the binary state in the relevant channel.

wobei sich ein wahrer Übergang dadurch auszeichnet, daß der neue Binärzustand während einer Mindestzeit aufrechterhalten bleibt. Am Ausgang der Schaltungsanordnung soll jedoch nur dann ein Ausgangssignal erscheinen, wenn ein neu auftretendes binäres L für eine Mindestzeit gehalten wird. Andererseits soll eine Rückstellung der Schaltungsanordnung für den Kanal, in dem das binäre L über eine geforderte Mindestzeit gehalten wurde, erst erfolgen, wenn bei einem Z.-O-Übergang der Binärzustand O für eine entsprechende Mindestzeit gehalten wurde.a true transition is characterized by the fact that the new binary state is maintained for a minimum time. At the output of the circuit arrangement, however, an output signal should only appear if a newly occurring binary L is held for a minimum time. On the other hand, the circuit arrangement for the channel in which the binary L was held for a required minimum time should not be reset until the binary state O has been held for a corresponding minimum time during a Z.-O transition.

In F i g 2 ist ein Teil eines Münzkanals eines Münzstapelrohres eines Spielautomaten dargestellt, bei dem beim Einwerfen einer Münze 13 die erwähnten Schaltersignale für einen Kanal auftreten. Die Münze 13 rutscht nämlich durch den Kanal 14, in dem sich ein Schaltarm 15 eines Schalters befindet Wenn die Münze auf den Schaltarm des Halters auftrifft, wird dieser zurikkgedrückt, so daß die Münze an dem Schaltarm vorbei durch den Kanal weiterlaufen kann. Beim ersten Anstoß der Münze gegen den Schaltarm wird dieser Schaltarm in eine schwingende Bewegung versetzt, so daß das Ausgangssignal des Schalters zunächst zwischen O und L hin und her pendelt, bevor es einen konstanten Wert erreicht. Ein Schalterausgangssignal, welches beim Durchlaufen einer Münze durch den Münzkanal entsteht, ist in Fig.3 dargestellt. Wenn man der Zeitachse t folgt, erkennt man zunächst die Schwingungen des Schaltarms, die sich in häufigen Zu-Standsänderungen äußern. Im mittleren Teil nimmt das Schallersignal über längere Zeit einen konstanten Wert an. Erst wenn die Münze vollständig an dem Schaltarm vorbeigelaufen ist, sinkt das Ausgangssignal des Schalters auf O ab. jedoch wiederum nach einem entsprechenden Schwingungsvorgang, während welchem das Signal zwischen dem Zustand O und dem Zustand L rasch hin und her schwankt Um den Einwurf von Münzen in den Münzkanal exakt zählen zu können, ist es notwendig, jeweils abzuwarten, bis die Schwingungen ausgeklungen sind und dann jeweils nachzuweisen, daß der eingestellte Zustand des Signals für eine bestimmte Mindestzeit gehalten wird.In FIG. 2, part of a coin channel of a coin stacking tube of a gaming machine is shown, in which the switch signals mentioned for a channel occur when a coin 13 is inserted. The coin 13 slides through the channel 14 in which a switching arm 15 of a switch is located. When the coin strikes the switching arm of the holder, it is pushed back so that the coin can continue to run past the switching arm through the channel. When the coin hits the switch arm for the first time, this switch arm is set in an oscillating motion so that the output signal of the switch initially oscillates back and forth between O and L before it reaches a constant value. A switch output signal, which occurs when a coin passes through the coin channel, is shown in FIG. If you follow the time axis t , you can first see the oscillations of the switching arm, which are expressed in frequent changes in the state. In the middle part, the Schaller signal assumes a constant value over a longer period of time. Only when the coin has completely passed the switching arm does the output signal of the switch drop to 0 . but again after a corresponding oscillation process, during which the signal fluctuates rapidly back and forth between the state O and the state L then to prove in each case that the set state of the signal is maintained for a certain minimum time.

Die erfindungsgemäße Schaltungsanordnung soll also wie ein Filter wirken, der für solche Signale an den Ausgang weitergibt, die einen Zustand über eine gewisse Zeitdauer einhalten.The circuit arrangement according to the invention should therefore act like a filter for such signals to the Output passes that maintain a state over a certain period of time.

Die Überprüfung, ob nach einem Binärzustandswechsel in der Information eines Kanals der neue Zustand für eine Mindestzeit gehalten wird oder nicht, er-Checking whether the new status in the information of a channel after a binary status change is held for a minimum time or not,

folgt mit Hilfe der beiden Zählstufen 4 und 5 und dem Schaltwerk 9. So gibt das Schaltwerk 9 die ankommende Information, die den Zustand L angenommen hat nur weiter, wenn es durch ein Steuersignal der Zählstufe 4 durchgeschaltet wird. Die Zählstufe 4 gibt anderer-follows with the help of the two counting stages 4 and 5 and the switching unit 9. The switching unit 9 only passes on the incoming information that has assumed the state L if it is switched through by a control signal from the counting stage 4. The counting stage 4 gives other

seits nur dann ein Steuersignal ab, wenn sie nach ihrer Freigabe durch einen O-L-Obergang eine bestimmte Zahl von Taktimpulsen weiterzählen kann. Das Weiter zählen erfolgt direkt mit Hilfe des von außen anliegen den Taktes. Tritt jedoch vor Ablauf von der bestimmte ten Taktzahl ein weiterer O-L-Übergang auf, so wird die Zählstufe 4 erneut freigegeben, so daß an ihrem Ausgang erst nach einem erneuten Weiterzählen bis zu der bestimmten Taktzahl ein Steuersignal abgegeben werden kann, vorausgesetzt daß keine weitere Freiga-on the other hand, it only emits a control signal if it can continue counting a certain number of clock pulses after being released by an OL transition. The next counting takes place directly with the help of the externally applied clock. If, however, another OL transition occurs before the specified number of cycles has elapsed, the counting stage 4 is enabled again, so that a control signal can only be output at its output after further counting up to the specified number of cycles, provided that no further release -

⁶S be der Zählstufe 4 erfolgt ⁶ S takes place at counting level 4

Die Freigabe der Zählstufe 4 erfolgt bei einem O- L- Übergang über den Eingangsvergleicher 3. Der Eingangs vergleicher 3 gibt immer dann einen Steuer-The release of the counting stage 4 takes place with an O- L transition via the input comparator 3. The input comparator 3 always gives a control

impuls ab, wenn eine Änderung des Signalzustands (O-L-Übergang oder L-O-Übergang) innerhalb der Verzögerungszeit des Eingangsverzögerungsglieds 2 auftritt. Für die Freigabe der Zählstufe 4 muß aber noch die weitere Bedingung erfüllt sein, daß der Binärzustand von O nach L übergeht, so daß auf der Steuerleitung von der Zeitmultiplexschaltung 1 zu der Zählstufe 4 der Zustand L vorhanden ist.pulse off if there is a change in the signal state (O-L transition or L-O transition) within the Delay time of the input delay element 2 occurs. To enable counting level 4, however, the further condition must be met that the binary state changes from O to L, so that on the control line from the time division multiplex circuit 1 to the counting stage 4, the state L is present.

Am Ausgang des Schaltwerks 9 wird folglich nur dann eine Information bei einem O-L-Übergang erscheinen, wenn der binäre Zustand L über die volle Zählzeit der Zählstufe 4 an dem betreffenden Kanal der Zeitmultiplexschaltung vorliegt.At the output of the switching mechanism 9, information will only appear in the event of an O-L transition, if the binary state L over the full counting time of the counting stage 4 on the relevant channel of the Time division multiplex is present.

Andererseits führt ein L-O-Übergang für den betreffenden Kanal nicht zu einer Rückstellung der Zählstufe 4. Es wird lediglich keine Information mehr an dem Eingang des Schaltwerks 9 anliegen, das auch keine Information mehr am Ausgang des Schaltwerks 9 abgegeben werden kann.On the other hand, an L-O transition leads to the relevant Channel does not lead to a reset of counting level 4. It is simply no more information on the The input of the switching mechanism 9 is present, which also no longer provides any information at the output of the switching mechanism 9 can be.

Es sei nun der Weg der Information zwischen dem Eingangsverzögerungsglied 2 und dem Schaltwerk 9 betrachtet. Die durch das Eingangsverzögerungsglied 2 verzögerte Information wird, bevor sie in das Schaltwerk 9 gelangt, durch den Zwischenvergleicher 8 geführt. In dem Zwischenvergleicher 8 wird die Information mit der am Ausgang des Ausgangsverzögerungsglieds 12 anliegenden Information verglichen. Unterscheiden sich beide Informationen voneinander, d.h. befindet sich im Ausgangsverzögerungsglied 12 noch keine Information für den betreffenden Kanal, so wird die von dem Eingangsverzögerungsglied 2 eingespeiste Information durch den Zwischenvergleicher 8 zu dem Schaltwerk 9 weitergeleitet. Befindet sich andererseits am Ausgang des Ausgangsverzögerungsglieds 12 bereits eine Information, so wird die vom Eingangsverzögerungsglied 2 anfallende weitere Information nicht an das Schaltwerk 9 weitergegeben.Let it now be the path of information between the input delay element 2 and the switching mechanism 9 considered. The information delayed by the input delay element 2 is before it enters the switching mechanism 9 is passed through the intermediate comparator 8. In the intermediate comparator 8, the information compared with the information present at the output of the output delay element 12. Differentiate Both pieces of information are mutually exclusive, i.e. they are still in the exit delay element 12 If there is no information for the channel in question, it is fed in from the input delay element 2 Information forwarded by the intermediate comparator 8 to the switching mechanism 9. On the other hand is located At the output of the output delay element 12 there is already information, then the information from the input delay element 2 any additional information is not passed on to the switchgear 9.

Die am Ausgang des Schaltwerks 9 erscheinende Information wird dem Endvergleicher 10 zugeführt, jedoch durch diesen nur weitergeleitet, wenn am Ausgang des Ausgangsverzögerungsglieds 12 keine Information anliegt und wenn ferner vom Schaltwerk 9 ein Steuersignal abgegeben wird, welches durch das Steuersignal der Zählstufe 4 bei Erreichen ihres Endwerts hervorgerufen wird. Auch wenn der in dem betreffenden Kanal neu eingestellte binäre Zustand L noch über längere Zeit aufrechterhalten wird, erscheint jedoch am Ausgang aus zwei Gründen keine Ausgangsinformation mehr. Einmal ist der Inhalt des Ausgangsverzögerungsglieds 12 auf den neuen Binärzustand L abgeändert und damit der Endvergleicher 10 gesperrt. Zum anderen wird die Zählstufe nach einer der Kanalzahl entsprechenden weiteren Taktzahl zurückgestellt, so daß der Endvergleicher 10 auch über die Steuerleitung vom Schaltwerk 9 gesperrt wird. The information appearing at the output of the switching mechanism 9 is fed to the final comparator 10, but only forwarded by it if there is no information at the output of the output delay element 12 and if, furthermore, a control signal is emitted by the switching mechanism 9, which is generated by the control signal of the counting stage 4 when it is reached Final value is caused. Even if the newly set binary state L in the relevant channel is maintained for a long time, no more output information appears at the output for two reasons. Once the content of the output delay element 12 has been changed to the new binary state L and the end comparator 10 is thus blocked. On the other hand, the counting stage is reset after a further number of cycles corresponding to the number of channels, so that the final comparator 10 is also blocked by the switching mechanism 9 via the control line.

Es wird andererseits auch die am Ausgang des Ausgangsverzögerungsglieds 12 auftretende Information wieder zum Schaltwerk 9 zurückgeführt und auch zum Ausgang des Schaltwerks 9 weitergeleitet und wieder in das Ausgangsverzögerungsglied eingeschrieben, sofern keine der Zählerstufen einen Steuerimpuls abgibt Die Information läuft also für den betreffenden Kanal im Kreis zwischen Schaltwerk 9, Nicht-Schaltung 11 und Ausgangsverzögerungsglied 12 und wieder zurück zum Schaltwerk 9 um. Am Ausgang der Schaltungsanordnung kann jedoch keine Information erscheinen, da der Endvergleicher 10 wegen der Sperrwirkung durch das Ausgangsverzögerungsglied 12 und wegen der Sperrwirkung der Zählstufe 4 keine Information durchläßt. Bei jedem Umlauf der Information wird am Ausgang des Ausgangsverzögerungsglieds 12 ein Steuerimpuls abgegeben. Dieser Steuerimpuls sperrt jedoch nicht nur den Endvergleicher 10, sondern auch den Zwischenvergleicher 8, so daß keine weitere Information für diesen betreffenden Kanal mehr in das Schaltwerk 9 gelangen kann. Diese Sperrwirkung des Zwischenvergleichers 8 ist jedoch nur für die Information in dem betreffenden Kanal vorhanden. Erst wenn sich der Binärzustand in dem betreffenden Kanal wieder ändert, indem ein L-O-Übergang auftritt, wird diese neue Information durch den Zwischenvergleicher 8 zum Schaltwerk 9 geleitet werden können. On the other hand, the information occurring at the output of the output delay element 12 is fed back to the switching mechanism 9 and also forwarded to the output of the switching mechanism 9 and written back into the output delay element, provided none of the counter stages emits a control pulse.The information therefore runs in a circle for the relevant channel Switching mechanism 9, non-switching 11 and output delay element 12 and back to switching mechanism 9. However, no information can appear at the output of the circuit arrangement, since the final comparator 10 does not let any information through because of the blocking effect of the output delay element 12 and because of the blocking effect of the counting stage 4. With each circulation of the information, a control pulse is emitted at the output of the output delay element 12. However, this control pulse blocks not only the final comparator 10, but also the intermediate comparator 8, so that no further information for this relevant channel can get into the switching mechanism 9. This blocking effect of the intermediate comparator 8 is only available for the information in the relevant channel. Only when the binary state changes again in the relevant channel, in that a LO transition occurs, will this new information be passed through the intermediate comparator 8 to the switching mechanism 9.

Bei einem solchen L-O-Übergang werden dem Eingangsvergleicher 3 wieder nach der Verzögerungszeit des Eingangsverzcgerungsglieds 2 ein Steuerimpuls L und ein Steuerimpuls O zugeführt. Am Ausgang des Eingangsvergleichers 3 entsteht damit ein Steuerimpuls. Dieser Steuerimpuls kann jedoch nur die Zählstufe 5 zurückstellen, da die Information O über die NichtSchaltung 6 an dem weiteren Eingang der Zählstufe 5 auch ein zum Freigeben der Zählstufe 5 notwendiges L erzeugt. Als weitere Bedingung für die Freigabe der Zählstufe 5 muß am Ausgang des Ausgangsverzögerungsglieds 12 noch das Steuersignal L anliegen. Diese Bedingung ist erfüllt, da die Information vom Ausgangsverzögerungsglied 12 über das Schaltwerk 9 und die Nicht-Schaltung U stetig umläuft. Wenn die Zählstufe 5 freigegeben ist, wird sie im Takt bis zu einem bestimmten Wert weitergeschaltet. Erfolgt keine weitere Rückstellung auf Freigabe der Zählstufe 5, so gibt sie, sobald sie eine bestimmte Taktzahl erreicht hat, einen Steuerimpuls ab, der einen weiteren Umlauf der Information zwischen dem Ausgangsverzögerungsglied 12, dem Schaltwerk 9 und der Nicht-Schaltung 11 verhindert. Die Information am Ausgang der Multiplexschaltung, nämlich die nun eingestellte binäre O wird im Zwischenvergleicher 8 als binäres L zum Schaltwerk 9 weitergeleitet. Dieses binäre L kann jedoch nicht durch den Endvergleicher 10 an den Ausgang der Schaltungsanordnung weitergegeben werden, da noch von der an dem betreffenden Kanal vorher anliegenden Information L am Ausgang des Ausgangsverzögerungsglieds 12 ein binäres Sperrsignal anliegt, welches den Endvergleicher 10 sperrt. Da von der Zählstufe 5 nur so lange ein Steuerimpuls abgegeben wird, bis diese Zählstufe sich selbst nach einer weiteren der Kanalzahl entsprechenden Taktzahl zurückstellt, wird jede weite-With such a LO transition, a control pulse L and a control pulse O are fed to the input comparator 3 again after the delay time of the input delay element 2. A control pulse is thus generated at the output of the input comparator 3. However, this control pulse can only reset the counting stage 5, since the information O via the non-switching 6 at the further input of the counting stage 5 also generates an L required to enable the counting stage 5. As a further condition for the release of the counting stage 5, the control signal L must still be present at the output of the output delay element 12. This condition is met because the information from the output delay element 12 circulates continuously via the switching mechanism 9 and the non-switching U. When the counting stage 5 is enabled, it is incremented in the cycle up to a certain value. If there is no further reset to enable the counting stage 5, it emits a control pulse as soon as it has reached a certain number of cycles, which prevents further circulation of the information between the output delay element 12, the switching mechanism 9 and the non-circuit 11. The information at the output of the multiplex circuit, namely the now set binary O, is passed on in the intermediate comparator 8 as a binary L to the switching mechanism 9. However, this binary L cannot be passed on to the output of the circuit arrangement by the final comparator 10, since a binary blocking signal is still present at the output of the output delay element 12 from the information L previously applied to the relevant channel, which blocks the final comparator 10. Since the counting stage 5 only emits a control pulse until this counting stage resets itself after another number of cycles corresponding to the number of channels, every further

re Information in dem betreffenden Kanal, die zu dem Schaltwerk 9 gelangt, nicht mehr weitergegeben werden. Re information in the channel in question, which reaches the switching mechanism 9, can no longer be passed on.

Die Schaltungsanordnung gibt folglich nur dann am Ausgang einen Ausgangsimpuls ab. wenn einThe circuit arrangement consequently only emits an output pulse at the output. when a

O- L- Übergang vorliegt bei dem der Binärzustand L mindestens während der Zeitdauer der Zählstufe 4 in dem betreffenden Kanal aufrechterhalten wird. There is an O-L transition in which the binary state L is maintained at least for the duration of the counting stage 4 in the relevant channel.

Wenn die Zählstufe 4 durch einen eigenen Rückstellimpuls wieder freigegeben worden ist steht sie fürIf the counter stage 4 has been released again by its own reset pulse, it stands for

einen weiteren Zählvorgang in jedem anderen Kanal zur Verfügung. Entsprechendes gilt für die Zählstufe 5. Wenn in verschiedenen Kanälen O- L- Übergänge auftreten, bevor die Zählstufe 4 bis zu ihrem Rückstellwert durchlaufen konnte, wird sie durch diese Übergän-another counting process is available in every other channel. The same applies to counting level 5. If O- L transitions occur in different channels before counting stage 4 could run through to its reset value, it is

ge jeweils wieder freigegeben. Vom »letzten« übergang an kann die Zählstufe 4 schließlich ungestört bis zu ihrem Rückstellwert durchlaufen und ermöglicht damit einen Ausgangsimpuls am Endvergleicher. In denge released each time. From the "last" transition on, counting stage 4 can finally go undisturbed run through to their reset value and thus enables an output pulse at the end comparator. In the

509516/296509516/296

r~r ~

Kanälen, in denen O-L-Übergänge bereits erfolgt waren, werden schon laufend Binärzustände L in das Eingangsverzögerungsglied 2 eingeschrieben. Da nun das Ausgangssteuersignal der Zählstufe 4 über eine der Zahl der Kanäle entsprechende Zahl von Takten vorliegt, werden alle Informationen, die in das Eingangsverzögerungsglied 2 eingeschrieben sind, durch das Schaltwerk 9 zum Endvergleicher 10 und dessen Ausgang weitergeleitet. Voraussetzung dafür ist jedoch, daß in den einzelnen Kanälen noch keine Information in das Ausgangsverzögerungsglied 12 eingeschrieben ist. Die Eingangssignale müssen bei dieser Art der MuI-tiplexenmehrkanalüberprüfung über Zeiten aufrechterhalten werden, die mindestens so lang sind wie das Produkt aus der vorbestimmten Zählzeit oder Durchlaufzeit der Zählstufe 4 und der Zahl der Kanäle. Entsprechendes gilt für die Dauer des Binärzustands O, da die Zählstufe 5 jedenfalls durch L-O-Übergänge in jeweils weiteren Stufen zurückgestellt werden kann, bis sie bis zu ihrem Endwert unter Abgabe eines Steuerimpulses durchlaufen kann.Channels in which OL transitions have already taken place, binary states L are already continuously written into the input delay element 2. Since the output control signal of the counting stage 4 is now available via a number of clocks corresponding to the number of channels, all information that is written into the input delay element 2 is passed on through the switching mechanism 9 to the final comparator 10 and its output. A prerequisite for this, however, is that no information has yet been written into the output delay element 12 in the individual channels. In this type of multiplexing multi-channel check, the input signals must be maintained for times that are at least as long as the product of the predetermined counting time or throughput time of counting stage 4 and the number of channels. The same applies to the duration of the binary state O, since the counting stage 5 can in any case be reset by LO transitions in further stages until it can run through to its final value with the emission of a control pulse.

In F i g. 4 ist ein ins einzelne gehendes Schaltbild der wesentlichen Teile des Blockschaltbilds nach F i g. I dargestellt. Am Eingang befindet sich wiederum die Zeitmultiplexschaltung 1, deren Ausgang sowohl mit dem Eingangsverzögerungsglied 2 als auch dem Eingangsvergleicher 3 verbunden ist. Der Ausgang des Eingangsverzögerungsglieds 2 ist ferner ebenfalls mit dem Eingangsvergleicher verbunden. Der Ausgang des Eingangsvergleichers 3 ist, wie bereits beschrieben, mit je einem Eingang der Zählstufen 4 und 5 verbunden. Man erkennt, daß das Ausgangssignal des Eingangsvergleichers 3 UND-Schaltungen 16 und 17 der Zählstufen 4 und 5 zugeführt wird. Die UND-Schaltung 16 ist ferner direkt mit dem Ausgang der Eingangsmultiplexschaltung 1 verbunden, während die UND-Schaltung 17 mit dem über die Nicht-Schaltung 6 invertierten Ausgang der Eingangsmultiplexschaltung 1 verbunden ist. Die weiteren Eingänge der UND-Schaltung 16 und 17 sind mit Rückstellausgängen der eigenen Zählstufen sowie mit dem Ausgang des Ausgangsverzögerungsglieds 12 bzw. dessen invertiertem Ausgang verbunden. Der Ausgang der UND-Schaltung 16 ist mit dem Rückstelleingang einer bistabilen Kippschaltung 18 sowie mit einem Eingang einer NOR-Schaltung 19 verbunden. Der Ausgang der NOR-Schaltung 19 ist mit einer Nicht-Schaltung verbunden, deren Ausgang an den Eingang eines Zählers 21 geführt ist. Der Zähler 21 wird bei jedem Eingangsimpuls auf O zurückgestellt und läuft dann im Takt weiter, bis er eine bestimmte Zahl von Takten durchlaufen hat, nach denen er ein Ausgangssignal abgibt. Der Ausgang des Zählers 21. durch den das Signal nach der bestimmten Taktzahl abgegeben wird, ist mit einem Setzeingang einer bistabilen Kippschaltung 22 verbunden. Der Zähler 21 gibt ferner nach einer weiteren Zahl von Takten, die der Kanalzahl etwa entsprechen kann, an einem anderen Ausgang einen Rückstellimpuls ab, wobei dieser Ausgang mit dem Setzeingang der bistabilen Kippschaltung 18 verbunden ist und ferner mit einer Nicht-Schaltung 23. die mit dem negativen Rückstelleingang der bistabilen Kippschaltung 22 verbunden is:. Der Ausgang der bi stabilen Kippschaltung 18 ist mit dem weiteren Ein gang der NOR-Schaltung 19 verbunden. Der Ausgang der bistabilen Kippschaltung 22 stellt den Ausgang der Zählstufe 4 dar. Er ist mit dem Schaltwerk 9 verbunden Der Ausgang der bistabilen Kippschaltung 22 ist ferner fiber eine Nicht-Schaltung 10 mit einem Eingang der In Fig. 4 is a detailed circuit diagram of the essential parts of the block diagram of FIG. I shown. At the input there is again the time division multiplex circuit 1, the output of which is connected to both the input delay element 2 and the input comparator 3. The output of the input delay element 2 is also connected to the input comparator. As already described, the output of the input comparator 3 is connected to one input each of the counting stages 4 and 5. It can be seen that the output signal of the input comparator 3 AND circuits 16 and 17 of the counting stages 4 and 5 is fed. The AND circuit 16 is also connected directly to the output of the input multiplex circuit 1, while the AND circuit 17 is connected to the output of the input multiplex circuit 1 which is inverted via the non-circuit 6. The other inputs of the AND circuit 16 and 17 are connected to reset outputs of their own counting stages and to the output of the output delay element 12 or its inverted output. The output of the AND circuit 16 is connected to the reset input of a bistable multivibrator 18 and to an input of a NOR circuit 19. The output of the NOR circuit 19 is connected to a non-circuit, the output of which is fed to the input of a counter 21. The counter 21 is reset to 0 with each input pulse and then continues to run in the cycle until it has run through a certain number of cycles, after which it emits an output signal. The output of the counter 21, through which the signal is output after the specified number of cycles, is connected to a set input of a bistable multivibrator 22. The counter 21 also emits a reset pulse at another output after a further number of clocks, which may correspond approximately to the number of channels, this output being connected to the set input of the flip-flop circuit 18 and also to a non-circuit 23 with the negative reset input of the bistable flip-flop 22 is connected :. The output of the bi-stable multivibrator 18 is connected to the other input of the NOR circuit 19. The output of the bistable multivibrator 22 represents the output of the counting stage 4. It is connected to the switching mechanism 9. The output of the bistable multivibrator 22 is also via a non-circuit 10 with an input of the

UND-Schaltung 16 verbunden. Wenn also am Ausgani der Zählstufe 4 nach der bestimmten Taktzahl ei: Steuersignal vorliegt, dann wird die UND-Schaltung Il und damit der Eingang der Zählstufe 4 gesperrt. De Zähler 211 wird also sicher einige Takte weiterlaufet können, bis er einen Rückstellimpuls abgibt, der sowoh der bistabilen Kippschaltung 18, als auch der bistabile! Kippschaltung 22 zugeführt wird. Die bistabile Kipp schaltung 18 wird gesetzt, während die bistabile Kipp schaltung 22 zurückgestellt wird. Damit wird das Aus gangssignal der Zählstufe 4 wieder zu O. AND circuit 16 connected. So if there is a control signal at the output of the counting stage 4 after the certain number of cycles ei: then the AND circuit II and thus the input of the counting stage 4 are blocked. The counter 211 will certainly be able to continue running a few clocks until it emits a reset pulse, which both the bistable flip-flop 18 and the bistable! Flip-flop 22 is supplied. The bistable multivibrator circuit 18 is set, while the bistable multivibrator circuit 22 is reset. This means that the output signal from counting stage 4 becomes O again.

Die Zählstufe 5 ist entsprechend der Zählstufe 4 auf gebaut und sie arbeitet auch entsprechend, nur daß ihr« Rückstellung auf den Zähleranfangswert nicht be einem Übergang von O auf L erfolgt, sondern bei den Übergang von dem Zustand L auf den Zustand O. Die; wird dadurch erreicht, daß das von der Multiplexschal lung 1 zugeführte Eingangssignal in der Nicht-Schaltung 6 invertiert wird. Die Zählstufe 5 weist entsprechend der Zählstufe 4 neben der UND-Schaltung M eine bistabile Kippschaltung 25. eine NOR-Schaltung 26, eine Nicht-Schaltung 27. einen Zähler 28 sowie eine bistabile Kippschaltung 29 und Nicht-Schaltungen 3C und 31 auf. Der Ausgang der bistabilen Kippschaltung 29 wirkt als Ausgang der Zählstufe 5 und er ist mit dem Schaltwerk 9 verbunden. Die beiden Ausgangssteuersignale der Zählstufen 4 und 5 dienen zum Steuern des Schaltwerks 9. und durch sie wird mitbestimmt, ob Informationssignale durch das Schaltwerk 9 hindurchgehen können oder nicht.The counting stage 5 is built in accordance with the counting stage 4 and it also works accordingly, only that it is not reset to the initial counter value when there is a transition from O to L , but when changing from state L to state O. The; is achieved in that the input signal supplied by the multiplex circuit 1 is inverted in the non-circuit 6. The counting stage 5 has, corresponding to the counting stage 4, in addition to the AND circuit M, a bistable multivibrator 25, a NOR circuit 26, a non-circuit 27. a counter 28 and a bistable multivibrator 29 and non-circuits 3C and 31. The output of the bistable multivibrator 29 acts as the output of the counting stage 5 and is connected to the switching mechanism 9. The two output control signals of the counting stages 4 and 5 are used to control the switching mechanism 9, and they also determine whether information signals can pass through the switching mechanism 9 or not.

Die am Ausgang des Eingangsverzögerungsglieds 2 auftretenden Informationssignale werden, wie bereits an Hand des Blockschaltbilds nach F i g. 1 beschrieben, über den Zwischenvergleicher 8 dem Schaltwerk 9 zugeleitet. The information signals appearing at the output of the input delay element 2 are, as already on the basis of the block diagram according to FIG. 1, fed to the switching mechanism 9 via the intermediate comparator 8.

Es sei hier der Aufbau und die Wirkungsweise des Schaltwerks 9 noch näher betrachtet.Let us consider the structure and the mode of operation of the switching mechanism 9 in more detail.

Das Schaltwerk 9 ist aus UND-Schaltungen, UND-Nicht-Schakungen und NOR-Schaltungen zusammengesetzt. Es; sind Schaltungen 32, 33, 34, 35, 36, 37 und 38 vorgesehen. Die UND-Schaltung 33 weist drei Eingänge auf. von denen der eine mit dem Ausgang des Zwischenvergleichers 8, ein weiterer über die Nicht-Schaltung 7 mit dem Ausgang des Ausgangsverzögerungsglieds 12 und der dritte mit dem Ausgang der Zählstufe 4 verbunden ist. Der Ausgang der UND-Schaltung 33 ist mit einem Eingang der NOR-Schaltung 32 verbunden. Es wird folglich das Informationssignal am Ausgang des Zwischenvergleichers 8 nur dann an den Eingang der NOR-Schaltung 32 weitergeleitet, wenn am Ausgang des Ausgangsverzögerungsglieds 12 keine Information vorhanden ist und wenn ferner die Zählstufe 4 bis zur Abgabe eines Ausgangssignals durchgezählt hat. Die UND-Nicht-Schaltung 34 weist zwei Eingänge auf, von denen der eine wiederum mi» dem Ausgang des Zwischenvergleichers 8 und der andere mit dem Ausgang der Zählsiufe 5 verbunden ist. Der Ausgang dieser UND-Nicht-Schaltung 34 ist mit einem Eingang γΓκ.,λ ^ND"^{SchaItung 36 ver}bunden. Am Ausgang dieser UNDNicht-Schaltung 34 erscheint nur dann ein Signal, wenn eines oder beide Eingangssignale O sind. Dies ergibt sich, wenn entweder keine Information von dem Zwischenvergleicher abgegeben wird oder wenn der Ausgang der Zählstufe 5 O ist oder wenn auch beide O sind. The switching mechanism 9 is composed of AND circuits, AND non-shackles and NOR circuits. It; Circuits 32, 33, 34, 35, 36, 37 and 38 are provided. The AND circuit 33 has three inputs. One of which is connected to the output of the intermediate comparator 8, another via the non-circuit 7 to the output of the output delay element 12 and the third to the output of the counting stage 4. The output of the AND circuit 33 is connected to an input of the NOR circuit 32. It is therefore only forwarded the information signal at the output of Zwischenvergleichers 8 to the input of the NOR circuit 32 when 12 no information is available at the output of the output delay element and further if the counter stage 4 has counted up to the delivery of an output signal. The AND not circuit 34 has two inputs, one of which is in turn connected to the output of the intermediate comparator 8 and the other to the output of the counter 5. The output of this AND-not circuit 34 is connected to an input γΓκ., Λ ^ND " ^{circuit 36.} A signal only appears at the output of this AND not circuit 34 if one or both input signals are O. This occurs when either no information is given by the intermediate comparator or if the output of the counter stage 5 is 0 or if both are also 0.

Die NOR-Schaltung 35 weist zwei Eingänge auf. von denen der eine mit dem Ausgang der Zählstufe 4 und der andere mit dem Ausgang der Zählstufe 5 verbun-The NOR circuit 35 has two inputs. one of which with the output of the counting stage 4 and the other is connected to the output of counting stage 5

den ist. Nur wenn an den Ausgängen beider Zählstufen 4 und 5 kein Ausgangssignal anliegt, wird am Ausgang dieser Schaltung ein Ausgangssignal erscheinen. Der Ausgang der NOR-Schaltung ist einmal mit dem Endvergleicher, einer NOR-Schaltung 10 verbunden und zum anderen mit einem Eingang einer UND-Schaltung 38. Der andere Eingang der UND-Schaltung 38 ist mit dem Ausgang des Ausgangsverzögerungsglieds 12 verbunden. Die UND-Schaltung 36 weist ebenfalls einen Eingang auf, der mit dem Ausgang des Ausgangsverzögerungsglieds 12 verbunden ist, ebenso die UND-Schaltung 37, deren anderer Eingang mit dem Ausgang der Zählstufe 4 verbunden ist. Solange also am Ausgang des Ausgangsverzögerungsglieds 12 keine Information vorhanden ist, sperren die UND-Schaltungen 36 bis 38, deren Ausgänge mit drei Eingängen der NOR-Schaltung 32 verbunden sind und erzeugen an diesen Eingängen Null-Signale. Es kann lediglich, wenn die Zählstufe 4 frei durchzählen konnte und wenn am Ausgang des Zwischenvergleichers 8 eine Ausgangsinformation anliegt, ein Signal an den vierten Eingang der NOR-Schaltung 32 gelangen, der mit dem Ausgang der UND-Schaltung 33 verbunden ist. Dieses Informationssignal am Eingang der NOR-Schaltung 32 bewirkt, daß an ihrem Ausgang kein Signal anliegt. Der Ausgang der NOR-Schaltung 32 ist jedoch mit einem Eingang des Endvergleichers 10 verbunden. Ein weiterer Eingang des Endvergleichers ist mit dem Ausgang des Ausgangsverzögerungsglieds 12, wie bereits oben erwähnt, verbunden. Der dritte Eingang des Endvergleichers 10 ist mit dem Ausgang der NOR-Schaltung 35 verbunden. Da am Ausgang der Zählstufe 4 ein Signal anliegt, ist das Ausgangssignal der NOR-Schaltung 35 ebenfalls O, so daß die drei Eingänge des Endvergleichers mit OSignalen beaufschlagt werden. Damit erscheint am Ausgang des Endvergleichers 10 und damit am Ausgang der Schaltungsanordnung ein Impuls. Ferner wird natürlich das Informationssignal in das Ausgangsverzögerungsglied 12 eingeschrieben. Das Informationssignal wird im Ausgangsverzögerungsglied 12 in Takt weitergeschaltet. Wenn es an dessen Ausgang gelangt, wird es über die UND-Schaltung 36, 37 und 38 wieder der NOR-Schaltung 32 zugeführt. Ferner wird über die Nicht-Schaltung 7 die UND-Schaltung 33 gesperrt, so daß vom Zwischenvergleicher kein weiteres Informationssignal an das Schaltwerk gelangen kann. Das Informationssignal wird anschließend so lange zwischen Ausgangsverzögerungsglied 12 und Schaltwerk 9 umlaufen, bis von der Zählstufe 5 ein Ausgangssignal abgegeben wird, welches über die Schaltungen 34 und 35 an allen Eingängen der NOR-Schaltung 32 O-Signale erscheinen läßt. Damit wird der Inhalt des Ausgangsverzögerungsglieds wieder von 1 auf 0 zurückgestellt und das Schaltwerk ist wieder für einen neuen Nachweisvorgang frei. In diesem Fall ergibt sich jedoch am Ausgang des Endvergleichers kein Signal, da am Ausgang des Ausgangsverzögerungsglieds 12 noch ein Informationssignal vorhanden ist, so daß nicht alle Eingänge des Endvergleichers O-Signale aufweisen.that is. An output signal will only appear at the output of this circuit if there is no output signal at the outputs of both counting stages 4 and 5. The output of the NOR circuit is connected on the one hand to the final comparator, a NOR circuit 10, and on the other hand to one input of an AND circuit 38. The other input of the AND circuit 38 is connected to the output of the output delay element 12. The AND circuit 36 likewise has an input which is connected to the output of the output delay element 12, as does the AND circuit 37, the other input of which is connected to the output of the counter stage 4. As long as there is no information at the output of the output delay element 12, the AND circuits 36 to 38, the outputs of which are connected to three inputs of the NOR circuit 32, block and generate zero signals at these inputs. A signal can only reach the fourth input of the NOR circuit 32, which is connected to the output of the AND circuit 33, if the counting stage 4 was able to count freely and if output information is present at the output of the intermediate comparator 8. This information signal at the input of the NOR circuit 32 has the effect that no signal is present at its output. The output of the NOR circuit 32 is, however, connected to an input of the final comparator 10. Another input of the final comparator is connected to the output of the output delay element 12, as already mentioned above. The third input of the final comparator 10 is connected to the output of the NOR circuit 35. Since a signal is present at the output of the counting stage 4, the output signal of the NOR circuit 35 is also 0, so that O signals are applied to the three inputs of the final comparator. A pulse thus appears at the output of the final comparator 10 and thus at the output of the circuit arrangement. Furthermore, the information signal is of course written into the output delay element 12. The information signal is switched on in the output delay element 12 in a clock cycle. When it reaches its output, it is fed back to the NOR circuit 32 via the AND circuit 36, 37 and 38. Furthermore, the AND circuit 33 is blocked via the non-circuit 7, so that no further information signal can reach the switching mechanism from the intermediate comparator. The information signal is then circulated between output delay element 12 and switching mechanism 9 until the counter stage 5 emits an output signal which, via circuits 34 and 35, allows 32 0 signals to appear at all inputs of the NOR circuit. This resets the content of the output delay element from 1 to 0 and the switching mechanism is free again for a new detection process. In this case, however, there is no signal at the output of the final comparator, since an information signal is still present at the output of the output delay element 12, so that not all inputs of the final comparator have 0 signals.

Es sei noch darauf hingewiesen, daß die in F i g. 4 dargestellte Schaltungsanordnung neben Vergleichsschaltungen lediglich UND-Schaltungen, NOR-Schaltungcn und Nicht-Schaltungen aufweist. Diese Schaltungsanordnung eignet sich deshalb insbesondere für integrierte Schaltungstechnik. Die Schaltungsanordnung kann natürlich auch mit anderen logischen Verknüpfungsgliedern, beispielsweise NAND-Schaltungen, ODER-Schaltungen und Nicht-Schaltungen oder auch aus anderen Verknüpfungsgliedergruppen oder Kombinationen aus diesem gebildet werden.It should also be noted that the in F i g. 4, in addition to comparison circuits, only AND circuits, NOR circuits and does not have circuits. This circuit arrangement is therefore particularly suitable for integrated circuit technology. The circuit arrangement can of course also be combined with other logic gates, for example NAND circuits, OR circuits and non-circuits or also can be formed from other linking groups or combinations of these.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Schah ruling to prove the digital status electrical signals with an input delay element and an input comparator, the that through the input delay element compares the delayed with the non-delayed input signal and if the sends an output signal to both input signals, with one to the output of the input comparator connected counting stage, which with every output signal! of the input comparator from an initial value begins to count and only after reaching a predeterminable counting time an output pulse outputs, and with a final comparator, one input of which is connected to the output of the counting stage and whose other input is connected to the output of the input delay element and when there are signals at the output of the input delay element and at the output the counting stage emits an output signal, characterized in that for processing of signals occurring simultaneously in several channels to the input of the input delay element (2) and the free input of the input comparator (3) a time division multiplex circuit (1) is connected upstream and that the input delay element (2) has a total delay time which is equal to the product of an integral multiple of the number of channels and the cycle time is.

2. Circuit arrangement according to claim 1, characterized in that the output of the input delay element (2) is connected to one of the counting stage (4) controllable switching mechanism (9), the output of which is connected to the input of the End comparator (10) as well as with the input of a. Output delay element (12) is connected. that the output of the output delay value (12) with the input of the switching mechanism (9) to enable a complete information signal circulation is connected, that the counting stage (4) such is designed to respond only to O-L transitions and that a further counting stage (5) is provided, the input of which is connected to the output of the input comparator (3) and whose output is connected to the switching mechanism (9), which in its mode of operation corresponds to the other counting level (4), but only responds to L-0 transitions and when released a pulse at the output the switching mechanism (9) and the output delay element (12) for the relevant Resets the channel to its original state.

3. Circuit arrangement according to claim 2, characterized in that between the input of the switching mechanism (9) -ind the output of the input delay element (3) an intermediate comparator (8) is connected, its further comparison input is connected to the output of the output delay element and that of the input delay element only passes on the information signal if it is in the output delay element there is no information signal.

4. Circuit arrangement according to one of the preceding Claims, characterized in that it is designed using integrated circuit technology.

5. Circuit arrangement according to one of the preceding claims, characterized in that it is made in MOS technology.