DE2222577A1

DE2222577A1 - CIRCUIT ARRANGEMENT FOR TIMED PULSE DETECTION FOR THE SUBSEQUENT REGENERATION OF PULSE CODE MODULATED SIGNALS

Info

Publication number: DE2222577A1
Application number: DE19722222577
Authority: DE
Inventors: Kurt Bennewitz; Manfred Dipl-Ing Brandes; Rolf Dipl-Ing Dicke; Volkmar Dipl-Ing Kuentzel
Original assignee: INST fur NACHRICHTENTECHNIK
Current assignee: INST fur NACHRICHTENTECHNIK
Priority date: 1971-07-08
Filing date: 1972-05-09
Publication date: 1973-01-25
Also published as: CS474372A1; CS231701B1; SU589688A1; HU164253B

Description

Schaltungsanordnung zur zeitgetakteten Impulses kennung für die nachfolgende Regenerierung von pulscodemodulierten Signalen Die Erfindung betrifft eine Schaltungsanordnung zur zeitgetakteten Impulserkennung mit einer extrem kurzen Abtastzeit, ftir die nachfolgende Regenerierung von pulscodemodulierten Signalen. Circuit arrangement for timed pulse identification for the following Regeneration of Pulse Code Modulated Signals The invention relates to a circuit arrangement for time-clocked pulse detection with an extremely short sampling time, for the subsequent regeneration of pulse code modulated signals.

Pulscodemodulierte Signale werden bei der Übertragung durch das Übertragungsmedium gedämpft und verformt. Dadurch tritt eine gegenseitige Beeinflussung der Impulse auf, die zu einer vom gesendeten Muster abhängigen Verschiebung der zeitlichen Zuordnung führt Außerdem können durch Nebensprechen bzw.Pulse code modulated signals are transmitted through the transmission medium damped and deformed. This results in a mutual influence of the impulses on, which leads to a shift in the time allocation depending on the sent pattern In addition, crosstalk or

thermisches Rauschen Störungen überlagert werden. Der Slgnal-Geräuschabstand verringert sich mit zunehmender Leitungslänge.thermal noise interferences are superimposed. The signal-to-noise ratio decreases with increasing cable length.

Dennoch ist es möglich, PCM-Signale vollständig zu regeberieren, wenn der Abstand zwischen den Regenerierungspunkten so gewählt wird, daß die gedämpften und verformten Impulse noch eindeutig aus den überlagerten Störungen heraus erkannt werden können Bei Anwendung des Prinzips der vollständigen Regenerierung werden die Impulse in Amplitude, Form und zeitlicher Lage wieder hergestellt. Das verstärkte und optimal entsperrte Signal passiert ein Amplitudenfilter, in dem die Amplitude bewertet wird und ein Zeitfilter, in dem dic zeitliche Lage der empfan-, genen Impulse wieder hergestellt wird.Nevertheless, it is possible to fully regulate PCM signals, though the distance between the regeneration points is chosen so that the damped and deformed impulses can still be clearly identified from the superimposed disturbances When applying the principle of complete regeneration the impulses are restored in amplitude, form and temporal position. That amplified and optimally unlocked signal happened an amplitude filter, in in which the amplitude is evaluated and a time filter in which the temporal position of the received pulses is restored.

in Amplitudenfilter kann z.B. aus einer Anzahl Komparatoren bestehen, in denen das Signal mit charakteristischen Amplitudenschwellen verglichen wird. Im allgemeinen gilt für die Zahl m der erforderlichen Komparatoren und die Zahl n der übertragenen Amplituden m = n - 1.in amplitude filters can e.g. consist of a number of comparators, in which the signal is compared with characteristic amplitude thresholds. In general, the number m of required comparators and the number apply n of the transmitted amplitudes m = n - 1.

Bin Zeitfilter besteht beispielsweise aus einer von der Bitfolgefrequenz gesteuerten Torschaltung, durch die die Amplitude der Impulse zu bestimmten Zeitpunkten kurzzeitig abgetastet wird. Die Reihenfolge von Amplitudenfilter und Zeitfilter ist umkehrbar.A time filter consists, for example, of one of the bit rate controlled gate circuit, through which the amplitude of the pulses at certain times is scanned briefly. The order of the amplitude filter and time filter is reversible.

Es sind Regenerierungsschaltungen bekannt (The Bell System Technical Journal 41 (1962) Jan., S. 51, 63, 66, 69), bei denen das verstärkte und entzerrte ternäre Leitungssignal mit Hilfe einer Logikschaltung amplituden- und zeitmäßig bewertet wird. An einem Eingang von zwei Dioden-UND Gattern liegt in Reihe mit einer Schwellspannung das 1'eitungssignal, an dem anderen Eingang ein Abtastsignal in Form kurzer Nadelimpulse, die mit der Bitfrequenz aufeinanderfolgen. Durch eine Phasenumkehrschaltung wird erreicht, daß von jedem Gatter nur Impulse einer Polarität erkannt werden. Ist zum Zeitpunkt des Anliegens eines Abtastimpulses das Loitungssignal großer als die Schwellenspannung, wird am Ausgang ein ebenfalls nadelförmiger Ausgangsimpuis abgegeben; ist das Leitungssignal kleiner als die Schwellenspannung, wird kein Impuls abgegeben. Zur Amplituden regenerierung wird von den Ausgangsimpulsen jedes Gatters ein Sperrschwinger eingeschaltet. Das Einschaltsignal muß dabei solange am Sperrschwingereingang anliegen, bis die Vorderflanke die Rückkopplungsschleife durchlaufen hat. Durch einen Rücksetzimpuls wird der Sperrschwinger nach einer halben Bit zeit wie der ausgeschaltet.Regeneration circuits are known (The Bell System Technical Journal 41 (1962) Jan., pp. 51, 63, 66, 69), in which the amplified and equalized ternary line signal with the help of a logic circuit in terms of amplitude and time Is evaluated. At one input of two diode AND gates is in series with one Threshold voltage is the line signal, at the other input a scanning signal in Form of short needle impulses that follow one another with the bit frequency. By a Phase reversal switching is achieved that only pulses of one polarity from each gate be recognized. This is the routing signal when a sampling pulse is applied higher than the threshold voltage, a needle-shaped output pulse will also appear at the output submitted; the line signal is smaller than the Threshold voltage, no impulse is emitted. The output pulses are used for amplitude regeneration a blocking oscillator switched on for each gate. The switch-on signal must be long at the blocking oscillator input until the leading edge clears the feedback loop has gone through. A reset pulse causes the blocking oscillator to switch off after half a Bit time like that turned off.

Es sind ferner Schaltungen bekannt (Fernmeldetechnik 10, (1970) 2, S. 46 bis 47), bei denen anstelle eines Dioden-UND-Gatters ein TTL-NÄND-Gatter und anstelle eines Sperrschwingers ein aus TTL-Bausteinen aufgebautes RS-Flip-Flop benutzt wird. Hier muß das Einschaltsignal am Eingang des Flip-Flops mindestens für die Dauer von zwei Gatterverzögerungszeiten anliegen, damit das flip-Blop sicher umkippen kann.There are also known circuits (telecommunications technology 10, (1970) 2, P. 46 to 47), in which instead of a diode AND gate a TTL NÄND gate and Instead of a blocking oscillator, an RS flip-flop made up of TTL components is used will. Here the switch-on signal at the input of the flip-flop must be at least for the Duration of two gate delay times are present, so that the flip-blop safely overturns can.

Der prinzipielle Mangel der beiden bekannten Schaltungsanordnungen besteht somit darin, daß eine bestimmte Dauer des Gatterausgangsimpulses erforderlich ist, um die nachfolgende Kippschaltung sicher einzuschalten bzw umsukippen. Dann muß aber auch der Abtastimpuls die gleiche Dauer aufweisen und auch das Litungssignal die thaschaltschwelle für die gleiche Dauer über-oder unterschreiten.The principal deficiency of the two known circuit arrangements is thus that a certain duration of the gate output pulse is required is to safely switch on or flip over the subsequent toggle switch. then however, the sampling pulse and the lighting signal must also have the same duration exceeding or falling below the threshold for the same duration.

Es sind weiterhin Regenerierungsschaltungen bekannt (Colloquium on Pulse Code Modulation London 1968/IEE electronics division/ Colloquium digest No 7/1968/ 9, 5. 1 bis 5), bei denen das verstärkte und entzerrte ternare Leitungssignal zwei Komparatorschaltungen zugeführt und dort mit charkteristischen Schwellspannungen so verglichen wird, daß von einer Komparatorschaltung nur positive, von der anderen nur negative Impulse erkannt werden. An jede Komparatorschaltung schließt sich eine Kettenschaltung an, die aus zwei aus einem symmetrischen Differenzverstärker und einem Flip-Flop aufgebauten Kombinationen besteht. Die Amplitude des Ausgangssignales der Differenzverstärker reicht aus, um bei Überwindung der innewohnenden Hyste rese das nachfolgende Flip-Plop von einem stabilen Zustand in den anderen zu kippen. Diese beiden Differenzverstärker werden durch ein von der Bitfrequenz abgeleitetes Taktsignal wechsel seitig für die Hälfte einer Bitperiode geöffnet und gesperrt, so daß sie als Torschaltung wirken. Während der Öffnungsperiode des ersten Differenzverstärkers werden Änderungen des Beitungssignales nur in das erste Plip-Flop übernommen, da der zweite Differenzverstärker gesperrt ist. Es wird also schrittweise nur die Information weitergegeben, die zum Zeitpunkt des Sperrens des ersten Differenzverstärkers im zugehörigen Flip-Plop eingespeichert war (Master-Slave-Prinzip).There are also regeneration circuits known (Colloquium on Pulse Code Modulation London 1968 / IEE electronics division / Colloquium digest No. 7/1968/9, 5. 1 to 5), in which the amplified and equalized ternary line signal two comparator circuits supplied and there with characteristic threshold voltages so it is compared that from one comparator circuit only positive ones, from the other only negative impulses are recognized. One connects to each comparator circuit Daisy chain circuit consisting of two from a balanced differential amplifier and a flip-flop composed combinations. The amplitude of the output signal the differential amplifier is sufficient to resolve the inherent hysteresis to flip the subsequent flip-plop from one stable state to the other. These two differential amplifiers are derived from the bit frequency by a Clock signal alternately opened and blocked for half of a bit period, so that they act as a gate circuit. During the opening period of the first differential amplifier Changes to the participation signal are only adopted in the first plip-flop because the second differential amplifier is blocked. So it is only the information step by step passed on at the time of blocking the first differential amplifier im associated flip-plop was stored (master-slave principle).

Bei einer ähnlichen Lösung (Het PTT-Bedrijf, 16 (1969) 2, S. 81 bis 87) wird das binäre Leitungssignal nach Verstärkung und Entzerrung über eine Komparatorschaltung an die Eingänge eines von der Bitfrequenz getakteten Flip-Flop gelegt.In a similar solution (Het PTT-Bedrijf, 16 (1969) 2, p. 81 bis 87) the binary line signal is amplified and equalized via a comparator circuit applied to the inputs of a flip-flop that is clocked by the bit frequency.

Ein Nachteil dieser beIden Schaltungsanordnungen besteht darin, daß jeweils von dem Differenzverstärkersignal bzw. vom Komparatorsignal Blip-Plops umgekippt werden müssen. Das bedeutet wiederum, daß das Leitungssignal für die Dauer von zwei Schaltverzögerungszeiten der in den Flip-Flops benutzten aktiven Elemente bzw. Gatterbausteine die Schwelle über- oder unterschreiten muß.A disadvantage of these two circuit arrangements is that flipped over by the differential amplifier signal or by the comparator signal blip-plops Need to become. This in turn means that the line signal will last for two Switching delay times of the active elements used in the flip-flops respectively. Gate blocks must exceed or fall below the threshold.

Die damit allen genannten Lösungen gemeinsame endliche Abtastb zeit zwingt zur Wahl kürzerer Entfernungen zwischen den einzelnen Regenerierungspunkten gegenüber einer idealen Abtastung in unendlich kurzer Zeit. Nur dadurch kann erreicht werden, daß die gedämpften und verformten Impulse auch bei größter Störungsbeeinflussung für die durch die Schaltverzögerungszeit der benutzten aktiven Elemente bestimmte Dauer die jeweilige Schwelle über- oder unterschreiten und richtig erkannt und regeneriert werden. Eine Herabsetzung der Schaltverzögerungszei ten durch Verwendung von Spezialbauelementen würde die Kosten der L ei tungs einrichtungen unverhältnismäßig erhöhen. Bei Systemen sehr hoher Kanal zahl würden sich selbst mit Spezialbauele menten wieder endliche Abtastzeiten ergeben.The finite sampling time common to all the solutions mentioned forces you to choose shorter distances between the individual regeneration points compared to ideal scanning in an infinitely short time. This is the only way to achieve it that the damped and deformed pulses even with the greatest interference for those determined by the switching delay time of the active elements used Duration exceeding or falling below the respective threshold and correctly recognized and regenerated will. A reduction in the switching delay times through the use of special components would disproportionately increase the costs of the management institutions. With systems A very high number of channels would be finite even with special components Result in sampling times.

Der Zweck der Erfindung besteht darin, eine Schaltungsanordnung zu schaffen, die unter Verwendung von aktiven Bauelementen mit gegebener Schaltzeit die Impulserkennung und Impulsregenerie rung bei einer möglichst hohen Bitfolgefrequenz erlaubt. Für pulscodemodulierte Signale bedeutet das die gleichzeitige Übertragung von Nachrichten mit einer möglichst großen Anzahl von Kanälen, bzw die Erreichbarkeit einer größeren Feldlänge.The purpose of the invention is to provide a circuit arrangement create that using active components with a given switching time the pulse detection and pulse regeneration at the highest possible bit rate permitted. For pulse code modulated signals this means simultaneous transmission of messages with the largest possible number of channels, or the availability a larger field length.

Der Erfindung liegt die Aufgabe zugrunde, die Erkennung der verzerrten und gestörten Impulse in einer möglichst kurzen Zeit, die noch kürzer als die Schaltzeit der aktiven Bauele mente einer bistabilen Kippschaltung sein soll, zu ermöglichen.The invention is based on the task of recognizing the distorted and disturbed pulses in as short a time as possible, which is even shorter than the switching time the active compo elements should be a bistable trigger circuit to enable.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß die bistabile Kippschaltung neben den beiden stabilen Zuständen für einen vom Taktsignal bestimmten æeStlichen Bruchteil, vorzugsweise für die Hälfte ei Bitperiode, mit Hilfe des Takt signales derart in einen neutralen Zustand gesteuert wird, daß an beiden Ausgängen der Kippschaltung das gleicht Potential auftritt, so daß im gewünschten Abtastzeitpunkt die Kippschalturg durch den Potentialsprung des Taktsignals kurzzeitig zuerst einen labilen Zustand einniont und erst anschließend, je nachdem, ob das ständig am Eingang der Kippschaltung anliegende PCM-Signal die Entscheidungsschwelle über- oder unterschrittten hat, in den einen oder anderen stabilen Zustand gelangt, den die Kippschaltung auch für den Rest der Bitperiode beibehält, selbst wenn sich das PCM-Signal ändert, bevor die Kippschaltung den jeweiligen stabilon Zustand gänzlich erreicht hat, und daß das PCM-Signal am Eingang der Kippschaltung auf einen derartigen Wert begrenzt ist> daß es nicht: in der Lage ist, die Kippschaltung aus dem einen in n den anderen stabilen Zustand zu kippen.According to the invention this object is achieved in that the bistable Flip-flop in addition to the two stable states for one determined by the clock signal Eastern fraction, preferably for half a bit period, using the clock signal is controlled in such a way in a neutral state that at both outputs the flip-flop the same potential occurs, so that at the desired sampling time the Kippschalturg briefly first one due to the potential jump of the clock signal unstable state and only then, depending on whether that is constantly at the entrance The PCM signal applied to the trigger circuit exceeded or fell below the decision threshold has reached one or the other stable state, which the flip-flop circuit also for the remainder of the bit period even if the PCM signal changes before the flip-flop has completely reached the respective stable state, and that the PCM signal at the input of the flip-flop is limited to such a value> that it does not: is able to switch the flip-flop from one to n the other tilt stable state.

Das Takt signal steuert hierbei einen Hilfstransistor, der die Kippschaltung taktweise kurzschließt, so daß die Kippschaltung stromlos wird und den neutralen Zustand einnimmt.The clock signal controls an auxiliary transistor that controls the trigger circuit short-circuits cyclically, so that the flip-flop circuit is de-energized and the neutral State.

Es ist auch möglich, den Hilfstransistor derart zu steuern, daß er die Stromeinspeisung der Kippschaltung taktweise unterbricht, so daß die Kippschaltung stromlos wird und den neutralen Zustand einnimmt.It is also possible to control the auxiliary transistor in such a way that it the current feed of the flip-flop interrupts cyclically, so that the flip-flop becomes currentless and assumes the neutral state.

In einer weiteren Ausbildung der Erfindung wird das Taktsig nal zusammen mit dem PCIE-Signal den Eingängen einer aus zwei NAND bzw. NOR-Gliedern bestehenden bistabilen Kippschaltung zugeführt. Der Kippschaltung ist eine Summierungsschaltung vorgeschaltet, die derart wirkt, daß das PoM-Signal im Gegentakt und das Taktsignal im Gleichtakt an den Eingängen anliegt Zur Begrenzung des PCM-Signals dient ein Differenzverstärker.In a further embodiment of the invention, the clock signal is combined with the PCIE signal the inputs of a consisting of two NAND or NOR gates bistable flip-flop fed. The flip-flop is a summing circuit connected upstream, which acts in such a way that the PoM signal in push-pull and the clock signal is present at the inputs in the same mode. A is used to limit the PCM signal Differential amplifier.

Anhand von in der zugehörigen Zeichnung wiedergegebenen Ausführungsbeispielen wird dic Erfindung naher erläutert.On the basis of exemplary embodiments reproduced in the accompanying drawing the invention is explained in more detail.

In der Zeichnung zeigen: Fig. 1: ein Schaltbild einer Erkennungsschaltung für binär codierte PCM-Signale, mit einer aus diskreten Bauelementen aufgebauten bistabilen Kippschaltung, die durch einen parallelgeschalteten Hilfstransistor in den neutralen Zustand gesteuert wird, Fig. 2: ein Schaltbild einer Erkennungsschaltung, bei der die bistabile Kippschaltung durch einen in Serie geschalteten Hilfstransistor in den neutralen Zustand gesteuert wird, Fig. 3: ein Schaltbild einer Erkennungsschaltung mit einer aus zwei NAND-Gliedern aufgebauten bistabilen Kippschaltung, die durch das Takt signal direkt in den neutralen Zustand gesteuert-wird, Fig 4: einen Impulsplan zu der Schaltung nach Fig. 1 Die im Ausführungsbeispiel nach Fig. 1 dargestellte Erkennungsschaltung besteht im einzelnen aus einem von zwei Transistoren Tl; T2 gebildeten Differenzverstärker, einer von zwei Transistoren T3; T4 gebildeten bistabilen Kippschaltung und einem Hilfstransistor T5. Der Kollektor ae eines Transistor T1; T2 des Differenzverstärkers ist mit dem Kollektor je eines Transistors 'D4 T3 der Kippschaltung über einen gemeinsamen Kollektorwiderstand R3; R2 mit dem positiven Betriebsspannungsanschluß + U verbunden. An den Eingängen El; E2 des Differenzverstärkers liegt das verstärkte und optimal entzerrte, gegenphasig übergebene binäre PCM-Signal und am Anschlußpunkt T ein Taktsignal in Form einer Folge von Rechteckimpul sen halber Bitbreite, vgl. Fig. 4.The drawings show: FIG. 1: a circuit diagram of a detection circuit for binary coded PCM signals, with one made up of discrete components bistable multivibrator, which is created by an auxiliary transistor connected in parallel in the neutral state is controlled, Fig. 2: a circuit diagram of a detection circuit, in which the bistable multivibrator circuit is made up of an auxiliary transistor connected in series is controlled in the neutral state, Fig. 3: a circuit diagram of a detection circuit with a bistable flip-flop circuit made up of two NAND gates, which through the clock signal is controlled directly into the neutral state, Fig. 4: a pulse plan to the circuit according to FIG. 1 The in the embodiment according to Fig. In detail, the detection circuit shown in FIG. 1 consists of one of two transistors Tl; T2 formed differential amplifier, one of two transistors T3; T4 educated bistable trigger circuit and an auxiliary transistor T5. The collector ae of a transistor T1; T2 of the differential amplifier is connected to the collector of a transistor 'D4 T3 the flip-flop via a common collector resistor R3; R2 with the positive Operating voltage connection + U connected. At the entrances El; E2 of the differential amplifier is the amplified and optimally equalized binary PCM signal transmitted in phase opposition and at the connection point T a clock signal in the form of a sequence of square pulses sen half the bit width, see Fig. 4.

Sowohl für die bistabile Kippschaltung als auch für den Differenzverstärker gilt, daß durch die Einspeisung eines konstanten Stromes über den jeweiligen Emitterwiderstand und bei entsprechender Dimensionierung der Kollektorwiderstände eine Sättigung der Transistoren vermieden wird. Eine derartige bistabile Kippschaltung in ungesättigter Logik, die an sich bekannt ist, arbeitet gegenüber bistabilen Kippschaltungen in gesättigter Logik mit wesentlich kürzerer Schaltverzögerungszeit und wird deshalb mit Vorteil bei der Erkennung von PCM-Signalen mit hoher Bitfrequenz eingesetzt Während der negativen Periode des Taktsignals ist der Hilfstransistor T5 gesperrt. Der Strom fließt dann sowohl über den jeweils geöffneten Transistor Tl; T2 des Differenzverstärkers als auch über den jeweils geöffneten Transistors 23; T4 der bistabilen Kippschaltung. Während der positiven Periode des Taktsignals T ist der Hilfstransistor T5 geöffnet und schließt die Kippschaltung kurz, so daß der Strom nur über den HilSstransistor T5 und den jeweils geöffneten Transistor Tl; T2 des Difercnzverstärkers fließen kann.Both for the bistable multivibrator and for the differential amplifier it applies that by feeding in a constant current via the respective emitter resistor and with appropriate dimensioning of the collector resistances a saturation of the Transistors is avoided. Such a bistable multivibrator in unsaturated Logic, which is known per se, works in relation to bistable flip-flops saturated logic with a significantly shorter switching delay time and is therefore used with advantage in the detection of PCM signals with a high bit frequency The auxiliary transistor T5 is blocked during the negative period of the clock signal. The current then flows both via the respectively open transistor Tl; T2 of the differential amplifier as also via the respectively open transistor 23; T4 of the bistable multivibrator. During the positive period of the clock signal T, the auxiliary transistor T5 is open and short-circuits the flip-flop so that the current only flows through the HilSstransistor T5 and the respectively open transistor Tl; T2 of the differential amplifier flow can.

Die Werte der Emitterwiderstände Rl; R4 sind so bemessen, daß der über den Differenzverstärker fließende Stromanteil wesentlich geringer ist als der über die bistabile Kippschaltung fließende Stromanteil Bezogen auf die Hysterese der Kippschaltung wird der vom Eingangssignal hervorgerufene jeweilige Differenzverstärkerstrom il; i2 so begrenzte daß die an den Basen der Transistoren T3; T4 der Kippschaltung auftretende Amplitudendifferenz nicht ausreicht, die bistabile Kippschaltung während der Sperrperiode des Hilfstransistors T5 von dem einen stabilen Zustand in den anderen stabilen Zustand zu kippen.The values of the emitter resistors Rl; R4 are dimensioned so that the The current component flowing through the differential amplifier is significantly lower than that Current component flowing via the bistable multivibrator Referring to the hysteresis the flip-flop is the respective differential amplifier current caused by the input signal il; i2 so limited that the at the bases of the transistors T3; T4 of the toggle switch occurring amplitude difference is not sufficient, the bistable multivibrator during the blocking period of the auxiliary transistor T5 from one stable state to the other tilt stable state.

Während der Öffnungsperiode des Hilfstransistors T5 befindet sich die bistabile Kippschaltung im neutralen Zustand Da weder über den Transistor T3 noch über den anderen Transistor T4 Strom fließen kann und der Differenzverstärkerstrom sehr gering ist, erscheint an den Ausgängen Al; A2 nahezu das gleiche Potential.During the opening period of the auxiliary transistor T5 is the bistable multivibrator in the neutral state Since neither via the transistor T3 Current can still flow through the other transistor T4 and the differential amplifier current is very low, Al appears at the outputs; A2 almost the same potential.

Beim Übergang des Taktsignals T von Plus nach Minus zu den Zeit-.When the clock signal T changes from plus to minus to the time.

punkten tO; t2; t4 usw. wird der neutrale Zustand aufgehoben Der Zustand der bistabilen Kippschaltung ist jetzt kurzzeitig.score tO; t2; t4 etc. the neutral state is canceled. The state the bistable flip-flop is now momentary.

labil. In welche der beiden stabilen Lagen die bistabile Kippschaltung nun kippt, hängt von der Unsymmetrie des Potentials an ihren Eingangen, d.h. vom Ausgangs signal des Differenzverstärkers ab. Ist beispielsweise aufgrund des an den Eingängen El; E2 anliegenden PCM-Signalen der erste Transistor T1 gesperrt und der zweite Transistor T2 geöffnet, z.B. zu den Zeitpunkten to; t4, so kippt die bistabile Schaltung in den Zustand, bei dem ihr erster Transistor T3 geöffnet und ihr zweiter Transistor T4 gesperrt ist und umgekehrt zu den Zeitpunkten t2; t6.unstable. In which of the two stable positions the bistable flip-flop now tilts depends on the asymmetry of the potential at their entrances, i.e. from the output signal of the differential amplifier. Is for example due to des at the entrances El; E2 pending PCM signals, the first transistor T1 is blocked and the second transistor T2 is open, for example at times to; t4 so flips the bistable circuit in the state in which its first transistor T3 is opened and its second transistor T4 is blocked and vice versa at times t2; t6.

Ist der Kippvorgang einmal eingeleitet, d.h beginnt nach Aufhebung des neutralen Zustandes das Potential am Kollektor des jeweils' öffnenden Transistors T3; T4 der Kippschaltung absusinken, kann die Polarität des Eingangssignals wechseln, ohne daß sich die Richtung des Kippvorganges ändert.Once the tipping process has been initiated, i.e. begins after it has been canceled of the neutral state the potential at the collector of the respective opening transistor T3; T4 of the trigger circuit drop, the polarity of the input signal can change, without changing the direction of the tilting process.

Die Zeitdauer der Abtastung des PCM-Signals ist also sehr gering aufgrund der Tatsache, daß die Dauer des Kippvorganges vom neutralen in ein stabilen Zustand kürzer ist als die Dauer eines Kippvorganges von einem stabilen in den anderen stabilen Zustand und die Abtastung, d.h. die Informationsübernahme, bereits beendet ist, bevor der entsprechende stabile Zustand ganz erreicht wird.The duration of the sampling of the PCM signal is therefore very short the fact that the duration of the tilting process from the neutral to a stable state is shorter than the duration of a tilting process from one stable to the other stable State and the scanning, i.e. the transfer of information, has already ended, before the corresponding stable state is fully reached.

Eine erneute Abtastung und eine sich hieraus ergebende Einnahme des jeweils anderen stabilen Zustandes kann erst dann vorsichgehen, nachdem die bistabile Kippschaltung zu den Zeitpunkten t1; t3; t5; t7, in den neutralen Zustand zurückversetzt worden ist. Das an den Ausgängen Als, A2 abgegebene Ausgangssignal ist in Fig. 4 dargestellt. Es handelt sich hierbei um halber Bitbreite. Eine Umformung in Impulse voll@ Birbreite und die Verstärkung auf die gewünschte Amplitude können nachgcschaltete Schaltungen übernehmen. Dem Ausgangssignal ist der von dem geringen Differenzversträrkerstrom an den Kollektorwiderständen R2; R3 hervorgerufene Spannungsabfall überlagert, der jedoch bei der Weiterverarbeitung des Ausgangssignales nicht stört und nicht dargestellt ist.A renewed scan and a resulting taking of the each other stable state can only proceed after the bistable Flip-flop at times t1; t3; t5; t7, returned to the neutral state has been. The output signal emitted at the outputs Als, A2 is shown in FIG. 4 shown. This is half the bit width. A transformation into impulses full @ Birbreite and the gain to the desired amplitude can take over downstream circuits. The output signal is that of the low differential amplifier current at the collector resistors R2; R3 evoked Voltage drop superimposed, however, when further processing the output signal does not bother and is not shown.

Die Schaltung nach Fig. 2 besteht aus einer bistabilen Kippschaltung und einem Komparator K1. Die bistabile Kippschaltung, die ebenfalls mit diskreten Transistoren T6s. T7 in ungesättigter Logik aufgebaut ist, wird durch einen in Serie geschalteten Hilfstransistor T8 in den neutralen Zustand gesteuert. Während der negativen Periode des Taktsignals T ist der Hilfstransistor T8 bei entsprechender Dimensionierung des Spannungsteilers R13 R14 gesperrt An den Ausgängen A3; A4 erscheint das gleiche Potential. Die Ausgänge B1; B2 des Komparators K1, in dem das am Eingang E3 liegende tCM-Signal mit einer Amplitudenschwelle verglichen und gleichzeitig begrenzt wird, sind über Widerstände R6; R7 mit den Eingangen D1; D2 der bistabilen Kipp schaltung verbunden Durch entsprechende Bemessung der Spannungsteilerwiderstä'nde R6; R8 und R7; R9 wird eine Anpassung der begrenzten Ausgangs spannung vorgenommen, derart, daß während-der positiven Perioden der Taktimpulsspannung ein Umkippen der bistabilen Kippschaltung von einem stabilen Zustand in den anderen stabilen Zustand nicht möglich ist.The circuit according to FIG. 2 consists of a bistable multivibrator and a comparator K1. The bistable multivibrator, which is also discrete Transistors T6s. T7 is built in unsaturated logic, is followed by a series switched auxiliary transistor T8 is controlled in the neutral state. During the negative period of the clock signal T is the auxiliary transistor T8 with a corresponding Dimensioning of the voltage divider R13 R14 blocked At the outputs A3; A4 appears the same potential. The outputs B1; B2 of the comparator K1, in which the input E3 lying tCM signal compared with an amplitude threshold and simultaneously is limited are via resistors R6; R7 with the inputs D1; D2 the bistable Toggle circuit connected by appropriate dimensioning of the voltage divider resistors R6; R8 and R7; R9 the limited output voltage is adjusted, such that during the positive periods of the clock pulse voltage a reversal of the bistable trigger circuit from one stable state to the other stable state not possible.

Fig. 3 zr ein Ausführungsbeispiel, beg dem die bistabile Kippschaltung aus zwei NAND-Gliedern G1 und G2 eines beliebigen Iiogiksystems gebildet wird, indem in bekannter Weise der Ausgang A5 des NAND-Gliedes G1 mit dem Eingang D5 des NAND-Gliedes G2 und der Ausgang A6 des NAND-Gliedes G2 mit dem Eingang D4 des NAND-Gliedes G1 verbunden wird. Über eine Summierungsschaltung, die in Fig. 3 aus vier Widerständen R15 bis R18 und zwei Kondensatoren C3; C4 besteht, werden den Eingangen D3; D6 der bistabilen Kippschaltung die Taktimpulsspan nung T im Gleichtakt und die Ausgangsspannung des Komparators K2 im Gegentakt zugeführt. Die bistabile Kippschaltung befindet sich dann im neutralen Zustand, wenn während der negativen Periode der angelegten Taktimpulsspannung an den Eingängen D3; D6 das bei positiver Logik für logisch "O" erforderliche Potential erreicht wird. Aufgrund der logischen Verknüpfung tritt dann an den Ausgängen A5; A6 gleichzeitig das logisch "L" entsprechende Potential auf. Die vier Widerstände R15 bis R18 sind so dimensioniert, daß der an den Eingängen D3; D6 während der negativen Periode der Taktimpulsspannung von der Komparatorausgangsspannung erzeugte Spannungsanteil das für logisch "O" zulässige Potential nicht überschreitet. Während der positiven Periode der Taktimpulsspannung liegt an den Eingängen D3; D6 logisch "L" und die bistabile Kippschaltung nimmt einen der beiden möglichen stabilen Zustände ein. Im Moment der Aufhebung des neutralen Zustandes, beim Übergang des Taktsignals T von Minus nach Plus, bestimmt die Spannung an den Ausgängen B3; B4 des Komparators, in welchen der beiden stabilen Zustände die bistabile Kippschaltung kippt. Führt beispielsweise der Ausgang B3 das höhere und der Ausgang 34 das niedrigere Potential, wird aufgrund der Summation von Taktspannung und Komparatorspannung das Potential am Eingang D3 schneller ansteigen als am Eingang D6. Infolgedessen wird der Zustand logisch "L" am Eingang D3 etwas früher erreicht als am Eingang DG. Dadurch kippt die bistabile Kippschaltung in den stabilen Zustand: Ausgang A5 - logisch ??0i1, Ausgang A6 - logisch "L". Wenn der Ausgang 33 das niedrigere und der Ausgang B4 das höhere Potential führt, kippt die bistabile Kippschaltung in den anderen stabilen Zustand.Fig. 3 zr an embodiment, beg which the bistable Toggle switch is formed from two NAND gates G1 and G2 of any logic system by in a known manner the output A5 of the NAND gate G1 to the input D5 of the NAND gate G2 and the output A6 of the NAND gate G2 with the input D4 of the NAND gate G1 is connected. Via a summing circuit, which in Fig. 3 consists of four resistors R15 to R18 and two capacitors C3; C4 exists, the inputs D3; D6 the bistable multivibrator, the clock pulse voltage T in common mode and the output voltage of the comparator K2 fed in push-pull. The bistable flip-flop is located then in the neutral state if applied during the negative period Clock pulse voltage at inputs D3; D6 that with positive logic for logical "O" required potential is reached. Occurs because of the logical link then at the outputs A5; A6 at the same time the logical "L" corresponding potential on. The four resistors R15 to R18 are dimensioned so that the one at the inputs D3; D6 during the negative period of the clock pulse voltage from the comparator output voltage The voltage component generated does not exceed the potential permissible for logic "O". During the positive period of the clock pulse voltage is applied to the inputs D3; D6 logical "L" and the bistable flip-flop takes one of the two possible stable states. At the moment of the abolition of the neutral state, during the transition of the clock signal T from minus to plus, determines the voltage at the outputs B3; B4 of the comparator in which of the two stable states the bistable flip-flop switches. For example, if the output B3 has the higher and the output 34, the lower potential, is due to the summation of the clock voltage and comparator voltage, the potential at input D3 rise faster than at the input D6. As a result, the logic "L" state at input D3 is reached a little earlier than at the entrance DG. As a result, the bistable multivibrator switches to the stable state: Output A5 - logical ?? 0i1, output A6 - logical "L". If the output 33 is the lower and the output B4 carries the higher potential, the bistable flip-flop toggles in the other stable state.

Damit ergibt sich eine eindeutige Zuordnung zwischen der Polareitet des PCM-Signals im Abtastzeitpunkt und dem Zustand der bistabilen Kippschaltung nach durchgeführter Erkennung.This results in a clear assignment between the polarity of the PCM signal at the sampling time and the state of the bistable multivibrator after recognition has been carried out.

Die Amplitude der Taktimpulsspannung ist so bemessen, daß ein Unterschreiten des für logisch "L" erforderlichen Potentials an den Eingängen D3; DG während der positiven Periode der Taktimpulsspannung, hervorgerufen durch einen Wechsel des Komparatorausgangssignals, und ein damit verbundenes Umkippen der Kippschaltung nicht möglich ist.The amplitude of the clock pulse voltage is dimensioned so that it falls below it the potential required for logic "L" at the inputs D3; DG during the positive period of the clock pulse voltage, caused by a change in the Comparator output signal, and an associated flip-over of the flip-flop not possible.

Durch die Kondensatoren C3; C4 wird die Flankensteilheit der Taktimpulsspannung an den Eingängen D3; D6 verbessert und die Abtastzeit verkürzt.Through the capacitors C3; C4 becomes the edge steepness of the clock pulse voltage at inputs D3; D6 improved and the sampling time shortened.

Eine Summation der Ausgangs spannung des Komparators K2 und der Taktimpulsspannung kann, auch am Ausgang der bistabilen Kippschaltung vorgenommen werden.A summation of the output voltage of the comparator K2 and the clock pulse voltage can, even at the output of the bistable Toggle switch made will.

Es ist auch möglich, NAND-Glieder mit je drei Eingängen zu benutzen und Komparator-, Taktimpuls- und Rückführungsspannung getrennt an je einen Eingang zu legen oder den Eingängen D3; D6 der bistabilen Kippschaltung je ei NAND-Glied mit zwei Eingängen vorzuschalten und dort die Komparator-und Taktimpulsspannung getrennt an je einen Eingang oder die Taktspannung an die parallelgeschalteten Eingänge und die Komparatorspannung an den Ausgang anzulegen.It is also possible to use NAND gates with three inputs each and comparator, clock pulse and feedback voltage separately at one input each to lay or the inputs D3; D6 of the bistable multivibrator each has a NAND gate to be connected upstream with two inputs and there the comparator and clock pulse voltage separately to one input each or the clock voltage to the inputs connected in parallel and apply the comparator voltage to the output.

Es ist ferner möglich, gleichartige Schaltungen aus entsprechend NOR-Gliedern aufzubauen.It is also possible to use similar circuits from corresponding NOR gates build up.

Aufstellung der Bezugszeichen T1; T2 Transistoren eines Differenzverstärkers T3; T4 Transistoren einer bistabilen Kippschaltung TG; T7 Transistoren einer bistabilen Rippschaltung T5; T8 Hilfstransistoren El; E2 Eingänge des Differenzverstärkers + U Betriebsspannungsanschluß der Betriebsspannung U R2; R3 Kollektorwiderstände in der Kippschaltung R1; R4 Emitterwiderstände T Anschlußpunkt für Taktsignal k il; 12 Differenzverstärkerströme R5 Basiswiderstand des Hilfstransistors T5 Cl; C2 Kondensatoren am Takteingang T tO bis t7, tn Zeitpunkte K1; K2 Komparatoren B1; B2 Ausgänge des Komparators K1 Dl; D2 Eingänge der bistabilen Kippschaltung T6; T7 R6 bis R9 Spannungsteilerwiderstände G1; G2 NAND-Glieder einer bistabilen Kippschaltung R15 bis R18 Widerstände einer Summierungsschaltung D3 bis D6 Eingänge der bistabilen Kippschaltung G1; G2 "O"; "L" logische Signale B3; B4 Ausgänge des Komparators K2 C3; C4 Kondensatoren der Summierungsschaltung A1 bis A6 Ausgänge der bistabilen Kippschaltungen E3; E4 Eingänge der Komparatoren K1; K2 R10; R12 Kollektorwiderstände der bistabilen Kippschaltung TG; T7 R11 Emitterwiderstand des Hilfstransistors T8 R13 Basiswiderstand des Hilfstransistors T8 Bericht über die Veröffentlichungen zum Stand der Technik Mayo, J.S.List of the reference symbols T1; T2 transistors of a differential amplifier T3; T4 transistors of a bistable trigger circuit TG; T7 transistors of a bistable ripple circuit T5; T8 auxiliary transistors El; E2 inputs of the differential amplifier + U operating voltage connection of the operating voltage U R2; R3 collector resistances in the toggle switch R1; R4 emitter resistors T connection point for clock signal k il; 12 differential amplifier currents R5 base resistance of auxiliary transistor T5 Cl; C2 capacitors at the clock input T t0 to t7, tn times K1; K2 comparators B1; B2 outputs of the comparator K1 Dl; D2 inputs of the bistable trigger circuit T6; T7 R6 to R9 voltage divider resistors G1; G2 NAND elements of a bistable multivibrator R15 to R18 resistors of a summing circuit D3 to D6 Inputs of the bistable multivibrator G1; G2 "O";"L" logic signals B3; B4 outputs of the comparator K2 C3; C4 capacitors of the summing circuit A1 to A6 outputs of the bistable flip-flops E3; E4 inputs of the comparators K1; K2 R10; R12 collector resistances of the bistable trigger circuit TG; T7 R11 Emitter resistance of the auxiliary transistor T8 R13 Base resistance of the auxiliary transistor T8 Report on the publications on the state of the art Mayo, JS

A Bipolar Repeater for Pulse Code Modulation Signals The Bell System Technical Journal 41 (1962) Jan, So 25-97 Dorros, 1.; Sipress, J.M.; Waldhauer, P.D.A Bipolar Repeater for Pulse Code Modulation Signals The Bell System Technical Journal 41 (1962) Jan, Sun 25-97 Dorros, 1; Sipress, J.M .; Waldhauer, P.D.

An Experimental 224 Mb/s Digital Repeatered Line The Bell System Technical Journal 45 (1966) 7 S. 993-1043 Aratani, T.; Inoue, N.; Fujisaki, K.; Taguchi, M.An Experimental 224 Mb / s Digital Repeatered Line The Bell System Technical Journal 45 (1966) 7 pp. 993-1043 Aratani, T .; Inoue, N .; Fujisaki, K .; Taguchi, M.

An Experi.mental 200 Mb/s PCM Repeater Review of the Electrical Communication Laboratory 17 (1962) 1/2 S. 22-48 Brandes, M.: Probleme und Lösungsmöglichkeiten des Leitungstraktes eines 30/32-Kanal-PCM-Nahverkehrssystems Fernmeldetechnik 10 (1970) 2, S. 42-49 Burrel, E.W.; Waters, D.B.; Williams, D.A.An Experi.mental 200 Mb / s PCM Repeater Review of the Electrical Communication Laboratory 17 (1962) 1/2 pp. 22-48 Brandes, M .: Problems and possible solutions of the line tract of a 30/32 channel PCM mass transit system Telecommunication technology 10 (1970) 2, pp. 42-49 Burrel, E.W .; Waters, D.B .; Williams, D.A.

Choice and Performance of Codes of P.C.M.Choice and Performance of Codes of P.C.M.

-Systems on Coaxial Cable Including Line Regeneration Colloquium on pulse code modulation London IEE 1968 IEE electronics division Colloquium digest No 7/1968, 9 / 1-5 Houwen, Ir, van der A binary regenerative repeater for pulse transmission over phantom Circuits of low frequency cable Het PTT-Bedrijf 16 (1969) 2 S. 81-87 DAS 1 154 831, 21a¹/36.12 DAS 1 299 700 , 21al/36.04-Systems on Coaxial Cable Including Line Regeneration Colloquium on pulse code modulation London IEE 1968 IEE electronics division Colloquium digest No 7/1968, 9 / 1-5 Houwen, Ir, van der A binary regenerative repeater for pulse transmission over phantom circuits of low frequency cable Het PTT-Bedrijf 16 (1969) 2 pp. 81-87 DAS 1 154 831, 21a¹ / 36.12 DAS 1 299 700, 21al / 36.04

Claims

Claims: Ü Circuit arrangement for time-clocked pulse recognition, especially for PCM signal detection and full recovery of pulses deformed by a transmission path and influenced by interference in amplitude, shape and phase, at which the pulse detection using at least a flip-flop circuit by exceeding or falling below an amplitude threshold to determined by a clock signal, successive at regular intervals, optimally selected and as short as possible sampling times is determined thereby characterized in that the bistable flip-flop (T3; T4) next to the two sta-.

bile states for one of the clock signal (T) determined, -time Fraction, preferably for half of a bit period, using the clock signal (afp) is controlled into a neutral state in such a way that at both outputs (Al; A2) the flip-flop the same potential occurs, so that in the desired Sampling time the flip-flop (T3; 4) by the potential jump of the clock signal (T) briefly first assumes an unstable state and only then, depending on whether the PCM signal constantly present at the input of the flip-flop is the decision threshold has exceeded or fallen below, has reached one or the other stable state, which the flip-flop (T3; T4) also maintains for the rest of the bit period itself when the PCM signal changes before the flip-flop circuit (T3; T4) the respective stable state throughout has reached and that the PCM signal at the input of the flip-flop (T3; T4) is limited to such a value that it is unable to switch the trigger circuit (T3; T4) from one to the other tilt stable state.

2. Circuit arrangement according to claim 1, characterized in that the clock signal (T) controls an auxiliary transistor (T5) which controls the bistable multivibrator (T3, T4) cyclically short-circuits, so that the bistable multivibrator is de-energized and assumes the neutral state 3. Circuit arrangement according to Claim 1, characterized in that characterized in that the clock signal (T) controls an auxiliary transistor (T8) in such a way that it interrupts the current feed of the bistable multivibrator (T6, T7) cyclically, so that the flip-flop (T6; T7) is de-energized and assumes the neutral state.

4, circuit arrangement according to claim 1, characterized in that that the inputs (D3; D6) one of two NAND resp.

NOR gates (G1, G2) existing bistable flip-flop a summing circuit (R15 to R18, C1; C2) is connected upstream, in which the clock signal in common mode PCM signal is superimposed in push-pull.

5. Circuit arrangement according to claim 1 to 4, characterized in that that a differential amplifier (T1; T2) is provided to limit the PCM signal.

L e r s e i t e