DE2208892C3 - Circuit arrangement for a digit memory that can be filled up by repeated information transmission via transmission paths susceptible to failure - Google Patents

Circuit arrangement for a digit memory that can be filled up by repeated information transmission via transmission paths susceptible to failure

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DE2208892C3 DE19722208892 DE2208892A DE2208892C3 DE 2208892 C3 DE2208892 C3 DE 2208892C3 DE 19722208892 DE19722208892 DE 19722208892 DE 2208892 A DE2208892 A DE 2208892A DE 2208892 C3 DE2208892 C3 DE 2208892C3
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Description

ehern einer Information sei angenommen, daß in dem gewählten Code »zwei aus fünf« die Ziffer »1« einzuspeichern sei Ferner, daß es die erste Ziffer sei. In diesem Fall liegt von der Eingabeschalt--ng dauernd Pluspotential an den Eingabeeingängen 3 und 7 der Einzelspeicher I und IH der ersten Reihe. An den Speichereingängen 5,9 und 11 der Einzelspeicher II, IV und V liegt dauernd MinuspotentiaL Gleichzeitig liegt auch vom Ziffernzuordner der Ziffernimpuls als Pluspotential am Ziffemimpulseingang 2 der ersten Reihe. Außerdem liegt zur gleichen Zeit auch der Einschreibimpuls am Einschreibeingang 1.rather than a piece of information, it is assumed that in the The selected code "two out of five" has to be stored with the number "1". Furthermore, it is the first number. In In this case, there is always positive potential of the input circuit at input inputs 3 and 7 of the Individual storage tanks I and IH in the first row. At the memory inputs 5,9 and 11 of the individual memories II, IV and V is constantly negative potential. At the same time, the digit impulse also lies as Plus potential at digit pulse input 2 of the first row. In addition, the is also at the same time Write pulse at the write input 1.

Das Pluspotential der Eingabeeingänge 3,7 liegt Ober je eine der UND-Dioden DS, D17 an der Basis des zugehörenden Schalttransistors 74, 710. Gleichzeitig liegt Qber die andere UND-Diode D 6, D18 auch das Pluspotential des Ziffemimpulses vom Ziffemimpulseingang 2 an der Basis der Schalttransistoren 74, Γ10. Für die Schalttransistoren TA, TiO der Einzelspeicher I, III ist somit die UND-Bedingung erfüllt Für die Schalttransistoren TT, 713, Γ16 der anderen Einzelspeicher II, IV, V der Reihe, an deren Basis ebenfalls über eine der UND-Dioden D12, D 24, D 30 nur das Pluspotential des Ziffernimpulseinganges 2 anliegt, ist die UN D-Bedingung nicht erfüllt An den jeweils anderen UND-Dioden DU, D23, D29 liegt hier Minuspotential von den Eingabeeingängen S, 9,11. Da gleichzeitig an der Basis des Transistors der Torschaltung TZ, über den Widerstand R 8 das Pluspotential des Einschreibeinganges 1 liegt, ist dieser jetzt durchgeschaltetThe plus potential of the input inputs 3, 7 is above one of the AND diodes DS, D 17 at the base of the associated switching transistor 74, 710. At the same time, the plus potential of the digit pulse from the digit pulse input 2 is also connected to the other AND diode D 6, D 18 at the base of the switching transistors 74, Γ10. The AND condition is thus fulfilled for the switching transistors TA, TiO of the individual memories I, III For the switching transistors TT, 713, Γ16 of the other individual memories II, IV, V of the series, at their base also via one of the AND diodes D 12 D 24, D 30 if only the positive potential of the digit pulse input 2 is applied, the UN D condition is not fulfilled. The respective other AND diodes DU, D23, D 29 have negative potential from the input inputs S, 9,11. Since the positive potential of the write input 1 is at the same time at the base of the transistor of the gate circuit TZ via the resistor R 8, it is now switched through

Über die Z-Diode D 3, die niederohmige Emitter-K.ollektor-Strecke des Transistors der Torschaltung 73, die gemeinsame Leitung c sowie die weiteren Dioden D 4, DT ...DTA liegt daher Minus der Betriebsspannung an den Schalttransistoren TA, TT ... Γ16 der Einzelspeicher I bis V. Durchgeschaltet sind jedoch nur die Schalttransistoren TA, TW, an deren Basis die UND-Bedingung erfüllt ist Das Minus der Betriebsspannung liegt daher nur über die niederohmige Emitter-Kollektor-Strecke der durchgeschalteten Schalttransistoren TA, TiQ und einem weiteren Widerstand All bzw. R2i an den Zündelektroden der zugeordneten Thyristortetroden 77 5, 7711 der Einzelspeicher I und III. Diese Thyristortetroden TiS, Ti 11 zünden und führen Strom; die Information ist somit in die Einzelspeicher I und IH eingespeichertVia the Zener diode D 3, the low-resistance emitter-collector path of the transistor of the gate circuit 73, the common line c and the further diodes D 4, DT... DTA , the operating voltage is therefore negative at the switching transistors TA, TT ... Γ16 of the individual memories I to V. However, only the switching transistors TA, TW, whose base the AND condition is fulfilled , are switched through and a further resistor All or R2i on the ignition electrodes of the assigned thyristor tetrodes 77 5, 7711 of the individual memories I and III. These thyristor tetrodes TiS, Ti 11 ignite and carry current; the information is thus stored in the individual memories I and IH

Entfällt der Ziffernimpuls — Pluspotential — am Ziffemimpulseingang 2, und folglich an der Basis der Schalttransistoren TA ... TlO, so ist die UND-Bedingung für die Schalttransistoren TA, TiO nicht mehr erfüllt; sie werden nun wieder gesperrtIf the digit pulse - plus potential - at the digit pulse input 2, and consequently at the base of the switching transistors TA ... TlO, the AND condition for the switching transistors TA, TiO is no longer met; they are now blocked again

Ist nach dem Wegfall des Einschreibimpulses am Einschreibeingang 1 der Transistor der Torschaltung T3 wieder gesperrt, so entfällt auch Minus der Betriebsspannung am Emitter der Schalttransistoren TA, TlO; sie sind ebenfalls wieder gesperrtIf the transistor of the gate circuit T3 is blocked again after the write-in pulse has ceased to exist at the write-in input 1, the minus of the operating voltage at the emitter of the switching transistors TA, T10 is also eliminated; they are also locked again

Die Thyristortetroden 775, 7711 bleiben jedoch gezündet und führen weiter Strom, da sie über einen Widerstand unmittelbar zwischen Plus und Minus der Betriebsspannung liegen. Die eingespeicherte Information (Ziffer) bleibt erhalten.The thyristor tetrodes 775, 7711 remain ignited and continue to carry current because they have a Resistance directly between plus and minus of the operating voltage. The stored information (Number) is retained.

Die den Einzelspeichern Γ... V zugeordnete zweite Torschaltung Ti', D 3' ist durch den Einschreibimpuls am Einschreibeingang 1 zwar ebenfalls durchgeschaltet, doch löst sie keine weiteren Schaltvorgänge aus. Da weder an den Eingabeeingängen 3' ... 11' noch am Ziffemimpulseingang 2" Impulse anliegen, sind hier die UND-Bedingungen für die Schalttransistoren 74' ... The second gate circuit Ti ', D 3' assigned to the individual memories Γ ... V is also switched through by the write-in pulse at the write-in input 1, but it does not trigger any further switching processes. Since there are neither 2 " pulses at the input inputs 3 '... 11' nor at the digit pulse input, the AND conditions for the switching transistors 74 '...

Γ16' der zweiten Reihe nicht erfülltΓ16 'of the second row not fulfilled

Sind die Thyristortetroden 775, 7711 der Einzelspeicher I, III gezündet so liegt über je eine ODER-Schaltung, bestehend aus je einer Diode D9, D2\, sowie über S eine gemeinsame zusätzliche Entkopplungsdiode D 2 Minus der Betriebsspannung an der Überwachungsschaltung Z. Über eine Verzögerungsglied, bestehend aus der Reihenschaltung eines Widerstandes und eines Kondensators, liegt Minus weiter an der Basis des ersten Transistors 7"2 einer zweistufigen Transistorschaltung Ti, Tl. Der erste Transistor TI schaltet durch und schaltet seinerseits wieder den zweiten Transistor 7*2 durch. Über eine weitere Diode liegt jetzt Minus der Betriebsspannung an der Basis des Transistors der Torschaltung 7"3. Die Torschaltung T3 ist damit gegen ein nochmaliges Durchschalten beim erneuten Anliegen eines Einschreibimpulses am Schreibeingang 1 gesperrt. In die Einzelspeicher I ... V kann somit keine information mehr eingeschrieben werden. Die Überwachungseinrichtung Z spricht verzögert an, so daß die entsprechenden Einzelspeicher I ... V bereits sicher belegt sind.If the thyristor tetrodes 775, 7711 of the individual memories I, III are ignited, the operating voltage is connected to the monitoring circuit Z via an OR circuit, each consisting of a diode D9, D2 \, as well as via S a common additional decoupling diode D 2 minus the operating voltage Delay element, consisting of the series connection of a resistor and a capacitor, is minus further at the base of the first transistor 7 "2 of a two-stage transistor circuit Ti, Tl. The first transistor TI switches through and in turn switches the second transistor 7 * 2 through again Another diode is now minus the operating voltage at the base of the transistor of the gate circuit 7 "3. The gate circuit T3 is thus blocked from being switched through again when a new write-in pulse is present at the write input 1. Information can therefore no longer be written into the individual memories I ... V. The monitoring device Z responds with a delay, so that the corresponding individual memories I ... V are already safely occupied.

Kommt eine Information (Ziffer) verstümmelt an und ist sie daher in der Eingabeschaltung, z. B. dem Schieberegister, unvollständig enthalten, so wird dies durch die Codeprüfung festgestellt Die Eingabeschaltung löst in diesem Falle weder einen Ziffemimpuls noch einen Einschreibimpuls aus. Die fehlerhafte Information wird somit nicht in die Einzelspeicher I... V bzw. Γ... V eingeschrieben. Das gleiche gilt, wenn eine Information (Ziffer) ganz ausfällt In beiden Fällen bleibt die ganze Reihe der betreffenden Einzelspeicher 1... V bzw. Γ ... V »leer«. Bei Wiederholung der bei der erstmaligen Übertragung gestörten Information und jetzt vollständiger Einspeicherung in die Eingabeschaltung wird die Reihe der bisher »leeren« Einzelspeicher 1... V, Γ... V aber aufgefülltIf an item of information (digit) arrives garbled and is therefore in the input circuit, e.g. B. the Shift register, incomplete, so this is determined by the code check The input circuit in this case does not trigger a digit pulse or a write-in pulse. The faulty one Information is therefore not written into the individual memories I ... V or Γ ... V. The same is true if a Information (number) fails completely In both cases, the whole row of individual memories 1 ... V remains or Γ ... V »empty«. When repeating the first transmission of disturbed information and now complete storage in the input circuit the row of the previously "empty" individual memories 1 ... V, Γ ... V is filled

Eine Information, die bereits bei der ersten Übertragung in eine der Reihen der Einzelspeicher I... V bzw. Γ... V eingegeben wurde, wird nicht nochmals eingespeichert Wie beschrieben, sind die entsprechenden Einzelspeicher 1 ... V, Γ ... V durch die zugehörende Torschaltung 73 bzw. TZ' gesperrt
In gleicher Weise wie beschrieben wird auch die zweite Information (Ziffer) in die Einzelspeicher Γ... V der zweiten Reihe eingeschrieben, wenn diese an den Eingabeeingängen 3', 5'... 11', sowie der Ziffemimpuls am Ziffemeingang 2' und der Einschreibimpuls am Einschreibeingang 1 anliegen.Information that was already entered in one of the rows of the individual memories I ... V or Γ ... V during the first transfer is not stored again. As described, the corresponding individual memories 1 ... V, Γ .. . V blocked by the associated gate circuit 73 or TZ '
In the same way as described, the second information (digit) is also written into the individual memories Γ ... V of the second row if it is at input inputs 3 ', 5' ... 11 ', as well as the digit pulse at digit input 2' and the write-in pulse is applied to the write-in input 1.

Sind andere Ziffern einzuspeichern und liegen die Pluspotentiale der Eingabeschaltung an anderen Eingabeeingängen 5, 9, 11 bzw. 3', 5'... II' der Einzelspeicher I... V bzw. Γ ... V, so erfolgt die Einspeicherung analog wie beschrieben.Are other digits to be stored and the positive potentials of the input circuit are at other input inputs 5, 9, 11 or 3 ', 5' ... II 'of the individual memories I ... V or Γ ... V, the storage takes place analogously as described.

Zum gezielten Abgragen der in die Einzelspeicher I... V, Γ ... V einer Reihe eingespeicherten Information (Ziffer) wird an den Abfrageeingang 13 bzw. 13' der Einzelspeicher I ... V bzw. Γ ... V Pluspotential angelegt Um beschriebenen Falle liegt das Pluspotential von Eingang 13 über eine Diode und eine gemeinsame erste Leitung a parallel an der Basis je eines Abfragetransistors Γ6, 7*9 ... 7Ί8 der Einzelspeicher I...V. Von den Abfragetransistoren 7*6, T9 ... Γ18 werfen jedoch nur diejenigen T6, 7"12 durchgeschaltet, deren Emitter über eine Diode mit einer Thyristortetrode 775, 7711 verbunden ist, die wegen Einspeicherung einer Information gezündet ist Nur die Emitter dieser Abfragetransistoren 76, 7*12 liegen über die Thyristor-For targeted retrieval of the information (number) stored in the individual memories I ... V, Γ ... V of a row, the individual memory I ... V or Γ ... V plus potential is applied to the query input 13 or 13 ' In the case described, the positive potential of input 13 is connected via a diode and a common first line a in parallel to the base of each query transistor Γ6, 7 * 9 ... 7Ί8 of the individual memories I ... V. Of the interrogation transistors 7 * 6, T9 ... Γ18, however, only those T6, 7 "12 are switched through whose emitter is connected via a diode to a thyristor tetrode 775, 7711, which is ignited because information is stored. Only the emitters of these interrogation transistors 76 , 7 * 12 lie across the thyristor

tetroden Ti 5, 7711 an Minus der Betriebsspannung. Über die Niederohmige Emitter-Kollektor-Strecke der durchgeschalteten Abfragetransistoren Γ6, Γ12 liegt während des Abfragens Minus der Betriebsspannung an den Ausgabeausgängen IS und 17 an.tetrodes Ti 5, 7711 to minus the operating voltage. During the interrogation, minus of the operating voltage is applied to the output outputs IS and 17 via the low-resistance emitter-collector path of the switched-through interrogation transistors Γ6, Γ12.

Ober je eine Entkopplungsdiode D 7 und D9 steht die gespeicherte Information ferner auch an den Ausgängen 4 und 8 für andere Zwecke, z. B. zur selektiven Auswertung, als Dauerpotential zur Verfügung.Upper each a decoupling diode D 7 and D 9, the stored information is further also at the outputs 4 and 8 for other purposes, eg. B. for selective evaluation, available as a permanent potential.

Um die gespeicherte Information in den Einzelspei ehern I ... V, Γ ... V zu löschen, wird die Betriebsspannung während der Belegungspausen zwischen zwei Einspeicherungen abgeschaltet Das Löschen kann auch selbsttätig, etwa durch das SchluBzei chen am Ende der Übertragung einer Information erfolgen.To delete the information stored in the individual memories I ... V, Γ ... V, the Operating voltage switched off during the occupancy breaks between two storages. Deletion can also be done automatically, for example by adding the final symbol at the end of the transmission of information take place.

Die Ausgänge 14 bzw. 14' sind für Prüfzwecke vorgesehen.The outputs 14 and 14 'are provided for testing purposes.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (1)

j ι 2j ι 2 I ist für eine Codierung »zwei aus fünf« ausgelegt sowieI is designed for a "two out of five" coding as well I Patentanspruch: für die Speicherung von zwei Ziffern dargestellt DieI Claim: The represented for the storage of two digits i Schaltungsanordnung enthält dafür zwei Reihen von jei circuit arrangement contains two rows of each I Schaltungsanordnung für einen durch wiederholte fünf Einzelspeichern I... V; Γ... \" (Blatt 1, Speicher I,I circuit arrangement for a repeated five individual memories I ... V; Γ ... \ "(sheet 1, memory I, % Informationsübertragung über störanfällige Über- S II, Γ. ΙΓ; Blatt 2, Speicher II, IH, II', IIP; Blatt 3, Speicher % Information transfer via failure-prone over- S II, Γ. ΙΓ; Sheet 2, memory II, IH, II ', IIP; Sheet 3, memory I tragiuigswege auffüllbaren Ziffernspeicher, ge- IV, V, IV, V). Die Zahl der Einzelspeicher I... V; Γ...I tragiuigswege refillable number memory, ge IV, V, IV, V). The number of individual memories I ... V; Γ ... I kennzeichnet durch eine jeder Ziffer zu- V jeder Reihe entspricht somit der Anzahl der PlätzeI denotes by each digit to - V each row thus corresponds to the number of places J geordnete Reihe von Einzelspeichern (I ... V bzw. des verwendeten Codes. Sollen mehr als zwei ZiffernJ Ordered series of individual memories (I ... V or the code used. Should more than two digits Ϊ I'... V), deren Anzahl von der Art der Codierung gespeichert werden, so muß die Zahl der SpeicherreihenΪ I '... V), the number of which are stored by the type of coding, so must the number of memory rows I abhängt und von denen jeder Einzelspeicher (I... V io entsprechend erhöht werden. Jeder Reihe von Einzel-I depends and of which each individual memory (I ... V io are increased accordingly. Each row of individual I bzw. Γ ... V) über eine UND-Gatteranordnung speichern I ... V; Γ ... V ist ferner noch eineI or Γ ... V) store via an AND gate arrangement I ... V; Γ ... V is also another J (UND-Dioden DS, D6; DIl, D12 ... D29, D30 Torschaltung 73 bzw. 73' (Blatt 1) sowie je eineJ (AND diodes DS, D6; DIl, D12 ... D29, D30 gate circuit 73 or 73 '(sheet 1) as well as one each I bzw. DS', D6'; DiV, DVX ... DTSt, D3O1), eine Überwachungsschaltung Zbzw. Z'(BIattl) zugeordnetI or DS ', D6'; DiV, DVX ... DTSt, D3O 1 ), a monitoring circuit Zbzw. Z '(BIattl) assigned I weitere Diode(D4,D10... D28bzw. D4', DW... Jeder Einzelspeicher I ... V; I' ... V enthält eineI further diode (D4, D10 ... D28 or D4 ', DW ... Each individual memory I ... V; I '... V contains a I D28') sowie einen Schalttransistor (74,77 ... 716 15 UND-Gatteranordnung, die hier durch je zwei UND-I D28 ') as well as a switching transistor (74.77 ... 716 15 AND gate arrangement, which are here by two AND- • bzw. 74', 77' ... 716') sowohl von einer Diode« D5, D6; DIl, D12 ... D29, D30 bzw. DS', } Eingabeschaltung (Eingabeeingänge 3,5 ... Ii bzw. D6'; D11', D12" ... D29', DJW, eine weitere Diode ! 3', S'... W) als auch über eine gemeinsame Leitung D4, D10... D28 bzw. DA', DW... DTX sowie einen I [b bzw. b') von einem Ziffernzuordner (Ziffernim- Schalttransistor 74, 77 ... 716 bzw. 74', 77'... 716' I pulseingang 2 bzw. 2") und von einem Einschreibim- 20 gebildet ist• or 74 ', 77' ... 716 ') both from a diode «D5, D6; DIl, D12 ... D29, D30 or DS ', } input circuit (input inputs 3,5 ... Ii or D6'; D11 ', D12 "... D29', DJW, another diode! 3 ', S '... W) and via a common line D4, D10 ... D28 or DA', DW ... DTX and an I [b or b ') from a digit allocator (digit in the switching transistor 74, 77 ... 716 or 74 ', 77' ... 716 'I pulse input 2 or 2 ") and is formed by a write-in im- 20 '; puls (Einschreibeingang 1) über eine Torschaltung Die Schaltungsanordnung des Beispiels ist somit für'; pulse (write input 1) via a gate circuit The circuit arrangement of the example is therefore for • (73 bzw. 73') ansteuerbar ist, wobei jeder Reihe eine positive Logik ausgeführt, sie kann jedoch ohne ! eine Überwachungseinrichtung (Zbzw. Z'^zugeord- Schwierigkeiten, nach bekannten Regeln, auch für eine ; net ist die die Einspeicherung in die Einzelspeicher negative Logik aufgebaut werden.• (73 or 73 ') can be controlled, with each row executing a positive logic, but it can be without ! a monitoring device (Zbzw. Z '^ assigned difficulties, according to known rules, also for a ; net is the storage in the individual memory negative logic are built up. J1 (I... V bzw. Γ... V) entsprechend ihrem Belegungs- 25 Die Eingabeeingänge 3,5... 11 bzw. 3', 5'... 11'der J 1 (I ... V or Γ ... V) according to their assignment 25 The input inputs 3,5 ... 11 or 3 ', 5' ... 11'der $ zustand über die Torschaltung (73 bzw. 73') freigibt Einzelspeicher I ... V bzw. Γ ... V jeder Reihe zur$ state via the gate circuit (73 or 73 ') enables individual memories I ... V or Γ ... V of each row for : oder sperrt Eingabe der zu speichernden Informationen (Ziffern): or blocks the entry of the information to be saved (digits) { sind mit den entsprechenden Ausgängen der Speicher- { are connected to the corresponding outputs of the memory ] platze einer nicht dargestellten Eingabeschaltung, z. B. ] places an input circuit, not shown, z. B. ■; 30 eines Schieberegisters, verbunden. Die Eingabeeingänge 3,5... 11 bzw. 3', 5'... 11' liegen entsprechend dem■; 30 of a shift register. The input inputs 3,5 ... 11 or 3 ', 5' ... 11 'are corresponding to the \ Bei der Übertragung von Informationen werden u. a. Inhalt der Eingabeschaltung entweder auf Pluspotential \ When information is transmitted, the contents of the input circuit are either set to positive potential in der Fernmeldetechnik Ziffernspeicher verwendet in oder auf Minuspotential. Der Speicherinhalt derIn telecommunications technology, digit memory used in or on negative potential. The memory contents of the denen eine Reihe von Ziffern (Informationen) eingespei- Eingabeschaltung liegt gleichzeitig parallel an denwhich a number of digits (information) fed in at the same time is parallel to the input circuit I chert werden, die primär dem Verbindungsaufbau 35 entsprechenden Eingabeeingängen 3, 5 ... 11 bzw. 3',It is ensured that the input inputs 3, 5 ... 11 or 3 ', which correspond primarily to connection setup 35, τ! dienen, die aber für eine weitere Auswertung (z.B. 5'...1Γ der Einzelspeicher I ... V bzw. Γ ... V. Imτ! which are used for further evaluation (e.g. 5 '... 1Γ of the individual memories I ... V or Γ ... V. Im I Kontrolle, Gebührenerftssung) eine zeitlang gespei- vorliegenden Fall kennzeichnet ein Pluspotential eine I control, billing) a case that has been stored for a period of time indicates a positive potential I chert werden müssen. einzuspeichernde Information.I need to be cherted. information to be stored. I Bei einer Informationsübertragung über störanfällige Ist die Eingabeschaltung, z. B. das Schieberegister,I When information is transmitted via interference-prone Is the input circuit, z. B. the shift register, I Übertragungswege, z. B. über Funk, können zeitweise 40 gefüllt, also eine oder zwei Ziffern eingespeichert, soI transmission paths, e.g. B. over radio, 40 can be filled at times, so one or two digits are stored, like this f. Teile der Information ausfallen. Es ist bereits bekannt erzeugt diese einen Einschreibimpuls. Dieser kannf. parts of the information fail. It is already known that this generates a write-in pulse. This can ] zur Sicherung der Übertragung die Information gegebenenfalls, bedingt durch eine Codeprüfung de»] to secure the transmission, the information, if necessary, due to a code check of the » s mehrmals hintereinander durchzugeben. Aufgabe der Inhaltes auch kurzzeitig verzögert sein. Der Einschreib-s to be repeated several times in a row. The abandonment of the content can also be delayed for a short time. The enrollment : Erfindung ist es, eine Speicherordnung anzugeben, bei impuls, der dem Einschreibeingang 1 zugeführt wird,: The invention is to specify a memory arrangement, in the case of a pulse that is fed to the write input 1, der die bei einer ersten Informationsübertragung 4s wirkt über die Torschaltung 73 bzw. 73', auf diewhich acts on a first information transmission 4s via the gate circuit 73 or 73 'on the : aufgetretenen Speicherlücken während der zweiten UND-Gatteranordnung DS, D6; DIl, D12 ... D29, : memory gaps that occurred during the second AND gate arrangement DS, D6; DIl, D12 ... D29, Übertragung aufgefüllt werden. D30 bzw. DS', D6'; DIl', D12'... DTSf, D30'; D4,Transfer to be populated. D30 or DS ', D6'; DIl ', D12' ... DTSf, D30 '; D4, ) Gelöst wird die Aufgabe mit einer Schaltungsanord- D10... D28bzw. DA', DW ...DW; TA, 77... 716 ) The task is solved with a circuit arrangement D10 ... D28 or. DA ', DW ... DW; TA, 77 ... 716 nung für einen durch wiederholte Informationsübertra- bzw. 74', 77'... 716' der Einzelspeicher I... V bzw.tion for a repeated information transfer or 74 ', 77' ... 716 'of the individual memories I ... V or gung über störanfällige Übertragungswege auffüllbaren so Γ... V. Der Einschreibimpuls ist jedoch nur wirksam,supply via interference-prone transmission paths that can be filled so Γ ... V. The write-in pulse is only effective, however, j Ziffernspeicher, gekennzeichnet durch eine jeder Ziffer wenn die Torschaltung 73 bzw. 73' durch diej digit memory, characterized by each digit if the gate circuit 73 or 73 'by the zugeordnete Reihe von Einzelspeichern, deren Anzahl zugehörige Überwachungseinrichtung Zbzw. Z'freige-assigned row of individual memories, the number of which associated monitoring device Zbzw. Z'freige- von der Art der Codierung abhängt und von denen jeder geben, also nicht gesperrt istdepends on the type of coding and of which each type is not blocked i Einzelspeicher über eine UND-Gatteranordnung, eine In welcher Reihe der Einzelspeicher I... V bzw. Γ...i Individual memories via an AND gate arrangement, in which row the individual memories I ... V or Γ ... weitere Diode sowie einen Schalttransistor sowohl von ss V die Informationen an den Eingabeeingängen 3,5 ...further diode and a switching transistor both from ss V the information at the input inputs 3.5 ... einer Eingabeschaltung als auch über eine gemeinsame 11 bzw. 3', 5'... 11' einzuspeichern sind, bestimmt einan input circuit as well as a common 11 or 3 ', 5' ... 11 'are to be stored Leitung von einem Ziffernzuordner und von einem Ziffernimpuls — Pluspotential —, der von einemLine from a digit allocator and from a digit pulse - plus potential - that of a Einschreibimpuls über eine Torschaltung ansteuerbar ebenfalls nicht dargestellten Ziffernzuordner auf denWrite-in pulse controllable via a gate circuit, also not shown, digit allocator to the ist, wobei jeder Reihe eine- Überwachungseinrichtung Ziffernimpulseingang 2 bzw. 2' gegeben wird. Deris, each row a monitoring device digit pulse input 2 or 2 'is given. Of the zugeordnet ist, die die Einspeicherung in die Einzelspei- to Ziffernimpuls liegt über die gemeinsame zweite Leitungis assigned, which is the storage in the individual memory to digit pulse is on the common second line eher, entsprechend ihrem Belegungszustand über die b bzw. b' an einer der UND-Dioden D6, D12... D30rather, according to their occupancy via the b or b ' on one of the AND diodes D6, D12 ... D30 Torschaltung freigibt oder sperrt bzw. D 6', D121... D 30' der UN D-GatteranordnungenGate circuit enables or disables or D 6 ', D12 1 ... D 30' of the UN D gate arrangements Die erfindungsgemäße Schaltungsanordnung des ausden UND-Dioden D5,D6;DU,D12...D29,D30The inventive circuit arrangement of the AND diodes D5, D6; DU, D12 ... D29, D30 Zifiernspeichers, ihre Wirkungsweise und weitere bzw.D5',D6';Dll',D12'...D29',D30',derweiterenDigit memory, its mode of operation and others or D5 ', D6'; Dll ', D12' ... D29 ', D30', others Ausgestaltung werden im folgenden anhand der 6$ Dioden D4, DlO ... D28 bzw. D4', DW ... D28'The following configuration is based on the 6 $ diodes D4, D10 ... D28 or D4 ', DW ... D28' Schaltbilder eines Ausführungsbeispieles beschrieben sowie den Schalttransistoren 74, 77... 716 bzw. 74',Circuit diagrams of an exemplary embodiment described as well as the switching transistors 74, 77 ... 716 and 74 ', und näher erläutert 77'... 716'.and explained in more detail 77 '... 716'. Die Schaltungsanordnung des Ausführungsbeispiels Zum genauen Erläutern der Vorgänge beim Einspei-The circuit arrangement of the exemplary embodiment For a precise explanation of the processes during feed
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