DE2162891B2 - SEMICONDUCTOR STORAGE - Google Patents

SEMICONDUCTOR STORAGE

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Description

4545

Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Zellen zum Speichern von je einem Informationsbit, von denen jede einen bipolaren Transistor aufweist, der in Vorwärtsrichtung und in Riickwärtsrichtung leitfähig ist, ferner mit einer der Zelle zugeordneten Kapazität, einer Schreibeinrichtung zum Laden der Kapazität und einer Leseeinrichtung zum Anzeigen, ob die Kapazität geladen ist oder nicht.The invention relates to a semiconductor memory having a plurality of cells for storing one each Bits of information, each having a bipolar transistor running in the forward direction and in Reverse direction is conductive, furthermore with a capacity associated with the cell, a writing device for charging the capacity and a reading device for indicating whether the capacity is charged or not.

Es sind unipolare Transistoren bekannt, bei denen durch den Feldeffekt nur der Transport von Majoritätsträgern gesteuert wird, während bei einem bipolaren Transistor sowohl Majoritätsträger wie auch Minoritätsträger vorhanden sind und ihr Transport durch den ^0 Feldeffekt gesteuert wird.There are known unipolar transistors, in which only the transport is controlled by majority carriers through the field effect, while also minority carriers are available for a bipolar transistor both majority carrier as and their transport is controlled by the field effect ^ 0.

Der Unipolartransistor hat eine andere Arbeitsspannung als der bipolare Transistor, weshalb es nicht möglich ist, eine bipolare Speicherzelle etwa durch eine unipolare Speicherzelle zu ersetzen oder umgekehrt.The unipolar transistor has a different working voltage than the bipolar transistor, which is why it does not it is possible to replace a bipolar storage cell with a unipolar storage cell or vice versa.

Eine bipolare Speicherzelle ist im Betrieb wesentlich leistungsstärker als einp unipolare Speicherzelle, da der bipolare Transistor eine größere wechselseitige Konduktanz je Flächeneinheit der Oberfläche des Halbleiterkörpers als der Unipolartransistor hat, weshalb er mit wesentlich stärkeren Strömen arbeiten und damit Kapazitäten schneller aufladen kann als der Unipolartransistor. A bipolar memory cell is much more powerful in operation than a single unipolar memory cell, since the bipolar transistor have a greater mutual conductance per unit area of the surface of the semiconductor body than the unipolar transistor has, which is why it works with much stronger currents and thus Can charge capacities faster than the unipolar transistor.

Es ist nun ferner bekannt geworden (Zeitschrift »Electronics« vom 2.8.1973, S. 75 bis 90), daß dynamische bipolare Speicher nicht ausführbar seien, weil sie keine Eigenkapazität aufweisen würden, woraus folgt, daß unipolare und bipolare Speicherzellen nicht nur nicht austauschbar sind, sondern daß dynamische bipolare Speicher als unmöglich angesehen wordenIt has now also become known (magazine "Electronics" from 2.8.1973, pp. 75 to 90) that dynamic bipolar memories are not feasible because they have no self-capacitance, from which it follows that unipolar and bipolar memory cells are not only not interchangeable, but that they are dynamic bipolar memory has been viewed as impossible

Der Erfindung üegt nun die Aufgabe zugrunde, einen dynamischen bipolaren Halbleiterspeicher hoher Kapazität und geringeren Energieverbrauches zu schaffen.The invention is based on the object of a dynamic bipolar semiconductor memory of high capacity and to create lower energy consumption.

Gemäö der Erfindung wird dies dadurch erreicht, daß die über wenigstens einen Teil der Zelle verleihe Kapazität mit dem Kollektor des Transistors verbunden ist und daß sie aufladbar ist, wenn der Transistor in Rückwärtsrichtung leitend ist.According to the invention this is achieved in that the capacitance imparted over at least part of the cell is connected to the collector of the transistor and that it is chargeable when the transistor is conductive in the reverse direction.

Der erfindungsgemäße Halbleiterspeicher ermöglicht die Erzeugung einer hohen Kapazi'ät, indem die in der Zelle verteilte Kapazität ausgenutzt wird, sowie die, die durch den Übergang zwischen dem Kollektor und dem ihn umgebenden Halbleitermaterial gebildet wird. Der erfindungsgemäße Halbleiterspeicher ist ferner technisch einfach aufgebaut, hat einen relativ geringen Energieverbrauch und eine größere Arbeitsgeschwindigkeit als unipolare Speicher.The semiconductor memory according to the invention enables a high capacitance to be generated by the in the Distributed capacity is exploited, as well as that created by the transition between the collector and the cell surrounding it is formed semiconductor material. The semiconductor memory according to the invention is also technical simply constructed, has a relatively low energy consumption and a higher working speed than unipolar storage.

Beispielsweise Ausführungsformen der Erfindung werden nachfolgend an Hand der Zeichnung erläuten. in derExemplary embodiments of the invention are explained below with reference to the drawing. in the

Fig 1 die Schaltung einer Zelle zeigt,1 shows the circuit of a cell,

Fig.2 zeigt vereinfacht eine Ausführungsform der Schaltung nach Fig. 1,Fig.2 shows a simplified embodiment of the Circuit according to Fig. 1,

Fig.3 zeigt schematisch sin Feld aus 8 χ 8 Zellen der F i g. 2 in einer Halbleiter-Speichereinrichtung,3 shows schematically a field of 8 × 8 cells the F i g. 2 in a semiconductor memory device,

Fig.4 zeigt die Schaltung eines Verstärkers, der jeder Zelle einer Spalte des Feldes nach Fig. 3 zugeordnet ist,Fig.4 shows the circuit of an amplifier that each cell is assigned to a column of the field according to FIG. 3,

Fig.5 zeigt eine logische Schaltung von Toren, die dem Verstärker nach F i g. 4 zugeordnet sind,Fig.5 shows a logic circuit of gates that the amplifier according to FIG. 4 are assigned,

Fig.6 ist ein Schnitt längs der Linie Vl-Vl von Fig. 7 und sie zeigt die Zelle nach Fig. 2 in einer Halbleiterplatte,6 is a section along the line VI-VI of FIG. 7 and shows the cell of FIG. 2 in one Semiconductor plate,

Fig.7 zeigt die Zelle in der Halbleiterplaite schematisch in Draufsicht.Fig.7 shows the cell in the semiconductor board schematically in plan view.

Die Zelle 10 nach Fig. 1 umfaßt einen bipolaren N PN-Transistor 11 mit einem Kollektor und einem Emitter, die jeweils einen niedrigen spezifischen Widerstand haben, wodurch ein Widerstand mit einem großen Stromverstärkungsfaktor sowohl in Vorwärtsais auch in Rückwärtsrichtung gebildet wird. Der Transistor 11 ist in einem Halbleiterkörper ausgebildet, wie noch an Hand der F i g. 6 und 7 beschrieben wird. Die Kapazität der Zelle wird gebildet durch einen Kondensator 12, der durch den PN-Übergang zwischen dem Kollektor und Teilen des Halbleiterkörpers um den Kollektor und entfernt von der Basis gebildet wird, einen Kondensator 13, der durch den PN-Übergang zwischen der Basis und dem Kollektor gebildet wird und einem Kondensator 14, der durch den PN-Übergang zwischen der Basis und dem Emitter gebildet wird. An die Basis des Transistors ist ein Trennwiderstand 15 angeschlossen. Der Kondensator 14 und insbesondere der Kondensator 13 sollen so klein wie möglich sein, damit die Zelle in der gewünschten Weise arbeitet. DerThe cell 10 of Fig. 1 comprises a bipolar N PN transistor 11 having a collector and a Emitters, each of which has a low resistivity, creating a resistance with a large current amplification factor is formed both in the forward direction as well as in the reverse direction. Of the Transistor 11 is formed in a semiconductor body, as is also shown in FIG. 6 and 7 will be described. The capacity of the cell is formed by a capacitor 12, which is created by the PN junction between the collector and parts of the semiconductor body are formed around the collector and away from the base, a capacitor 13 formed by the PN junction between the base and the collector, and a capacitor 14 formed by the PN junction between the base and the emitter. At an isolating resistor 15 is connected to the base of the transistor. The capacitor 14 and in particular the capacitor 13 should be as small as possible so that the cell operates in the desired manner. Of the

Kondensator 12 soll so groß wie möglich sein, um in der Zelle 10 eine möglichst große Ladung zu speichern. Der Kondensator 12 kann betrachtet werden, als habe er eine äquivalente Elektrode an den Kollektor des Transistors 11 angeschlossen. Die andere äquivalente Elektrode des Kondensators 12 kann nls mit rlem Träger des Transistors verbunden betrachtet werden, wobei im normalen Betrieb des Speichers diese Elektrode auf dem höchstmöglichen negativen Potential der Vorrichtung gehalten wird, das in Fig. 1 als Null-Potential angegeben int.Capacitor 12 should be as large as possible in order to store as large a charge as possible in cell 10. Of the Capacitor 12 can be viewed as having an equivalent electrode attached to the collector of the Transistor 11 connected. The other equivalent electrode of the capacitor 12 can be made of a carrier of the transistor are considered connected, with this electrode on during normal operation of the memory the highest possible negative potential of the device is maintained, which in Fig. 1 as zero potential specified int.

Die Zelle 10 kann ferner durch die Schaltung nach Fig·2 dargestellt werden, in der nur der Kondensator 12 angegeben ist zusammen mit dem Trennwiderstand 15 der mit der Basis des Transistors verbunden ist. Ferner ist ein Widerstand 16 zwischen dem Emitter und einem auf Null-Potential gehaltenen Punkt geschaltet, wobei ferner eine Adresseneinrichtung 17 vorgesehen ist um das Potential der Basis des Transistors von einem niedrigen positiven Wert auf einen hohen positiven Wert zu steigern, um den Transistor in beiden Richtungen leitfähig zu machen. Schließlich ist noch eine Schreib-Abtasteinrichtung 18 vorgesehen, um entweder den Kondensator 12 zu laden, wenn der Tranistors in Rückwärtsrichtung leitet, oder um ihn zu entladen, wenn er geladen ist, wobei der Transistor in VorwärtsrichtungCell 10 can also be represented by the circuit of Figure 2 in which only the capacitor 12 is indicated together with the isolating resistor 15 which is connected to the base of the transistor. Furthermore, a resistor 16 is connected between the emitter and a point held at zero potential, wherein further an address means 17 is provided to the potential of the base of the transistor of a low positive value to high positive value to boost the transistor in both Make directions conductive. Finally, a write scanning device 18 is also provided to either to charge capacitor 12 when the transistor conducts reverse, or to discharge it when he's charged, with the transistor going forward

Die Anordnung ist so getroffen, daß ein »1«-Bit in jeder Zelle gespeichert wird, wenn der Kondensator 12 der Zelle 10 geladen ist, und daß ein »O«-Bit in der Zelle gespeichert wird, wenn der Kondensator nicht geladen ist Es ist jedoch auch eine umgekehrte Anordnung möglich. Das heißt, daß nur eine »1« in die Zelle 10 eingeschrieben wird, während die Zelle unbelastet bleibt, wenn eine »0« in die Zelle einzuschreiben ist. Wenn das in der Zelle gespeicherte Bit geändert werden soll, ist keine Löschung erforderlich, um den Kondensator der Zelle zu entladen, da die normale Verlustmenge der Ladung des Kondensators genügend groß ist, um sicherzustellen, daß der Kondensator ausreichend entladen ist, wenn erneut eingeschrieben werden soll. Wenn eine »1« in der Zelle gespeichert ist, ist es erforderlich, den Kondensator wegen des Leck-Verlustes periodisch neu zu laden.The arrangement is such that a "1" bit is stored in each cell when the capacitor 12 of cell 10 is charged, and that an "O" bit is stored in the cell when the capacitor is not charged However, a reverse arrangement is also possible. This means that only a "1" goes into cell 10 is written, while the cell remains unloaded if a "0" is to be written into the cell. If the bit stored in the cell is to be changed, no erasure is required to change the capacitor of the cell, since the normal amount of loss of charge on the capacitor is large enough to ensure that the capacitor is sufficiently discharged when it is time to write again. If a "1" is stored in the cell, it is necessary to remove the capacitor because of the leakage reload periodically.

In Fig. 3 ist schematisch ein Halbleiter-lnformationsspeicher aus einem Feld von 8 χ 8 Zellen 10 nach Fi g. 2 gezeigt, wobei aus Gründen der Einfachheit nur drei Spalten und drei Reihen dargestellt sind. Jeder Reihe von Zellen ist eine Adressenleitung 20 zugeordnet wobei für jede einzelne Reihe des Feldes unterschiedliche Adressenleitungen 20 vorgesehen sind, leder Spalte der Zellen ist eine Schreib-Abtastleitung zugeordnet, wobei für jede einzelne Spalte des Feldes unterschiedliche Leitungen 21 vorgesehen sind. Mit jeder Leitung 21 ist eine Schreib-Abtasteinrichtung 18 verbunden, wobei wiederum für jede der Leitungen eine Einrichtung 18 vorgesehen ist. Jede der Einrichtungen 18 umfaßt einen Verstärker 22 mit positiver Rückkopplung, sowie einen parallel zu dem Verstärker geschalteten Widerstand 23. Der Verstärker 22 ist ferner an Tore angeschlossen, die allgemein mit bezeichnet sind, sowie an eine Rückstell-Lcitung 25, die allen Schreib-Abtasteinrichtungen 18 des Speichers gemeinsam ist. Der Verstärker 22 ist mit einer Daten-Ausgangsleitung 26 versehen. Jede 1 orschaltung 24 ist an die Rückstell-Leitung 25, an eine Daten-Eineangsleitung 27 und an eine Schreibleitung angeschlossen, die allen Torschaltungen 24 gemeinsam ist. Die Leitung 28 ist an die Schreibeinrichtung 29 angeschlossen.In Fig. 3 is a schematic of a semiconductor information memory from a field of 8 × 8 cells 10 according to FIG. 2, being for the sake of simplicity only three columns and three rows are shown. An address line 20 is associated with each row of cells different address lines 20 being provided for each individual row of the field, Each column of cells is assigned a write scan line, with for each individual column of the field different lines 21 are provided. With each line 21 is a write scanner 18 connected, in turn a device 18 is provided for each of the lines. Any of the facilities 18 includes a positive feedback amplifier 22 and one in parallel with the amplifier switched resistor 23. The amplifier 22 is also connected to ports, generally with are designated, as well as to a reset Lcitung 25, which is common to all write scanners 18 of the memory. The amplifier 22 is with a Data output line 26 is provided. Each circuit 24 is connected to the reset line 25, to a data input line 27 and connected to a write line that is common to all gate circuits 24 is. The line 28 is connected to the writing device 29.

Die acht Adressenleitungen des Speichers sind mit einer Dekodiereinrichtung 30 verbunden. Die Adressen-Einrichtung 17 und drei Eingangsleitungen 31 sind ebenfalls mit der Dekodiereinrichtung 30 verbunden, wobei acht verschiedene Kombinationsmöglichkeiten von Signalen auf den drei Eingangsleitungen 31 vorhanden sind. Durch jede Kombination auf den drei Eingangsleitungen 31 wird eine andere der acht Adressenleitungen 20 ausgewählt, indem das Potentialniveau der Adressenleitung erhöht wird und zwar durch wahlweisen Anschluß der Adressenleitung an die Adressen-Einrichtung 17. Hierdurch wird der Potentialpegel der Basis jedes Transistors 11, die mit der gewählten Adressenleitung verbunden ist, von einem niedrigen positiven Wert auf einen hohen positiven Wert gebracht. Jeder Transistor 11, der mit der gewählten Adressenleitung 20 verbunden ist, wird somit durch die Adresseneinrichtung 17 instandgesetzt, in Vorwärts- oder in Rückwärtsrichtung zu leiten.The eight address lines of the memory are connected to a decoder 30. The address facility 17 and three input lines 31 are also connected to the decoder 30, eight different possible combinations of signals on the three input lines 31 available. Each combination on the three input lines 31 becomes a different one of the eight Address lines 20 are selected by increasing the potential level of the address line by optional connection of the address line to the address device 17. This increases the potential level of the base of each transistor 11 connected to the selected address line from one brought low positive value to high positive value. Each transistor 11 connected to the selected address line 20 is connected, is thus repaired by the address device 17, in To direct forward or in reverse direction.

Wenn eine Reihe der Zellen adressiert wird, wird normalerweise das in jeder Zelle 10 der Reihe gespeicherte Informations-Bit durch die Leseeinrichtung gelesen, außer wenn die letztere durch die Schreibeinrichtung 18 mit Hilfe der Schalteinrichtung, die die Schreib-Steuer-Einrichtung 29 umfaßt, überholt oder übersteuert wird.If a row of cells is addressed, this will normally be 10 in each cell of the row Stored information bits are read by the reading device, except when the latter is read by the Writing device 18 with the aid of the switching device which comprises the writing control device 29 is overtaken or is overdriven.

Die Leseeinrichtung unterscheidet zwischen der Anwesenheit oder der Abwesenheit eines schwachen vorübergehenden Signals auf der Schreibleitung 21. Ein solches Signal wird erzeugt, wenn in der Zelle eine »1« gespeichert ist und wenn der Kondensator 12 über eine Impedanz entladen wird, wobei der Transistor der Zelle in Vorwärtsrichtung leitet.The reader distinguishes between the presence or absence of a weak one temporary signal on the write line 21. Such a signal is generated when a "1" in the cell is stored and when the capacitor 12 is discharged through an impedance, the transistor of the cell conducts in the forward direction.

Die Leseeinrichtung umfaßt den Verstärker 22, der eine positive Rückkopplung hat, und durch den das Potentialniveau des Übergangssignales erhöht wird und der außerdem als zeitweiliger Speicher wirkt, der in jeden von zwei möglichen stabilen Zuständen einstellbar ist. Normalerweise ist der Verstärker in einem stabilen Zustand, der anzeigt, daß in der Zelle eine »0« gespeichert ist, aber wenn in der Leitung 21 ein Übergangssignal festgestellt wird, wird der Verstärker in den anderen stabilen Zustand umgeschaltet und bleibt in diesem Zustand, bis er durch einen Impuls auf der Rückstell-Leitung 25 rückgestellt wird. Das Signal, das anzeigt, ob eine »1« oder eine »0« in der Zelle eingespeichelt ist, wird auf die Daten-Ausgangsleitung 26 gegeben.The reading device comprises the amplifier 22 which has positive feedback and through which the Potential level of the transition signal is increased and also acts as a temporary memory that is in each of two possible stable states can be set. Usually the amplifier is in one stable state, which indicates that a "0" is stored in the cell, but if one is on line 21 Transition signal is detected, the amplifier is switched to the other stable state and remains in this state until it is reset by a pulse on the reset line 25. The signal that indicates whether a "1" or a "0" is stored in the cell is transmitted to the data output line 26 given.

Die Schaltung des Verstärkers 22 ist in Fig.4 gezeigt. Der Verstärker ist ein Differential-Verstärker mit einer kathodengekoppelten Gegentaktstufe, bestehend aus den Transistoren 40 und 41. Der Kollektor de; Transistors 40 ist direkt an eine Schiene 42 für di( Zufuhr elektrischer Energie angeschlossen, während dei Kollektor des Transistors 41 über einen Belastungs widerstand R 1 an die Schiene 42 angeschlossen ist. De Emitter-Strom der beiden Transistoren 40 und 41 win durch eine Strom-Reflexions-Anordnung geliefert, di< einen Transistor 43 umfaßt, der an einen Punkt zwischei den Emittern der beiden Transistoren 40 und 41 un< einer Schiene 44, die auf Null-Potential liegt, geschalte ist, und die ferner eine Kombination aus einer Transistor 45 und einem Strombegrenzungs-Widei stand R 2 umfaßt, die in Reihe miteinander zwischen de Schiene 42 und der Schiene 44 liegen, wobei die Base der Transistoren 43 und 45 miteinander verbunden sin>The circuit of the amplifier 22 is shown in FIG. The amplifier is a differential amplifier with a cathode-coupled push-pull stage, consisting of the transistors 40 and 41. The collector de; The transistor 40 is connected directly to a rail 42 for the supply of electrical energy, while the collector of the transistor 41 is connected to the rail 42 via a load resistor R 1. The emitter current of the two transistors 40 and 41 win through a current Reflection arrangement supplied, di <comprises a transistor 43, which is connected to a point between the emitters of the two transistors 40 and 41 and a rail 44 which is at zero potential, and which further comprises a combination of a transistor 45 and a current limiting Widei stand R 2 , which are in series with one another between the rail 42 and the rail 44, wherein the base of the transistors 43 and 45 are connected to each other sin>

Die Basis und der Kollektor des Transistors 45 sind ebenfalls miteinander verbunden. Die Leitung 21 ist an die Basis des Transistors 40 angeschlossen, und an die Basis des Transistors 41 wird ein Bezugspotential angelegt, das durch einen Spannungsteiler geliefert wird, der einen Widerstand R 3, einen Transistor 46 und einen Widerstand R 4 aufweist, die in Reihe zwischen den Schienen 42 und 44 liegen. Die Basis und der Kollektor des Transistors 46 sind zusammengeschaltet. Die Rückkopplung des Verstärkers 22 erfolgt durch einen Transistor 47, der einen Emitter-Folger des Transistors 40 enthält. Der Transistor 47 ist zwischen die Schiene 42 und die Basis des Transistors 40 geschaltet. Die Basis des Transistors 47 ist an einen Punkt angeschlossen zwischen dem Kollektor und dem Kollektor-Belastungswiderstand R 1 des Transistors 41. Wenn der Transistor 41 eingeschaltet ist, so leitet der Transistor 47 und legt eine Vorspannung an die Basis des Transistors 40 an, wobei diese Vorspannung kleiner als das Bezugspotential, das durch den Spannungsteiler an die Basis des Transistors 41 angelegt wird. Der Transistor 40 wird daher ausgeschaltet.The base and collector of transistor 45 are also connected to one another. The line 21 is connected to the base of the transistor 40, and to the base of the transistor 41 a reference potential is applied, which is supplied by a voltage divider comprising a resistor R 3, a transistor 46 and a resistor R 4 in series lie between the rails 42 and 44. The base and collector of transistor 46 are connected together. The amplifier 22 is fed back through a transistor 47 which contains an emitter follower of the transistor 40. The transistor 47 is connected between the rail 42 and the base of the transistor 40. The base of transistor 47 is connected to a point between the collector and the collector load resistor R 1 of transistor 41. When transistor 41 is on, transistor 47 conducts and biases the base of transistor 40, this Bias voltage less than the reference potential applied to the base of transistor 41 by the voltage divider. The transistor 40 is therefore turned off.

Der Widerstand R 2 und der Widerstand R 1 haben gleiche Größe, weshalb die Kollektorspannung des Transistors 41 virtuell unabhängig von der Spannung der Schiene 42 ist.Resistor R 2 and resistor R 1 have the same size, which is why the collector voltage of transistor 41 is virtually independent of the voltage of rail 42.

Wenn eine der Zellen 10, die mit dem Verstärker 22 verbunden sind, adressiert wird, und wenn der Kondensator 12 nicht geladen ist, so wird kein Übergangssignal in der Leitung 21 erzeugt und der Transistor 40 bleibt ausgeschaltet. Es wird kein Ausgangssignal in der Ausgangsleitung 26 erzeugt, wodurch angezeigt wird, daß in der Zelle eine »0« gespeichert ist. Wenn jedoch der Kondensator 12 geladen ist. ist die Amplitude des Übergangssignales in der Leitung 21 plus dem Vorspannungspotential größer als das Bezugspotential. Damit wird der Transistor 40 eingeschaltet und der Transistor 41 ausgeschaltet. Der Transistor 40 wird eingeschaltet durch den Transistor 47, der eingeschaltet ist, wobei das Potential an der Basis des Transistors 47 steigt, wenn der Transistor 41 abgeschaltet wird. Die Leitung 21 wird damit auf dem hohen Potential gehalten und ein Ausgangstransistor 48. der über einen Widerstand R 5 an die Leitung 21 angeschlossen ist, wird eingeschaltet, wodurch ein Impuls in der Daten-Ausgangsleitung 26 des Verstärkers 22 erzeugt wird, der anzeigt, daß in der Zelle eine »1« gespeichert ist. Zwischen der Basis des Transistors 48 und der Schiene 44 ist ein Widerstand R 6 vorgesehen.If one of the cells 10 connected to amplifier 22 is addressed, and if capacitor 12 is not charged, no transition signal is generated on line 21 and transistor 40 remains off. No output is generated on output line 26, indicating that a "0" is stored in the cell. However, when the capacitor 12 is charged. the amplitude of the transition signal in line 21 plus the bias potential is greater than the reference potential. The transistor 40 is thus switched on and the transistor 41 is switched off. The transistor 40 is turned on by the transistor 47 being turned on, the potential at the base of the transistor 47 rising when the transistor 41 is turned off. The line 21 is thus held at the high potential and an output transistor 48, which is connected to the line 21 via a resistor R 5 , is switched on, whereby a pulse is generated in the data output line 26 of the amplifier 22, which indicates that a "1" is stored in the cell. A resistor R 6 is provided between the base of transistor 48 and rail 44.

Obwohl der Kondensator 12 entladen wird, wenn eine »1« an der Zelle abgelesen wird, wird durch die positive Rückkopplung des Verstärkers die Ladung in der Zelle wiederhergestellt, ehe der Verstärker rückgestellt wird.Although capacitor 12 is discharged when a "1" is read on the cell, the positive Feedback from the amplifier restores charge in the cell before the amplifier is reset.

Die Unterscheidung, ob ein Übergangssignal in der Leitung 21 vorhanden ist oder nicht, wird durch die Streu-Kapazität dieser Leitung verbessert. Diese Streu-Kapazität wird zeitweilig durch das Übergangssignal geladen bzw. verstärkt und dehnt dadurch die Dauer des Signales aus, wobei sie allerdings seine Amplitude reduziert.The distinction as to whether or not a transition signal is present in the line 21 is made by the Stray capacity of this line improved. This stray capacitance is temporarily charged or amplified by the transition signal and thereby expands the Duration of the signal, although it reduces its amplitude.

Die Unterscheidung wird ferner durch die parasitäre PNP-Transistor-Wirkung des Trägers unter der Zelle 10 erhöht. Wenn die Zelle adressiert wird und nicht geladen ist, wird daher ein Teil des Basissteuerstromes zum Träger geleitet.The distinction is made further by the parasitic PNP transistor effect of the carrier under the cell 10 elevated. Therefore, when the cell is addressed and not charged it becomes part of the base control current directed to the carrier.

Die Transistoren 40,47 und 48 bleiben eingeschaltet, bis ein Informationsbit in die Zelle eingeschrieben werden soll. Es wird dann ein Impuls auf di( Rückstell-Leitung 25 von der Rückstelleinrichtung 5( über einen Widerstand R 7 gegeben und an die Basi; eines Transistors 49 gelegt, der zwischen den Kollektoi des Transistors 41 und die Schiene 44 geschaltet ist Durch den Rückstellimpuls wird der Transistor 4i eingeschaltet, wodurch der Transistor 47 veranlaßt wird nur das Vorspannungspotentia! an die Basis de: Transistors 40 zu legen. Die Transistoren 40 und 4iThe transistors 40, 47 and 48 remain switched on until an information bit is to be written into the cell. A pulse is then applied to the reset line 25 from the reset device 5 (via a resistor R 7 and to the base; of a transistor 49, which is connected between the collector of the transistor 41 and the rail 44 transistor 4i is turned on, causing transistor 47 to apply only the bias potential to base de: transistor 40. Transistors 40 and 4i

ίο werden damit abgeschaltet, der Transistor 41 wire eingeschaltet und bleibt eingeschaltet.ίο are thus switched off, the transistor 41 wire switched on and stays switched on.

Jede der Torschaltungen 24, die zwischen einer Daten-Eingangsleitung 27 und einem Verstärker 22 liegt, umfaßt, wie F i g. 5 zeigt, ein Paar Zwei-Eingangs-Und-Tore 51 und 52. Jedes der Und-Tore ist über die Leitung 28 an die Schreib-Steuer-Einrichtung 29 angeschlossen. Ein Und-Tor 51 ist außerdem direkt an die Daten-Eingangsleitung 27 angeschlossen, während das andere Und-Tor 52 über einen Inverter, der als Nand-Tor 53 ausgebildet ist. an die Daten-Eingangsleitung 27 angeschlossen ist. Unabhängig von dem Potential der Dateneingangsleitung 27 wird somit ein hohes Potential nur an eines der Und-Tore durch die Daten-Eingangsleitung gelegt. Ein Ausgang Ά' der Torschaltung 24 enthält den Ausgang des Und-Tores 51 und ein Ausgang 'B' enthält den Ausgang des Und-Tores 52. Das Potentialniveau des Ausganges Ά' wird erhöht, wenn eine »1« in eine Zelle eingeschrieben werden soll, und zwar durch Erhöhung des PotentialsEach of the gate circuits 24, which is between a data input line 27 and an amplifier 22, comprises, as shown in FIG. 5 shows a pair of two-input AND gates 51 and 52. Each of the AND gates is connected to the write control device 29 via the line 28. An AND gate 51 is also connected directly to the data input line 27, while the other AND gate 52 via an inverter which is designed as a NAND gate 53. is connected to the data input line 27. Regardless of the potential of the data input line 27, a high potential is therefore only applied to one of the AND gates through the data input line. An output Ά 'of the gate circuit 24 contains the output of the AND gate 51 and an output ' B ' contains the output of the AND gate 52. The potential level of the output Ά' is increased when a "1" is to be written into a cell by increasing the potential

der Leitungen 28 und 27. Das Potentialniveau des Ausganges 'ß'wird erhöht, wenn eine »0« in eine Zelle eingeschrieben werden soll, und zwar durch Erhöhung des Potentials der Leitung 28 und durch Reduzierung des Potentials der Leitung 27.of lines 28 and 27. The potential level of the output 'ß' is increased when a "0" enters a cell is to be written by increasing the potential of the line 28 and reducing it of the potential of the line 27.

Wenn das Poteniialniveau des Ausgangs Ά' der Torschaltung 24 erhöht wird, so wird das Basis-Potential eines Transistors 47'(Fi g. 4) ebenfalls gesteigert, um diesen Transistor einzuschalten. Der Transistor 47 liegt zwischen der Schiene 42 und der Basis des Transistors 40, und wenn er eingeschaltet ist, wird auch der Transistor 40 eingeschaltet. Der Transistor 41 wird somit abgeschaltet und der Transistor 40 eingeschaltet, wodurch das Potential an der Basis des Transistors 47 erhöht wird. Das Potentialniveau der Schreibleitung 21If the potential level of the output Ά 'of the gate circuit 24 is increased, the base potential of a transistor 47' (Fig. 4) is also increased in order to switch this transistor on. The transistor 47 is between the rail 42 and the base of the transistor 40, and when it is on, the transistor 40 is also switched on. The transistor 41 is thus switched off and the transistor 40 is switched on, whereby the potential at the base of the transistor 47 is increased. The potential level of the write line 21

wird somit gesteigert, um den Kondensator 12 der adressierten Zelle zu laden, um eine »1« in die Zelle einzuschreiben. Das Potentialniveau des Ausganges Ά' der Torschaltung 24 wird für die Dauer eines Impulses von der Schreib-Steuerungs-Einrichtung 29 erhöht.is thus increased in order to charge the capacitor 12 of the addressed cell in order to write a "1" into the cell. The potential level of the output Ά 'of the gate circuit 24 is increased by the write control device 29 for the duration of a pulse.

Danach wird der Transistor 40 abgeschaltet und der Transistor 41 eingeschaltet, indem ein Rückstellimpuls über die Leitung 25 an den Transistor 49 gegeben wird.Thereafter, the transistor 40 is switched off and the transistor 41 is switched on by a reset pulse is given via line 25 to transistor 49.

Wenn das Potential des Ausganges 'B' der Torschaltung 24 erhöht wird, so wird auch das Potential an der Basis des Transistors 49 erhöht, wodurch dieser eingeschaltet wird. Wenn somit der Transistor 41 nicht bereits eingeschaltet ist, so wird er nun eingeschaltet. Der Kondensator 12 der adressierten Zelle wird nicht geladen, wodurch angezeigt wird, daß eine »0« in dieIf the potential of the output 'B' of the gate circuit 24 is increased, the potential at the base of the transistor 49 is also increased, whereby the latter is switched on. Thus, if transistor 41 is not already switched on, it is now switched on. The capacitor 12 of the addressed cell is not charged, indicating that a "0" is in the

Zelle eingeschrieben ist.Cell is inscribed.

Um das Informations-Bit in einer Zelle wiederherzustellen, braucht die Zelle bloß adressiert zu werden, worauf das Informations-Bit aus der Zelle ausgelesen wird. Wenn daher eine »1« in der Zelle gespeichert ist.To restore the information bit in a cell, the cell only needs to be addressed, whereupon the information bit is read out of the cell. Therefore, if a "1" is stored in the cell.

wird der Kondensator durch die Rückkopplung des Verstärkers 22 wieder geladen, ehe der Transistor 40 abgeschaltet und der Transistor 41 eingeschaltet wird. Wenn eine »0« in der Zelle gespeichert ist. bleibt deris the capacitor through the feedback of the Amplifier 22 is charged again before transistor 40 is turned off and transistor 41 is turned on. When a "0" is stored in the cell. remains the

Kondensator einfach ungeladen.Capacitor simply uncharged.

Die Stärke der in einem der Kondensatoren 12 gespeicherten Ladung muß über einem vorgegebenen Schwellwert liegen, damit, wenn er entladen wird, der Übergangsimpuls, der in der Schreibleitung 21 erzeugt wird, vom Verstärker 22 unterschieden werden kann. Die Größe des vorgegebenen Schwellwertes ist durch die Betriebscharakteristiken des Verstärkers 22 bestimmt. Da die Zellen des Feldes reihenweise adressiert werden, wird die Ladung der Kondensatoren ebenfalls reihenweise wiederhergestellt. Die Adresseneinrichtung 17 kann daher einen Taktgenerator enthalten, wobei die acht unterschiedlichen Möglichkeiten bzw. Kombinationen der Signale in den Eingangsleitungen 31 der Dekodiereinrichtung 30 in der Reihe nach in der Taktfrequenz wiederholt werden. Das Potentialniveau jeder Adressenleitung 20 wird damit mit einer Geschwindigkeit von einem Achtel der Taktfrequenz erhöht. In manchen Fällen braucht die Ladung in den geladenen Kondensatoren nicht wiederhergestellt zu werden, wenn der Halbleiterspeicher in Anordnungen verwendet wird, die eine solche Wiederherstellung der Ladung nicht erfordern.The strength of the charge stored in one of the capacitors 12 must be above a predetermined value Threshold so that when it is discharged, the transition pulse generated in the write line 21 can be distinguished from the amplifier 22. The size of the predetermined threshold is through the operational characteristics of amplifier 22 are determined. Since the cells of the field are addressed in rows the capacitors are also re-charged in rows. The address facility 17 can therefore contain a clock generator, with the eight different possibilities or combinations of the signals in the input lines 31 of the decoder 30 in sequence in the Clock frequency are repeated. The potential level of each address line 20 is thus with one Speed increased by an eighth of the clock frequency. In some cases the charge needs to be in the Charged capacitors cannot be restored when the semiconductor memory is in arrays which do not require such a restoration of the charge.

Die Fig.6 und 7 zeigen den Aufbau der Zelle 10, wobei F i g. 7 schematisch eine Draufsicht auf die Zelle und F i ρ. 6 einen Schnitt darstellt, wobei der Transistor 11 und der Trennwiderstand 15 gezeigt sind, der an die Basis des Transistors angeschlossen ist.6 and 7 show the structure of the cell 10, where F i g. 7 schematically shows a top view of the cell and F i ρ. 6 is a section showing the transistor 11 and the isolating resistor 15 connected to the Base of the transistor is connected.

Die Zelle 10 ist auf einer Halbleiterplatte 60 ausgebildet und sie umfaßt eine flache epitaxiale P-Schicht 61 auf einem P-Träger 62. wobei die freie Oberfläche 63 der epitaxialen Schicht 61 P+ -Leitfähigkeit hat und durch nichtselektive Diffusion hergestellt ist. Der Transistor 11 der Zelle 10 hat die sogenannte Kollektor-Diffusions-Trenn-Struktur mit einem Kollektor, der eine vergrabene N+-Schicht 64 an der Grenzfläche zwischen der epitaxialen Schicht 61 und dem Träger 62 sowie eine N+-Trennschicht 65 aufweist. Die Trennschicht oder der Trennsteg 65 erstreckt sich durch die epitaxiale Schicht 65 hindurch in Kontakt mit der vergrabenen Schicht 64. Der Kollektor 64. 65 bildet einen P+ -Basisbereich 66 innerhalb der epitaxialen Schicht 61. Ein N+ -Emitter 67 ist durch selektive Diffusion einer geeigneten Verunreinigung im Basisbereich 66 ausgebildet. Es sind ferner entsprechende Kontakte 68 und 69 für den Emitter 67 und die Basis 66 des Transistors vorgesehen. Der Widerstand 15 wird, obgleich er in Draufsicht eine vom Transistor 11 abweichende Form hat, gleichzeitig mit diesem und in derselben Weise wie der Transistor hergestellt, außer daß kein dem Emitter 67 entsprechender Bereich vorgesehen ist. Der Widerstandskanal 66' ist in der epitaxialen Schicht 61 durch einen N + -Aufbau gebildet, der eine vergrabene Schicht 64' und einen Trennsteg 65' aufweist, der sich durch die epitaxiale Schicht 61 hindurch in Kontakt mit der vergrabenen Schicht 64' erstreckt. An jedem Ende des Kanales 66' sind Kontakte 68' und 69' vorgesehen. Die Zelle 10 enthält ferner ein Verbindungsstück 70, das nur in F i g. 7 gezeigt ist und ebenfalls gleichzeitig mit dem Transistor 11 gebildet wird und das ähnlich dem Widerstand 15 aufgebaut ist. außer daß ein leitender Kanal in Form einer vergrabenen Schicht 64" und einem Bereich vorgesehen ist, der einem Trennsteg 65" entspricht, der sich jedoch durch die epitaxiale Schicht 61 hindurch in Kontakt mit der gesamten vergrabenen Schicht 64" erstreckt. An gegenüberliegenden Seiten des Trennsteges 65" sind Kontakte 68" und 69" vorgesehen.The cell 10 is formed on a semiconductor plate 60 and comprises a flat epitaxial P-layer 61 on a P-carrier 62. the free surface 63 of the epitaxial layer 61 being P + conductivity and is produced by non-selective diffusion. The transistor 11 of the cell 10 has the so-called Collector diffusion separation structure with one collector, the one N + buried layer 64 at the interface between the epitaxial layer 61 and the carrier 62 and an N + separation layer 65. The separation layer or web 65 extends through epitaxial layer 65 in contact with buried layer 64. The collector 64, 65 forms a P + base region 66 within epitaxial layer 61. An N + emitter 67 is formed by selective diffusion of a suitable impurity in the Base region 66 formed. There are also corresponding contacts 68 and 69 for the emitter 67 and the base 66 of the transistor is provided. The resistor 15, although it is one of the transistor 11 in plan view different shape, made at the same time as this and in the same way as the transistor, except that no area corresponding to the emitter 67 is provided. The resistance channel 66 'is in the epitaxial layer 61 formed by an N + structure, which has a buried layer 64 'and a separating web 65' which extends through the epitaxial layer 61 in contact with the buried layer 64 ' extends. Contacts 68 'and 69' are provided at each end of channel 66 '. The cell 10 also includes a Connector 70, which is only shown in FIG. 7 and also formed simultaneously with transistor 11 and which is constructed similarly to the resistor 15. except that a conductive channel in the form of a buried layer 64 ″ and a region is provided which corresponds to a separating web 65 ″, but which is extends through the epitaxial layer 61 in contact with the entire buried layer 64 ". An contacts 68 "and 69" are provided on opposite sides of the separating web 65 ".

Auf der im übrigen freien Oberfläche der epitaxialen Schichtet ist cmc Silicium Oxyd-Schicht 7t ausgebildet, die als diffusionswiderstandsfähigcs Material bei der Herstellung der Zelle 10 benutzt wird. Die Silicium-5 Oxyd-Schicht 71 wird dann auf der Oberfläche beibehalten und deckt zum Zwecke der Passivierung wenigstens die im übrigen freien Oberflächenteile der PN-Ubergänge in der Zelle ab. Die Kontakte erstrecken sich durch Öffnungen in der Silicium-Oxyd-Schicht 71.On the otherwise free surface of the epitaxial Layered is formed cmc silicon oxide layer 7t, used as a diffusion-resistant material in the Manufacture of the cell 10 is used. The silicon 5 Oxide layer 71 is then retained on the surface and covers for passivation purposes at least the otherwise free surface parts of the PN junctions in the cell. The contacts extend through openings in the silicon oxide layer 71.

ίο Sämtliche Zellen des regelmäßigen rechteckigen Zellen-Feldes des Informationsspeichers werden gleichzeitig in demselben Halbleiterkörper hergestellt, wobei auch andere Teile des Speichers, beispielsweise die Dekodiereinrichtung 30 und die Schreibeinrichtung 18 in der Halbleiterplatte 60 ausgebildet werden können. Die Transistoren und andere Komponenten, wie z. B. die Widerstände dieser anderen Teile des Informationsspeichers, können im wesentlichen denselben Aufbau wie die Transistoren 11 der Zellen 10 haben. Der gesamte Speicher kann daher einfach in bzw. auf derselben Halbleiterplatte 60 ausgebildet bzw. hergestellt werden.ίο All cells of the regular rectangular Cell fields of the information memory are produced simultaneously in the same semiconductor body, whereby also other parts of the memory, for example the decoding device 30 and the writing device 18 can be formed in the semiconductor plate 60. The transistors and other components such as B. the resistances of these other parts of the information memory can have essentially the same structure as the transistors 11 of the cells 10 have. The entire memory can therefore simply be in or on the same semiconductor plate 60 can be formed or manufactured.

Die erforderlichen elektrischen Verbindungen innerhalb und zwischen den Zellen 10, zwischen den Zellen und den anderen Teilen des Speichers und innerhalb der anderen Teile, bestehen aus Aluminium-Leitern, die auf der Silicium-Oxyd-Schicht 71 der Halbleiterplatte 60 verlaufen und die entsprechenden Kontakte bzw. Anschlüsse verbinden. Die jeder Zelle zugeordneten Leiter umfassen, wie Fig./ zeigt, die Adressenleitung 20, die sich vom Widerstands-Anschiußkontakt 69' der einen Zelle zu den Widerstands-Anschlußkoniakten 69' der angrenzenden Zellen derselben Reihe des Feldes und zu der Dekodiereinrichtung erstreckt, ferner die Schreib-Abtast-Leitung 21, die vom Emitter-Kontakt 68 der Zelle zu den Emitter-Kontakten 68 der angrenzenden Zelle derselben Spalte des Feldes und zu den zugehörigen Schreibeinrichtungen 18 verläuft, ferner einen Leiter 72 zwischen dem Basis-Kontakt 69 und Jem Widerstands-Kontakt 68'. Die Schreibleitung 68 ku-ii't die Adressenleitung 20 unter Benutzung des Verbindungsgliedes 70.The necessary electrical connections within and between the cells 10, between the cells and the other parts of the store, and inside the other parts, are made of aluminum conductors that are on the silicon oxide layer 71 of the semiconductor plate 60 and the corresponding contacts or Connect connections. The conductors assigned to each cell comprise, as FIG. 1 shows, the address line 20, which extend from the resistor connection contact 69 'of one cell to the resistor connection contacts 69' of the adjacent cells of the same row of the field and extends to the decoder, furthermore the Write scan line 21 extending from emitter contact 68 of the cell to emitter contacts 68 of the adjacent Cell of the same column of the field and to the associated writing devices 18 runs, further a conductor 72 between base contact 69 and Jem resistive contact 68 '. The Write Line 68 ku-ii't the address line 20 using the Link 70.

Der Kondensator 12 des Transistors 11. der in den Fig. 1,2und3gezeigt ist, wird durch den PN-Übergang zwischen dem Kollektor 64, 65 und Teilen dei Halbleiterplatte 60 um den Kollektor und entfernt vor der Basis 66 gebildet. Der Kondensator bzw. die Kapazität 12 soll so groß wie möglich sein, damit die ir der Zelle gespeicherte Ladung möglichst groß ist. Dei P+ -Bereich 63 der epitaxialen Schicht 61 vergrößer diese Kapazität 12, weshalb der Transistor 11 irr Abstand von dem Widerstand 15 und dem Verbindungs element 70 angeordnet ist. Der größte Teil dei Kapazität liegt jedoch zwischen der vergrabener Schicht 64 unter dem Träger 62 und sie wird durcl Verwendung eines stark dotierten Trägers erhöht. Ein< äquivalente Elektrode der Kapazität 12, die an dei Kollektor angeschlossen ist, kann betrachtet werden, al: sei sie innerhalb der vergrabenen Schicht 64 vorgese hen. Die andere äquivalente Elektrode der Kapazitä der Zelle kann betrachtet werden als innerhalb de Trägers 62 liegend und wird daher auf dem höchsten negativen Potential der Anordnung gehalten. Es is erforderlich, daß die Kapazität 14, die dem Basis-Emit ter-PN-Übergang zugeordnet ist und teilweise dii Kapazität 13, die dem Koüektor-Basis-PN-Übergan] zugeordnet ist, so klein wie möglich sein sollen, um den Transistor die erwünschten Betriebskennzeichen ziThe capacitor 12 of the transistor 11. shown in FIGS. 1, 2 and 3 is through the PN junction between the collector 64, 65 and portions of the semiconductor plate 60 around the collector and away from it the base 66 is formed. The capacitor or the capacitance 12 should be as large as possible so that the ir The charge stored in the cell is as large as possible. The P + region 63 of the epitaxial layer 61 is enlarged this capacitance 12, which is why the transistor 11 is at a distance from the resistor 15 and the connection element 70 is arranged. Most of the capacitance, however, lies between that buried Layer 64 under the carrier 62 and it is increased by using a heavily doped carrier. A < equivalent electrode of capacitance 12 connected to the collector can be considered as: let it be provided within the buried layer 64. The other equivalent electrode of the capacitance the cell can be viewed as lying within the support 62 and therefore becomes on top of it negative potential of the arrangement held. It is necessary that the capacity 14, which is the base Emit ter-PN-junction is assigned and partly dii capacity 13, which the Koüektor-Basis-PN-junction] is assigned to be as small as possible to give the transistor the desired operating characteristics zi

geben. Durch Verwendung eines stark dotierten Trägers 62 wird der Ladungsverlust der Kapazität 12 reduziert. Der P + -Bereich 63 der epitaxialen Schicht 61 kann gegebenenfalls weggelassen werden; dieser Teil 63 hilft jedoch, außer der Erhöhung der Kapazität 12 die Widerstände der Speicheranordnung zu stabilisieren: er trägt ferner zur Verhinderung einer Oberflächeninversion bei und er steigert die Verstärkung und die Bandbreite der Transistoren.give. By using a heavily doped carrier 62, the charge loss of the capacitance 12 becomes reduced. The P + region 63 of the epitaxial layer 61 can optionally be omitted; this part 63 however, besides increasing the capacitance 12, helps to stabilize the resistances of the memory arrangement: he also contributes to the prevention of surface inversion and it increases the gain and the Bandwidth of the transistors.

In der Speichervorrichtung sind sämtliche Schalt-Transistoren und alle Transistoren außer den Emitter-Folgern und den Stromquellen mit einem zusätzlichen Emitter versehen, der an die Basis des Emitters kurzgeschlossen ist. Somit wird, wenn jeder dieser Transistoren gesättigt ist, die Ladungsmenge, die im Basisbereich gespeichert ist, reduziert, wodurch die Schaltverzögerung des Transistors reduziert wird. Im Kollektor eines Kollektor-Diffusions-Trenntransistors wird sehr wenig Ladung gespeichert.All switching transistors are in the memory device and all transistors except the emitter followers and the current sources with an additional one Provided emitter, which is short-circuited to the base of the emitter. Thus, if any of these When the transistors are saturated, the amount of charge that is stored in the base region is reduced, thereby reducing the Switching delay of the transistor is reduced. In the collector of a collector diffusion isolation transistor very little charge is stored.

In logischen Speichern und in Inversions-Schaltungen werden gesättigte Dioden-Transistor-Anordnungen verwendet, um das Problem des hohen inversen Verstärkungsfaktors und des Verstärkungsfaktors Emitter zu Emitter der in diesen Schaltungen verwendeten Transistoren zu lösen.In logical memories and in inversion circuits Saturated diode-transistor arrays are used to solve the problem of high inverse Gain factor and the gain factor emitter to emitter of the used in these circuits Solve transistors.

Bei einer bevorzugten Ausführungsform der Erfindung haben die Transistoren 11 der Zellen Stromverstärkungsfaktoren in der Größenordnung von dreißig in Vorwärtsrichtung und einen Stromverstärkungsfaktor von etwa zehn in Rückwärtsrichtung. Der Widerstand 15, der an die Basis eines jeden Transistors 11 angeschlossen ist, hat 5 Kiloohm. Das Basispotential wird auf +5 V erhöht, um den Transistor in jeder Richtung leitfähig zu machen. Die Kapazität 12 der Zelle, die geladen wird, um ein Informationsbit in der Zelle zu speichern, hat 5 pF. Die Fläche der Zelle auf der Halbleiterplatte ist 12,8 ■ 10-3mrn2. Die Ladezeit und die Entladezeit der Kapazität 12 beträgt 10 Nanosekunden. Der Emitter des Transistors der Zelle wird auf ein Potential von +5V gebracht, um die Kapazität zu laden. Ein Abfall von 1 Volt an der Kapazität 12 infolge Ladungsverlustes benötigt bei 25°C 200 Millisekunden. Die Zugriffszeit der Zelle liegt in der Größenordnung von 65 Nanosekunden. Die von der Zelle verbrauchte durchschnittliche Leistung liegt bei 250 Picowatt. Der Verstärker hat eine Verstärkung von einhundert bei einer Bandbreite von 25 MHz. Die Vorspannung und das Bezugspotential des Verstärkers liegen in der Größenordnung von 0,5 Volt. Die Ladungen in den geladenen Kondensatoren oder Kapazitäten 12 werden etwa eintausendmal je Sekunde wiederhergestellt und da dies in Gruppen von acht erfolgt, beträgt die Taktfrequenz 8 kHz.In a preferred embodiment of the invention, the transistors 11 of the cells have current gain factors of the order of thirty in the forward direction and a current gain factor of about ten in the reverse direction. Resistor 15, which is connected to the base of each transistor 11, is 5 kilohms. The base potential is increased to +5 V to make the transistor conductive in each direction. The capacity 12 of the cell which is charged to store a bit of information in the cell is 5 pF. The surface of the cell to the RAM disk is 12.8 ■ 10- 3 mrn second The charging time and the discharging time of the capacitance 12 is 10 nanoseconds. The emitter of the transistor of the cell is brought to a potential of + 5V in order to charge the capacitance. A drop of 1 volt across the capacitance 12 as a result of a loss of charge takes 200 milliseconds at 25 ° C. The cell's access time is on the order of 65 nanoseconds. The average power consumed by the cell is 250 picowatts. The amplifier has a gain of one hundred at a bandwidth of 25 MHz. The amplifier bias and reference potential are in the order of 0.5 volts. The charges in the charged capacitors or capacitors 12 are restored about a thousand times per second, and since this is done in groups of eight, the clock frequency is 8 kHz.

Der oben beschriebene Zellenaufbau ist einfach und verwendet nur einen kleinen Teil der epitaxialen Schicht der Halbleiterplatte im Vergleich zu anderen Zellenkonstruktionen. The cell structure described above is simple and uses only a small portion of the epitaxial layer of the semiconductor plate compared to other cell constructions.

Es ist daher möglich, eine große Anzahl von Zellen auf einer Halbleiterplatte unterzubringen. Die Zelle 10 ist in Draufsicht im wesentlichen quadratisch und eignet sich daher zur Bildung eines regelmäßigen rechteckigen Feldes aus Zellen.It is therefore possible to accommodate a large number of cells on one semiconductor board. Cell 10 is essentially square in plan view and is therefore suitable for forming a regular rectangular one Field of cells.

Die Kapazität 12 der Zelle, in der die Ladung gespeichert wird, um ein Informations-Bit in der Zelle zu speichern, ist an Null-Potential angeschlossen und so groß wie möglich. Es ist daher von Vorteil, die Kapazität an den Kollektor des Transistors 11 anzuschließen, da auf diese Weise eine große Kapazität erreichbar ist und der Anschluß an einen auf Null-Potential gehaltenen Punkt einfach herstellbar ist.The capacity 12 of the cell in which the charge is stored is an information bit in the cell save, is connected to zero potential and as large as possible. It is therefore beneficial to the capacity to be connected to the collector of transistor 11, since in this way a large capacity can be achieved and the connection to a point held at zero potential can be easily established.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (5)

Patentansprüche:Patent claims: 1. Halbleiterspeicher mit einer Vielzahl von Zellen zum Speichern von je einem Informationsbit, von denen jede einen bipolaren Transistor aufweist, der in Vorwärts- und in Riickwärtsrichtung leitfähig ist, ferner mit einer der Zelle zugeordneten Kapazität, einer Schreibeinrichlung zum Laden der Kapazität und einer Leseeinrichtung zum Anzeigen, ob die Kapazität geladen ist oder nicht, dadurch gekennzeichnet, daß die über wenigstens einen Teil der Zelle verteilte Kapazität (12) mit dem Kollektor (64,65) des Transistors (11) verbunden ist und daß sie aufladbar ist, wenn der Transistor (11) in Riickwärtsrichtung leitend ist.1. Semiconductor memory with a multiplicity of cells for storing one information bit each from each of which has a bipolar transistor that is conductive in both forward and reverse directions, furthermore with a capacity assigned to the cell, a write device for charging the capacity and reading means for indicating whether or not the capacity is charged thereby characterized in that the capacity (12) distributed over at least part of the cell with the Collector (64,65) of the transistor (11) is connected and that it can be charged when the transistor (11) is conductive in the reverse direction. 2. Halbleiterspeicher nach Anspruch 1, wobei die Zellen in einer Halbleiterplatte ausgebildet sind, dadurch gekennzeichnet, daß die Halbleiterplatte (60) eine epitaxiale Schicht (61) eines Leitfähigkeitstyps auf einem Träger (62) desselben Leitfähigkeitstyps aufweist, daß der Kollektor (64,65) entgegengesetzte Leitfähigkeit hat und eine stark dotierte Schicht (64) an der Grenzfläche zwischen der epitaxialen Schicht (61) und dem Träger (62) aufweist und daß die Kapazität (12) durch den PN-Übergang zwischen dem Kollektor (64, 65) und den den Kollektor umgebenden Teilen (62, 61, 63) der Halbleiterpiatte (60) gebildet ist.2. The semiconductor memory according to claim 1, wherein the cells are formed in a semiconductor plate, characterized in that the semiconductor plate (60) has an epitaxial layer (61) of one conductivity type on a carrier (62) of the same conductivity type that the collector (64,65) is opposite Has conductivity and a heavily doped layer (64) at the interface between the epitaxial layer (61) and the carrier (62) and that the capacitance (12) by the PN junction between the collector (64, 65) and the parts surrounding the collector (62, 61, 63) the semiconductor plate (60) is formed. 3. Halbleiterspeicher nach Anspruch 1 oder 2, gekennzeichnet durch eine Einrichtung (15, 16, 17) zum Steigern des Basis-Potentials des Transistors (11) auf eine Höhe, bei der er in beiden Richtungen leitfähig ist.3. Semiconductor memory according to claim 1 or 2, characterized by a device (15, 16, 17) to increase the base potential of the transistor (11) to a level at which it can move in both directions is conductive. 4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß der Transistor (11), wenn er in Vorwärtsrichtung leitend ist, die Kapazität (12) entlädt.4. Semiconductor memory according to claim 3, characterized in that the transistor (11) when it is in Forward direction is conductive, the capacitance (12) discharges. 5. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen der Zelle (10) zugeordneten Verstärker (22), um ein in der Zelle gespeichertes Informationsbit periodisch wiederherzustellen.5. Semiconductor memory according to one of the preceding claims, characterized by one of the Cell (10) associated amplifier (22) to periodically convert an information bit stored in the cell restore.
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