DE2162891A1 - Semiconductor memory - Google Patents
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Description
HalbleiterspeicherSemiconductor memory
Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Zellen/ von denen jede ein Informations-Bit speichert, und jede Zelle einen bipolaren Transistor enthält, der in Vorwärts- und in Rückwärtsrichtung leitfähig ist und der in beiden Richtungen einen beträchtlichen Stromverstärkungsfaktor aufweist, ferner mit einem Kondensator, der mit der Zelle verbunden ist, einer Schreibeinrichtung zum Laden des Kondensators und einer Leseeinrichtung, die einen Ausgang abgibt, der anzeigt ob der Kondensator geladen ist oder nicht.The invention relates to a semiconductor memory having a plurality of cells / each of which stores a bit of information, and each cell contains a bipolar transistor operating in forward and is conductive in the reverse direction and which has a considerable current gain factor in both directions, further comprising a capacitor which is connected to the cell, a writing device for charging the capacitor and a Reading device that provides an output that indicates whether the capacitor is charged or not.
Die Bezeichnungen Kollektor und Emitter bezeichnen den Kollektor und den Emitter eines Zwei-Richtungs-Transistors wenn er in Vorwärtsrichtung leitfähig ist.The terms collector and emitter refer to the collector and emitter of a bi-directional transistor when it is in the forward direction is conductive.
Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiter-Speicher zu schaffen, der einfacher und betriebssicherer aufgebaut ist.The invention is based on the object of a semiconductor memory to create a structure that is simpler and more reliable.
Erfindungsgemäß wird dies dadurch erreicht, daß der Kondensator Lh/fi anAccording to the invention this is achieved in that the capacitor Lh / fi on
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an den Kollektor des Transistors angeschlossen ist und daß er geladen wird, wenn der Transistor in Rückwärtsrichtung leitend ist.is connected to the collector of the transistor and that it is charged when the transistor conducts in the reverse direction is.
Wenn der Transistor in Rückwärtsrichtung leitfähig ist, so wird der Kondensator von der Schreibeinrichtung entweder geladen oder nicht, um in die Zelle das zu speichernde Informations-Bit einzuschreiben. Der Ausgang der Leseeinrichtung ist representativ für das in der Zelle gespeicherte Bit und er zeigt an, ob der Kondensator geladen ist oder nicht.If the transistor is conductive in the reverse direction, so will the capacitor is either charged or not by the writing device in order to write the information bit to be stored in the cell. The output of the reader is representative of the bit stored in the cell and it indicates whether the Capacitor is charged or not.
fc Jeder Zelle kann eine Schalteinrichtung zugeordnet sein, um entweder die Schreibeinrichtung oder die Leseeinrichtung an die Zelle anzuschließen.fc Each cell can be assigned a switching device to either to connect the writing device or the reading device to the cell.
Es können ferner Einrichtungen vorgesehen sein, um das Potential an der Basis des Transistors auf eine Höhe zu steigern, bei der der Transistor in jeder Richtung leitfähig ist, wobei die Schalteinrichtung entweder die Schreibeinrichtung oder die Leseeinrichtung mit dem Emitter des Transistors verbindet.Means can also be provided to increase the potential at the base of the transistor to a level at which the transistor is conductive in either direction, the switching means being either the writing means or the reading means connects to the emitter of the transistor.
Der Transistor kann so ausgebildet sein, daß er in Vorwärtsrichtung leitet um den Kondensator zu entladen, wenn der Kondensator geladen ist, wobei die Leseeinrichtung an den Emitter des Transistors ™ angeschlossen ist.The transistor can be designed so that it is in the forward direction conducts to discharge the capacitor when the capacitor is charged, the reading device to the emitter of the transistor ™ is connected.
Jede Zelle kann in einem Halbleiterkörper ausgebildet sein, der eine epitaxiale Schicht des einen Leitfähigkeitstyps auf einem Träger derselben Leitfähigkeit besitzt, wobei der Zwei-Richtungs-Transistor der Zelle einen Kollektor mit entgegengesetzter Leitfähigkeit aufweist, der eine stark dotierte Sperrschicht für den Transistor und eine stark dotierte vergrabene Schicht an der Grenzfläche zwischen der epitaxialen Schicht und dem Träger aufweist, wobei die Sperrschicht sich durch die epitaxiale SchichtEach cell can be formed in a semiconductor body having an epitaxial layer of one conductivity type on a Carriers of the same conductivity, with the cell's bidirectional transistor having a collector of opposite conductivity having a heavily doped barrier layer for the transistor and a heavily doped buried layer on the Has interface between the epitaxial layer and the carrier, wherein the barrier layer extends through the epitaxial layer
- 2 - hindurch - 2 - through
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hindurch in Kontakt mit der vergrabenen Schicht erstreckt, wobei der Kondensator der Zelle durch den PN Übergang zwischen dem Kollektor und Teilen des Halbleiterkörpers um den Kollektor und entfernt von der Basis vorgesehen ist. Der Transistor ist daher ein sogenannter Kollektor-Diffusions-Sperr-Transistor.extends therethrough in contact with the buried layer, wherein the capacitor of the cell through the PN junction between the collector and parts of the semiconductor body around the collector and away from the base is provided. The transistor is therefore a so-called collector diffusion blocking transistor.
Die Zellen der Speichereinrichtung können auf einem einzigen Halbleiterkörper ausgebildet sein. Andere Teile der Speichereinrichtung, beispielsweise die Schreibeinrichtung und die Leseeinrichtung können ebenfalls auf dem Halbleiterkörper ausgebildet sein.The cells of the storage device can be stored on a single Be formed semiconductor body. Other parts of the storage device, for example the writing device and the Reading devices can also be formed on the semiconductor body.
Beispielsweise Ausführungsformen der Erfindung werden nachfolgend anhand der Zeichnung erläutert, in derExemplary embodiments of the invention are provided below explained with reference to the drawing in which
Fig. 1 die Schaltung einer Zelle zeigt.Fig. 1 shows the circuit of a cell.
Fig. 2 zeigt eine vereinfachte Ausführungsform der Schaltung nach Fig. 1.Fig. 2 shows a simplified embodiment of the circuit according to Fig. 1.
Fig. 3 zeigt schematisch ein Feld aus 8 mal 8 Zellen der Fig. 2 in einer Halbleiter-Speichereinrichtung.FIG. 3 schematically shows an array of 8 by 8 cells from FIG. 2 in a semiconductor memory device.
Fig. 4 zeigt die Schaltung eines Schreib-Abtast-Verstärkers, der jeder Zelle eine Spalte des Feldes nach Fig. 3 zugeordnet ist.FIG. 4 shows the circuit of a write / sense amplifier to which a column of the field according to FIG. 3 is assigned to each cell is.
Fig. 5 zeigt eine logische Schaltung von Toren, die dem Verstärker nach Fig. 4 zugeordnet sind.Fig. 5 shows a logic circuit of gates to the amplifier according to Fig. 4 are assigned.
Fig. 6 ist ein Schnitt längs der Linie VI-VI von Fig. 7 und zeigt die Zelle nach Fig. 2 in einem Halbleiterkörper.FIG. 6 is a section along the line VI-VI of FIG. 7 and shows the cell according to FIG. 2 in a semiconductor body.
Fig. 7 zeigt die Zelle in dem Halbleiterkörper schematisch in Draufsicht. 7 shows the cell in the semiconductor body schematically in plan view.
- 3 - Die- 3 - The
2 0 9 8 2 9/ JiB2 0 9 8 2 9 / JiB
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Die Zelle 10 nach Fig. 1 umfaßt einen bipolaren NPN Transistor mit einem Kollektor und einem Emitter, die jeweils einen niedrigen spezifischen Widerstand haben, wodurch ein Widerstand mit einem großen Stromverstärkungsfaktor sowohl in Vorwärts- wie auch in Rückwärtsrichtung gebildet wird. Der Transistor 11 ist in einem Halbleiterkörper ausgebildet, wie noch anhand der Figuren 6 und 7 beschrieben wird. Die Kapazität der Zelle wird gebildet durch einen Kondensator 12, der durch den PN übergang zwischen dem Kollektor und Teilen des Halbleiterkörpers um den Kollektor und entfernt von der Basis gebildet wird, einen Kondensator 13, derThe cell 10 of Fig. 1 comprises a bipolar NPN transistor having a collector and an emitter, each having a low resistivity, creating a resistor with a large current gain in both forward and in Reverse direction is formed. The transistor 11 is formed in a semiconductor body, as also with reference to FIGS. 6 and 7 will be described. The capacity of the cell is formed by a capacitor 12, which is created by the PN junction between the Collector and parts of the semiconductor body around the collector and away from the base is formed a capacitor 13, the
»durch den PN übergang zwischen der Basis und dem Kollektor gebildet wird und einen Kondensator 14, der durch den PN übergang zwischen der Basis und dem Emitter gebildet wird. An die Basis des Transistors ist ein Trennwiderstand 15 angeschlossen. Der Kondensator 14 und insbesondere der Kondensator 13 sollen so klein wie möglich sein, damit die Zelle in der gewünschten Weise arbeitet. Der Kondensator 12 soll so groß wie möglich sein, um in der Zelle 10 eine möglichst große Ladung zu speichern. Der Kondensator 12 kann betrachtet werden als habe er eine äquivalente Elektrode an den Kollektor des Transistors 11 angeschlossen. Die andere äquivalente Elektrode des Kondensators 12 kann als mit dem Träger des Transistors verbunden betrachtet werden, wobei im normalen Betrieb des Speichers diese Elektrode auf dem höchstmöglichen P negativen Potential der Vorrichtung gehalten wird, das in Fig. 1 als Null-Potential angegeben ist.»Formed by the PN transition between the base and the collector and a capacitor 14 which is formed by the PN junction between the base and the emitter. To the base An isolating resistor 15 is connected to the transistor. The capacitor 14 and in particular the capacitor 13 should be so be as small as possible for the cell to work in the desired way. The capacitor 12 should be as large as possible in order to to store as large a charge as possible in the cell 10. The capacitor 12 can be viewed as having an equivalent Electrode connected to the collector of transistor 11. The other equivalent electrode of the capacitor 12 can be used as the Carriers of the transistor are considered connected, whereby in normal operation of the memory this electrode is at the highest possible P is held negative potential of the device, which is indicated in Fig. 1 as zero potential.
Die Zelle 10 kann ferner durch die Schaltung nach Fig. 2 dargestellt werden, in der nur der Kondensator 12 angegeben ist, zusammen mit dem Trennwiderstand 15, der mit der Basis des Transistors verbunden ist. Ferner ist ein Widerstand 16 zwischen den Emitter und einem auf Null-Potential gehaltenen Punkt geschaltet, wobei ferner eine Adresseneinrichtung 17 vorgesehen ist, um das Potential der Basis des Transistors von einem niedrigen positivenThe cell 10 can also be represented by the circuit of FIG in which only the capacitor 12 is specified, together with the isolating resistor 15, which is connected to the base of the transistor connected is. Furthermore, a resistor 16 is connected between the emitter and a point held at zero potential, an address means 17 is further provided to change the potential of the base of the transistor from a low positive
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216289216289
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Wert auf einen hohen positiven Wert zu steigern, um den Transistor in beiden Richtungen leitfähig zu machen. Schließlich ist noch eine Schreib-Abtasteinrichtung 18 vorgesehen um entweder den Kondensator 12 zu laden, wenn der Transistor in Rückwärtsrichtung leitet oder um ihn zu entladen, wenn er geladen ist, wobei der Transistor in Vorwärtsrichtung leitet.Increase value to a high positive value to increase the transistor to make conductive in both directions. Finally, a write scanning device 18 is also provided to either to charge the capacitor 12 when the transistor conducts in the reverse direction or to discharge it when it is charged with the transistor conducting in the forward direction.
Die Anordnung ist so getroffen, daß ein "1".-Bit in jeder Zelle gespeichert wird, wenn der Kondensator 12 der Zelle 10 geladen ist, und daß ein "O"-Bit in der Zelle gespeichert wird, wenn der Kondensator nicht geladen ist. Es ist jedoch auch eine umgekehrte Anordnung möglich. Das heißt, daß nur eine "1" in/lie Zelle 10 eingeschrieben wird, während die Zelle unbelastet bleibt, wenn eine "0" in die Zelle einzuschreiben ist. Wenn das in der Zelle gespeicherte Bit geändert werden soll, ist keine Löschung erforderlich, um den Kondensator der Zelle zu entladen, da die normale Verlustmenge der Ladung des Kondensators genügend groß ist, um sicher zu stellen, daß der Kondensator ausreichend entladen ist, wenn erneut eingeschrieben werden soll. Wenn eine "1" in der Zelle gespeichert ist, ist es erforderlich, den Kondensator wegen des Leck-Verlustes periodisch neu zu laden.The arrangement is such that a "1" bit is stored in each cell when the capacitor 12 of cell 10 is charged and that an "O" bit is stored in the cell when the capacitor is not charged. However, the reverse arrangement is also possible. That is, there is only one "1" in / lie cell 10 is written while the cell remains unloaded when a "0" is to be written into the cell. If that's in the cell If the stored bit is to be changed, no deletion is required to discharge the cell's capacitor, as the normal loss of charge on the capacitor is sufficient to ensure that the capacitor is adequately discharged is when you want to enroll again. If a "1" is stored in the cell, it is necessary to change the capacitor periodically reload due to leakage.
In Fig. 3 ist schematisch ein Halbleiter-Informationsspeicher aus einem Feld von 8 mal 8 Zellen 10 nach Fig. 2 gezeigt, wobei aus Gründen der Einfachheit nur drei Spalten und drei Reihen dargestellt sind. Jeder Reihe von Zellen ist eine AdressenleitungIn Fig. 3, a semiconductor information memory from an array of 8 by 8 cells 10 according to FIG. 2 is shown schematically, wherein only three columns and three rows are shown for the sake of simplicity. Each row of cells is an address line
20 zugeordnet, wobei für jede einzelne Reihe des Feldes unterschiedliche AdressenIeitungen 20 vorgesehen sind. Jeder Spalte der Zellen ist eine Schreib-Abtastleitung 21 zugeordnet, wobei für jede einzelne Spalte des Feldes unterschiedliche Leitungen20 assigned, with different for each individual row of the field Address lines 20 are provided. Every column a write scan line 21 is assigned to the cells, with different lines for each individual column of the field
21 vorgesehen sind. Mit jeder Leitung 21 ist eine Schreib-Abtasteinrichtung 18 verbunden, wobei wiederum für jede der Leitungen eine Einrichtung 18 vorgesehen ist. Jede der Einrichtungen 18 umfaßt einen Verstärker 22 mit positiver Rückkopplung, sowie einen21 are provided. With each line 21 is a write scanner 18 connected, in turn a device 18 is provided for each of the lines. Each of the devices 18 comprises a positive feedback amplifier 22 and one
- 5 - parallel - 5 - parallel
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parallel zu dem Verstärker geschalteten Widerstand 23. Der Verstärker 22 ist ferner an Tore angeschlossen, die allgemein mit 24 bezeichnet sind, sowie an eine Rückstell-Leitung 25, die allen Schreib-Abtasteinrichtungen 18 des Speichers gemeinsam ist. Der Verstärker 22 ist mit einer Daten-Ausgangsleitung 26 versehen. Jede Torschaltung 24 ist an die Rückstell-Leitung 25, an eine Daten-Eingangsleitung 27 und an eine Schreibleitung 28 angeschlossen, die allen Torschaltungen 24 gemeinsam ist. Die Leitung 28 ist an die Schreibeinrichtung 29 angeschlossen.resistor 23 connected in parallel with the amplifier. The amplifier 22 is also connected to gates, indicated generally at 24, and to a reset line 25, all Write scanners 18 of the memory is common. The amplifier 22 is provided with a data output line 26. Each gate circuit 24 is connected to the reset line 25, to a data input line 27 and to a write line 28, which is common to all gate circuits 24. The line 28 is connected to the writing device 29.
Die acht Adressenleitungen des Speichers sind mit einer Dekodier-Einrichtung 30 verbunden. Die Adressen-Einrichtung 17 und drei Eingangsleitungen 31 sind ebenfalls mit der Dekodiereinrichtung 30 verbunden, wobei acht verschiedene Kombinationsmöglichkeiten von Signalen auf den drei Eingangsleitungen 31 vorhanden sind. Durch jede Kombination auf den drei Eingangsleitungen 31 wird eine andere der acht Adressenleitungen 20 ausgewählt, indem das Potentialniveau der Adressenleitung erhöht wird und zwar durch wahlweisen Anschluß der Adressenleitung an die Schreibeinrichtung 17. Hierdurch wird der Potentialpegel der Basis jedes Transistors 11, die mit der gewählten Adressenleitung verbunden ist, von einem niedrigen positiven Wert auf einen hohen positiven Wert gebracht. Jeder Transistor 11, der mit der gewählten Adressenleitung 20 verbunden ist, wird somit durch die Adresseneinrichtung 17 instandgesetzt, in Vorwärts- oder in Rückwärtsrichtung zu leiten.The eight address lines of the memory are provided with a decoder 30 connected. The address device 17 and three input lines 31 are also connected to the decoder 30 connected, eight different possible combinations of signals on the three input lines 31 are available. Each combination on the three input lines 31 selects a different one of the eight address lines 20 by the Potential level of the address line is increased by optional connection of the address line to the writing device 17. This makes the potential level of the base of each transistor 11 connected to the selected address line from one brought low positive value to high positive value. Each transistor 11 connected to the selected address line 20 is connected, is thus repaired by the address device 17 to conduct in the forward or in the reverse direction.
Wenn eine Reihe der Zellen adressiert wird, wird normalerweise das in jeder Zelle 10 der Reihe gespeicherte Informations-Bit durch die Leseeinrichtung gelesen, außer wenn die letztere durch die Schreibeinrichtung 18 mit Hilfe der Schalteinrichtung, die die Schreib-Steuer-Einrichtung 29 umfaßt, überholt oder übersteuert wird.When a number of the cells are addressed it usually becomes information bits stored in each cell 10 of the row are read by the reading device, except when the latter is read by the Writing device 18 with the aid of the switching device which comprises the writing control device 29 is overtaken or overridden will.
Die Lese einrichtung unterscheidet zwischen der Anwesenheit oderThe reading device differentiates between presence and
- 6 - der - 6 - the
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der Abwesenheit eines schwachen vorübergehenden Signales auf der Schreibleitung 21. Ein solches Signal wird erzeugt, wenn in der Zelle eine "1" gespeichert ist und wenn der Kondensator 12 über eine Impedanz entladen wird, wobei der Transistor der Zelle in Vorwärtsrichtung leitet.the absence of a weak transient signal on the write line 21. Such a signal is generated when in the Cell a "1" is stored and when the capacitor 12 is discharged through an impedance, the transistor of the cell in Forward direction directs.
Die Leseeinrichtung umfaßt den Verstärker 22, der eine positive Rückkopplung hat, und durch den das Potentialniveau des Übergangsignales erhöht wird und der außerdem als zeitweiliger Speicher wirkt, der in jeden von zwei möglichen stabilen Zuständen einstellbar ist. Normalerweise ist der Verstärker in einem stabilen Zustand, der anzeigt, daß in der Zelle eine "0" gespeichert ist, aber wenn in der Leitung 21 ein Übergangssignal festgestellt wird, wird der Verstärker in den anderen stabilen Zustand umgeschaltet und bleibt in diesem Zustand bis er durch einen Impuls auf der Rückstell-Leitung 25 rückgestellt wird. Das Signal, das anzeigt, ob eine "lw oder eine "0" in der Zelle gespeichert ist, wird auf die Daten-Ausgangsleitung 26 gegeben.The reading device comprises the amplifier 22 which has positive feedback and which increases the potential level of the transient signal and which also acts as a temporary memory which can be set in either of two possible stable states. Normally the amplifier is in a steady state, indicating that a "0" is stored in the cell, but if a transition signal is detected on line 21, the amplifier is switched to the other steady state and remains in that state until it is is reset by a pulse on the reset line 25. The signal which indicates whether a “1 w or a“ 0 ”is stored in the cell is applied to the data output line 26.
Die Schaltung des Verstärkers 22 ist in Fig. 4 gezeigt. Der Verstärker ist ein Differenzial-Verstärker mit einer kathodengekoppelten Gegentaktstufe bestehend aus den Transistoren 40 und Der Kollektor des Transistors 40 ist direkt an eine Schiene 42 für die Zufuhr elektrischer Energie angeschlossen, während der Kollektor des Transistors 41 über einen Eelastungswiderstand Rl an die Schiene 42 angeschlossen ist. Der Emitter-Strom der beiden Transistoren 40 und 41 wird durch eine Strom-Reflexions-Anordnung (current mirroring arrangement) geliefert, die einen Transistor umfaßt, der an einen Punkt zwischen den Emittern der beiden Transistoren 40 und 41 und einerSchiene 44, die auf Null-Potential liegt, geschaltet ist, und die ferner eine Kombination aus einem Transistor 45 und einem Strombegrenzungs-Widerstand R2 umfaßt, die in Reihe miteinander zwischen der Schiene 42 und der Schiene liegen, wobei die Basen der Transistoren 43 und 45 miteinanderThe circuit of the amplifier 22 is shown in FIG. The amplifier is a differential amplifier with a cathode-coupled push-pull stage consisting of transistors 40 and The collector of the transistor 40 is connected directly to a rail 42 for the supply of electrical energy during the The collector of the transistor 41 is connected to the rail 42 via a load resistor R1. The emitter current of the two Transistors 40 and 41 are made by a current reflection arrangement (current mirroring arrangement) which comprises a transistor connected to a point between the emitters of the two transistors 40 and 41 and a rail 44 which is at zero potential is connected, and which further comprises a combination of a transistor 45 and a current limiting resistor R2, which are in series with one another between rail 42 and the rail, with the bases of transistors 43 and 45 together
- 7 - verbunden - 7 - connected
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verbunden sind. Die Basis und der Kollektor des Transistors 45 sind ebenfalls miteinander verbunden. Die Leitung 21 ist an die Basis des Transistors 40 angeschlossen und an die Basis des Transistors 41 wird ein BezugspoteitLal angelegt, das durch einen Spannungsteiler geliefert wird, der einen Widerstand R3, einen Transistor 46 und einen Widerstand R4 aufweist, die in Reihe zwischen den Schienen 42 und 44 liegen. Die Basis und der Kollektor des Transistors 46 sind zusammengeschaltet. Die Rückkopplung des Verstärkers 22 erfolgt durch einen Transistor 47, der einen Emitter-Folger des Transistors 40 enthält. Der Transistor 47 ist zwischen die Schiene 42 und die Basis des Transistors 40 | geschaltet. Die Basis des Transistors 47 ist an einen Punkt angeschlossen zwischen dem Kollektor und dem Kollektor-Belastungswiderstand Rl des Transistors 41. Wenn der Transistor 41 eingeschaltet ist, so leitet der Transistor 47 und legt eine Vorspannung an die Basis des Transistors 40 an, wobei diese Vorspannung kleiner ist als das Bezugspotential, das durch den Spannungsteiler an die Basis des Transistors 41 gelegt wird. Der Transistor 40 wird daher augeschaltet.are connected. The base and collector of transistor 45 are also connected to each other. Line 21 is connected to the base of transistor 40 and to the base of the transistor 41 is applied a reference potential Lal which is supplied by a voltage divider comprising a resistor R3, a Transistor 46 and resistor R4 connected in series between rails 42 and 44. The base and the collector of transistor 46 are connected together. The feedback of the amplifier 22 takes place through a transistor 47, the an emitter follower of transistor 40 includes. The transistor 47 is between the rail 42 and the base of the transistor 40 | switched. The base of the transistor 47 is connected to a point between the collector and the collector load resistor Rl of the transistor 41. When the transistor 41 is turned on is, transistor 47 conducts and applies a bias to the base of transistor 40, which bias is less than the reference potential that is applied to the base of transistor 41 by the voltage divider. Of the Transistor 40 is therefore turned on.
Der Widerstand R2 und der Widerstand Rl haben gleiche Größe weshalb die Kollektorspannung des Transistors 41 virtuell unabhängig von der Spannung der Schiene 42 ist.The resistor R2 and the resistor R1 have the same size, which is why the collector voltage of transistor 41 is virtually independent of the voltage of rail 42.
Wenn eine der Zellen 10, die mit dem Verstärker 22 verbunden sind, adressiert wird, und wenn der Kondensator 12 nicht geladen ist, so wirll kein Übergangssignal in der Leitung 21 erzeugt und der Transistor 40 bleibt ausgeschaltet. Es wird kein Ausgangssignal in der Ausgangsleitung 26 erzeugt, wodurch angezeigt wird, daß in der Zelle eine "0" gespeichert ist. Wenn jedoch der Kondensator 12 geladen ist, ist die Amplitude des Übergangssignales in der Leitung 21 plus dem Vorspannungspotential größer als das Bezugspotential. Damit wird der Transistor 40 eingeschaltet und der Transistor 41 ausgeschaltet. Der Transistor 40 wird eingescMtet durch den Transistor 47, der eingeschaltet ist, wobei das Potential an der BasisIf one of the cells 10 connected to the amplifier 22, is addressed, and if the capacitor 12 is not charged, then no transition signal will be generated on the line 21 and the transistor 40 remains off. No output is generated on output line 26, indicating that the Cell a "0" is stored. However, when the capacitor 12 is charged, the amplitude of the transition signal is on the line 21 plus the bias potential greater than the reference potential. This turns on the transistor 40 and the transistor 41 switched off. The transistor 40 is locked in by the transistor 47 that is on, with the potential at the base
- 8 - des - 8 - des
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des Transistors 47 steigt, wenn der Transistor 41 abgeschaltet wird. Die Leitung 21 wird damit auf dem hohen Potential gehalten und ein Ausgangstransistor 48, der über einen Widerstand R5 an die Leitung 21 angeschlossen ist, wird eingeschaltet, wodurch ein Impuls in der Daten-Ausgangsleitung 26 des Verstärkers 22 erzeugt wird, der anzeigt, daß in der Zelle eine 11I" gespeichert ist. Zwischen der Basis des Transistors 48 und der Schiene 44 ist ein Widerstand R6 vorgesehen.of transistor 47 rises when transistor 41 is turned off. The line 21 is thus held at the high potential and an output transistor 48, which is connected to the line 21 via a resistor R5, is switched on, whereby a pulse is generated in the data output line 26 of the amplifier 22, which indicates that in A 11 I "is stored in the cell. A resistor R6 is provided between the base of transistor 48 and rail 44.
Obwohl der Kondensator 12 entladen wird, wenn eine "1" an der Zelle abgelesen wird, wird durch die positive Rückkopplung des Verstärkers die Ladung in der Zelle wiederhergestellt ehe der Verstärker rückgestellt wird.Although the capacitor 12 is discharged when a "1" is on the cell is read, the positive feedback from the amplifier restores the charge in the cell before the amplifier is reset.
Die Unterscheidung, ob ein Übergangssignal in der Leitung 21 vorhanden ist oder nicht wird durch die Streu-Kapazität dieser Leitung verbessert. Diese Streu-Kapazität wird zeitweilig durch das Übergangssignal geladen bzw. verstärkt und dehnt dadurch die Dauer des Signales aus, wobei sie allerdings seine Amplitude reduziert. The distinction as to whether a transition signal is present on line 21 is or not is improved by the leakage capacity of this line. This scattering capacity is temporarily reduced by the Transition signal is charged or amplified and thereby extends the duration of the signal, although it reduces its amplitude.
Die Unterscheidung wird ferner durch die parasitäre PNP-Transistor-Wirkung des Trägers unter der Zelle 10 erhöht. Wenn die Zelle adressiert wird und nicht geladen ist, wird daher ein Teil des Basissteuerstromes zum Träger geleitet.The distinction is also made by the parasitic PNP transistor effect of the carrier under the cell 10 is increased. Therefore, when the cell is addressed and not charged it becomes part of the base control current directed to the carrier.
Die Transistoren 40, 47 und 48 bleiben eingeschaltet bis ein Informationsbit in die Zelle eingeschrieben werden soll. Es wird dann ein Impuls auf die Rückstell-Leitung 25 von der Rückstelleinrichtung 50 über einen Widerstand R7 gegeben und an die Basis eines Transistors 49 gelegt, der zwischen den Kollektor des Transistors 41 und die Schiene 44 geschaltet ist. Durch den Rückstellimpuls wird der Transistor 49 eingeschaltet, wodurch der Transistor 47 veranlaßt wird, nur das Vorspannungspotential an die Basis desThe transistors 40, 47 and 48 remain on until one bit of information should be written into the cell. There is then a pulse on the reset line 25 from the reset device 50 given through a resistor R7 and applied to the base of a transistor 49, which is between the collector of the transistor 41 and the rail 44 is switched. The reset pulse turns on transistor 49, whereby transistor 47 is caused to apply only the bias potential to the base of the
- 9 - Transistors 40 - 9 - transistor 40
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Transistors 40 zu legen. Die Transistoren 40 und 48 werden damit abgeschaltet, der Transistor 41 wird eingeschaltet und bleibt eingeschaltet.To put transistor 40. The transistors 40 and 48 are thus turned off, the transistor 41 is turned on and remains on.
Jede der Torschaltungen 24, die zwischen einer Daten-Eingangsleitung 27 und einem Verstärker 22 liegt, umfaßt, wie Fig. 5 zeigt, ein Paar Zwei-Eingangs-Und-Tore 51 und 52. Jedes der Und-Tore ist über die Leitung 28 an die Schreib-Steuer-Einrichtung 29 angeschlossen. Ein Und-Tor 51 ist außerdem direkt an die Daten-Eingangsleitung 27 angeschlossen, während das andere Und-Tor 52 über einen Inverter, der als Nand-Tor 53 ausgebildet ist, an die Daten- W Eingangsleitung 27 angeschlossen ist. Unabhängig von dem Potential der Dateneingangsleitung 27 wird somit ein hohes Potential nur an eines/ler Und-Tore durch die Daten-Eingangsleitung gelegt. Ein Ausgang A der Torschaltung 24 enthält den Ausgang des Und-Tores und ein Ausgang B enthält den Ausgang des Und-Tores 52. Das Potentialniveau des Ausganges A wird erhöht, wenn eine "1" in eine Zelle eingeschrieben werden soll, und zwar durch Erhöhung des Potentials der Leitungen 28 und 27. Das Potentialniveau des Ausganges B wird erhöht, wenn eine "0" in eine Zelle eingeschrieben werden soll und zwar durch Erhöhung des Potentials der Leitung 28 und durch Reduzierung des Potentials der Leitung 27.Each of the gate circuits 24, which is located between a data input line 27 and an amplifier 22, comprises, as FIG. 5 shows, a pair of two-input AND gates 51 and 52. Each of the AND gates is on via line 28 the write control device 29 is connected. An AND gate 51 is also connected directly to the data input line 27, while the other AND gate 52 is connected to the data W input line 27 via an inverter, which is designed as a NAND gate 53. Regardless of the potential of the data input line 27, a high potential is thus only applied to one of the AND gates through the data input line. An output A of the gate circuit 24 contains the output of the AND gate and an output B contains the output of the AND gate 52. The potential level of the output A is increased when a "1" is to be written into a cell, namely by increasing it of the potential of lines 28 and 27. The potential level of output B is increased when a "0" is to be written into a cell, specifically by increasing the potential of line 28 and reducing the potential of line 27.
Wenn das Potentialniveau des Ausgangs A der Torschaltung 24 erhöht wird, so wird das Basis-Potential eines Transistors 47' (Fig. 4) ebenfalls gesteigert, um diesen Transistor einzuschalten. Der Transistor 47' liegt zwischen der Schiene 42 und der Basis des Transistors 40 und wenn er eingeschaltet ist, wird auch der Transistor 40 eingeschaltet. Der Transistor 41 wird somit abgeschaltet und der Transistor 40 eingeschaltet, wodurch das Potential an der Basis des Transistors 47 erhöht wird. Das Potentialniveau der Schreibleitung 21 wird somit gesteigert, um den Kondensator 12 der adressierten Zelle zu laden, um eine "1" in die Zelle einzuschreiben. Das Potentialniveau des Ausganges A der Torschaltung 24When the potential level of the output A of the gate circuit 24 increases is, the base potential of a transistor 47 '(Fig. 4) is also increased to turn on this transistor. Of the Transistor 47 'is between rail 42 and the base of transistor 40 and when it is on the transistor will too 40 switched on. The transistor 41 is thus switched off and the transistor 40 is switched on, whereby the potential at the Base of transistor 47 is increased. The potential level of the write line 21 is thus increased by the capacitor 12 of the addressed cell to write a "1" into the cell. The potential level of output A of gate circuit 24
- 10 - wird - 10 - will
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wird für die Dauer eines Impulses von der Schreib-Steuerungs-Einrichtung 29 erhöht. Danach wird der Transistor 40 abgeschaltet und der Transistor 41 eingeschaltet, indem ein Rückstellimpuls über die Leitung 25 an den Transistor 49 gegeben wird.is for the duration of a pulse from the write control device 29 increased. Thereafter, the transistor 40 is switched off and the transistor 41 is switched on by a reset pulse is given via the line 25 to the transistor 49.
Wenn das Potential des Ausganges B der Torschaltung 24 erhöht wird, so wird auch das Potential an der Basis des Transistors 49 erhöht, wodurch dieser eingeschaltet wird. Wenn somit der Transistor 41 nicht bereits eingeschaltet istr so wird er nun eingeschaltet. Der Kondensator 12 der adressierten Zelle wird nicht geladen, wodurch angezeigt wird, daß eine "0" in die Zelle eingeschrieben ist.If the potential of the output B of the gate circuit 24 is increased, the potential at the base of the transistor 49 is also increased, as a result of which it is switched on. Thus, when the transistor 41 is not already turned on r he is now switched on. The capacitor 12 of the addressed cell is not charged, indicating that a "0" is written in the cell.
Um das Informations-Bit in einer Zelle wiederherzustellen, braucht die Zelle bloß adressiert zu werden, worauf das Informations-Bit aus der Zelle ausgelesen wird. Wenn daher eine "1" in der Zelle gespeichert ist, wird der Kondensator durch die Rückkopplung des Verstärkers 22 wieder geladen, ehe der Transistor 40 abgeschaltet und der Transistor 41 eingeschaltet wird. Wenn eine "0" in der Zelle gespeichert ist, bleibt der Kondensator einfach ungeladen.To restore the information bit in a cell, the cell is merely addressed, whereupon the information bit is read out of the cell. Therefore if a "1" is in the cell is stored, the capacitor is charged again by the feedback of the amplifier 22 before the transistor 40 is switched off and the transistor 41 is turned on. If a "0" is stored in the cell, the capacitor will simply remain uncharged.
Die Stärke der in einem der Kondensatoren 12 gespeicherten Ladung muß Über einem vorgegebenen Schwellwert liegen, damit, wenn er entladen wird, der übergangsimpuls, der in der Schreibleitung 21 erzeugt wird, vom Verstärker 22 unterschieden werden kann. Die Größe des vorgegebenen Schwellwertes ist durch die Betriebscharakteristiken des Verstärkers 22 bestimmt. Da die Zellen des Feldes reihenweise adressiert werden, wird die Ladung der Kondensatoren ebenfalls reihenweise wiederhergestellt. Die Adresseneinrichtung 17 kann daher einen Taktgenerator enthalten, wobei die acht unterschiedlichen Möglichkeiten bzw. Kombinationen der Signale in den Eingangsleitungen 31 der Dekodiereinrichtung 30 der Reihe nach in der Taktfrequenz wiederholt werden. Das Potentialniveau jeder Adressenleitung 20 wird damit mit einer Geschwindigkeit vonThe strength of the charge stored in one of the capacitors 12 must be above a predetermined threshold value so that if it is discharged, the transition pulse that is in the write line 21 can be distinguished by the amplifier 22. The size of the predetermined threshold value is determined by the operating characteristics of the amplifier 22. Since the cells of the Are addressed in rows, the charge of the capacitors is also restored in rows. The address facility 17 can therefore contain a clock generator, with the eight different possibilities or combinations of the signals are repeated in the input lines 31 of the decoder 30 in succession in the clock frequency. Everyone's potential level Address line 20 is thus at a speed of
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einem Achtel der Taktfrequenz erhöht. In manchen Fällen braucht die Ladung in den geladenen Kondensatoren nicht wiederhergestellt zu werden, wenn der Halbleiterspeicher in Anordnungen verwendet wird, die eine solche Wiederherstellung der Ladung nicht erfordern.one eighth of the clock frequency increased. In some cases the charge in the charged capacitors does not need to be restored when the semiconductor memory is used in arrangements that do not require such charge restoration.
Die Fig. 6 und 7 zeigen den Aufbau der Zelle 10, wobei Fig. 7 schematisch eine Draufsicht auf die Zelle und Fig. 6 einen Schnitt darstellt, wobei der Transistor 11 und der Trennwiderstand 15 gezeigt sind, der an die Basis des Transistors angeschlossen ist.FIGS. 6 and 7 show the structure of the cell 10, FIG. 7 schematically showing a plan view of the cell and FIG. 6 showing a section showing transistor 11 and isolating resistor 15 connected to the base of the transistor.
Die Zelle 10 ist auf einem Halbleiterkörper 60 ausgebildet und sie umfaßt eine flache epitaxiale P-Schicht 61 auf einem P-Träger 62, wobei die freie Oberfläche 63 der epitaicialen Schicht 61 P+ Leitfähigkeit hat und durch nicht-selektive Diffusion hergestellt ist. Der Transistor 11 der Zelle 10 hat die sogenannte Kollektor-Diffusions-Trenn-Struktur mit einem Kollektor, der eine vergrabene N+ Schicht 64 an der Grenzfläche zwischen der epitaxialen Schicht 61 und dem Träger 62 sowie eine N+ Trennschicht 65 aufweist. Die Trennschicht oder der Trennsteg 65 erstreckt sich durch die epitaxiale Schicht 61 hindurch in Kontakt mit der vergrabenen Schicht 64. Der Kollektor 64, 65 bildet einen P+ Basisbereich 66 innerhalb der epitaxialen Schicht 61. Ein N+ Emitter 67 ist durch selektive Diffusion einer geeigneten Verunreinigung im Basisbereich 66 ausgebildet. Es sind ferner entsprechende Kontakte 68 und 69 für den Emitter 67 und die Basis 66 des Transistors vorgesehen. Der Widerstand 15 wird, obgleich er in Draufsicht eine vom Transistor 11 abweichende Form hat, gleichzeitig mit diesem und in derselben Weise wie der Transistor hergestellt, außer daß kein deW Emitter 67 entsprechender Bereich vorgesehen ist. Der Widerstandskanal 66· ist in der epitaxialen Schicht 61 durch einen N+ Aufbau gebildet, der eine vergrabene Schicht 64* und einen Trennsteg 65' aufweist, der sich durch die epitaxiale Schicht 61 hindurch in Kontakt mit der vergrabenen Schicht 64' erstreckt. An jedem Ende des Kanales 66' sind Kontakte 68' und 69' vorgesehen. Die Zelle 10 enthält ferner ein Verbindungsstück 7O, das nur in Fig. 7The cell 10 is formed on a semiconductor body 60 and it comprises a flat epitaxial P-layer 61 on a P-carrier 62, the free surface 63 of the epitaicialen layer 61 Has P + conductivity and is produced by non-selective diffusion is. The transistor 11 of the cell 10 has the so-called collector diffusion separation structure with a collector, the one buried N + layer 64 at the interface between the epitaxial layer 61 and the carrier 62 and an N + separating layer 65 has. The separating layer or the separating ridge 65 extends through the epitaxial layer 61 in contact with the buried Layer 64. The collector 64, 65 forms a P + base region 66 within the epitaxial layer 61. An N + emitter 67 is formed in the base region 66 by selective diffusion of a suitable impurity. There are also corresponding contacts 68 and 69 are provided for the emitter 67 and the base 66 of the transistor. The resistor 15, although in plan view a has a different shape from transistor 11, made simultaneously with it and in the same way as the transistor, except that no area corresponding to deW emitter 67 is provided. The resistance channel 66 is in the epitaxial layer 61 through a N + structure formed, which has a buried layer 64 * and a separator 65 'extending through epitaxial layer 61 in contact with buried layer 64'. Everyone Contacts 68 'and 69' are provided at the end of the channel 66 '. the Cell 10 also includes a connector 7O, which is shown only in FIG
- 12 - gezeigt - 12 - shown
Ϊ 0 9 8 2 9 / υ n i ti Ϊ 0 9 8 2 9 / υ ni ti
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gezeigt ist und ebenfalls gleichzeitig mit dem Transistor 11 gebildet wird und das ähnlich dem Widerstand 15 aufgebaut ist, außer daß ein leitender Kanal in Form einer vergrabenen Schicht 64*' und einem Bereich vorgesehen ist, der einem Trennsteg 65'' entspricht, der sich jedoch durch die epitaxiale Schicht 61 hindurch in Kontakt mit der gesamten vergrabenen Schicht 64" erstreckt. An gegenüberliegenden Seiten des Trennsteges 65'' sind Kontakte 68'' und 69" vorgesehen.is shown and also formed simultaneously with the transistor 11 and which is constructed similarly to resistor 15, except that a conductive channel in the form of a buried layer 64 * 'and an area that has a separating web 65' ' which, however, extends through the epitaxial layer 61 in contact with the entire buried layer 64 ″. On opposite sides of the separating web 65 ″ are Contacts 68 "and 69" are provided.
Auf der im übrigen freien Oberfläche der epitaxialen Schicht 61 ist eine Silicium-Oxyd-Schicht 71 ausgebildet, die als Diffusionswiderstandsfähiges Material bei der Herstellung der Zelle 10 benutzt wird. Die Silicium-Oxyd-Schicht 71 wird dann auf der Oberfläche beibehalten und deckt zum Zwecke der Passivierung wenigstens die im übrigen freien Oberflächenteile der PN Übergänge in der Zelle ab. Die Kontakte erstrecken sich durch Öffnungen in der Silicium-Oxyd-Schicht 71.On the otherwise free surface of the epitaxial layer 61, a silicon oxide layer 71 is formed, which is resistant to diffusion Material used in the manufacture of cell 10 is used. The silicon oxide layer 71 is then placed on the surface is retained and, for the purpose of passivation, covers at least the otherwise free surface parts of the PN junctions in the cell. The contacts extend through openings in the silicon oxide layer 71.
Sämtliche Zellen des regelmäßigen rechteckigen Zellen-Feldes des Informationsspeichers werden gleichzeitig in demselben Halbleiterkörper hergestellt, wobei auch andere Teile des Speichers, beispielsweise die Dekodiereinrichtung 30 und die Schreibeinrichtung 18 in dem Halbleiterkörper 60 ausgebildet werden können. Die Transistoren und andere Komponenten, wie z.B. die Widerstände dieser anderen Teile des Informationsspeichers können im wesentlichen denselben Aufbau wie die Transistoren 11 der Zellen 10 haben. Der gesamte Speicher kann daher einfach in bzw. auf derselben Halbleiterscheibe 60 ausgebildet bzw. hergestellt werden.All cells of the regular rectangular cell field of the Information memories are produced simultaneously in the same semiconductor body, with other parts of the memory, for example the decoding device 30 and the writing device 18 can be formed in the semiconductor body 60. The transistors and other components such as the resistors of these other parts of the information store can essentially have the same structure as the transistors 11 of the cells 10. The entire memory can therefore simply be in or on the same semiconductor wafer 60 are formed or manufactured.
Die erforderlichen elektrischen Verbindungen innerhalb und zwischen den Zellen 10, zwischen den Zellen und den anderen Teilen des Speichers und innerhalb der anderen Teile, bestehen aus Aluminium-Leitern, die auf der Silicium-Oxyd-Schicht 71 der Halbleiterscheibe 60 verlaufen und die entsprechenden Kontakte bzw. Anschlüsse ..ver- The required electrical connections within and between the cells 10 between the cells and the other parts of memory and within the other parts, are made of aluminum conductors formed on the silicon oxide layer 71 of the semiconductor wafer 60 extend and the corresponding contacts or . Connections ..ver-
- 13 - binden. - 13 - tie.
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binden. Die jeder Zelle zugeordneten Leiter umfassen» wie Fig. 7 zeigt, die Adressenleitung 20, die sich vom Widerstands-Anschlußkontakt 69' der einen Zelle zu den Widerstands-Anschlußkontakten 69' der angrenzenden Zellen derselben Reihe des Feldes und zu der Dekodiereinrichtung erstreckt, ferner die Schreib-Abtast-Leitung 21, die vom Emitter-Kontakt 68 der Zelle zu den Emitter-Kontakten 68 der angrenzenden Zelle derselben Spalte des Feldes und zu den zugehörigen Schreibeinrichtungen 18 verläuft, ferner einen Leiter 72 zwischen dem Basis-Kontakt 69 und dem Widerstands-Kontakt 68'. Die Schreibleitung 68 kreuzt die Adressenleitung 20 unter Benutzung des Verbindungsgliedes 70.tie. The conductors associated with each cell comprise "as in FIG. 7 shows the address line 20 extending from the resistor terminal contact 69 'of one cell to the resistor connection contacts 69 'of the adjacent cells of the same row of the field and to the Decoder also extends the write scan line 21 from the emitter contact 68 of the cell to the emitter contacts 68 of the adjacent cell of the same column of the field and to the associated writing devices 18, furthermore a conductor 72 between the base contact 69 and the resistance contact 68 '. The write line 68 crosses the address line 20 in use of link 70.
" Der Kondensator 12 des Transistors 11, der in den Fig. 1,2 und 3 gezeigt ist wird durch den PN übergang zwischen dem Kollektor 64, 65 und Teilen der Halbleiterscheibe 6O um den Kollektor und entfernt von der Basis 66 gebildet. Der Kondensator bzw. die Kapazität 12 soll so groß wie möglich sein, damit die in der Zelle gespeicherte Ladung möglichst groß ist. Der P+ Bereich 63 der epitaxialen Schicht 61 vergrößert diese Kapazität 12, weshalb der Transistor 11 im Abstand von dem Widerstand 15 und dem Verbindungselement 70 angeordnet ist. Der größte Teil der Kapazität liegt jedoch zwischen der vergrabenen Schicht 64 unter dem Träger 62 und sie wird durch Verwendung eines stark dotierten Trägers erhöht. Eine äquivalente Elektrode der Kapazität 12, die"The capacitor 12 of the transistor 11, which is shown in FIGS. 1, 2 and 3 is shown by the PN junction between the collector 64, 65 and parts of the semiconductor wafer 6O around the collector and formed away from the base 66. The capacitor or the capacitance 12 should be as large as possible so that in the Cell stored charge is as large as possible. The P + region 63 of the epitaxial layer 61 increases this capacitance 12, which is why the transistor 11 is arranged at a distance from the resistor 15 and the connecting element 70. Most of the capacity however lies between the buried layer 64 under the carrier 62 and it is made by using a heavily doped Carrier increased. An equivalent electrode of capacitance 12 that
h an den Kollektor angeschlossen ist, kann betrachtet werden, als sei sie innerhalb der vergrabenen Schicht 64 vorgesehen. Die andere äquivalente Elektrode der Kapazität der Zelle kann betrachtet werden als innerhalb des Trägers 62 liegend und wird daher auf dem höchsten negativen Potential der Anordnung gehalten. Es ist erforderlich, daß die Kapazität 14, die dem Basis-Emitter-PN Obergang zugeordnet ist und teilweise die Kapazität 13, die dem Kollektor-Basis-PN übergang zugeordnet ist, so klein wie möglich sein sollen, um dem Transistor die erwünschten Betriebskennzeichen zu geben. Durch Verwendung eines stark dotierten Trägers 62 wird der Ladungsverlust der Kapazität 12 reduziert. Der P+ Be- h is connected to the collector, it can be considered to be provided within the buried layer 64. The other equivalent electrode of the cell's capacitance can be considered to be within the support 62 and is therefore held at the highest negative potential of the array. It is necessary that the capacitance 14, which is assigned to the base-emitter-PN junction, and in part the capacitance 13, which is assigned to the collector-base-PN junction, should be as small as possible in order to give the transistor the desired operating characteristics give. By using a heavily doped carrier 62, the charge loss of the capacitance 12 is reduced. The P + Be
- 14 - reich - 14 - rich
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reich 63 der epitaxialen Schicht 61 kann gegebenenfalls weggelassen werden, dieser Teil 63 hilft jedoch, außer der Erhöhung der Kapazität 12, die Widerstände der Speicheranordnung zu stabilisieren, er trägt ferner zur Verhinderung einer Oberflächen inversion bei und er steigert die Verstärkung und die Bandbreite der Transistoren.The region 63 of the epitaxial layer 61 can optionally be omitted This part 63, however, apart from increasing the capacitance 12, helps to increase the resistances of the memory arrangement stabilize, it also helps prevent surface inversion, and it increases gain and bandwidth of the transistors.
In der Speichervorrichtung sind sämtliche Schalt-Transistoren und alle Transistoren außer den Emitter-Folgern und den Stromquellen mit einem zusätzlichen Emitter versehen, der an die Basis des Transistors kurzgeschlossen ist. Somit wird, wenn jeder dieser Transistoren gesättigt ist, die Ladungsmenge, die im Basisbereich gespeichert ist reduziert, wodurch die Schaltverzögerung des Transistors reduziert wird. Im Kollektor eines Kollektor-Diffusions-Trenntransistors wird sehr wenig Ladung gespeichert.In the memory device are all switching transistors and all transistors except for the emitter followers and the current sources provided with an additional emitter, which is short-circuited to the base of the transistor. Thus, if any of these Transistors are saturated, the amount of charge that is stored in the base region is reduced, thereby reducing the switching delay of the transistor is reduced. Very little charge is stored in the collector of a collector diffusion isolation transistor.
In logischen Speichern und in Inversions-Schaltungen werden gesättigte Dioden-Transistor-Anordnungen verwendet, um das Problem des hohen inversen Verstärkungsfaktors und des Verstärkungsfaktors Emitter zu Emitter der in diesen Schaltungen verwendeten Transistoren zu lösen.In logic memories and in inversion circuits, they become saturated Diode-transistor arrangements are used to overcome the problem of high inverse gain and gain Solve emitter to emitter of the transistors used in these circuits.
Bei einer bevorzugten Ausführungsform der Erfindung haben die Transistoren 11 der Zellen Stromverstärkungsfaktoren in der Größenordnung von dreißig in Vorwärtsrichtung und einen Stromverstärkungsfaktor von etwa zehn in Rückwärtsrichtung. Der Widerstand 15, der an die Basis eines jeden Transistors 11 angeschlossen ist, hat 5 Kiloohm. Das Baispotential wird auf +5 Volt erhöht, um den Transistor in jeder Richtung leitfähig zu machen. Die Kapazität 12 der Zelle, die geladen wird, um ein Informationsbit in der Zelle zu speichern, hat 5 pF. Die Fläche der Zelle auf der Halbleiter-In a preferred embodiment of the invention, the transistors 11 of the cells have current gain factors of the order of magnitude of thirty in the forward direction and a current gain factor of about ten in the reverse direction. The resistance 15, the connected to the base of each transistor 11 is 5 kiloohms. The base potential is increased to +5 volts around the transistor to make conductive in every direction. The capacity 12 of the cell that is charged is one bit of information in the cell to store has 5 pF. The area of the cell on the semiconductor
— 3 2
scheibe ist 12,8 · 10 mm . Die Ladezeit und die Entladezeit der Kapazität 12 beträgt 10 Nanosekunden. Der Emitter des Transistors
der Zelle wird auf ein Potential von +5 Volt gebracht, um die- 3 2
disc is 12.8 x 10 mm. The charging time and the discharging time of the capacitance 12 is 10 nanoseconds. The emitter of the transistor of the cell is brought to a potential of +5 volts
- 15 - Kapazität - 15 - capacity
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Kapazität zu laden. Ein Abfall Von 1 Volt an der Kapazität 12 infolge Ladungsverlustes benötigt bei 25°C 200 Millisekunden. Die Zugriffszeit der Zelle liegt in der Größenordnung von 65 Nanosekunden. Die von der Zelle verbrauchte durchschnittliche Leistung liegt bei 250 Picowatt. Der Verstärker hat eine Verstärkung von einhundert bei einer Bandbreite von 25MHz. Die Vorspannung und das Bezugspotential des Verstärkers liegen in der Größenordnung von 0,5 Volt. Die Ladungen in den geladenen Kondensatoren oder Kapazitäten 12 werden etwa eintausendmal je Sekunde wiederhergestellt (restored) und da dies in Gruppen von acht erfolgt, beträgt die Taktfrequenz 8KilQHertz.Load capacity. A drop of 1 volt at the capacity 12 as a result of a loss of charge takes 200 milliseconds at 25 ° C. The cell's access time is on the order of 65 nanoseconds. The average consumed by the cell Output is 250 picowatts. The amplifier has a gain of one hundred at a bandwidth of 25MHz. the The bias voltage and the reference potential of the amplifier are on the order of 0.5 volts. The charges in the charged Capacitors or capacitances 12 are restored (restored) about a thousand times per second and since this is done in groups of eight occurs, the clock frequency is 8KilQHertz.
Der oben beschriebene Zellenaufbau ist einfach und verwendet nur einen kleinen Teil der epitaxialen Schicht der Halbleiterscheibe im Vergleich zu anderen Zellenkonstruktionen.The cell structure described above is simple and uses only a small portion of the epitaxial layer of the semiconductor wafer compared to other cell designs.
Es ist daher möglich, eine große Anzahl von Zellen auf einer Halbleiterscheibe unterzubringen. Die Zelle 10 ist in Qaufsicht im wesentlichen quadratisch und eignet sich daher zur Bildung eines regelmäßigen rechteckigen Feldes aus Zellen.It is therefore possible to have a large number of cells on a semiconductor wafer accommodate. The cell 10 is essentially square in plan and is therefore suitable for forming a regular rectangular array of cells.
Die Kapazität 12 der Zelle, in der die Ladung gespeichert wird, um ein Informations-Bit in der Zelle zu speichern, ist an NuIlk Potential angeschlossen und so groß wie möglich. Es ist daher von Vorteil, die Kapazität an den Kollektor des Transistors 11 anzuschließen, da auf diese Weise eine große Kapazität erreichbar ist und der Anschluß an einen auf Null-Potential gehaltenen Punkt einfach herstellbar ist.The capacity 12 of the cell in which the charge is stored in order to store a bit of information in the cell is at NuIlk Potential connected and as large as possible. It is therefore advantageous to connect the capacitance to the collector of transistor 11, because in this way a large capacity can be achieved and the connection to a point held at zero potential is easy to manufacture.
- 16 - Patentansprüche - 16 - Claims
209829/ ua 1 ti209829 / ua 1 ti
Claims (8)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2204849A1 (en) * | 1972-11-01 | 1974-05-24 | Ibm |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2204849A1 (en) * | 1972-11-01 | 1974-05-24 | Ibm |
Also Published As
| Publication number | Publication date |
|---|---|
| GB1330155A (en) | 1973-09-12 |
| BR7108322D0 (en) | 1973-05-15 |
| DE2162891B2 (en) | 1976-04-01 |
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