DE2141555C - Circuit arrangement for displaying the time intervals between recurring start and stop signals - Google Patents

Circuit arrangement for displaying the time intervals between recurring start and stop signals

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DE2141555C DE19712141555 DE2141555A DE2141555C DE 2141555 C DE2141555 C DE 2141555C DE 19712141555 DE19712141555 DE 19712141555 DE 2141555 A DE2141555 A DE 2141555A DE 2141555 C DE2141555 C DE 2141555C
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Description

lO^-ten Stoppsignal auftreten, wobei N ganzzahlig ist, und das Durchschniits-Zeitintervall zwischen wiederkehrenden Start- und Stoppsignalen anzeigt. Der Taktgeber wird also nicht langer mit den zufällig auftretenden Startsignalen synchronisiert, sondern die Startsignale werden umgekehrt mit den Taktsignalen synchronisiert, so daß der Taktgeber kontinrierlich läuft und die Taktfrequenz nicht durch Aufwärmzeiten bzw. Einschaltvorgänge des Taktgebers beeinflußt wird. Die Anzahl der Taktimpulse, welche durch das Taktgebergatter während 10* Zeitintervallen gelangen, wird summiert und dargestellt. Der ganzzahlige Wert von N kann durch einen Schalter eingestellt werden. Die Anzeige enthält einen Dezimalpunkt, der entsprechend dem gewählten Wert für N eingestellt werden kann.10 ^ -th stop signal occur, where N is an integer, and indicates the average time interval between recurring start and stop signals. The clock is no longer synchronized with the randomly occurring start signals, but the start signals are reversed synchronized with the clock signals so that the clock runs continuously and the clock frequency is not influenced by warm-up times or switching on of the clock. The number of clock pulses that get through the clock gate during 10 * time intervals is added up and displayed. The integer value of N can be set by a switch. The display contains a decimal point that can be set according to the selected value for N.

Das öffnen und Schließen des Tak;gebergatters wird mit periodischen Taktgeberimpulsen synchronisiert, so daß nur vollständige Taktgeberimpulse durch das Taktgebergatter hinduichgelangen können und ao u.mürch bedeutende Fehler vermieden werden, welche anderenfalls durch Bruchteile von Taktimpulsen erzeugt würden, die durch das Taktgebergatter gelangen. The opening and closing of the tak; gebergatters is synchronized with periodic clock pulses so that only complete clock pulses pass through the clock generator can be reached and ao and other significant errors can be avoided, which otherwise would be generated by fractions of clock pulses passing through the clock gate.

Das Auflösungsvermögen der Messung kann be- !■achtlich verbessert werden, und es können kürzere Zeitintervalle als eine Taktperiode gemessen werden, indem der Durchschnittswert einer Anzahl von 2.eitintervall-Messungen genommen wird.The resolution of the measurement can be considerably improved, and shorter ones can be used Time intervals can be measured as a clock period by taking the average of a number of 2nd time interval measurements is taken.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel der Erfindung an Hand der Zeichnungen erläutert; es stellt darIn the following a preferred embodiment of the invention is explained with reference to the drawings; it shows

Fig. I eine Schaltungsanordnung zur Bildung des Durchschnittswertes,Fig. I shows a circuit arrangement for forming the Average values,

Fig. 2a bis 2g Kurvenformen, welche durch die Schaltungsanordnung nach Fig. 1 erzeugt werden können.FIGS. 2a to 2g curve shapes which are generated by the circuit arrangement according to FIG be able.

In Fig. 1 ist die Schaltung zur Bildung des Durchschnittswertes von Intervallen dargestellt. Eine Startknntrolischaltung 23 weist einen Starteingang Il auf, der mit einem Setzeingang einer Setz-Rückstellkippstufe 19 verbunden ist. Der Ausgang Q der Kippstufe 19 ist mit dem Eingang D einer herkömmlichen /?-Kippstufe 21 verbunden. Ein Taktgeber 25 ist mit einem Takteingang 17 der Startkontrollschaltung 23 verbunden, um Taktimpulse gemäß Fig. 2a an den Takteingang der Kippstufe 21 abzugeben. Ein am Starteingang H auftretendes Signal gemäß Fig. 2b bewirkt ein Setzsignal für die Kippstufe 19. Wenn die Kippstufe 19 ein Setzsignal erhält, bevor die Vorderflanke eines Taktimpulses am Takteingang der Kippstufe 21 auftritt, so wird der Ausgang Q der Kippstufe bei der hinteren Flanke eines Taktimpulses auf einen wahren Pegelwert geschaltet. Der Ausgang Q der Kippstufe 21 bildet einen Ausgang 13 der Startkontrollschaltung 23, und die Fig. 2a, 2b und 2d stellen dieses Umschalten des Ausgangssignals bei der hinteren Flanke eines dem Eingang 57 der Startkontrollschaltung 23 zugeführten Taktimpulses auf einen wahren Pegelwert bei einem Signal am Eingang der Startkontrollschaltung 23 dar.In Fig. 1, the circuit for forming the average value of intervals is shown. A start control circuit 23 has a start input II which is connected to a set input of a set / reset trigger stage 19. The output Q of the flip-flop 19 is connected to the input D of a conventional /? - flip-flop 21. A clock generator 25 is connected to a clock input 17 of the start control circuit 23 in order to deliver clock pulses according to FIG. 2a to the clock input of the flip-flop 21. A signal appearing at the start input H according to FIG. 2b causes a set signal for the flip-flop 19. If the flip-flop 19 receives a set signal before the leading edge of a clock pulse occurs at the clock input of the flip-flop 21, the output Q of the flip-flop becomes a Clock pulse switched to a true level value. The output Q of the flip-flop 21 forms an output 13 of the start control circuit 23, and FIGS. 2a, 2b and 2d set this switching of the output signal on the trailing edge of a clock pulse fed to the input 57 of the start control circuit 23 to a true level value for a signal at the input the start control circuit 23.

Eine Stoppkontrollschaltung 45 hat einen Stoppeingang 31, der mit einem Setzeingang einer Setz-Riickstcllkippstufe 37 verbunden ist. Ein Ausgang Q der Kippstufe 37 ist mit einem Eingang D einer D-Kippstufe 39 verbunden. Ein Taktgeber 25 ist mit einem Taktgebereingang 43 der Kontrollschaltung 45 verbunden und gibt Taktimpulse an einen Taktgebereingang der Kippstufe39 gemäß Fig. 2a ab. Ein am Stoppeingang31 auftretendes Signal gemäß Fig. 2c wirkt als Setzsignal für die Kippstufe 37. Erhält die Kippstufe 37 das Setzsignal vor der Vorderflanke eines Taktimpulses, der am Taktgebereingang der Kippstufe 37 auftritt, so tritt bei der hinteren Flanke eines Taktimpulses gemäß Fig. 2a, 2c, 2e und 2f am Ausgang Q' der Kippstufe 39 ein falscher Pegelwert und am Ausgang Q der Kippstufe 39 ein wahrer Pegelwert auf. Das Ausgangssignal Q' der Kippstufe 39 bildet einen Ausgang 33, und der Ausgang Q der Kippstufe 39 bildet einen Ausgang 35 der Stoppkontrollschaltung 45.A stop control circuit 45 has a stop input 31 which is connected to a set input of a set / reset flip-flop stage 37. An output Q of the flip-flop 37 is connected to an input D of a D flip-flop 39. A clock generator 25 is connected to a clock generator input 43 of the control circuit 45 and emits clock pulses to a clock generator input of the flip-flop 39 according to FIG. 2a. A signal appearing at the stop input 31 according to FIG. 2c acts as a set signal for the flip-flop 37. If the flip-flop 37 receives the set signal before the leading edge of a clock pulse that occurs at the clock input of the flip-flop 37, then on the trailing edge of a clock pulse according to FIG. 2a, 2c, 2e and 2f at the output Q 'of the flip-flop 39 a false level value and at the output Q of the flip-flop 39 a true level value. The output signal Q ′ of the flip-flop 39 forms an output 33, and the output Q of the flip-flop 39 forms an output 35 of the stop control circuit 45.

Bei jedem Zeitintervall, dessen Startsignal die Kippstufe 19 setzt, bevor die Vorderflanke eines Taktimpuises am Takteingang 17 auftritt und dessen Stoppsignal die Kippstufe 37 setzt, nachdem die Vorderflanke des gleichen Taktimpulses am Takteingang 43 aufgetreten ist, stellen die Ausgangssignale 13 und 33 der Startkontrollschaltung 23 bzw. der Stoppkontrollschaltung 45 ähnliche wahre Pegelwerte 110 gleichzeitig bei der hinteren Flanke des T-ktimpulses gemäß Fig. 2d und 2e dar. Diese Ausgangssignale bleiben unverändert, bis dn Stoppsignal die Kippstufe 37 -instellt, bevor die Vorderflanke eines Taktsignals am Takteingang 43 auftritt. Das Beispiel der F i g. 2 zeigt, daß ein derartiges Stoppsignal kurz nach der Vorderflanke eines Taktsignals auftritt. Bei der hinteren Flanke 103 des nächsten Taktsignals schaltet der Ausgang 33 auf einen falschen Pegelwert, und der Ausgang 35 schaltet auf einen richtigen Pegelwert um, wie in Fig. 2e und 2f dargestellt ist.At each time interval, the start signal of which is set by the flip-flop 19, before the leading edge of a clock pulse occurs at clock input 17 and whose stop signal sets flip-flop 37 after the leading edge of the same clock pulse has occurred at clock input 43, output signals 13 and 33 of the start control circuit 23 or the stop control circuit 45, true level values 110 that are similar at the same time on the trailing edge of the T-kt pulse according to FIGS. 2d and 2e. These output signals remain unchanged until the stop signal, the flip-flop 37 -sets before the leading edge of a clock signal occurs at clock input 43. The example of FIG. 2 shows that such a stop signal shortly after occurs on the leading edge of a clock signal. Switches on the trailing edge 103 of the next clock signal the output 33 switches to an incorrect level value, and the output 35 switches to a correct level value as shown in Figures 2e and 2f.

Bei jedem Zeitintervall, dessen Start- und Stoppsignale die Kippstufen 19 und 37 setzen, bevor die Vorderflanke eines Taktsignals an ihren Takteingängen auftritt, sind die Ausgangssignale 13 und 33 ungleich den Pegelwerten 107, wie in Fig. 2d und 2e dargestellt ist.At each time interval whose start and stop signals set the flip-flops 19 and 37 before the When the leading edge of a clock signal occurs at its clock inputs, the output signals 13 and 33 are not the same the level values 107, as shown in FIGS. 2d and 2e.

Der Ausgang 35 ist mit den Rückstelleingängen 15 und 41 dei Start- und Stoppkontrollschaltung 23 und 45 verbunden und dient dazu, die Start- und Stoppkontrollschaltungen bei der hinteren Flanke 105 des Taktimpulses zurückzustellen, die auftritt, nachdem der Ausgang 33 auf einen falschen Pegelwert umgeschaltet hat, wie in Fig. 2d, 2e und 2f dargestellt ist. Das Taktgebergatter 29 weist einen Takteingang C auf, der mit dem Taktgeber 25 verbunden ist. Die Eingänge A und B sind mit Ausgängen 13 und 33 der Start- und Stoppkontrollschaltungen 23 bzw. 45 verbunden. Das Taktgebergatter 29 wird durch einen wahren Pegelwert von der Startkontrollschaltung 23 durchgeschaltet. Die Startkontrollschaltung 23 stellt sicher, daß der wahre Pegelwert niemals während eines Taktimpulses auftritt. Der Ausgang 33 der Stoppkontrollschaltung 45 hat einen wahren Pegelwert gemäß F i g. 2 e und daher können am Takteingang C auftretende Taktimpulse durch das Taktgebergatter hindurchgelangen, wenn ein wahrer Pegelausgangswert am Eingang A des Taktgebergatters auftritt. Das Taktgebergatter 29 wird bei einem falschen Pegelwert am Eingang B vom Ausgang 33 der Stoppkontrollschaltung 45 gesperrt. Die Stoppkontrollschaltung 45 stellt sicher, daß der wahre Ausgangspegel nur auftritt, nachdem eine Anzahl von vollständigen Taktimpulsen durch das Taktgebergatter gemäß Fig. 2g gelangt ist.The output 35 is connected to the reset inputs 15 and 41 of the start and stop control circuit 23 and 45 and is used to reset the start and stop control circuits on the trailing edge 105 of the clock pulse, which occurs after the output 33 has switched to an incorrect level value as shown in Figures 2d, 2e and 2f. The clock generator 29 has a clock input C which is connected to the clock generator 25. The inputs A and B are connected to outputs 13 and 33 of the start and stop control circuits 23 and 45, respectively. The clock gate 29 is switched through by a true level value from the start control circuit 23. The start control circuit 23 ensures that the true level value never occurs during a clock pulse. The output 33 of the stop control circuit 45 has a true level value according to FIG. 2 e and therefore clock pulses occurring at clock input C can pass through the clock gate if a true level output value occurs at input A of the clock gate. The clock gate 29 is blocked in the event of an incorrect level value at the input B from the output 33 of the stop control circuit 45. The stop control circuit 45 ensures that the true output level only occurs after a number of complete clock pulses have passed through the clock gate according to FIG. 2g.

Der Ausgang 35 der Stoppkontrollschaltung 45 ist mit dem Eingang 51 eines Durchschnittsbildners 63The output 35 of the stop control circuit 45 is connected to the input 51 of an averager 63

verbunden. Ein Eingang Sl ist mit einem Eingang eines herkömmlichen Dekadenteilers 55 verbunden, der auf die Anzahl der Zeitintervalle anspricht, weiche aufgelaufen sind, und an eine binäre Kippstufe 57 ein Ausgangssignal abgibt. Der Ausgang Q der Kippstufe 57 ist mit einem UND-Gatter 59 des Durchschnittsbildners verbunden, um das Gatter59 während ΙΟ*' Zcitintervallen durchzuschalten, wobei N eine ganze Zahl ist, die manuell in herkömmlicher Weise gewählt werden kann. Ein Ausgang 27 des Taktgebergatters 29 ist mit einem Eingang 53 des Durchschnittbildners 63 bzw. mit einem anderen Eingang des UND-Gatters 59 verbunden. Der Ausgang dieses Gatters bildet den Ausgang 61 des Durchschnittsbildncrs 63, der mit einer Anzeigeschaltung 65 verbunden ist.connected. An input S1 is connected to an input of a conventional decade divider 55, which responds to the number of time intervals that have accumulated and emits an output signal to a binary multivibrator 57. The output Q of the flip-flop 57 is connected to an AND gate 59 of the averager in order to switch the gate 59 through during ΙΟ * 'Zcitintervallen, where N is an integer which can be selected manually in a conventional manner. An output 27 of the clock gate 29 is connected to an input 53 of the averager 63 or to another input of the AND gate 59. The output of this gate forms the output 61 of the averaging 63, which is connected to a display circuit 65.

Die Anzeigeschaltung 65 ist ein herkömmlicher Dekadenzähler, welcher die Anzahl der durch das Gaiter 59 während 1 ()" Zeitintervallen gelangendenThe display circuit 65 is a conventional decade counter which shows the number of times indicated by the Gaiter 59 arriving during 1 () "time intervals

Taktimpulses summiert und darstellt. Diese Anzeigeschaltung weist eine Dczimalpunklanzeige auf, welche ursprünglich nach Maßgabe der gewählten Zahl N eingestellt wird. Durch Erhöhung von N um 1 wird S der Dezimalpunkt um eine Stelle nach links verschoben. Eine Abnahme um I bewirkt, daß der Dezimalpunkt um eine Stelle nach rechts verschoben wird. Auf diese Weise wird der gewünschte Durchschnittswert gebildet.Clock pulse sums and represents. This display circuit has a dcimal point display which is originally set in accordance with the number N selected. Increasing N by 1 shifts the decimal point one place to the left. A decrease by I causes the decimal point to be shifted one place to the right. In this way the desired average value is formed.

xo Um das durchschnittliche Zeitintervall genau zu messen, darf die Frequenz der wiederkehrenden Start- und Stoppsignale kein genaues Vielfaches einer Subharmonischen der Taktfrequenz des Taktgebers 25 sein. Diese Bedingung stellt sicher, daß die die wiederkchrcndcn Start- und Stoppsignalc nicht zu den gleichen Zeitpunkt zwischen Taktimpulscn auftreten, und dadurch kann eine sehr genaue statistische Durehschnittsbildung erreicht werden.xo To get the average time interval exactly measure, the frequency of the recurring start and stop signals must not be an exact multiple of a subharmonic the clock frequency of the clock 25. This condition ensures that the recurring Start and stop signals do not occur at the same time between clock pulses, and thereby a very precise statistical averaging can be achieved.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

»Sr“Sr

7 η η ι 7 η η ι

Claims (4)

weise »clock gate« bzw. Taktgebergatter genannt Patentansprüche: wird. Ein erstes Signal wird dazu verwendet, um dieses Gatter aufzutasten und dadurch Taktimpulse be-wise called "clock gate" or clock generator claims: is. A first signal is used to open this gate and thereby load clock pulses 1. Schaltungsanordnung zur Anzeige des Zeit- kannter Frequenz hindurchzulassen. Ein zweites Intervalls zwischen wiederkehrenden Start- und 5 Signal wird dazu verwendet, das Gatter zu sperren Stoppsignalen mit einer Quelle für periodische und dadurch den Durchgang von Taktimpulsen durch Taktimpulse, einer Kontrollschaltung, die bei dieses zu verhindern. Der Ausgang des Gatters ist einem Startsignal einen wahren Ausgangspegel typischerweise mit dem Eingang eines Impulsformers und bei einem Stoppsignal wieder einen falschen verbunden, der ausgangsseiüg je einen Impuls für Ausgangspegel abgibt, und einem Taktgebergatter, ίο jeden vollständigen Eingangsimpuls abgibt Die Ausweiches Taktimpulse während der Zeitdauer des gangssignale des Impulsformers werden gezählt und wahren Ausgangspegels der Kontrollschaltung die Anzahl der gezählten Impulse ist dem Zeitinterhindurchläßt, dadurch gekennzeichnet, vall zwischen den ersten und zweiten Signalen prodaß ein Durchschnittsbildner (63) mit dem Aus- portional. Das kürzeste Zeitintervall, welches mit diegang des Taklgebergatters (29) verbunden ist, die 15 ser Meßtechnik aufgelöst werden kann, wird durch Anzahl der Stoppsignale zählt und solche Takt- die Periode der Impulse des Taktgebers bestimmt,
impulse hindurchläßt, die am Ausgang des Takt- Ein Nachteil der bekannten Messung von Zeitgebergatters zwischen dem ersten und dem lO^-ten Intervallen besteht darin, daß das Taktgebergatter Stoppsignal auftreten, wobei N ganzzahlig ist, und während eines Taktimpulses aufgetastet und/oder gedas Durchschnittszeitinterval! zwischen wiederkeh- 20 sperrt werden kann und der Ausgang des Taktgeberrenden Start- und Stoppsignalen anzeigt. gatters dann nur einem Bruchteil eines vollständigen1. Circuit arrangement for displaying the time known frequency to let through. A second interval between recurring start and 5 signal is used to block the gate stop signals with a source for periodic and thereby the passage of clock pulses through clock pulses, a control circuit that prevents this. The output of the gate is a start signal with a true output level, typically connected to the input of a pulse shaper and, in the case of a stop signal, a false one, which outputs one pulse for output level, and a clock generator, ίο outputs every complete input pulse output signals of the pulse shaper are counted and the true output level of the control circuit the number of counted pulses is the time lag, characterized in that an averager (63) with the output is proportional between the first and second signals. The shortest time interval, which is connected to the gear of the Taklgebergatters (29), which can be resolved by this measuring technique, is counted by the number of stop signals and such clock - the period of the pulses of the clock is determined,
A disadvantage of the known measurement of Zeitgebergatters between the first and the 10 ^ -th intervals is that the clock gate stop signal occur, where N is an integer, and gated during a clock pulse and / or the average time interval ! between recurrence can be blocked and the output of the clock shows start and stop signals. gatters then only a fraction of a complete 2. Schaltungsanordnung nach Anspruch 1 mit Taktimpulses entspricht. Die Anzahl der vom Impulseinem Anzeigezähler mit Dezimalpunktanzeige, former abgegebenen Impulse auf Grund von unvollder die Taktimpulse des Durchschnittsbildners ständigen Taktimpulsen kann statistisch nicht beanzeigt, dadurch gekennzeichnet, daß die An- as stimmt werden und 0, 1 oder 2 sein. Steigert man die zahl N der auszumittelnden Zeitintervalle nach Anzahl der gemittelten Zeitintervalle, so wird auch Maßgabe der Stellung der Dezimalpunktanzeige die Anzahl der durch die Impulsformer durch Bruchin der Anzeige des Zählers eingestellt werden teile von Taktimpulsen gebildeten Impulse eine bekann, deutsame Fehlerquelle in der Messung.2. Circuit arrangement according to claim 1 with clock pulse corresponds. The number of constant from pulse to a display counter with decimal point, transformer output pulses due to unvollder the clock pulses of the averager clock pulses can not beanzeigt statistically, characterized in are that the check as true, and 0, 1, or second If the number N of the time intervals to be averaged is increased according to the number of averaged time intervals, the number of pulses formed by the pulse shaper through break in the display of the counter parts of clock pulses is also a well-known, significant source of error in the measurement, depending on the position of the decimal point display. 3. Schaltungsanordnung nach Anspruch I1 da- 30 Aus der USA.-Patentschrift ist ein Zeitmeßsystem durch gekennzeichnet, daß der Durchschnittsbild- zur Einstellung einer genauen Zeitverzögerung bener (63) ein Gatter (59) und eine Zählschaltung kannt, bei welchem ein normalerweise ausgeschalteter (SS} 57) aufweist, welche Signale zählt, die das Impulserzeuger über eine Logikschaltung durch ein Auftreten eines Taktintervalls bei jedem Stopp- Auslösesignal getriggert wird und daraufhin an einen signal darstellen und das Gatter durchschalten, so 35 Zähler eine vorbestimmte Anzahl von Taktimpulsen daß dieses Impulse vom Taktgebergatter ab einem abgibt, welche die Dauer eines einzigen Zeitint rvalls ersten Taktintervall hindurchläßt und bei dem bestimmen, wonach der Zähler ein Betätigungssignal Auftreten von 10v Taktzeitintervallen gesperrt ist. abgibt und der Impulserzeuger wieder abgeschaltet3. Circuit arrangement according to claim I 1 da- 30 from the USA.-Patent a time measurement system is characterized in that the average image bener (63) knows a gate (59) and a counting circuit, in which a normally switched off, for setting an exact time delay (SS } 57), which counts signals that the pulse generator is triggered via a logic circuit by the occurrence of a clock interval at each stop trigger signal and then represent a signal and switch through the gate, so 35 counters a predetermined number of clock pulses that this Pulses from the clock generator emits from one, which lets the duration of a single Zeitint rvalls pass through the first clock interval and determine in which the counter is blocked from an actuation signal occurrence of 10 v clock time intervals. outputs and the pulse generator is switched off again 4. Schaltungsanordnung nach Anspruch 1, da- wird. Durch die Synchronisierung des Impulserzeudurch gekennzeichnet, daß die Kontrollschaltung 40 gers mit dem Auslösesignal soll erreicht werden, daß (23, 45) periodische Taktimpulse aufnimmt und die Impulszählung genau zu Beginn des zu messenden den wahren Ausgangspegel abgibt, wenn gleich- Zeitintervalls erfolgt. Es wird zusätzlich eine Einrichzeitig die hintere Flanke eines Taktimpulses am tung zur Verzögerungsfeineinstellung und Verschie-Takteingang (C) gemäß einem Startsignal auftritt, bung der Auslösesignale für den Taktgeber benötigt, das vor dem Auftreten eines Taktimpulses abge- +5 da dieser durch den diskontinuierlichen Betrieb jegeben wurde, und wenn kein Stoppsignal vor dem weils eine gewisse Zeit braucht, bis die Frequenz der Auftreten des Taktsignals abgegeben worden ist, Taktimpulse die erforderliche Konstanz erreicht hat. und den falschen Ausgangspegel bei der hinteren Weiterhin ist aus der USA.-Patentschrift 3 505 594 Flanke eines Taktimpulses abgibt, der nach einem ein relativ aufwendiger Interpolations-Zeitintervall-Stoppsignal auftritt und durch das Taktgeber- 50 zähler bekannt, welcher die Frequenzdifferenz von gatter (29) nur ganze Taktimpulse durchschaltet. Taktgebern zur logischen Unterbrechung von Start-4. Circuit arrangement according to claim 1, there is. By synchronizing the pulse generation through characterized in that the control circuit 40 gers with the trigger signal is to be achieved that (23, 45) picks up periodic clock pulses and counts the pulses exactly at the beginning of the gives the true output level if the same time interval occurs. There is also a setup time the trailing edge of a clock pulse at the device for fine delay adjustment and shift clock input (C) occurs according to a start signal, exercise of the trigger signals required for the clock generator, before the occurrence of a clock pulse - +5 as this is due to the discontinuous operation and if there is no stop signal before it takes a certain amount of time until the frequency of the Occurrence of the clock signal has been emitted, clock pulses have reached the required constancy. and the wrong output level at the rear. Furthermore, U.S. Patent 3,505,594 Emits edge of a clock pulse, which after a relatively complex interpolation time interval stop signal occurs and known by the clock 50 counter, which the frequency difference of gate (29) only switches through whole clock pulses. Clocks for the logical interruption of start und Stoppsignalen verwendet und ebenfalls einen diskontinuierlich betriebenen Taktgeber mit den Aus-and stop signals are used and also a discontinuously operated clock generator with the —— — lösesignalen synchronisiert.—— - synchronized release signals. 55 Der Erfindung liegt die Aufgabe zugrunde, eine einfache Schaltung zur Mittelwertbildung anzugeben,55 The invention is based on the object of specifying a simple circuit for averaging, Die Erfindung betrifft eine Schaltungsanordnung welche sicherstellt, daß der berechnete MittelwertThe invention relates to a circuit arrangement which ensures that the calculated mean value zur Anzeige des Zeitintervalls zwischen wiederkehren- nicht dadurch verfälscht wird, daß nur Teile vonto display the time interval between recurring is not falsified by the fact that only parts of den Start- und Stoppsignalen mit einer Quelle für Taktgeberimpulsen in die Rechnung eingehen oderthe start and stop signals are included in the calculation with a source for clock pulses or periodische Taktimpulse, einer Kontrollschaltung, die 60 die Pulsfrequenz des Taktgebers durch dessen diskon-periodic clock pulses, a control circuit, the 60 the pulse frequency of the clock by its discon- bei einem Startsignal einen wahren Ausgangspegel tinuierlichen Betrieb verändert wird,with a start signal a true output level is changed for continuous operation, und bei einem Stoppsignal wieder einen falschen Aus- Ausgehend von einer Schaltungsanordnung der ein-and with a stop signal again a wrong starting point. Starting from a circuit arrangement of the gangspegel abgibt, und einem Taktgebergatter, wel- gangs beschriebenen Gattung wird diese Aufgabe er-output level, and a clock generator of the type described above, this task is accomplished ches Taktimpulse während der Zeitdauer des wahren findungsgemäß dadurch gelöst, daß ein Durchschnitts-ches clock pulses during the duration of the true according to the invention solved in that an average Ausgangspcgels der Kontrollschaltung hindurchläßt. 65 bildncr mil dem Ausgang des Taktgebergatters ver-Lets output level of the control circuit. 65 images with the output of the clock generator Es ist bekannt, zur Messung des Zeitintervalls zwi- bunden ist, die Anzahl der Stoppsignale zählt undIt is known that the number of stop signals counts and counts to measure the time interval sehen zwei Signalen einen Taktgeber vorzusehen, der solche Taktimpulsc hindurchläßt, die am Ausgangsee two signals to provide a clock that lets through such clock pulses that are at the output mit einem Gatter verbunden ist, welches üblicher- des Taktgebergatters zwischen dem ersten und demis connected to a gate, which is the usual clock generator between the first and the
DE19712141555 1970-08-27 1971-08-19 Circuit arrangement for displaying the time intervals between recurring start and stop signals Expired DE2141555C (en)

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