DE2055999A1

DE2055999A1 - Electronic calculating machine with integrated circuits

Info

Publication number: DE2055999A1
Application number: DE19702055999
Authority: DE
Inventors: John George Letheren John David Uxbridge Middlesex Lloyd (Großbritannien) P
Original assignee: SUMLOCK ANITA ELEKTRONICS Ltd
Current assignee: SUMLOCK ANITA ELEKTRONICS Ltd
Priority date: 1969-11-13
Filing date: 1970-11-13
Publication date: 1971-05-19
Also published as: NL7016689A; GB1305029A; US3683415A; DE2055999B2

Description

Circuits

Die Erfindung bezieht sich auf Rechenmaschinen und betrifft insbesondere elektronische Rechenmaschinen, bei denen integrierte ..Schaltkreise vorgesehen sind.The invention relates to calculating machines and, more particularly, relates to electronic calculating machines in which integrated ..circuits are provided.

Elektronische Rechenmaschinen werden seit mehreren Jahren auf den Markt gebracht. Solche Rechenmaschinen enthielten ursprünglich auf bekannte Weise ausgebildete Schaltungselemente. Im Laufe der Zeit wurden manche dieser Schaltungselemente durch gedruckte Schaltungen ersetzt oder in Verbindung mit gedruckten Schaltungen verwendet," und in neuerer Zeit verwendet man bei solchen Rechenmaschinen auch integrierte Schaltkreise. Diese integrierten Schaltkreise, die gelegentlich auch als Plättchen bezeichnet werden, lassen sich mit geringen Kosten herstellen, doch muß man diese Plättchen in dazu passenden "Büchsen" oder Behältern so unterbringen, daß sie aus integrierten Schaltkreisen bestehende Baugruppen bilden, und infolgedessen muß man innerhalb der Behälter Verbindungen zwischen den Schaltkreisen der Plättchen und den auf der Außenseite der Behälter angeordneten Anschlüssen herstellen, damit Verbindungen zu anderen Schaltkreisen der Rechenmaschine hergestellt werden können. Diese Verbindungen zwischen den integrierte Schaltkreise tragenden Plättchen und der .AußenseiteElectronic calculating machines have been on the market for several years. Such calculators originally included circuit elements formed in a known manner. Over time, some of these circuit elements became replaced by printed circuits or in conjunction with printed ones Circuits used, "and more recently, integrated circuits have also been used in such calculating machines. These integrated circuits, sometimes referred to as wafers, can be built at low cost produce, but you have to accommodate these platelets in matching "cans" or containers so that they are integrated Circuits form existing assemblies, and as a result one must within the container connections between the circuitry of the platelets and the connections arranged on the outside of the container so that Connections to other circuits of the calculating machine can be made. These connections between the built-in Circuit-bearing plate and the .outside

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der sie aufnehmenden Behälter werden jeweils mit Hilfe mehrerer Drahtleitungen hergestellt, während die in einem solchen Behälter enthaltene Schaltung hergestellt wird. Beim nachfolgenden Zusammenbau der Rechenmaschine muß man Verbindungen herstellen, die von den Zuleitungen, welche aus dem Behälter für die integrierten Schaltkreise herausragen, zu anderen Schaltkreisen der Rechenmaschine führen. Die Kosten der Anschlußleitungen und die Kosten des Anschließens der Verbindungsleitungen machen einen relativ hohen Prozentsatz der gesamten Kosten des aus integrierten Schaltkreisen bestehenden Teils der Rechenmaschine aus, da sich die Kosten der Schaltungsbaugruppen erheblich er höhen, wenn die Zahl der Anschlußleitungen vergrößert wird. Ferner legen die Abmessungen jeder einzelnen Anschlußleitung, die erforderlich sind, um während des Betriebs eine ausreichende Robustheit zu gewährleisten, eine Grenze bezüglich der Zahl der Anschlußleitungen fest, die mit einem Plättchen einer bestimmten Größe verbunden werden können, so daß es erwünscht ist, mit der kleinsten möglichen Zahl von Anschlußleitungen auszukommen, um die Verkleinerung der Abmessungen der Schaltungen auszunutzen, die sich erzielen läßt, wenn man integrierte Schaltkreise verwendet.the container receiving them are each made with the help of several wire lines, while those in such a container included circuit is produced. During the subsequent assembly of the calculating machine, connections must be made from the leads, which protrude from the container for the integrated circuits, to other circuits of the Run adding machine. Make the cost of the connecting lines and the cost of connecting the connecting lines a relatively high percentage of the total cost of the integrated circuit portion of the calculating machine because the cost of the circuit assemblies increases significantly when the number of connecting lines is increased. Furthermore, the dimensions of each individual connecting line, which are required to ensure sufficient during operation To ensure robustness, a limit on the number of connection lines that can be connected to a plate is fixed certain size can be connected, so that it is desirable with the smallest possible number of connecting lines manage to take advantage of the reduction in the size of the circuits that can be achieved when integrated Circuits used.

Wenn mehrere sich aus integrierten Schaltkreisen zusammensetzende Baugruppen miteinander verbunden werden, um eine vollständige Schaltung zu bilden, kann es erforderlich werden, eine sehr große Zahl von Anschlußleitungen zum Übertragen von Signalen zwischen den verschiedenen Schaltungen vorzusehen, so daß sich bei den integrierte Schaltkreise umfassenden Baugruppen für eine solche vollständige Schaltung hohe Herstellungskosten ergeben. Wenn mehrere sich aus integrierten Schaltkreisen zusammensetzende Baugruppen zu einer vollständigen Schaltung vereinigt werden, ist es außerdem erforderlich, die Tätigkeit der verschiedenen integrierten Schaltkreise mit Hilfe von Synchronisierungssignalen zu synchronisieren.When multiple assemblies made up of integrated circuits are connected together to form a To form a complete circuit, it may be necessary to have a very large number of connection lines for transmitting Provide signals between the various circuits, so that in the integrated circuits comprehensive assemblies for such a complete circuit high manufacturing costs result. When several assemblies made up of integrated circuits form a complete circuit are combined, it is also necessary to monitor the operation of the various integrated circuits with the help of Synchronize synchronization signals.

Der Erfindung liegt die Aufgabe zugrunde, eine Rechenmaschine zu schaffen, bei der verbesserte Verbindungen fürThe invention is based on the object of creating a calculating machine in which improved connections for

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-3-die verwendeten integrierten Schaltkreise vorgesehen sind.-3-the integrated circuits used are provided.

Genauer gesagt, sieht die Erfindung eine Rechenmaschine vor, die zwei integrierte Schaltkreise umfaßt, welche an eine Quelle für Oszillatorimgulse angeschlossen und durch eine Signalleitung zum Übertragen von Signalimpulsen zwischen den Schaltkreisen verbunden sind; hierbei umfaßt jeder integrierte Schaltkreis mehrere Impulsleitungen, von denen jede einen zugehörigen Punkt des integrierten Schaltkreises mit einer gemeinsamen Verbindung der Signalleitung über die "Leitfähigkeits"-Verbindungen zugehöriger Schaltmittel verbindet, ferner eine Zählschaltung mit mehreren Ausgängen, von denen jeder mit einem "Steuer"-Anschluß einer zugehörigen Schaltvorrichtung verbunden ist, sowie Synchronisierungsmittel zum Synchronisieren der Ausgangssignale der Zählschaltung innerhalb des integrierten Schaltkreises mit den Ausgangssignalen der Zählschaltung innerhalb des anderen integrierten Schaltkreises; hierbei ist die Anordnung derart, daß die Synchronisierungsmittel bewirken, daß die Ausgänge der Zählschaltungen in einer synchronisierten Folge erregt werden, so daß die Schaltmittel der betreffenden integrierten Schaltkreise nacheinander eingeschaltet bzw. erregt werden, um die Impulsleitungen der betreffenden integrierten Schaltkreise nacheinander mit der Signalleitung zu verbinden.More specifically, the invention provides a calculating machine which comprises two integrated circuits which are connected to a source of oscillator pulses and by a signal line connected for transmitting signal pulses between the circuits; each includes integrated Circuit multiple pulse lines, each of which has an associated point of the integrated circuit with a common Connection of the signal line via the "conductivity" connections associated switching means connects, also a counting circuit with several outputs, each of which with a "control" terminal of an associated switching device is connected, and synchronization means for synchronizing the output signals of the counting circuit within the integrated circuit with the output signals of the counting circuit within the other integrated circuit; here the arrangement is such that the synchronization means cause the outputs of the counting circuits in a synchronized sequence are excited, so that the switching means of the integrated circuits concerned are switched on one after the other or are excited to the pulse lines of the relevant integrated circuits one after the other with the signal line connect to.

Gemäß einem Merkmal der Erfindung umfaßt eine erfindungsgemäße Rechenmaschine zwei integrierte Schaltkreise, zwischen denen Signale übertragen werden; hierbei umfaßt jeder Schaltkreis mehrere Verknüpfungsglieder oder Gatterteile und mehrere Schaltungsteile, wobei jedes Gatter durch einen zugehörigen vorbestimmten Zeitimpuls gesteuert werden kann, um das Einführen der empfangenen Signale in den als integrierter Schaltkreis ausgebildeten "Empfänger¹¹ zu steuern.According to a feature of the invention, a calculating machine according to the invention comprises two integrated circuits between which signals are transmitted; In this case, each circuit comprises several logic elements or gate parts and several circuit parts, each gate can be controlled by an associated predetermined time pulse in order to control the introduction of the received signals into the integrated circuit "receiver ¹¹ ".

Gemäß einem weiteren Merkmal sieht die Erfindung eine Rechenmaschine vor, die Schaltungsmittel umfaßt, um ein Signal von einem integrierten Schaltkreis zu einem anderen integrier-According to a further feature, the invention provides a calculating machine comprising circuit means for generating a signal from one integrated circuit to another integrated

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ten Schaltkreis längs einer einzigen Drahtleitung zu übertragen, wobei diese Schaltungsmittel einen "Übertragungs"-Kreis und einen "Empfangs"-Kreis umfassen; hierbei umfaßt der "Übertragungs"-Kreis ein "Übertragungs"-Register mit mehreren Stufen, wobei jeder Stufe des Registers ein Gatter zugeordnet ist, und wobei diesen Gattern menrere Signale zugeführt werden, ferner Schaltungsmittel zum Zuführen eines Impulszuges zu dem Register, damit den Gattern nacheinander Impulse zugeführt werden, um die Gatter nacheinander zu öffnen und aie aen Gattern zugeführten Signale einer einzigen Leitung zuzuführen; ferner umfaßt die erfindungsgemäße Rechenmaschine ein zusätzliches Gatter zum Zuführen eines Signals zu der Signalleitung bei jedem zweiten Impulszug, und die "Empfänger"-Schaltung umfaßt ein "Empfänger"-Register mit mehreren Stufen, wobei jeder Stufe des Registers ein Gatter zugeordnet ist; diesen Gattern werden die der einzigen Drahtleitung entnommenen Signale zugeführt; weiterhin sind zwei abwechselnd betätigbare Eingangsgatter für das "Empfänger"-Register vorgesehen, damit diesem Register Impulse zugeführt werden können; wenn die Signale synchron auftreten, werden die Impulse dem integrierten Empfängerschaltkreis zugeführt, doch werden die Impulse beim Eintreffen nicht synchroner Signale verzögert, bis die beiden Impulszüge synchronisiert sind.th circuit along a single wire line, this circuit means forming a "transmission" circuit and comprise a "receive" circuit; here the "transfer" circle comprises a "transfer" register with several Stages, each stage of the register being assigned a gate, and several signals being fed to these gates, furthermore circuit means for supplying a pulse train to the register so that pulses are supplied one after the other to the gates, to open the gates one by one and apply all of the signals applied to the gates to a single line; further the calculating machine according to the invention comprises an additional gate for supplying a signal to the signal line every other pulse train, and the "receiver" circuit comprises a "receiver" register having several stages, each A gate is assigned to the stage of the register; the signals extracted from the single wire line are fed to these gates; Furthermore, two alternately actuatable input gates are provided for the "receiver" register so that it can be activated Register pulses can be fed; when the signals occur synchronously, the pulses are sent to the integrated receiver circuit supplied, but the pulses are delayed when non-synchronous signals arrive until the two Pulse trains are synchronized.

Bei den Schaltmitteln der integrierten Schaltkreise handelt es sich vorzugsweise um Metalloxid-Silizium-Schalttransistoren (MOS-FETs), die eine "Steuer"- bzw. Gate-Elektrode und zwei 'Leitfähigkeits"- bzw. Kanal-Elektroden umfassen und dadurch gekennzeichnet sind, daß dann, wenn ein negatives Potential an die "Steuer"-Elektrode angelegt ist, ein Kurzschluß zwischen den beiden "Leitfähigkeits"-Elektroden vorhanden, d.h. der Kanalwiderstand praktisch Null ist, und daß dann, wenn ein positives Potential an die "Steuer"-Elektrode angelegt ist, die Verbindung zwischen den beiden "Leitfähigkeits"-Elektroden unterbrochen, d.h. der Kanalwiderstand praktisch unendlich hoch ist.The switching means of the integrated circuits are preferably metal-oxide-silicon switching transistors (MOS-FETs), which comprise a "control" or gate electrode and two "conductivity" or channel electrodes and thereby are characterized in that when a negative potential is applied to the "control" electrode, a short circuit between the both "conductivity" electrodes are present, i.e. the channel resistance is practically zero, and that when a positive Potential is applied to the "control" electrode, the connection between the two "conductivity" electrodes is interrupted, i.e. the channel resistance is practically infinitely high.

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ORlGlNAl. IN<*or—~~ORlGlNAl. IN <* or— ~~

Die Oszillatorimpulse werden -vorzugsweise dem Ausgang eines Oszillators entnommen, der an einen Eingang der Zählerschaltungen angeschlossen ist. Diese Zählschaltungen sind vorzugsweise als Ringzähler ausgebildet.The oscillator pulses are -preferably the output taken from an oscillator which is connected to an input of the counter circuits. These counting circuits are preferred designed as a ring counter.

Die bei einem der integrierten Schaltkreise vorgesehenen Synchronisierungsmittel bilden vorzugsweise eine Synchronisierungsschaltung mit einer Nor-Gatterschaltung, die einen Eingang umfaßt, welcher mit einem Ausgang der Zählschaltung verbunden ist, vrobei der Ausgang der Nor-Gatterschaltung durch eine Impulsleitung mit dem gemeinsamen Anschluß der Signalleitung durch Schaltermittel verbinden ist, deren "Steuern-Anschluß mit dem Ausgang der Zählschaltimg des einen integrierten Schaltkreises verbunden ist. Ein weiterer Eingang der Nor-Gatterschaltung ist mit dem Ausgang einer durch 2 teilenden bistabilen Schaltung verbunden, deren Eingang an einen anderen Ausgang der Zählschaltung angeschlossen ist, so daß das dem Ausgang der Nor-Gatterschaltung entnommene Synchronisationssignal zwischen zwei Spannungsgrößen wechselt, wenn dem einen Eingang der Zählschaltung nacheinander Signale zugeführt werden. The synchronization means provided in one of the integrated circuits preferably form a synchronization circuit with a NOR gate circuit which has an input which is connected to an output of the counting circuit is connected, the output of the Nor gate circuit through an impulse line is connected to the common terminal of the signal line by switch means whose "control terminal with the output of the counting circuit of the one integrated Circuit is connected. Another input of the Nor gate circuit is connected to the output of a dividing by 2 bistable circuit, the input of which to another Output of the counting circuit is connected, so that the synchronization signal taken from the output of the NOR gate circuit changes between two voltage values when signals are fed to one input of the counting circuit one after the other.

Die Synchronisiertungsmittel des anderen der beiden integrierten Schaltkreise bilden vorzugsweise eine Synchronisationsschaltung mit einer Hand-Gatterschaltung, einer Hor-Gatterschaltung und einer weiteren Nor-Gatterschaltung, deren Eingang mit dem Ausgang der zuerst genannten EFor-Gatterschaltung verbunden ist. Die Ausgänge der Nand-Gatterschaltung und der zweiten Hor-Gatterschaltung sind miteinander verbunden und bilden den Ausgangsanochluß, der über die "leitfähigkeits"-Verbindungen von Schaltermitteln mit einem Eingang der Zählschaltung des anderen integrierten Schaltkreises verbunden wird. Der "Steuer"-Anschluß der Schaltermittel ist mit einem ersten Ausgang der Zählachaltung verbunden, welcher dem ersten Ausgang der Zählschaltung des ersten integrierten Schaltkreises entspricht. Die Ausgänge der durch 2 teilenden bistabilen Schaltung sind mit einem Eingang der ersten Nor-Gatterschal-The synchronization means of the other of the two integrated circuits preferably form a synchronization circuit with a manual gate circuit, a hor gate circuit and another Nor gate circuit, the input of which with the output of the first-mentioned EFor gate circuit connected is. The outputs of the NAND gate circuit and the second Hor gate circuit are connected to one another and form the output terminal, which has the "conductivity" connections is connected by switch means to an input of the counting circuit of the other integrated circuit. The "control" connection of the switch means is connected to a first Output of the counting circuit connected, which is the first output of the counting circuit of the first integrated circuit is equivalent to. The outputs of the bistable circuit dividing by 2 are connected to an input of the first nor-gate circuit

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tung bzw. der Nand-Gatterschaltung verbunden. Der Eingang der ■bistabilen Schaltung ist an einen zweiten Ausgang der Zähischaltung angeschlossen, und dieser zweite Ausgang entspricht dem zweiten Ausgang der Zählschaltung des zweiten integrierten Schaltkreises.device or the NAND gate circuit connected. The entrance of the The bistable circuit is connected to a second output of the counting circuit connected, and this second output corresponds to the second output of the counting circuit of the second integrated Circuit.

Wenn die Synchronisierungsschaltung des zweiten integrierten Schaltkreises die Synchronisationsimpulse empfängt, die aus den Synchronisationsimpulsen des ersten integrierten Schaltkreises abgeleitet sind, sendet der zweite integrierte Schaltkreis ein Signal aus, das sich danach richtet, ob der logische Pegel des Synchronisationsimpulses der gleiche ist wie der logische Pegel des Ausgangssignals der bistabilen Schaltung. Wenn die logischen Pegel die gleichen sind, ermögliche es der Ausgangsanschluß der Synchronisierungsschaltung der Zählschaltung, in Tätigkeit zu treten; solange sich die beiden Größen unterscheiden, verhindert der Ausgangsanschluß der Synchronisierungsschaltung, daß die Zählschaltung in Tätigkeit tritt. Die Zählschaltung des anderen integrierten Schaltkreises arbeitet unter dem Einfluß der Synchronisierungsschaltung mit einer oder mehreren Verzögerungen, bis die Zählschaltungen synchron arbeiten, woraufhin während des Betriebs keine weiteren Verzögerungen mehr auftreten.When the synchronization circuit of the second integrated circuit receives the synchronization pulses, which are derived from the synchronization pulses of the first integrated circuit, sends the second integrated circuit Circuit outputs a signal that depends on whether the logic level of the synchronization pulse is the same like the logic level of the output signal of the bistable circuit. When the logic levels are the same, enable the output terminal of the synchronization circuit of the counting circuit to come into operation; as long as the distinguish between the two quantities, the output terminal of the synchronization circuit prevents the counting circuit from operating occurs. The counting circuit of the other integrated circuit operates under the influence of the synchronization circuit with one or more delays until the counting circuits work synchronously, whereupon during operation no further delays occur.

Die Synchronisationsmittel des ersten integrierten Schaltkreises erzeugen einen Zug von Synchronisationsimpulsen während derjenigen Zeitspanne, während welcher der Ausgang der ersten Zählschaltung der Synchronisationsmittel erregt ist. Diese Synchronisationsimpulse werden über die Signalleitung dem Eingang der Syncnronisationsraittel des zweiten integrierten Schaltkreises zugeführt, um zu gewährleisten, daß die Ausgänge der ersten Zählschaltung, die mit den Synchronisationsmitteln des ersten und des zweiten integrierten Schaltkreises verbunden sind, synchron erregt werden, und daß infolgedessen die Ausgänge der zweiten Zählschalturig ebenfalls synchron erregt werden.The synchronization means of the first integrated circuit generate a train of synchronization pulses during the period of time during which the output of the first counting circuit of the synchronization means is excited. These synchronization pulses are integrated via the signal line to the input of the syncnronization system of the second Circuit supplied to ensure that the outputs of the first counting circuit connected to the synchronization means of the first and second integrated circuits are connected, are excited synchronously, and that, as a result, the outputs of the second counting circuit are also excited synchronously will.

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Die. Erfindung und vorteilhafte Einzelheiten der Erfindung werden im folgenden an Hand schematischer Zeichnungen an Ausführungsbeispielen näher erläutert.The. Invention and advantageous details of the invention are explained in more detail below with reference to schematic drawings of exemplary embodiments.

Fig. 1 zeigt in einem Blockschema zwei integrierte Schaltkreise, die in den zugehöxdgen Behältern angeordnet und miteinander durch drei einzelne Signalleitungen verbunden sind, damit Impulse·zwischen den integrierten Schaltkreisen übertragen werden können.Fig. 1 shows in a block diagram two integrated circuits which are arranged in the associated containers and are connected to each other by three individual signal lines, so that pulses · can be transmitted between the integrated circuits.

i Fig. 2 zeigt einen Teil des Behälters und einen Teil des in Fig. 1 auf der linken Seite dargestellten integrierten Schaltkreises, der mit der obersten einzelnen leitung verbunden ist.Fig. 2 shows part of the container and part of the integrated shown in Fig. 1 on the left Circuit connected to the topmost single line.

Fig. 3 zeigt einen Teil des Behälters und einen Teil des In Fig. 1 auf der rechten Seite dargestellten integrierten . Schaltkreises, der mit der obersten einzelnen Leitung verbunden ist.Fig. 3 shows part of the container and part of the integrated shown in Fig. 1 on the right. Circuit connected to the topmost single line.

Fig. 4 veranschaulicht mehrere Arten von Impulsen, die bei einer zweiten Ausführungsform einer erfindungsgemäßen"Rechenmaschine verwendet werden.Fig. 4 illustrates several types of pulses generated in a second embodiment of a "calculating machine be used.

Fig. 5 zeigt weitere Einzelheiten einiger der in Fig. 4 dargestellten Impulse.FIG. 5 shows further details of some of the pulses shown in FIG.

Fig. 6 ist eine schematische Darstellung eines Teils der Schaltung der zweiten Ausführungsform einer Rechenmaschine gemäß der Erfindung.6 is a schematic representation of part of the circuitry of the second embodiment of a calculating machine according to FIG the invention.

Fig. 7 und 8 zeigen weitere Einzelheiten der Schaltung nach Fig. 6.Figures 7 and 8 show further details of the circuit according to Fig. 6.

Fig. 9 zeigt in Form einer Tabelle die Folge von Signalen, die durch die Schaltungen nach Fig. 7 und 8 erzeugt werden.Fig. 9 shows in the form of a table the sequence of signals, generated by the circuits of Figs.

In Fig. 1 erkennt man zwei Behälter 2 und 4, die z.B. bei einer Transistor-To5-Anordnung den einen integrierten Schaltkreis 6 bzw. den anderen integrierten Schaltkreis 8 ent-In Fig. 1, two containers 2 and 4 can be seen, which e.g. in a transistor To5 arrangement, one integrated Circuit 6 or the other integrated circuit 8

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halten. Jeder der integrierten Schaltkreise 6 und 8 umfaßt 18 Impulsleitungen, die Eingangs- oder Ausgangsleitungen bilden und in der Praxis innerhalb der integrierten Schaltkreise angeordnet sind; diese Impulsleitungen sind in den Behältern 2 und 4 zu drei Gruppen 10, 12, 14 bzw. 10', 12', 14' zu je sechs Leitungen zusammengefaßt. Die einander entsprechenden Leitungsgruppen 10, 10', 12, 12' und 14, 14' sind mit im folgenden näher beschriebenen Sätzen von Gattern 11, 11', 13, 13' und 15, 15' verbunden, und die Leitungsgruppen 10 und 10' bzw. 12 und 12' bzw. 14 und 14' sind durch Signalleitungen 16, 18 und 20 miteinander verbunden. Die Zahl der Eingänge ist bei einer Gruppe von Leitungen gleich der Zahl der Ausgänge der Gruppe von Leitungen am anderen Ende der einzelnen Signalleitung und umgekehrt.keep. Each of the integrated circuits 6 and 8 includes 18 pulse lines which form input or output lines and in practice are arranged within the integrated circuits; these impulse lines are in the tanks 2 and 4 to three groups 10, 12, 14 or 10 ', 12', 14 'of each six lines combined. Corresponding line groups 10, 10 ', 12, 12' and 14, 14 'are shown below sets of gates 11, 11 ', 13, 13' and 15, 15 'described in more detail, and the line groups 10 and 10' or 12 and 12 'or 14 and 14' are connected to one another by signal lines 16, 18 and 20. The number of entrances is at of a group of lines is equal to the number of outputs of the group of lines at the other end of the individual signal line and vice versa.

In dem Behälter 2 befindet sich ein Hauptmultiplexer 22 mit einer Eingangsleitung 24, die an den Ausgang eines Oszillators 26 angeschlossen ist, damit ihr gemäß Pig. 2 Oszillatorimpulse G.D. zugeführt werden können. Der Hauptmultiplexer 22 umfaßt acht Ausgangsleitungen 27 und einen Synchronisaticnsausgang 27a· Sechs der Ausgangsleitungen 27 sind auf eine noch zu erläuternde Weise mit den Leitungen der Leitungsgruppen 10, 12 und 14 verbunden. Die siebte Ausgangsleitung des Hauptmultiplexers 22 ist als siebte Impulsleitung mit dem Satz von Gattern 11 verbunden, und die achte Ausgangsleitung des Hauptmultiplexers 22 ist als achte Impulsleitung an den Satz von Gattern 11 und als siebte Impulsleitung an die Gattersätze 13 und 15 angeschlossen. Die erwähnten sechs Ausgangsleitungen des Hauptmultiplexers 22 sind mit den zugehörigen "Steuer-Elektroden oder Anschlüssen von Schaltermitteln in Form von Metalloxid-öilizium-Schalttransistoren verbunden, die in der Praxis Bestandteile der betreffenden integrierten Schaltkreise bilden und "Leitfähigkeits^Elektroden oder Anschlüsse aufweisen, welche mit den zugehörigen Eingangs/Ausgangs-Impulsleitungen der Leitungsgruppen 10, 12 und 14 in Reihe geschaltet sind. Alle sechs Ausgangsleitungen des Hauptaultiplexers 22 sind an die "Steuer"-Elektroden des Schalttransistors einer der Impuls-In the container 2 there is a main multiplexer 22 to an input line 24 which is connected to the output of an oscillator 26 so that it in accordance with Pig. 2 oscillator pulses GD can be fed. The main multiplexer 22 comprises eight output lines 27 and a synchronization output 27a · Six of the output lines 27 are connected to the lines of the line groups 10, 12 and 14 in a manner to be explained below. The seventh output line of the main multiplexer 22 is connected as the seventh pulse line to the set of gates 11, and the eighth output line of the main multiplexer 22 is connected as the eighth pulse line to the set of gates 11 and as the seventh pulse line to the gate sets 13 and 15. The mentioned six output lines of the main multiplexer 22 are connected to the associated "control electrodes or connections of switch means in the form of metal-oxide-silicon switching transistors, which in practice form components of the integrated circuits in question and have" conductivity "electrodes or connections which are connected to the associated input / output pulse lines of the line groups 10, 12 and 14 are connected in series. All six output lines of the mainaultiplexer 22 are connected to the "control" electrodes of the switching transistor of one of the pulse

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leitungen jeder der Leitungsgruppen 10, 12 und 14 angeschlossen. Die Verbindungen, zwischen den Ausgangsleitungen des Hauptmultiplexers 22 und den Eingangs/Ausgangs-Impulsleitungen der Leitungsgruppen 10, 12 und 14 werden im folgenden näher beschrieben.Lines of each of the line groups 10, 12 and 14 connected. The connections between the output lines of the Main multiplexer 22 and the input / output pulse lines of line groups 10, 12 and 14 are discussed in more detail below described.

Auf ähnliche Weise ist in dem Behälter 4 ein Tochter-Multiplexer 28 angeordnet, der eine Eingangsleitung 30 aufweist, die mit dem Ausgang des Oszillators 26 verbunden ist, damit ihm Oszillatorimpulse G-.D. zugeführt werden können. Dieser Tochter-Multiplexer 28 umfaßt sieben Ausgangsleitungen 27'; sechs dieser Ausgangsleitungen sind mit den zugehörigen Eingangs/Ausgangs-Impulsleitungen verbunden, die ihrerseits auf ähnliche Weise an den integrierten Schaltkreis 8 angeschlossen sind, wie die erwähnten sechs Ausgangsleitungen des Hauptmultiplexers 22. Die siebte Ausgangsleitung 27' des Tochtermultiplexers 28 ist als siebte Impulsleitung mit den Leitungsgruppen 10', 12' und 14' sowie mit den G-attersätzen 11', 13^f und 15' verbunden. Eine Ausgangsleitung 27a¹ des Tochtermultiplexers 28 ist als achte Leitung mit dem Gattersatz 11' verbunden. Die Ausgangsleitung 27a' bildet einen Eingang des Tochtermultiplexers 28 und übermittelt die Synchronisationsimpulse zu dem Tochtermultiplexer. Die Verbindungen zwischen den Ausgangs- und Eingangsleitungen des Tochtermultiplexers und den Eingangs/Ausgangs-Impulsleitungen der Leitungsgruppen 10', 12' und 14' werden weiter unten näher beschrieben.In a similar way, a daughter multiplexer 28 is arranged in the container 4, which has an input line 30 which is connected to the output of the oscillator 26 so that it can receive oscillator pulses G-.D. can be fed. This daughter multiplexer 28 comprises seven output lines 27 '; six of these output lines are connected to the associated input / output pulse lines, which in turn are connected to the integrated circuit 8 in a similar manner to the six output lines of the main multiplexer 22 mentioned Line groups 10 ', 12' and 14 'and connected to the gate sets 11', 13 ^f and 15 '. An output line 27a ^{1 of} the daughter multiplexer 28 is connected as the eighth line to the gate set 11 '. The output line 27a 'forms an input of the child multiplexer 28 and transmits the synchronization pulses to the child multiplexer. The connections between the output and input lines of the daughter multiplexer and the input / output pulse lines of the line groups 10 ', 12' and 14 'are described in more detail below.

Fig. 2 zeigt den Hauptmultiplexer 22, einen Teil des integrierten Schaltkreises 6, die Leitungsgruppe 10 und den Satz von G-attern 11, die mit der Signalleitung 16 verbunden sind. Der Hauptmultiplexer 22 umfaßt mehrere Iior-Gatterschaltungen, die bei den Eingangssignalen A und B das Ausgangssignal G liefern, das in der folgenden Tabelle dargestellt ist, wo die logische 1 gleich -Ye und die logische 0 gleich +ve ist.Fig. 2 shows the main multiplexer 22, part of the integrated circuit 6, the line group 10 and the Set of gates 11 connected to the signal line 16 are. The main multiplexer 22 comprises several Iior gate circuits, which deliver the output signal G for the input signals A and B, which is shown in the following table, where the logical 1 equals -Ye and the logical 0 equals + ve is.

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Table 1

ABC Bemerkung: Wenn nur das Eingangssignal A auf-ABC Note: If only the input signal A is

0 0 1 tritt, ist das Signal in dem nicht angeschlos-0 0 1 occurs, the signal is in the not connected

1 0 0 senen Eingang B stets einem Eingangssignal1 0 0 senen input B always an input signal

0 10 B = O gleichwertig» d.U. die lor-Gatterschal-0 10 B = O equivalent »d.U. the lor gate scarf

(Invertor) ABG tung mit nur einem Eingang arbeitet als Nein-(Invertor) ABG with only one input works as a no-

1 1 0 Schaltung.1 1 0 circuit.

Der Hauptmultiplexer 22 umfaßt ferner mehrere Band-Gatterschaltungen, die bei den Eingangssignalen A und B das Ausgangssignal C liefern, das in der folgenden Tabelle 2 dargestellt ist, wo die logische 1 wie suvor negativ und die logische 0 wie zuvor positiv ist.The main multiplexer 22 further comprises a plurality of band gate circuits, which deliver the output signal C for the input signals A and B, which is shown in Table 2 below is where the logic 1 is negative as before and the logic 0 is positive as before.

Tabelle 2Table 2 BB. 00 AA. 00 11 00 11 11 00 00 11 11 ■i
1■ i
1 00 11

In dem Hauptmultiplexer 22 werden die Rechteckwellen bildenden Oszillatorimpulse CD. durch die Leitung 24 übermittelt, so daß man ein direktes Ausgangssignal 0λ und über die Nor-Gatterschaltung 50 ein umgekehrtes Ausgangssignal 02 erhält. Diese beiden Ausgangssignale werden den "Steuer"-Elektroden von vier Metalloxid-Silizium-Schalttransistoren 51 bis 54 zugeführt, deren Leitfähigkeitseleictroden mit fünf MOr-Gatterschaltungen 55 bis 59 in Reihe geschaltet sind, um einen Zähler oder ein Register in Form einer geschlossenen Schleife zu bilden. Die betreffenden Auagangssignale der vier Iior-Gat~ terschaltungen 56 bis 59 werden den zugehörigen Nor-Gatterschaltungen 60 bis 63 zugeführt, welche die Ausgangssignale A, X bzw. G, ö" bzw. D, IT liefern. Die Metalloxid-Silizium-Schalttransistoren 51 bis 54 sind dadurch gekennzeichnet, daß beim Anlegen einer negativen Spannung en eine Steuerelektrode ein Kurzschluß zwischen den Leitfähigkeitselektroden hervorgerufenIn the main multiplexer 22, the square waves forming oscillator pulses CD. transmitted through the line 24 so that a direct output signal 0λ and an inverted output signal 02 via the NOR gate circuit 50 are obtained. These two output signals are fed to the "control" electrodes of four metal-oxide-silicon switching transistors 51 to 54, the conductivity electrodes of which are connected in series with five MOr gate circuits 55 to 59 to form a counter or a register in the form of a closed loop . The relevant output signals of the four Iior gate circuits 56 to 59 are fed to the associated Nor gate circuits 60 to 63, which supply the output signals A, X and G, "and D, IT. The metal-oxide-silicon switching transistors 51 to 54 are characterized in that when a negative voltage en is applied, a control electrode causes a short circuit between the conductivity electrodes

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wird, und daß das Anlegen einer positiven Spannung an eine SteueüsLektrode bewirkt, daß die leitende Verbindung zwischen den Leitfähigkeitselektroden unterbrochen wird.is, and that applying a positive voltage to a Control electrode causes the conductive connection between the conductivity electrodes is interrupted.

Somit führt das nacheinander erfolgende Zuführen der Ausgangssignale JZi 1 und 02 zu der als geschlossener Kreislauf ausgebildeten Zählschaltung, die durch die Metalloxid-Silizium-r-Schalttransistoren 51 bis 54 und die Eor-Gatterschaltungen 55 bis 59 gebildet ist, zu der folgenden als Tabelle 3 bezeichneten Wertetabelle für die Ausgangssignale an den Ausgängen A, B, C und D. Die mit "Schlitz" und "Decodieren" bezeichneten Ausgangssignale werden weiter unten erläutert.Thus, the successive feeding of the output signals JZi 1 and 02 to the closed circuit counting circuit, which is formed by the metal-oxide-silicon r-switching transistors 51 to 54 and the Eor gate circuits 55 to 59, leads to the following table 3 Table of values designated for the output signals at the outputs A, B, C and D. The output signals designated with "slot" and "decoding" are explained below.

Tabelle 3Table 3 0202 AA. 33 GG DD. Schlitzslot DecodierenDecoding DD. .1.1 OO 11 OO 11 88th ÄÄ BB. OO 00 11 11 GG 11 11 AA. G"G" 11 11 11 00 OO 11 22 BB. DD. 00 00 11 00 11 11 33 CECE DD. 11 11 11 00 11 OO 44th AA. 11 00 00 00 OO 11 OO 55 II. GG 11 11 00 11 11 OO 66th BB. DD. OO 00 00 11 00 OO 77th CC. DD. 11 11 00 11 00 11 88th AA. 00

V/enn gemäß der ersten Zeile der Wertetabelle die Metalloxid-Silizium-Schalttransistoren 51 und 53 > die an den Ausgang 01 angeschlossen sind, den Stromkreis unterbrochen haben, befinden sich die Metalloxid-Silizium-Schalttransistoren 52 und 54, die an den Ausgang 02 angeschlossen sind, im kurzgeschlossenen Zustand. Wenn das Ausgangssignal D gleich 1 ist, ist das Ausgangssignal C gleich O. Nimmt man für den Augenblick an, daß B gleich 1 ist, so ist A gleich 0; hierbei handelt es sich um die Ausgangsbedingungen. Die aufeinander folgenden Betätigungen der Ausgänge 0\ und 02 veranlassen die Ausgangssignale A, B, G und D, sich entsprechend der Wertetabelle zu verhalten und nach acht Änderungen in ihren Aus-If, according to the first line of the table of values, the metal-oxide-silicon switching transistors 51 and 53, which are connected to output 01, have interrupted the circuit, there are metal-oxide-silicon switching transistors 52 and 54, which are connected to output 02 are in the short-circuited state. If the output signal D is equal to 1, the output signal C is equal to O. Assuming for the moment that B is equal to 1, then A is equal to 0; these are the starting conditions. The successive actuations of outputs 0 \ and 02 cause output signals A, B, G and D to behave according to the table of values and after eight changes in their output

ßÄD ORIGINAL 109821/1841ßÄD ORIGINAL 109821/1841

gangszustand zurückzukehren. Diese acht Änderungen der Ausgangssignale wiederholen sich in regelmäßiger Folge und werden gemäß der Wertetabelle als Schlitze 1 bis 8 bezeichnet. Die in der Wertetabelle mit "Decodieren" bezeichnete Spalte gibt die Ausgangssignale an, welche die "Schlitze" identifizieren, und diese Ausgangssignale werden den Paaren von Nand- und Nor-Gatterschaltungen 70 und 71, 72 und 73, 74 und 75, 76 und 77, 78 und 79, 80 und 81, 82 und 83 sowie 84 und 85 zugeführt, die mit den "Schlitz"-Ausgangsleitungen verbunden sind, welche mit 1 bis 8 bezeichnet sind. Die Schlitzausgangsleitungen 1 bis 3 und 5 bis 8 sind mit den zugehörigen "Steuer-Elektroden der Metalloxid-Süizium-Schalttransistoren 90 bis 96 verbunden, die an entsprechende Eingangs/Ausgangs-Impulsleitungen 1 bis 3 bzw. 5 bis 7 und eine Synchronisationsleitung angeschlossen sind. Die Ausgangsleitungen 1 bis 3 und die üynchronisationsleitung sind gemeinsam mit dem Eingang einer Nor-Gatterschaltung 97 verbunden, die über einen Metalloxid-Silizium-Schalttransistor 98 an eine gemeinsame Verbindung der Signalleitung 16 angeschlossen ist. Der Eingang der Nor-G-atterschaltung 97 ist ferner mit einer der "Leitfähigkeits"-Elektroden eines Paars von Metalloxid-Silizium-Schalttransistoren 99 und 100 verbunden, deren andere "Leitfähigkeits"-Elektroden mit einer negativen Spannung -Vdd gespeist werden, und deren "Steuer"-Elektroden mit der Schlitzausgangsleitung 8 bzw. der Schlitzausgangsleitung 4 verbunden sind. Die drei Eingangsimpulsleitungen 5, 6 und 7 sind mit dem Ausgang einer Nor-Gatterschaltung 101 verbunden, deren Eingang an die gemeinsame Verbindung zu der einzelnen leitung 16 angeschlossen ist.return to normal state. These eight changes in the output signals repeat themselves in regular succession and are designated as slots 1 to 8 according to the table of values. In the The column labeled "Decode" in the table of values indicates the output signals which identify the "slots", and these output signals are given to the pairs of NAND and NOR gates 70 and 71, 72 and 73, 74 and 75, 76 and 77, 78 and 79, 80 and 81, 82 and 83 as well as 84 and 85 supplied, connected to the "slotted" output lines labeled 1-8. The slot output lines 1 to 3 and 5 to 8 are with the associated "control electrodes of the metal-oxide-silicon switching transistors 90 to 96 are connected to the corresponding input / output pulse lines 1 to 3 or 5 to 7 and a synchronization line are connected. The output lines 1 to 3 and the üynchronisationsleitung are jointly connected to the input of a NOR gate circuit 97, which is connected via a metal-oxide-silicon switching transistor 98 is connected to a common connection of the signal line 16. The input of the Nor-Gatterschaltung 97 is also connected to one of the "conductivity" electrodes of a pair of metal-oxide-silicon switching transistors 99 and 100 connected, their other "conductivity" electrodes fed with a negative voltage -Vdd, and their "control" electrodes with the slot output line 8 or the slot output line 4 are connected. The three input pulse lines 5, 6 and 7 are connected to the output connected to a NOR gate circuit 101, the input of which is connected to the common connection to the individual line 16.

Der Ausgang der Nor-Gatterschaltung 84 der Schlitzausgangsleitung 8 ist mit einem Eingang einer Nor-Gatterschaltung 106 verbunden, deren Ausgang in Fig. 2 mit "SYNCH." bezeichnet ist. Dieser Synchronisationsausgang ist mit einer der "Leitfähigkeits"-Elektroden des Metalloxid-Silizium-Schalttransistors 96 verbunden, der durch die Schlitzaus-The output of the nor gate circuit 84 of the slot output line 8 has one input of a nor gate circuit 106, the output of which is labeled "SYNCH." designated is. This synchronization output is with one of the "conductivity" electrodes of the metal-oxide-silicon switching transistor 96 connected, through the slot opening

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ORiGlNAL INSPECTEDORiGlNAL INSPECTED

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gangsleitung 8 gesteuert wird. Der andere Eingang des Nor-Gatters 106 ist an den Ausgang einer durch 2 teilenden "bistabilen Schaltung 108 angeschlossen, deren Eingang mit dem Ausgang B der Nor-Gatterschaltung 61 verbunden ist. Bei der soeben beschriebenen Schaltung handelt es sich um eine Synchronisationsschaltung zum Erzeugen eines Synchronisationsoder Synchronimpulses, der immer dann erzeugt wird, wenn der Schlitzausgangsleitung 8 ein Signal zugeführt wird. Die aufeinander folgenden Synchronimpulse wechseln zwischen einer positiven Größe (logische 0) und einer negativen Größe (logische 1), wenn der Schlitz 8 auf eine noch zu erläuternde Yfeise nacheinander erregt wird. Der Synchronimpuls wird durch die Signalleitung 16 übermittelt, um zu gewährleisten, daß ™trunk line 8 is controlled. The other entrance to the Nor gate 106 is connected to the output of a "dividing by 2" bistable circuit 108, the input of which is connected to the Output B of the nor gate circuit 61 is connected. In the The circuit just described is a synchronization circuit to generate a synchronization or sync pulse that is generated whenever the Slot output line 8 is fed a signal. The successive sync pulses alternate between one positive size (logical 0) and a negative size (logical 1) if the slot 8 is on a yet to be explained Yfeise is excited one after the other. The sync pulse is transmitted through signal line 16 to ensure that ™

die Schlitzausgangsleitungen 1 bis 8 des Hauptmultiplexers 22 und des Tochtermultiplexers 28 auf eine noch zu erläuternde Y/eise synchron betätigt werden.the slot output lines 1 to 8 of the main multiplexer 22 and the daughter multiplexer 28 to a yet to be explained Y / can be operated synchronously.

Fig. 3 zeigt den Tochtermultiplexer 28, einen Teil des integrierten Schaltkreises.8, den Satz von leitung 10' und den Satz von Gattern 11', die mit der einzigen Leitung 16 verbunden sind, Die in Pig. 3 gezeigten Schaltungselemente, die in Mg. 2 dargestellten Schaltungselementen entsprechen, sind jeweils mit gleichen Bezugszahlen, jedoch unter Beifügung eines Kennstrichs, bezeichnet. Die in Fig. 3 dargestellten Schaltungen-stimmen mit Ausnahme von zwei Unterschieden mit den Schaltungen nach ü'ig. 2 überein. Der erste Unterschied besteht darin, daß die Impulsleitungen 1, 2 und 3 in Fig. 2 Ausgangsleitungen und in Fig. 3 Eingangsleitungen sind, während die Impulsleitungen 5, 6 und '( in Fig. 2 Eingangsleitungen und in Fig. 3 Ausgangsleitungen sind. Der zweite Unterschied besteht darin, daß eine Synchronisationsschaltung vorgesehen ist, die zwischen dem Eingang der Nor-Gatterschaltung 101 und dem Eingang der Hor-Gatterschaltung 55 angeschlossen ist und dazu dient, die Schiitzausgangsleitungen 1 bis 8 des Hauptmultiplexers 22 und des Tochtermultiplexers 28 zu synchronisieren. Fig. 3 shows the child multiplexer 28, part of the integrated circuit 8, the set of line 10 'and the set of gates 11' connected to the single line 16, which in Pig. Circuit elements shown in FIG. 3, which correspond to circuit elements shown in FIG. 2, are each denoted by the same reference numerals, but with the addition of an identifier. With the exception of two differences, the circuits shown in FIG. 3 agree with the circuits according to ü'ig. 2 match. The first difference is that pulse lines 1, 2 and 3 in Fig. 2 are output lines and in Fig. 3 input lines, while pulse lines 5, 6 and '( in Fig. 2 are input lines and in Fig. 3 are output lines The second difference is that a synchronization circuit is provided which is connected between the input of the NOR gate circuit 101 and the input of the Hor gate circuit 55 and is used to synchronize the output lines 1 to 8 of the main multiplexer 22 and the daughter multiplexer 28.

10 98 21/18 41 BAD₀RfGlNAL10 98 21/18 41 BAD ₀ RfGlNAL

Die Synchronisationsschaltung umfaßt eine Nand-Gatterschaltung 120 mit zwei Eingängen und eine Hor-Gatterschaltung 121 mit zwei Eingängen, bei denen jeweils ein Eingang mit dem Eingang der Nor-Gatterschaltung 101' verbunden ist. Die Nor-G-atterschaltung 121 ist mit einem Nor-Gatter 123 verbunden. Ein Ausgang einer durch 2 teilenden bistabilen Schaltung 124 ist mit den anderen Eingängen der Nand-Gatterschaltung 120 und der Nor-Gatterschaltung 121 verbunden, und ein Eingang ist an den Ausgang B der Nor-Gatterschaltung 61 ' angeschlossen. Die Ausgänge der land-Gatterschaltung 120 und der Nor-Gatterschaltung 123 sind miteinander verbunden, um einen gemeinsamen Ausgang der Synchronisationsschaltung zu bilden, die über die "Leitfähigkeits"-Verbindungen eines Metalloxid-Silizium-Schalttransistors 126 an einen Eingang einer Nor-Gatterschaltung 55' angeschlossen ist. Die 'Bteuer"-Elektrode des Schalttransistors 126 ist mit der Nor-Gatterschaltung 85' verbunden, die an die Schlitzausgangsleitung 8 angeschlossen ist.The synchronization circuit comprises a NAND gate circuit 120 with two inputs and a Hor gate circuit 121 with two inputs, each of which has an input with the Input of the Nor gate circuit 101 'is connected. The Nor-Gatterschaltung 121 is connected to a Nor gate 123. An output of a divide-by-two bistable 124 is with the other inputs of the NAND gate circuit 120 and the NOR gate circuit 121, and one input is connected to the output B of the NOR gate circuit 61 '. The outputs of the land gate circuit 120 and the nor gate circuit 123 are connected together to form a common output of the synchronization circuit, those via the "conductivity" compounds of a metal-oxide-silicon switching transistor 126 is connected to an input of a nor gate circuit 55 '. The 'tax' electrode of the switching transistor 126 is connected to the Nor gate circuit 85 ' connected to the slot output line 8.

Die beschriebene Synchronisationsschaltung arbeitet wie folgt:The synchronization circuit described works as follows:

Wenn die Oszillatorimpulse G.D. des Oszillators 26 dem Hauptmultiplexer 22 zugeführt werden, werden die Schlitzausgangsleitungen 1, 2, 3> 5, 6 und 7 während der entsprechenden Schlitzzeiten in der Reihenfolge eingeschaltet, die weiter oben in der Wertetabelle (Tabelle 3) angegeben ist, so daß die Impulsleitungen 1, 2, 3> 5> 6 und 7 der Leitungsgruppen 10, 12 und 14 mit den Signalleitungen 16, 18 und 20 verbunden werden (Fig. 1). Die Schlitzausgangsleitung 4 wird in einem dem Schlitz 4 entsprechenden Zeitpunkt am richtigen Platz innerhalb der Reihenfolge eingeschaltet, um eine negative Spannung an die Steuerelektrode des Schalttransistors 100 anzulegen. Hierdurch wird der Schalttransistor 100 in seinen kurzgeschlossenen Zustand gebracht, um die negative Spannung -Vdd an die Ausgangsimpulsleitungen 1, 2 und 3 anzulegen und zu gewährleisten, daß alle etwa noch verbliebenen Daten, dieWhen the oscillator pulses G.D. of the oscillator 26 dem Main multiplexers 22 become the slot output lines 1, 2, 3> 5, 6 and 7 switched on during the corresponding slot times in the order that follows is given above in the table of values (Table 3), so that the pulse lines 1, 2, 3> 5> 6 and 7 of the line groups 10, 12 and 14 are connected to the signal lines 16, 18 and 20 (Fig. 1). The slot output line 4 is in the right place at a time corresponding to the slot 4 turned on within the sequence in order to apply a negative voltage to the control electrode of the switching transistor 100. As a result, the switching transistor 100 is brought into its short-circuited state to the negative voltage -Vdd to the output pulse lines 1, 2 and 3 and to ensure that any remaining data that

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über diese Impulsleitungen von dem integrierten Schaltkreis aus übermittelt werden, wenn die Impulsleitung 3 im Schlitzzeitpunkt 3 eingeschaltet wird, die Informationen nicht stören, welche in den Eingangsimpulsleitungen b, 6 und 7 erscheinen. Me Ausgangsleitung 8 wird im Schlitzzeitpunkt 8 eingeschaltet, um die Schalttransistoren 96 "bis 100 in ihren Kurzschlußzustand zu bringen. Das Ausgangs signal der Hand-Gatterschaltung 84» das gleich der logischen 0 in den Schlitzzeitpunkten 8 ist, ist ein Eingangssignal für die Nor-Gatterschaltung 106 j das andere Eingangssignal für die Uor-Gatterschal tung 106 wird dem Ausrang einer durch 2 teilenden bistabilen Schaltung 108 entnommen, und dieses Ausgangssignal wechselt gemäß der weiter oben angegebenen Wertetabelle zwischen Λ der logischen 0 und der logischen 1, wenn die Schlitzausgangsleitung 8 nacheinander eingeschaltet wird. Das Ausgangssignal der Nor-Gatterschaltung 106, bei dem es sich um das Synchronisations-Impulsausgangssignal handelt, wechselt somit in der weiter oben beschriebenen Weise, und diese alternierenden Synchronisationsimpulse werden durch den Schalttransistor 96 der Hor-Gatterschaltung 97 zugeführt. Das Eingangssignal der KOr-Gatterschaltung 97 ist bestrebt, die Form eines Potentials -Vdd, d.h. einer logischen 1 anzunehmen, da sich der Schalttransistor 100 im leitfähigen Zustand befindet; jedoch bestimmt die Spannung des Synchronisations-Impulsausgangssignals der Nor-G-att er schaltung 106 den tatsächlichen Spannungspegel am Eingang der Uor-G-att er schaltung 97· Wenn der Synchronisa- ( tionsimpuls einer logischen 1 entspricht, während das Eingangssignal der Nor-Gatterschaltung 97 eine logische 1 ist, und wenn der Synchron- oder G-leichlaufimpuls einer logischen 0 entspricht, nimmt das Eingangssignal für die Wor-Gatterschaltung 97 die Form einer logischen 0 an, und zwar trotz der Wirkung des einer logischen 1 entsprechenden Signals des Schalttransistors 100. Die alternierenden Gleichlaufimpulse, die dem Eingang der Nor-Gatterschaltung 9^V augeführt werden, werden der Signalleitung 16 über die Nor-Gatterschaltung 97 und den bchalttransistor 98 zugeführt, die beide bewirken, daß die Gleich-are transmitted via these pulse lines from the integrated circuit when the pulse line 3 is switched on at slot time 3, do not interfere with the information which appears in the input pulse lines b, 6 and 7. The output line 8 is switched on at the slot time 8 in order to bring the switching transistors 96 "to 100 into their short-circuit state. The output signal of the manual gate circuit 84" which is equal to the logic 0 in the slot times 8 is an input signal for the nor-gate circuit 106 j the other input signal for the Uor gate circuit 106 is taken from the output of a bistable circuit 108 dividing by 2, and this output signal changes according to the table of values given above between Λ the logical 0 and the logical 1 when the slot output line 8 is switched on one after the other The output signal of the NOR gate circuit 106, which is the synchronization pulse output signal, thus alternates in the manner described above, and these alternating synchronization pulses are fed through the switching transistor 96 to the Hor gate circuit 97. The input signal of the KOr Gate circuit 97 strives to achieve the To assume the form of a potential -Vdd, ie a logical 1, since the switching transistor 100 is in the conductive state; however, the voltage of the synchronization pulse output signal of the Nor-G-att circuit 106 determines the actual voltage level at the input of the Uor-G-att circuit 97 97 is a logic 1, and if the synchronous or synchronous pulse corresponds to a logic 0, the input signal for the Wor gate circuit 97 assumes the form of a logic 0, in spite of the effect of the signal of the switching transistor 100 corresponding to a logic 1 The alternating synchronous pulses, which are fed to the input of the ^{NOR gate circuit 9 V} , are fed to the signal line 16 via the NOR gate circuit 97 and the switching transistor 98, which both cause the synchronizing

10 9 8 2 1/18 4110 9 8 2 1/18 41

f t: € BAD ORIGINALf t: € BAD ORIGINAL

laufimpulse umgekehrt werden.running impulses are reversed.

Die Reihe von zwischen der logischen 0 und der logischen 1 wechselnden Gleichlaufimpulse wird über die Signalleitung weitergeleitet und den Eingängen der Nor-Gatterschaltung 101' und der Nor-Gatterschaltung 121, der Fand-Gatterschaltung 120 und dem Schalttransistor 98' zugeführt. Die Wirkung des Mangels eines Gleichlaufs zwischen den Gleichlaufimpulsen des Hauptmultiplexers 22 und den Signalen, die in der dem Schlitz 8 zugeordneten Ausgangsleitung des Tochtermultiplexers 28 erscheinen, auf die Wirkungsweise der Nor-Gatterschaltungen 97, 97', 101 und 101· sowie die Schalttransistoren 98 und 98' ist kompliziert. Wegen dieser komplizierten Wirkung, und da die übrigen Schaltkreise nicht beschrieben zu werden brauchen, um den Synchronisationsvorgang verständlich zu machen, wird im folgenden nur die Wirkung des Gleichlaufimpulses auf die Nand-Gatterschaltung 120 und die Nor-Gatterschaltungen 121 und 123 beschrieben. Der Nand-Gatterschaltung 120 und den Nor-Gatterschaltungen 121 und 123 werden miteinander abwechselnde Gleichlaufsignals entsprechend einer logischen 0 bzw. einer logischen 1 über einen ihrer Eingänge zugeführt, während ihren zweiten Eingängen eine logische 0 bzw. eine logische 1 durch die durch 2 teilende bistabile Schaltung 124 zugeführt wird. Die resultierende Wertetabelle für die Eingangssignale der Nand-Gatterschaltung 120 und die Nor-Gatterschaltung 121 sowie das gemeinsame Ausgangssignal der Nand-Gatterschaltung 120 und der J)ior-Gatterschaltung 123, das am Ausgang der Synchronisationsschaltung erscheint, ist in der nachstehenden Tabelle 4 angegeben.The series of synchronism pulses alternating between the logical 0 and the logical 1 is transmitted via the signal line forwarded and the inputs of the Nor gate circuit 101 ' and the Nor gate circuit 121, the Fand gate circuit 120 and the switching transistor 98 'supplied. The effect of the lack of synchronization between the synchronization pulses of the Main multiplexer 22 and the signals appearing in the output line of slave multiplexer 28 associated with slot 8, on the operation of the NOR gate circuits 97, 97 ', 101 and 101 · and the switching transistors 98 and 98' complicated. Because of this complicated effect, and because the other circuits do not need to be described, In order to make the synchronization process understandable, only the effect of the synchronous pulse on the NAND gate circuit 120 and the nor gate circuits 121 and 123. The NAND gate circuit 120 and the Nor gate circuits 121 and 123 become alternate with each other Synchronization signal corresponding to a logical 0 or a logic 1 is supplied via one of its inputs, while its second inputs are a logic 0 or a logic 1 is fed through the divide-by-2 bistable circuit 124 will. The resulting table of values for the input signals of the NAND gate circuit 120 and the Nor gate circuit 121 and the common output signal of the NAND gate circuit 120 and the J) ior gate circuit 123, which is at the output the synchronization circuit appears is shown in Table 4 below.

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Table 4

.Teilen durch 2 . IDivide by 2 I. ,Sehaltg.
,-Signal, Sehaltg.
,-Signal Sand-GatterSand gate GemeinsamerCommon . Nor-Gatter. Nor gate Bist.
Ausg.Are you.
Output 00 120120 Ausgangexit 1.211.21 Gleichlauf-
impulsSynchronous
pulse 11 11 00 11 OO 00 11 1.1. 0 .0. OO 11 11 11 00 11 00 00 00 11 ÜFor-GatterÜFor gate 123123 00 11 11 11

Wegen der Belastung der Gatterschaltungen 120 und 123 nat das gleichzeitige Erscheinen einer logischen 1 und einer logischen 0 an dem gemeinsamen Ausgang die Wirkung, daß das gemeinsame Ausgangssignal die Form einer logischen 0 annimmt. Somit ist das gemeinsame Ausgangssignal eine logische 0, wenn die Eingangssignale tür die Uand-Gatterschaltung 120 una axe ilor-Gafteracnaltun^· 121 alle gleich sind, und das gemeinsame Ausgangssignal ist eine logische 1, wenn sich die Eingangssignale unterscheiden. Because of the load on the gate circuits 120 and 123 nat the simultaneous appearance of a logical 1 and a logical 0 at the common output has the effect that the common output signal takes the form of a logic 0. Thus, the common output signal is a logic 0 if the input signals for the Uand gate circuit 120 and ax ilor-Gafteracnaltun ^ · 121 all are equal, and the common The output signal is a logical 1 if the input signals differ.

Beim anfänglichen Einschalten der Schaltung werden die Schlitzausgangsleitungen des Hauptmultiplexers 22 und des Tochtermultiplexers 28 in einer regellosen Beziehung eingeschaltet. Der Hauptmultiplexer 22 arbeitet im Freilauf, und daher läßt er einen Gleichlaufimpuls in der Signalleitung 16 jedesmal dann erscheinen, wenn die Schlitzausgangsleitung 8 eingeschaltet wird, wie es weiter oben beschrieben wurde. Die Schlitzausgangsleitungen des Tochtermultiplexers 28 werden durch den Hauptoszillator 26 nacheinander eingeschaltet, bis bis die Schlitzausgangsleitung 8 eingeschaltet ist, worauf-When the circuit is initially switched on, the slot output lines of the main multiplexer 22 and the Daughter multiplexer 28 switched on in a random relationship. The main multiplexer 22 is free-running and therefore leaves a synchronous pulse on the signal line 16 appear every time the slot output line 8 is turned on, as described above. the Slot output lines of the daughter multiplexer 28 are switched on one after the other by the main oscillator 26 until until the slot output line 8 is switched on, whereupon-

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hin die Steuerelektrode des Schalttransistors 126 zuläßt, daß das Signal, das an dem gemeinsamen Ausgang, d.h. dem Ausgangsanschluß der Synchronisationsschaltung erscheint, zu einem Eingang der Ifor-Gatterschaltung 55' weitergeleitet wird. Wenn am Ausgangsanschluß der Synchronisationsschaltung ein einer logischen 1 entsprechendes Signal erscheint, wird dieses Ausgangssignal dem Eingang der Nor-Gatterschaltung 55' zugeführt. Das Ausgangs signal der SFor-Gatterschaltung 55' bleibt in der Form einer logischen 0, ohne Rücksicht darauf, ob dem anderen Eingang der Nor-Gatterschaltung 55' eine logische 1 oder eine logische 0 zugeführt wird. Mit anderen Worten, wenn eine logische 1 am Ausgang der Synchronisationsschaltung erscheint, P wird eine Betätigung der Nor-Gatterschaltung 55' unmöglich gemacht, so daß die Zählschaltung des Tochtermultiplexers 28 in dom Zustand verbleibt, bei dem die Schlitzausgangsleitung 8 eingeschaltet ist. Ylenn ein Signal entsprechend einer logischen 0 am Ausgang der Synchronisationsschaltung erscheint, schaltet die Zählschaltung die Schlitzausgangsleitung 1 entsprechend der Tabelle 3 ein, usw., bis erneut die Schlitzausgangsleitung 8 und der Schalttransistor 126 eingeschaltet werden. Wenn das Ausgangssignal der Synchronisationsschaltung eine logische 1 ist, wartet die Zählschaltung des Tochtermultiplexers 28 erneut, bis an diesem Ausgang eine logische 0 erscheint. Nach einigen wenigen Arbeitsspielen der Zählschaltungen des Hauptmultiplexers und des Tochtermultiplexers erreichen die beiden Multiplexer den Gleichlaufzustand, bei dem die Schlitzausgangsleitung 8 des Tochtermultiplexers 26 gleichzeitig damit eingeschaltet wird, daß am Ausgang der Synchronisationsschaltung eine logische 0 erscheint, und die Tätigkeit der Zählschaltung des Tochtermultiplexers 28 wird durch die Synchronisationsschaltung nicht mehr blockiert.towards the control electrode of the switching transistor 126 allows the signal which appears at the common output, ie the output terminal of the synchronization circuit, to be passed on to an input of the Ifor gate circuit 55 '. If a signal corresponding to a logic 1 appears at the output connection of the synchronization circuit, this output signal is fed to the input of the NOR gate circuit 55 '. The output signal of the SFor gate circuit 55 'remains in the form of a logic 0, regardless of whether a logic 1 or a logic 0 is fed to the other input of the NOR gate circuit 55'. In other words, if a logic 1 appears at the output of the synchronization circuit, P an actuation of the nor gate circuit 55 'is made impossible, so that the counting circuit of the child multiplexer 28 remains in the dom state in which the slot output line 8 is switched on. If a signal corresponding to a logic 0 appears at the output of the synchronization circuit, the counting circuit switches on the slot output line 1 in accordance with Table 3, and so on, until the slot output line 8 and the switching transistor 126 are switched on again. If the output signal of the synchronization circuit is a logical 1, the counting circuit of the daughter multiplexer 28 again waits until a logical 0 appears at this output. After a few working cycles of the counting circuits of the main multiplexer and the daughter multiplexer, the two multiplexers reach the synchronous state in which the slot output line 8 of the daughter multiplexer 26 is switched on at the same time that a logic 0 appears at the output of the synchronization circuit and the counting circuit of the daughter multiplexer 28 becomes active no longer blocked by the synchronization circuit.

Die Metalloxid-Silizium-Schalttransistoren 98^!, 99' und 100^f sowie die Nor-Gatterschaltung 97' des Tochtermultiplexers 28werden durch die Schlitzausgangsleitungen 4 oder 8 ebenso betätigt, wie es weiter oben bezüglich der Schalttransistoren 98, 99 und 100 sowie der Nor-Gatterschaltung 97 desThe metal-oxide-silicon switching transistors 98 ^! , 99 'and 100 ^f as well as the Nor gate circuit 97' of the daughter multiplexer 28 are actuated by the slot output lines 4 or 8 in the same way as described above with regard to the switching transistors 98, 99 and 100 and the Nor gate circuit 97 des

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Hauptmultiplexers 22 besehrieben wurde.Main multiplexer 22 has been described.

Die vorstehend "beschriebenen Schaltungen arbeiten so, daß die Eingangs- oder Ausgangsimpulsleitungen, die an die entsprechenden Schlitzausgangsleitungen des Hauptmultiplexers 22 und des Tochtermultiplexers 28 angeschlossen sind, dann, wenn der Gleichlauf eingetreten ist, nacheinander und kontinuierlich eingeschaltet werden, um Signale zwischen den integrierten Schaltkreisen 6 und 8 über die Signalleitungen 16, 18 und 20 zu übermitteln.The circuits described above work so that the input or output pulse lines connected to the corresponding slot output lines of the main multiplexer 22 and the daughter multiplexer 28 are connected, then, when synchronism has occurred, one after the other and continuously switched on in order to transmit signals between the integrated circuits 6 and 8 via the signal lines 16, 18 and 20 to be transmitted.

Zwischen den integrierten Schaltkreisen kann eine einzige Signalleitung vorgesehen sein, oder es können mehrere Signalleitungen verwendet werden. (|A single Signal line can be provided, or several signal lines can be used. (|

Ferner ist es möglich, zwei oder mehr integrierte Schaltkreise mit Hilfe einer Signalleitung zu verbinden.It is also possible to have two or more integrated To connect circuits with the help of a signal line.

Die Zahl der Eingangs- oder Ausgangsimpulsleitungen, die mit einem gemeinsamen Anschluß einer Signalleitung verbunden sein können, kann zwei oder mehr betragen.The number of input or output pulse lines connected to a common terminal of a signal line can be can be two or more.

Die gesamte in den Behältern 2 und/oder 4 vorgesehene Schaltung kann in Form eines einzigen integrierten Schaltkreises jeder beliebigen Art ausgebildet sein.The entire provided in the containers 2 and / or 4 Circuit can be in the form of a single integrated circuit be of any type.

Der Hauptvorteil der Erfindung besteht darin, daß sie es ermöglicht, ein Synchronisationssignal zwischen zwei in- ( tegrierten Schaltkreisen in der gleichen Richtung zu übermitteln, in welcher die übrigen Signale zwischen den beiden integrierten Schaltkreisen weitergeleitet werden.. Da die bei den integrierten Schaltkreisen verwendeten Gatterschaltungen nur in einen Zustand gebracht werden können, der einer logischen 0 oder einer logischen 1 entspricht, und da es der Synchronisationsschaltung des Tochtermultiplexers 28 möglich sein muß, das Gleichlaufsignal ohne weiteres zu identifizieren, wird das Gleichlaufsignal auf eine solche Weise erzeugt, daß es zwischen einer logischen 0 und einer logischen 1The main advantage of the invention is that it makes it possible to transmit a synchronization signal between two in- (tegrated circuits in the same direction in which the rest of the signals passed between the two integrated circuits .. Since the gate circuits used in the integrated circuits can only be brought into a state corresponding to a logic 0 or a logic 1, and since it must be possible for the synchronization circuit of the daughter multiplexer 28 to readily identify the synchronous signal, the synchronous signal is generated in such a way that it is between a logical 0 and a logical 1

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wechselt, wenn die Schlitzausgangsleitung ö des Hauptmultiplexers 22 mehrmals nacheinander eingeschaltet wird. Die Gefahr, daß der Tochtermultiplexer 28 mit Datenimpulsen synchronisiert wird, statt mit den Gleichlaufimpulsen, die von dem Hauptmultiplexer 22 ausgehen, wird dadurch vermieden, daß als Gleichlaufimpulse Impulse verwendet werden, die abwechselnd einer logischen 0 und einer logischen 1 entsprechen, denn eine solche alternierende Folge von Signalen wird niemals durch irgendeine andere Datenimpulsquelle erzeugt.changes when the slot output line ö of the main multiplexer 22 is switched on several times in succession. The risk of the slave multiplexer 28 being synchronized with data pulses instead of the synchronous pulses emanating from the main multiplexer 22 is avoided by using pulses as synchronous pulses which alternately correspond to a logical 0 and a logical 1, because such an alternating one The sequence of signals is never generated by any other data pulse source.

Die Tatsache, daß der Gleichlaufimpuls leicht identifiziert werden icann, ermöglicht es, eine Anordnung zu schaffen, bei der die Signale in beiden Richtungen durch die Signalleitungen geleitet werden können. Hieraus ergeben sich wichtige Vorteile beim Konstruieren von für die Praxis bestimmten Anordnungen, bei denen mehrere integrierte Schaltkreise mit Metalloxid-Silizium-Schalttransistoren verwendet werden, und bei denen mit einer großen Zahl von Signalen gearbeitet wird.The fact that the synchronizing pulse can be easily identified makes it possible to provide an arrangement in which the signals can be routed in both directions through the signal lines. This provides important advantages in designing practical assemblies that use multiple metal-oxide-silicon switching transistor integrated circuits and that operate with a large number of signals.

In Pig. 4 ist ein erster Impuls GD dargestellt, bei dem es sich um einen Zeit- oder Taktgeberimpuls handelt, wie er bei Rechenmaschinen verwendet wird. Eine solche Rechenmaschine kann z.B. so ausgebildet sein, wie es in der britischen Patentschrift 1 042 7öi? beschrieben ist. Bei einer solchen Rechenmaschine wird ein 'Taktgeberimpuls GD (Fig. 4b) einer "Dekadenzähler"-Schaltung zugeführt, und diese Schaltung sendet jeweils einen der Impulse PO, P1 usw. bis P9 aus, wie es in Fig. 4 bei c, d und e gezeigt ist, wobei jeder Impuls die gleiche zeitliche Länge hat, wie ein einzelner Impuls GD. Eine solche Dekadenzählerschaltung kann gemäß der britischen Patentschrift 1 130 011 ausgebildet sein. Jeder Impuls Py dient aaüu, einen in Fig. 4f dargestellten Neunerimpuls zu erzeugen, der seinerseits einer nicht dargestellten, bis 10 weiterzählenden Schaltung zugeführt wird, die eine weitere Reihe von Impulsen T1, T2, T3 usw. bis T10 aussendet, wie es in Fig. 4 bei g, h und i gezeigt ist, wobei die zeitliche Länge jedes der Impulse T1 bis T10 der gesamten Län^e von 10 Im-In Pig. 4 shows a first pulse GD, which is a time or clock pulse, as used in calculating machines. Such a calculating machine can be designed, for example, as described in British patent specification 1,042,718? is described. In such a calculating machine, a 'clock pulse GD (FIG. 4b) is fed to a "decade counter" circuit, and this circuit transmits one of the pulses PO, P1, etc. to P9, as shown in FIG. 4 at c, d and e is shown, where each pulse has the same time length as a single pulse GD. Such a decade counter circuit can be constructed in accordance with British patent specification 1,130,011. Each pulse Py also serves to generate a nine-digit pulse shown in FIG 4 is shown at g, h and i, the time length of each of the pulses T1 to T10 of the entire length of 10 im-

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pulsen G-D entspricht.pulses G-D.

G-emäß der Erfindung wird eine Impulsreihe verwendet, bei welcher der positive Teil jedes Impulses G-D ebenso wie die Impulse PO bis P9 in mehrere - beispielsweise 7 - Impulse G-Di unterteilt wird, wie es in Fig. 4 "bei a gezeigt ist. Die Impulse G-D und.G-Di sind in Fig. 5 bei a und b vergrößert dargestellt. According to the invention, a series of pulses is used, at which the positive part of each pulse G-D as well as the pulses PO to P9 in several - for example 7 - pulses G-Di is divided as shown in Fig. 4 "at a. The Pulses G-D and G-Di are shown enlarged in Fig. 5 at a and b.

Bei der Rechenmaschine, bei der die Erfindung angewendet wird, kann es sich um eine Rechenmaschine handeln, die ein dynamisches Register aufweist, das mehrere integrierte Schalt-* kreise umfaßt, welche, wie erwähnt, auch als Plättchen bezeichnet werden. Diese Plättchen umfassen mehrere Materialschichten, die nacheinander und entsprechend einem vorbestimm-■ten Muster so auf das Plättchen aufgebracht sind, daß sie eine elektrische Schaltung bilden. Eine solche Schaltung kann z.B. Kondensatoren, Transistoren und dergl. umfassen. Wenn Verbindungen zwischen einem Plättchen und einem anderen Plättchen innerhalb der Schaltungen der Rechenmaschine hergestellt werden sollen, ist es erforderlich, die Plättchen durch Anschlußdrähte zu verbinden und über diese Verbindungsdrähte Signale von einem Plättchen zum anderen weiterzuleiten, wobei diese Signale die Form von Impulsen haben, die ein binär verschlüsseltes Signal repräsentieren. Solche binäre Signale setzen sich aus Zeichen oder Markierungen, die dem Durchgang eines Stroms entsprechen, und Zwischenräumen, die dem fTichtvorhandensein eines Stroms entsprechen, zusammen. In Fig. 6 sind schematisch ein erstes Plättchen 130 und ein zweites Plättchen 132 dargestellt, die durch eine Verbindungsleitung 133 verbunden sind. Jedes der Plättchen 130 und 132 umfaßt eine Zeitimpuls-Unterteilungsmultiplexschaltung, die bei bzw. 135 schematiüch dargestellt ist. Wenn man annimmt, daß das Plättchen 130 eine Sendeschaltung und das Plättchen 132 eine Empfangsschaltung bildet, sind mehrere Signalleitungen ST bis S'6 vorhanden, die sich zusammen mit einer Taktimpulsleitung T zu der Zeitaufteilungs-Multiplexschaltung 134 er-'The calculating machine to which the invention is applied can be a calculating machine that is a has dynamic register, which comprises several integrated circuits * which, as mentioned, also referred to as platelets will. These platelets comprise several layers of material, which are sequentially and in accordance with a predetermined Patterns are applied to the plate so that they form an electrical circuit. Such a circuit can e.g., capacitors, transistors, and the like. When connections between a tile and another tile to be produced within the circuits of the calculating machine, it is necessary to connect the platelets with connecting wires to connect and transmit signals from one plate to the other via these connecting wires, whereby these signals are in the form of pulses that are encoded in binary Represent signal. Such binary signals are made up of signs or markings that indicate the passage of a stream, and spaces corresponding to the ftight of a stream, together. In Fig. 6, a first plate 130 and a second are schematically Plates 132 are shown, which are connected by a connecting line 133. Each of the wafers 130 and 132 includes a time pulse division multiplexing circuit shown at 135 and 135 respectively. Assuming that the chip 130 constituting a transmission circuit and the chip 132 constituting a receiving circuit are a plurality of signal lines ST to S'6 present, which are located together with a clock pulse line T to the time division multiplex circuit 134 '

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strecken und sich gemeinsam über die Verbindungsleitung 133 zu der Zeitaufteilungs-Multiplexschaltung 135 fortsetzen, die dem Plättchen 132 zugeordnet ist. Auf eine noch zu erläuternde Weise ist dafür gesorgt, daß die Zeitaufteilungs- oder Multiplexschaltungen 134 und 135 im Gleichlauf arbeiten. Ferner ist dafür gesorgt, daß die als Sender wirkende Multiplexschaltung 134 alle Signalleitungen S1 bis SS nacheinander adressiert, so daß eine Wiedergabe jedes Signals nacheinander über die leitung 133 der Multiplexschaltung 135 zugeführt wird, welche ihrerseits dazu dient, die empfangene Wiedergabe oder Darstellung der Signale an die Schaltungen weiterzugeben, welche diese Signale empfangen sollen. Diese Schaltungen sind in Pig. 6 bezüglich des zweiten Plättchens 132 durch die Leitungen S1 bis S6 repräsentiert. Eine Taktgeberschaltung T gewährleistet, daß die Multiplexschaltung 134 im Gleichtakt mit der Multiplexschaltung 135 arbeitet.and continue together over connection line 133 to time division multiplexing circuit 135 associated with die 132. In a manner to be explained, the time division or multiplexing circuits 134 and 135 are made to operate in synchronism. Furthermore, it is ensured that the multiplex circuit 134 acting as a transmitter addresses all signal lines S1 to SS one after the other, so that a reproduction of each signal is fed one after the other via the line 133 to the multiplex circuit 135, which in turn serves to display the received reproduction or display of the signals pass on the circuits which are to receive these signals. These circuits are in Pig. 6 represented with respect to the second plate 132 by the lines S1 to S6 . A clock circuit T ensures that the multiplex circuit 134 operates in common with the multiplex circuit 135.

In Pig. Y ist die Sende-Zeitimpuls-Unterteilungs- odsr üynchronisationsschaltung dargestellt. Man erkennt in Fig. 7 ein dynamisches Register bzw. einen Zähler 140, der sieben Zählstufen 141 bis 147 umfaßt. Diesen sieben Stufen des Registers 140 wird ein Satz von sieben GDi-Impulsen einer Reihe von GD-Impulsen zugeführt, dessen einzelne GD-Impulse in eine Reihe von GDi-Impulsen unterteilt werden, wie es in Fig. 4 bei a und b sowie in Fig. 5 bei a und b gezeigt ist; diese Impulse werden durch einen Impulsgenerator 148 erzeugt. Die GDi-Impulse des Generators 148 werden dem Verschiebungseingang des Registers 140 eingegeben, um zu bewirken, daß eine Reihe von 7 GDi-Impulsen den Stufen des Registers 140 zugeführt wird, so daß die Ausgangssignale der Stufen 141 bis 147 des Registers 140 über die zugehörigen Ausgangsleitungen 151 bis 157 sowie die Leitungen 161 bis 166 weitergeleitet werden können, welch letztere an die Leitungen 151 bis 156 angeschlossen sind. Die Leitungen 151 bis 157 sind mit einem Eingang von jeweils zwei Eingänge aufweisenden logischen Undgattern 171 bis 177 verbunden. Die Und-Gatter 171 bis 177In Pig. Y the transmission time pulse subdivision or synchronization circuit is shown. 7 shows a dynamic register or a counter 140 which comprises seven counting stages 141 to 147. A set of seven GDi pulses of a series of GD pulses is fed to these seven stages of register 140, the individual GD pulses of which are divided into a series of GDi pulses, as shown in FIG. 4 at a and b and in FIG Figure 5 is shown at a and b; these pulses are generated by a pulse generator 148. The GDi pulses from generator 148 are input to the offset input of register 140 to cause a series of 7 GDi pulses to be applied to the stages of register 140 so that the outputs of stages 141 through 147 of register 140 are passed through the associated ones Output lines 151 to 157 and lines 161 to 166 can be passed on, the latter being connected to lines 151 to 156. The lines 151 to 157 are connected to an input of logic AND gates 171 to 177 each having two inputs. The AND gates 171 to 177

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haben Ausgangsleitungen 181 bis 187, die jeweils zu einem Eingang einer 7 Eingänge aufweisenden logischen Oder-Gatterschaltung 188 führen, deren Ausgang an die Leitung 133 angeschlossen ist. Die Leitungen 161 bis 166 sind mit den zugehörigen Eingängen eines 6 Eingänge aufweisenden Nor-Gatters 170 verbunden, dessen Ausgangsleitung 172 an den Eingang des Registers 140 angeschlossen ist. Die \7irkungsweise des ETor-Gatters 170 ist derart, daß alle den Eingängen 161 bis 166 zugeführten Signale einer logischen 0, d.h. dem Erdpotential oder einem negativen Potential, entsprechen müssen, bevor eine logische 1 in Form v-ues positiven Potentials am Ausgang des Gatters 170 erscheint. Wenn einem Eingang des Gatters 170 eine logische 1 zugeführt wird, erscheint am Ausgang dieses Gatters eine logische 0. Wenn die' Registerstufen 141 bis 146 gelöscht sind, so daß sie eine logische 0 enthalten, erscheint eine logische 0 am Ausgang des Gatters 170, und die aufeinander folgenden Yerschiebungsimpulse überführen diese logische 1 nacheinander in die Stufen 141 bis 147, wobei die logische 0 hinter der logischen 1 übertragen wird, bis das Signal für die logische 1 in die Registerstufe 147 überführt wird, woraufhin das Signal für die logische 1 am Ausgang des Gatters 170 erscheint, so daß sich das beschriebene Arbeitsspiel wiederholt. Der erste dem Register 140 entnommene GDi-Impuls kann über die betreffenden Ausgangsleitungen 151 bis 157 und die Ausgangsleitungen 161 bis 166 einem Eingang' des betreffenden, zwex Eingänge auxv/eisenden Und-Gatters der Und-Gatter 171 bis 177 und dem Eingang des Hor-Gatters 170 zugeführt werden. Der erste von dem Impulsgenerator 148 abgegebene Impuls bewirkt, daß ein Signal für eine logische 1 über die Leitung 151 weitergeleitet wird; ein zweiter GDi-Impuls bewirkt, daß ein Signal für eine logische 1 der Leitung 152 beim Eintreffen dieses zweiten GDi-Impulses zugeführt wird, und ein dritter GDi-Impuls bewirkt, daß ein Signal für eine logische 1 der Leitung 153 zugeführt wird, usw. Diese Signale für eine logische 1 gelangen über die Leitungen 151 bis 156 zu den zugehörigen Und-Gattern 171 bis 176,have output lines 181 through 187, each to one Input of a 7-input logical OR gate circuit 188 lead, the output of which is connected to line 133 is. Lines 161 to 166 are connected to the associated inputs of a 6-input NOR gate 170 connected, the output line 172 of which is connected to the input of the register 140. The mode of operation of the ETor gate 170 is such that all the signals applied to inputs 161 to 166 have a logic 0, i.e. the earth potential or a negative potential, before a logical 1 in the form of v-ues positive potential at the output of gate 170 appears. If a logic 1 is applied to an input of the gate 170, appears at the output this gate has a logical 0. If the 'register levels 141 to 146 are deleted so that they contain a logical 0, a logic 0 appears at the output of gate 170, and the successive shift pulses are transferred this logical 1 successively in the stages 141 to 147, whereby the logical 0 is transmitted after the logical 1, until the signal for the logical 1 in the register stage 147 is transferred, whereupon the signal for the logical 1 am Output of the gate 170 appears, so that the described Repeated work cycle. The first taken from register 140 GDi-Impuls can via the relevant output lines 151 to 157 and the output lines 161 to 166 one Input 'of the relevant two inputs auxv / ironing AND gate the AND gates 171 to 177 and the input of the Hor gate 170 are fed. The first pulse emitted by the pulse generator 148 causes a signal for a logic 1 is forwarded over line 151; a second GDi pulse causes a signal for a logical 1 of the line 152 when this second GDi pulse arrives and a third GDi pulse causes a signal for a logic 1 to be applied to line 153, etc. These signals for a logical 1 reach the associated AND gates 171 to 176 via lines 151 to 156,

deren andere Eingänge über die zugehörigen Impulsleitungen S1 bis S6 mit Impulsen gespeist werden, die über die entsprechenden Leitungen S1 bis S6 des zugehörigen Plättchens 130 nach Fig. 6 eintreffen. Y/enn in der Inipulsleitung S1 eine logische 1 in Form eines Impulssignals erscheint, und wenn ein Signal für eine logische 1 gleichzeitig von der Stufe 141 des Registers 140 der leitung 151 zugeführt wird, wird ein Ausgangssignal für eine logische 1 von dem Gatter 171 über die Ausgangsleitung 181 abgegeben, die an einen Eingang des logischen Oder-Gatters 188 angeschlossen ist, und das Ausgangssignal für eine logische 1 des logischen Oder-Gatters 188 erscheint in der Ausgangsleitung 133; da die GDi-Impulse des Impulsgenerators 148 nacheinander den leitungen 151 bis 156 zugeführt werden, treffen diese Impulse nacheinander an dem Oder-Gatter 188 ein, und sie werden über die Ausgangsleitung 133 der Multiplexschaltung 135 des.Plättchens 132 zugeführt.whose other inputs are fed with pulses via the associated pulse lines S1 to S6, which are transmitted via the corresponding Lines S1 to S6 of the associated plate 130 according to FIG. 6 arrive. Y / enn a logical one in the pulse line S1 1 appears in the form of a pulse signal, and when a signal for a logical 1 simultaneously from the stage 141 of the register 140 is fed to the line 151, an output signal for a logic 1 from the gate 171 is via output line 181, which is connected to an input of logical OR gate 188, and the output signal for a logical 1 of the logical OR gate 188 appears on the output line 133; since the GDi impulses of the Pulse generator 148 are successively fed to the lines 151 to 156, these pulses hit one after the other at the OR gate 188, and they are fed to the multiplex circuit 135 of the plate 132 via the output line 133.

Die siebte Stufe 147 des Registers 140 umfaßt eine Ausgangsleitung 157, die mit dem logischen Und-Gatter 177 verbunden ist. Eine leitung 190 verbindet die Leitung 157 mit· dem Eingang einer bistabilen Schaltung 192, die es ermöglicht, daß jeder zweite Impuls in Form einer logischen 1 von der siebten Stufe 147 des Registers 140 aus als Taktgeberinpuls über eine Leitung 194 von dem Umstellausgang der bistabilen Schaltung 192 aus zu dem logischen Und-Gatter 177 übermittelt wird. Infolgedessen bilden die von der siebten Stufe des Registers 140 abgegebenen Taktgeberimpulse die miteinander abwechselnden Markierungsimpulse (logische 1) und Zwischenraumimpulse (logische 0), die der Reihe von 6 Impulsen hinzugefügt v/erden, welche von dem Oder-Gatter 188 abgegeben werden und den in den Leitungen 151 bis 156 erscheinenden Signalen entsprechen.The seventh stage 147 of register 140 comprises an output line 157, which is connected to the logical AND gate 177. A line 190 connects the line 157 with the input of a bistable circuit 192, which enables every other pulse in the form of a logical 1 from the seventh stage 147 of register 140 as a clock pulse transmitted via a line 194 from the changeover output of the bistable circuit 192 to the logic AND gate 177 will. As a result, they form the seventh level of the register 140 emitted clock pulses the alternating marking pulses (logic 1) and space pulses (logic 0) added to the series of 6 pulses emitted by the OR gate 188 and correspond to the signals appearing on lines 151-156.

In Fig. 8 ist ein Empfangsregister 200 dargestellt, das sechs Signalstufen 201 .bis 206 und eine Taktgeberstufe 207 ukfaßt. Ein Impulsgenerator, bei dem es sich vorzugsweise um den beschriebenen Impulsgenerator 148 handelt, der dem RegisterIn Fig. 8, a receive register 200 is shown, the six signal stages 201 to 206 and a clock stage 207 u. A pulse generator, which is preferably the described pulse generator 148 acts, the register

1 0 9 8 ,M / 1 8 A 11 0 9 8, M / 1 8 A 1

BAD ORIGJNAlLBAD ORIGJNAlL

20553992055399

-29--29-

140 Impulse zuführt, oder der jedenfalls im Gleichlauf mit dem Impulsgenerator 148 gehalten wird, führt GDi-Impulse als Verscliiebungsimpulse den Registerstufen 201 bis 207 des Registers 200 zu. Die Stufen 201 bis 206 des Registers 200 sind durch Ausgangsleitungen 211 bis 216 mit je einem Eingang von je zwei Eingänge umfassenden Und-Gattern 231 bis 236 verbunden. Die anderen Eingänge der Gatter 231 bis 236 sind an eine gemeinsame Leitung 238 angeschlossen, die mit der Verbindungsleitung 133 verbunden ist, über welche die Signale von dem Plättchen 130 aus zugeführt werden. Die Ausgangssignale dieser Und-Gatter 231 bis 236 bilden jeweils eine Reihe von Impulsen, die sich aus den Signalen zusammensetzt, welche in den Ausgangsleitungen S1 bis S6 erscheinen. Die Ausgangsleitungen 211 bis 216 der Registerstufen 201 bis 206 des Registers 200 sind mit den zugehörigen Leitungen 221 bis 226 verbunden, und diese gemeinsamen Leitungen sind als Eingangsleitungen an zwei von jeweils acht Eingänge aufweisenden Hor-Gattern 240 und 242 angeschlossen. Die Verbindungsleitung 133 ist direkt mit dem ersten ifor-Gatter 240 verbunden und an das zweite ETor-Gatter 242 über eine Umkehrungsschaltung 244 angeschlossen. Die Ausgangssignale der Gatter 240 und 242 werden dem Eingang der ersten Stufe 201 des Registers 200 zugeführt. Der Eingang dieser ersten Stufe 201 ist auch an den Eingang einer bistabilen Schaltung 246 angeschlossen, deren Ausgang mit den Eingängen der Gatter 240 und 242 verbunden ist, so daß diesen Gattern abwechselnd ein Steuerimpuls zugeführt wird, wodurch diese Gatter veranlaßt werden, abwechselnd in Tätigkeit zu treten.140 feeds pulses, or which is in any case kept in synchronism with the pulse generator 148, feeds GDi pulses as displacement pulses to the register stages 201 to 207 of the register 200. The stages 201 to 206 of the register 200 are connected by output lines 211 to 216 each with an input of AND gates 231 to 236 each comprising two inputs. The other inputs of the gates 231 to 236 are connected to a common line 238 which is connected to the connecting line 133 via which the signals from the chip 130 are supplied. The output signals of these AND gates 231 to 236 each form a series of pulses which is composed of the signals which appear in the output lines S1 to S6. The output lines 211 to 216 of the register stages 201 to 206 of the register 200 are connected to the associated lines 221 to 226, and these common lines are connected as input lines to two of eight input Hor gates 240 and 242. The connecting line 133 is directly connected to the first ifor gate 240 and connected to the second ETor gate 242 via an inversion circuit 244. The output signals of the gates 240 and 242 are fed to the input of the first stage 201 of the register 200. The input of this first stage 201 is also connected to the input of a bistable circuit 246, the output of which is connected to the inputs of gates 240 and 242 so that a control pulse is alternately applied to these gates, causing these gates to alternate in operation step.

'Henn eine Reihe von Signalen über die Leitung 133 eintrifft ,· bilden die sechs ersten Impulse ein Signal, das den Leitungen S1 bis S6 zugeführt v/erden soll, während das siebte Signal ein Taktgebersignal T bildet. Bezüglich des ersten Satzes von Signalen 31 bis S6 arbeitet das Gatter 240 so, daß es die Eingan^simpulse dem Register 200 zuführt, woraufhin dao Tuktgebersignal bewirkt, daß ein Impuls entsprechend When a series of signals arrives via line 133, the six first pulses form a signal which is to be fed to lines S1 to S6, while the seventh signal forms a clock signal T. With respect to the first set of signals 31 through S6, the gate 240 operates to apply the input pulses to the register 200, whereupon the encoder signal causes a pulse accordingly

109821/1841 bad109821/1841 bad

-2-2

einer logischen 1 in der gemeinsamen Ausgangsleitung der Gatter 240 und 242 erscheint, so daß sich die Ausgangssignale der bistabilen Schaltung 246 so ändern, daß das Gatter 240 bei dem zweiten Satz von Signalen S1 bis S6 so arbeitet, daß der Eingangsimpuls dem Register 200 zugeführt wird. Somit werden die Gatter 240 und 242 durch die bistabile Schaltung 246 gesteuert. Wenn der Taktgeberimpuls T den Hor-Gattern und 242 zugeführt wird, und wenn die Empfangsschaltung 132 im Gleichlauf arbeitet, erscheint an den Eingängen 221 bis 226 der Gatter 240 und 242 jeweils eine logische 0. Wenn in der Verbindungsleitung 133 eine logische 0 erscheint, erscheint an den Eingängen der Gatter 240 und 242, die an die Verbindungsleitung 133 angeschlossen sind, eine logische 0 bzw. eine logische 1. Wenn an den Ausgängen der bistabilen Schaltung 246 eine logische 0 bzw. eine logische 1 erscheint, so daß das Ausgangssignal der Uor-Gatter 240 und 242 eine logische 0 ist, was geschieht, wenn der Taktgeberimpuls T durch die Sendeschaltung 130 abgegeben wird, wird dem Register 200 keine logische 1 zugeführt, die nacheinander den Gattern 231 bis 236 zugeführt wurde, bis der nächste Taktgeberimpuls T erscheint. Wenn der nächste Taktgeberimpuls T von der Sendeschaltung 130 abgegeben wird, um das Eingangssignal ilir einen eier Gatter 240 und 242 so zu ändern, daß a-n allen Eingängen eines dieser Gatter eine logische 0 erscheint, tritt an diesem Gatter eine logische 1 auf, um zu bewirken, daß diese logische 1 nacheinander den Gattern 231 bis 236 zugeführt wird, und zwar während des Auftretens der Signale S1 bis S6, die nach diesem nächsten Taktgeberimpuls erscheinen.a logic 1 appears on the common output line of gates 240 and 242, so that the output signals of bistable circuit 246 change so that gate 240 operates on the second set of signals S1 to S6 so that the input pulse is fed to register 200 . Thus, gates 240 and 242 are controlled by bistable circuit 246. When the clock pulse T is applied to the Hor gates and 242, and when the receiving circuit 132 operates in synchronism, a logic 0 appears at the inputs 221 to 226 of the gates 240 and 242. When a logic 0 appears in the connecting line 133, appears at the inputs of the gates 240 and 242, which are connected to the connecting line 133, a logic 0 or a logic 1. If a logic 0 or a logic 1 appears at the outputs of the bistable circuit 246, so that the output signal of the Uor Gates 240 and 242 is a logic 0, which happens when the clock pulse T is output by the transmission circuit 130, no logic 1 is fed to the register 200, which was fed successively to the gates 231 to 236 until the next clock pulse T appears. When the next clock pulse T is emitted by the transmitter circuit 130 to change the input signal to a gate 240 and 242 so that a logical 0 appears at all inputs of one of these gates, a logical 1 occurs at that gate in order to effect that this logic 1 is successively fed to the gates 231 to 236, during the occurrence of the signals S1 to S6, which appear after this next clock pulse.

Wenn die Ausgangsleitungen S1 bis S6 der Empfangsschaltung 132 nicht im Gleichlauf mit den Ausgangsleitungen S1 bis S6 der Sendeschaltung 130 arbeiten, erscheint an einem der Eingänge 221 bis 226 der Gatter 240 und 242 eine logische 1, so daß am Ausgang dieser Gatter eine logische 0 erscheint. Die logische 0 am Ausgang der Gatter 240 und 242 bleibt erhalten, bis die Verschiebungsimpulse GDi, die dem RegisterWhen the output lines S1 to S6 of the receiving circuit 132 are out of sync with the output lines S1 to S6 of the transmission circuit 130 are working, a logical 1 appears at one of the inputs 221 to 226 of the gates 240 and 242, so that a logical 0 appears at the output of this gate. The logical 0 at the output of gates 240 and 242 is retained, until the shift pulses GDi, which the register

10 9 8 2 1/18 41 bad orjüinal10 9 8 2 1/18 41 bad orjüinal

ständig zugeführt werden, das Ausgangssignal des Registers 200 in Form einer logischen 1 der Zeitgeberstufe 207 des Registers zuführen, woraufhin in den Leitungen 221 bis 226 eine logische 0 in einem für den Gleichlauf richtigen Zeitpunkt erscheint, so daß die Ausgangssignale der bistabilen Schaltung 246 und die Taktgebersignale der Sendeschaltung 130 gewährleisten, daß die Schaltung 132 synchron mit der Sendeschaltung 130 arbeitet, und zwar nach Ablauf einer minimalen Zeitspanne, die der Zeitspanne entspricht, während welcher 6 GDi-Impulse erzeugt werden; im Vergleich zur Länge der Impulsreihe handelt es sich hierbei um eine kurze Zeitspanne .are continuously supplied, the output signal of the register 200 in the form of a logical 1 of the timer stage 207 of the register feed, whereupon a logic 0 in lines 221 to 226 at a time that is correct for synchronism appears so that the output signals of the bistable circuit 246 and the clock signals of the transmission circuit 130 ensure that the circuit 132 operates synchronously with the transmission circuit 130 after a minimum Time period corresponding to the time period during which 6 GDi pulses are generated; compared to the length of the pulse series, this is a short period of time .

Die Folge von Arbeitsschritten, welche die Sendeschaltung 130 und die Empfangsschaltung 132 durchlaufen, ist in Fig. 9 in Form einer Tabelle dargestellt.The sequence of work steps which the transmitting circuit 130 and the receiving circuit 132 go through is shown in FIG Fig. 9 shown in the form of a table.

Die Erfindung ermöglicht es somit, über eine einzige Leitung einen Satz von Signalimpulsen zu übermitteln, auf den ein Taktgeberimpuls folgt, der auf eine solche Weise empfangen wird, daß die Schaltungen gesteuert werden.The invention thus makes it possible to transmit a set of signal pulses over a single line to the a clock pulse follows which is received in such a way as to control the circuits.

Ansprüche:Expectations:

Claims

Pat e.n t claims

Electronic calculating machine with two integrated circuits between which signals are passed back and forth are characterized in that each circuit (6,8) several gate parts controllable by an associated clock pulse and several circuit parts for controlling inputting the received signals into the integrated circuit (8) forming the receiver.

2. Calculating machine according to claim 1, characterized in that the different gate parts of the two Integrated circuits comprise multiple gate circuits, the multiple signal lines (10, 12, 14) with a common signal line (16) connecting the integrated circuit (6) forming the transmitter with the receiver forming integrated circuit (8) connects.

3. Calculating machine according to claim 2, characterized in that the various circuit parts have a A synchronization circuit comprising a source (26) for oscillator pulses and one connected as an endless circuit Counting circuit, one input of the various_ gate circuits with the associated outputs of the counting circuit is connected, and wherein the oscillator pulses cause the counting circuit, the gate circuits one after the other turn on the controlling influence of the predetermined clock pulse.

4. Calculating machine according to claim 3, characterized in that the predetermined clock pulse of the Signal line of the. ·. the integrated circuit forming the transmitter

OR / G / _NAL

205ΒΠ99

circuit (6) fed through the output of a bistable circuit is, the input of which an output signal of the counting circuit is fed, so that successive predetermined Clock pulses alternate between one signal level and another signal level.

5. Calculating machine according to claim 4, characterized in that the counting circuit of the integrated circuit forming the receiver (8) is controlled by a bistable circuit and two gate circuits, that one of these gate circuits provides an inverted output signal compared to the other gate circuit, that the outputs of the two gate circuits are connected to the input of the counting circuit, that one input of the two gates is connected to the common signal line, and that one input of these gates is connected to the output of the bistable circuit, and that the input of the bistable circuit is connected to the counting circuit is, so that when the predetermined signals are synchronous, the signals which are transmitted via the signal lines of the integrated circuit (6) forming the transmitter are forwarded via the corresponding signal lines of the integrated circuit (S) forming the receiver, and that Dan n, when the predetermined signals are not synchronous, the counting circuit of the integrated circuit constituting the receiver is actuated step by step under the controlling influence of the predetermined signals until the predetermined signals are synchronous.

6. Calculating machine according to claim 5 »thereby g e k e η η drawing η e t that the counting circuits are designed as registers with menreren stages, and that the various Gates around two / one inputs having logical AND gates acts, in which one input with an output of an associated ßegiateratufe and the other input · with the Integrated Scüultkreis (6) forming the transmitter with the assigned

1 0 9 8 2 1 / 1 8 U 11 0 9 8 2 1/1 8 U 1

belonging signal lines and in the case of the integrated circuit (8) forming the receiver with the common signal line is connected, and that the integrated circuit forming the transmitter comprises a logic OR gate whose inputs are connected to the relevant outputs of the logical AND gate, and its output to the common signal line connected.

'(. Calculating machine according to claim 5 or 6, characterized in that which comprises one of the two gates, which provides an inverted output signal, an inversion circuit whose input is connected to the common signal line, and its output to an input of the other of the two gates is connected, and that the two gates are two logical OR gates, the outputs of which are connected to the input of the register and the input of the circuit, the outputs of which are connected to the associated inputs of each of the two gate circuits.

8. Calculating machine according to claim 7, characterized in that the various gate parts are several Switch means comprise each of these switch means Comprises conductivity connections via which the signal lines are connected to the common signal line, and a control terminal which is connected to an output of the counting circuit, so that when a negative is applied Potential at the control connection, a short circuit between the two conductivity connections or electrodes is present is, and that when a positive potential is applied to the control terminal, there is no conductive connection between the two Conductivity connections or electrodes.

9. Calculating machine according to claim 5, characterized in that the counting circuit in one of the gate circuits, in which one input is connected to the synchronization circuit, several gate circuits and several

8 ^ 1/1841 BAD ORiGiNAL

Sehalteriaittel comprises that each of the Sehaltermittel has conductivity terminals through which successive gate circuits are connected in series so that they form an endless circle, and control electrodes _t wherein every other control electrode is connected to the output of the pulse generator, while the The remaining control electrodes are connected to the output of an inverting circuit, the input of which is connected to the output of the pulse generator, so that a pulse signal is caused to circulate in the counting circuit by the pulses of the pulse generator under the controlling influence of the synchronization circuit.

10. 'Calculating machine according to claim' .9, characterized in that the synchronization means of the Integrated circuit (6) forming the transmitter preferably form a synchronization circuit which has a Uor-Gatterschaltimg which has an input connected to an output of the counting circuit, the output the Nor-G-att circuit through an impulse line with the common connection of the signal line via a switching device is connected, whose control electrode is connected to the output of the counting circuit of an integrated circuit is, while another input of the BOr gate circuit is connected to the output of a dividing by 2 bistable circuit, the input of which is connected to another output the counting circuit is connected, so that the synchronization signal appearing at the output of the NOR gate circuit changes between two voltage values when one Output of the counting circuit is switched on several times in succession.

11. Calculating machine according to claim 10, characterized in that that the synchronization means of the integrated circuit (8) forming the receiver is preferred form a synchroniaatiorisachaltung which one hand— Gate circuit further comprises a first Kor gate circuit

109821/1841109821/1841

and a second Nor gate circuit, the input of which is connected to the Output of the first Nor gate circuit is connected that the Outputs of the NAND gate circuit and the second Nor gate circuit are connected to one another to form an output terminal which is connected via the conductivity terminals of a Switching device is connected to an input of the counting circuit of the integrated circuit forming the receiver, that the control connection of the switching device with a first output of the counting circuit of the integrated receiver forming the Circuit is connected, this first output being the first output of the counting circuit of the transmitter forming Integrated circuit corresponds to that the output of the bistable circuit dividing by 2 with an input the first BOr gate circuit and the iNiand gate circuit

t— · ν--

is connected to that the input of the bistable circuit a second output of the counting circuit is connected, this second output to the second output of the counting circuit of the other integrated circuit, so that when the synchronization circuit of the receiver the integrated circuit forming the synchronization pulse the synchronization of the sender forming the Integrated circuit receives the syncnronization circuit of the integrated circuit forming the receiver sends out a signal that depends on whether the logic level of the received Syncnronisatiunsirny-ulüeo der is the same as the logic level of the output signal of the bistable circuit while when the logic levels are the same, it is the output connection of the synchronization circuit allows the counting circuit to work, and while when the signal sizes differ, the Output connection of the synchronization device prevented, that the counting circuit comes into operation, with the of the integrated circuit forming the receiver works with a delay, which affects the mode of operation the associated synchronization circuit is to be retracted, ' until the counters work in equilibrium,, / oraufain bein No further delays occur.

10 9 8 ^ ! / 18 4 110 9 8 ^! / 18 4 1

BAD ORiGIMAL

2 O 5 B 9 9 92 O 5 B 9 9 9

12. Calculating machine according to claim 1, characterized in that a series of synchronization pulses '' is generated in the synchronization means of the integrated circuit forming the transmitter during the time during which the output of the first counting circuit of the synchronization means of the integrated one constituting the receiver Circuit is switched on that these synchronization pulses through the signal line to the input of the synchronization means of the integrated circuit forming the receiver to ensure that the outputs the first circuit with the synchronization means the integrated one that forms the transmitter or the receiver Circuits are switched on synchronously, and that, as a result, the outputs of the counting circuit of the receiver forming integrated circuit are switched on synchronously.

13. Calculating machine, characterized by transmission means for transmitting a signal from one integrated circuit to another integrated circuit over a single wire line, this transmission micxel comprise a transmitter circuit and a receiver circuit, v / oboi the transmitter circuit comprises a transmitter register, which has several stages, each stage of this register a gate is assigned, several signals being supplied to these gates, supply means being provided are to feed a series of pulses to the register so that pulses are fed to the gates one after the other to to open these gates one after the other and to open the gates ; ^ ofunrtea to supply signals to a single line, and where an additional gate is provided to route the signal to supply a signal alternating with the row of signals, The receiver circuit has a receive register comprises, which has a plurality of stages, each stage having a gate associated with it, which is the only one ^ n ^ received signals are fed, with two alternately actuated entrance gates for the reception register

10 9 8 2 1/18 41 _6A0

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are provided to supply pulses to the receiving register, so that when the signals occur synchronously, the pulses are sent to the integrated circuit forming the receiver be fed, but that if not synchronous Signals arrive, the pulses are delayed, bit the two series of pulses are synciiron,

14. Calculating machine, characterized by two integrated circuits which are connected to a source for oscillator pulses and are connected by a signal line through which signal pulses are transmitted between the integrated circuits, each integrated circuit comprising a plurality of pulse lines, each of which has an associated point of the integrated circuit with a ¹ ; common connection of the signal line "via the conductivity connections of associated switch means, wherein a counting circuit is provided which comprises a plurality of outputs, each of which is connected to the control connection of an associated switching device, the output signals of the counting circuit of the one integrated circuit with the output signals of the counting circuit of the other integrated circuit are synchronized, so that the synchronization means cause the outputs of the Zühlschaitungen to be switched on in accordance with a synchronized sequence, so that the switching devices of the integrated circuits concerned are switched on one after the other to connect the signal line.

8 ^ ^{1/1841 ß} AD original