DE3524654C2

DE3524654C2 -

Info

Publication number: DE3524654C2
Application number: DE3524654A
Authority: DE
Inventors: Tadashi Yokohama Kanagawa Jp Suzuki; Toru Futami; Atsushi Yokosuka Kanagawa Jp Sakagami
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1984-07-12
Filing date: 1985-07-10
Publication date: 1990-11-15
Also published as: GB2162723B; GB8517552D0; GB2162723A; JPS6124347A; DE3524654A1; US4694294A

Description

Die vorliegende Erfindung bezieht sich auf eine Einrichtung zum zeitmultiplexen Übertragen serieller, aus jeweils mehreren Bits bestehender Datenwörter zwischen Datenstationen, die an eine gemeinsame Datensignalübertragungsleitung und an eine gemeinsame Steuerleitung angeschlossen sind, nach dem Oberbegriff des Anspruchs 1.The present invention relates to a Device for time-multiplexed transmission of serial, data words consisting of several bits each between terminals connected to a common Data signal transmission line and to a common Control line are connected, according to the generic term of claim 1.

Eine solche Einrichtung ist aus der JP-AS 52-13 367 bekannt.Such a facility is from the JP-AS 52-13 367 known.

Diese Druckschrift beschreibt ein Datennetzwerksystem, in denen Datenwörter und Adreßsignale über ihre entsprechenden Übertragungsleitungen übertragen werden. Dabei wird ein vorbestimmtes Codekettensignal über eine Synchronsignalleitung jeder Station zugeführt, um eine Adressierung und Synchronisierung (Übertragungssteuerung) durchzuführen.This document describes a data network system in which data words and address signals about their corresponding transmission lines are transmitted. A predetermined code chain signal is transmitted over a Synchronous signal line fed to each station to one Addressing and synchronization (Transmission control).

Die bekannte Einrichtung ist in Fig. 1 der Zeichnungen dargestellt. Sie zeigt eine Sendestation 604 und eine Empfangsstation 605, die als ein Paar aus einer Vielzahl solcher Paare, die jeweils eine Datenstation bilden, über eine Synchronsignalübertragungsleitung 602 und eine Datenübertragungsleitung 603 miteinander verbunden sind. Die Synchronsignalübertragungsleitung 602 stellt eine Einrichtung zum Übertragen eines Synchronsignals zu jeder Station von einem Synchronsignalgenerator 601 dar. Dieses Synchronsignal ist in Fig. 2(c) gezeigt.The known device is shown in Fig. 1 of the drawings. It shows a transmitting station 604 and a receiving station 605 , which are connected to one another as a pair from a multiplicity of such pairs, which each form a data station, via a synchronous signal transmission line 602 and a data transmission line 603 . The synchronous signal transmission line 602 constitutes means for transmitting a synchronous signal to each station from a synchronous signal generator 601. This synchronous signal is shown in Fig. 2 (c).

Der Synchronsignalgenerator 601 erzeugt einen M-Serien-Kettencode, der sich in einer Reihenfolge H-H-H-L-L-H-L mit regelmäßigem Intervall T wiederholt, wie Fig. 2(b) zeigt, zusammen mit einem Taktsignal, das ein konstantes Intervall τ hat, wie Fig. 2(a) zeigt, so daß ein Synchronsignal abgegeben wird, wie es in Fig. 2(c) dargestellt ist, das eine Impulsbreitenmodulation erfahren hat.The synchronous signal generator 601 generates an M-series chain code that repeats in an order HHHLLHL with a regular interval T , as shown in FIG. 2 (b), together with a clock signal that has a constant interval τ , as shown in FIG. 2 (a ) so that a synchronous signal is output as shown in Fig. 2 (c) which has undergone pulse width modulation.

Die Sendestation 604 umfaßt: a) einen Empfangskreis (REC) 606, der das Synchronsignal empfängt und es in das Taktsignal und ein Seriencodesignal demoduliert, wie in den Fig. 2(a) und 2(b) gezeigt; b) Schieberegister (S.R.) 607, 608 und 609, die sequentiell das demodulierte Seriencodesignal synchron mit dem Taktsignal liefern; und c) einen Logikkreis (LOG) 610, der eine Torschaltung 611 dann öffnet, wenn eine logische Verknüpfung der Ausgangssignale der drei Schieberegister 607, 608 und 609 zu einem vorbestimmten logischen Ergebnis X führt.The transmitting station 604 comprises: a) a receiving circuit (REC) 606 which receives the synchronizing signal and demodulates it into the clock signal and a serial code signal as shown in Figs. 2 (a) and 2 (b); b) shift registers (SR) 607, 608 and 609 which sequentially deliver the demodulated serial code signal in synchronism with the clock signal; and c) a logic circuit (LOG) 610 , which opens a gate circuit 611 when a logic combination of the output signals of the three shift registers 607, 608 and 609 leads to a predetermined logic result X.

Fig. 3 zeigt den Zusammenhang zwischen den Ausgangspegeln D 1, D 2 und D 3 der drei Schieberegister 607, 608 und 609 nach Fig. 1 und dem Ausgangssignal X des Logikkreises 610 in bezug auf jede Periode des seriell ausgegebenen Taktsignals nach Fig. 2(a). Fig. 3 shows the relationship between the output levels D 1, D 2 and D 3 of the three shift registers 607, 608 and 609 of FIG. 1 and the output signal X of the logic circuit 610 with respect to each period of the serial output clock signal according to Fig. 2 ( a).

Sieben Arten von Kombinationsmustern der abgegebenen Logiksignalpegel L und H der drei Schieberegister 607, 608 und 609 erscheinen in einer Periode T des Seriencodesignals, wie Fig. 3 zeigt.Seven types of combination patterns of the output logic signal levels L and H of the three shift registers 607, 608 and 609 appear in a period T of the series code signal, as shown in FIG. 3.

Wenn daher eines der sieben Kombinationsmuster in jeder Sendestation 604 eine solche Bedingung aufweist, daß die Logikoperation im Logikkreis 610 (beispielsweise mit den Pegeln H-H-L) zu dem gewünschten Ergebnis führt, dann wird das Tor 611 geöffnet, wenn die Logik des Logikkreises 610 während des Intervalls T des Seriencodesignals einmal die vorgenannte Bedingung trifft. Es wird dann ein Datenbit von einem Ausgangskreis 612 über das geöffnete Tor 611 auf die Datenübertragungsleitung 603 gesandt.Therefore, if one of the seven combination patterns in each transmitter station 604 has such a condition that the logic operation in logic circuit 610 (e.g. with levels HHL) leads to the desired result, then gate 611 is opened if the logic of logic circuit 610 during the interval T of the serial code signal once meets the aforementioned condition. A data bit is then sent from an output circuit 612 via the opened gate 611 to the data transmission line 603 .

Die Empfangsstation 605 besteht andererseits aus:
a) einem Empfangskreis (REC) 613; b) Schieberegistern (SR) 614, 615 und 616; und c) einem Logikkreis 617. Diese Kreise sind auf die gleiche Weise miteinander verbunden, wie in der Sendestation 604. Eine Torschaltung 618 wird geöffnet, um die Signalleitung 604 mit einem Eingangskreis 619 nur dann zu verbinden, wenn das vorbestimmte Kombinationsmuster der Logikschaltung 617 im Intervall T aus dem Seriencodesignal abgeleitet wird, so daß ein Datenbit von der Datenübertragungsleitung 603 zum Eingangskreis 619 übertragen wird.The receiving station 605 , on the other hand, consists of:
a) a receiving circuit (REC) 613 ; b) shift registers (SR) 614 , 615 and 616 ; and c) a logic circuit 617 . These circles are connected to each other in the same way as in the transmitting station 604 . A gate circuit 618 is opened to connect the signal line 604 to an input circuit 619 only when the predetermined combination pattern of the logic circuit 617 is derived from the serial code signal in the interval T , so that a data bit is transmitted from the data transmission line 603 to the input circuit 619 .

Auf diese Weise wird die Datenübertragung über die Datenübertragungsleitung 603 zwischen der Sendestation 604 und der Empfangsstation 605 bewerkstelligt, wobei der Logikkreis 610 in der Sendestation 604 das Tor 611 öffnet, wenn ein vorbestimmter Logikzustand eingerichtet ist, und der Logikkreis 617 die Torschaltung 618 öffnet, wenn derselbe Logikzustand wie am Logikkreis 610 herrscht. Außerdem können die Daten ohne gegenseitige Datenkollision mit einer anderen Synchronisation übertragen werden, die für solche Sende- und Empfangsstationen gewählt ist, die andere vorbestimmte Muster von Logikbedingungen aufweisen.In this manner, data transmission over the data transmission line 603 is accomplished between the transmitting station 604 and the receiving station 605 , the logic circuit 610 in the transmitting station 604 opening the gate 611 when a predetermined logic state is established and the logic circuit 617 opening the gate circuit 618 when the same logic state as at logic circuit 610 . In addition, the data can be transmitted without mutual data collision with another synchronization which is selected for those transmitting and receiving stations which have other predetermined patterns of logic conditions.

Das konventionelle Netzwerksystem, das in der vorgenannten Veröffentlichung beschrieben ist, hat jedoch die nachfolgend erläuterten Nachteile.The conventional network system used in the described above, has however, the disadvantages explained below.

Da ein Zeitschlitz (eine Zeit, die einer Taktperiode τ im vorbestimmten Beispiel entspricht), während dem eine serielle Datenkette übertragen wird, auf eine konstante Zeitlänge festgelegt ist, muß die Übertragungsgeschwindigkeit der innerhalb des Zeitschlitzes zu übertragenden Daten vergrößert werden, wenn deren Menge zunimmt.Since a time slot (a time corresponding to a clock period τ in the predetermined example) during which a serial data chain is transmitted is set to a constant length of time, the transmission speed of the data to be transmitted within the time slot must be increased as the amount thereof increases.

Die Übertragungsleistung ist daher in einem solchen konventionellen Netzwerksystem vermindert und das Netzwerksystem wird teuer, wenn die Hochgeschwindigkeitsübertragung von Bitdaten ausgeführt wird.The transmission power is therefore in one such conventional network system diminished and the network system becomes expensive when the high speed transmission of bit data executed becomes.

Außerdem stört die von der Hochgeschwindigkeits- Datenübertragung ausgehende Hochfrequenzstörstrahlung das Betriebsverhalten der in einem konventionellen Netzwerksystem verwendeten Geräte. Dies hat zur Folge, daß wegen der zur Unterdrückung solcher Störstrahlung notwendigen Maßnahmen das Netzwerksystem relativ teuer wird. In addition, the high-speed Data transmission outgoing radio frequency interference the operating behavior of that in a conventional Network system used devices. As a consequence, that because of the suppression of such interference necessary measures the network system relatively becomes expensive.

Aus der DE-OS 28 37 214 ist eine Schaltung zur Übertragung von digitalen Datensignalen zwischen Teilnehmerstationen bekannt, die mit gemeinsamen Daten- und Steuerleitungen verbunden sind. Diese Anordnung ist dadurch gekennzeichnet, daß alle Teilnehmerstationen Taktgeneratoren enthalten, die über eine gemeinsame Taktleitung synchronisiert werden, und daß die Station, die Datensignale aussendet, die Datensignale auf die Datenleitung in einer speziellen Taktphase aufschaltet. Wenn eine Station Daten empfängt, dann löscht sie ihren Taktgenerator. Die Datenübertragung kann so lange nicht starten, wie alle Taktsignale nicht übereinstimmen, so daß, wenn eine Station gerade tätig ist, die anderen Stationen warten müssen, und, sobald eine Station mit dem Aussenden beginnt, die anderen Stationen wiederum gesperrt werden. Dieses Netzwerk verwendet eine Datenleitung und eine Begleitleitung, die den Beginn und das Ende von Daten signalisiert. Durch diese Anordnung werden Datenkollisionen verhindert.From DE-OS 28 37 214 a circuit for Transfer of digital data signals between Subscriber stations known that share data and control lines are connected. This arrangement is characterized in that all subscriber stations Clock generators included that have a common Clock line are synchronized, and that the station, sends out the data signals, the data signals to the Data line connects in a special clock phase. When a station receives data, it deletes its Clock generator. The data transmission cannot last that long start as all clock signals do not match, so that when one station is operating, the others Stations have to wait, and once a station with starts broadcasting, the other stations in turn be blocked. This network uses one Data line and an escort that starts and signals the end of data. By this arrangement data collisions are prevented.

Aus der Zeitschrift "Electronic Design", 22. März 1984, Seiten 41 und 42, ist ein Seriensystembus bekannt. Gemäß dieser Druckschrift trägt eine der zwei Leitungen des Bus die Zeitsteuersignale für die andere Leitung, die die Daten im VMS-Format überträgt. Die VMS-Leitung arbeitet schneller als die Kollisionsermittlungsschemata. Bei einer Kollision muß nach Einhaltung einer Wartezeit eine erneute Übertragung ausgeführt werden. Wesentlich ist, daß die Station, die zuerst ein niedriges (aktives) Signal auf der einen Leitung ermittelt, das sie nicht ausgesendet hat, automatisch abschaltet, bis der konkurrierende Teilnehmer seine Aussendung beendet hat. Die Prioritätsbits der seriellen Daten, die dem Startbit folgen, bestimmen daher, welcher der Teilnehmer als erster Zugang zu dem Bus hat. Auf diese Weise steuert das Format der Seriendaten selbst die Übertragung derselben auf der Leitung.From the magazine "Electronic Design", March 22, 1984, Pages 41 and 42, a series system bus is known. According to this publication carries one of the two lines of the Bus the timing signals for the other line that transmits the data in VMS format. The VMS management works faster than that Collision detection schemes. In the event of a collision after waiting a retransmission be carried out. It is essential that the station, the first a low (active) signal on one Line determined that it did not send, automatically turns off until the competing Participant has finished sending. The Priority bits of the serial data that correspond to the start bit follow, therefore determine which of the participants as has first access to the bus. Controls this way the format of the serial data itself the transmission the same on the line.

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung der eingangs genannten Art anzugeben, bei welcher der Zeitschlitz, in welchem ein Datenwort zwischen an der Datenübertragung teilnehmenden Stationen übertragen wird, an die Länge des Datenworts angepaßt wird, um eine hohe Effektivität in dem Netzwerk zu erreichen, das von den Datenstationen gebildet wird. The invention has for its object a To specify the establishment of the type mentioned at the beginning which is the time slot in which a data word between those participating in the data transmission Stations is transmitted to the length of the data word is adjusted to be highly effective in the network to achieve, which is formed by the data stations.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.This task is characterized by the Features of claim 1 solved. Beneficial Developments of the invention are the subject of Subclaims.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen an Ausführungsbeispielen näher erläutert. Es zeigt:The invention is described below with reference to the drawings of exemplary embodiments explained. It shows:

Fig. 1 ein Blockschaltbild eines konventionellen Zweidrahtnetzwerksystems, wie es in der eingangs genannten JP-AS 52-13 367 beschrieben ist; Figure 1 is a block diagram of a conventional two-wire network system, as described in the aforementioned JP-AS 52-13 367;

Fig. 2(a) bis 2(c) Signalzeitdiagramme zur Erläuterung eines Betriebes, mit dem man ein M- Seriencode-Synchronsignal in dem konventionellen Netzwerksystem nach Fig. 1 erhält; Fig. 2 (a) to 2 (c) signal timing diagrams for explaining an operation with which an M-series code synchronization signal is obtained in the conventional network system of Fig. 1;

Fig. 3 ein Logikzustandsdiagramm zur Erläuterung des Logikzustandes des M-Seriencode-Synchronsignals, das in dem Netzwerksystem nach Fig. 1 verwendet wird; Fig. 3 is a logic state diagram for explaining the logic state of the M series code synchronizing signal used in the network system of Fig. 1;

Fig. 4(a) und 4(b) zusammen ein Blockschaltbild des Aufbaus einer einzelnen der Stationen und eines Synchronsignalgenerators in einer ersten bevorzugten Ausführungsform der Erfindung; FIG. 4 (a) and 4 (b) together are a block diagram showing the construction of a single one of the stations, and a synchronous signal generator in a first preferred embodiment of the invention;

Fig. 5(a) bis 5(c) Signalzeitdiagramme zur Erläuterung eines Betriebes des Synchronsignalgenerators in der ersten Ausführungsform nach den Fig. 4(a) und 4(b); Figure 5 (a) to 5 (c) signal timing charts for explaining an operation of the synchronous signal generator in the first embodiment of Figures 4 (a) and 4 (b)..;

Fig. 6(a) bis 6(g) Signalzeitdiagramme zur Erläuterung des Gesamtbetriebes des Synchronsignalgenerators und der Station in den Fig. 4(a) und 4(b); . Fig. 6 (a) to 6 (g) signal timing charts for explaining the overall operation of the synchronous signal generator and the station in Figures 4 (a) and 4 (b);

Fig. 7(a) und 7(b) zusammen ein Blockschaltbild einer der Stationen und des Synchronsignalgenerators nach einer zweiten bevorzugten Ausführungsform der Erfindung und Fig. 7 (a) and 7 (b) together are a block diagram of one of the stations and the synchronous signal generator according to a second preferred embodiment of the invention, and

Fig. 8(a) bis 8(e) Signalzeitdiagramme zur Erläuterung eines Betriebes der zweiten bevorzugten Ausführungsform nach den Fig. 7(a) und 7(b). Fig. 8 (a) to 8 (e) signal timing charts for explaining an operation of the second preferred embodiment according to Fig. 7 (a) and 7 (b).

Es wird nun auf die Zeichnungen Bezug genommen, um die Erfindung besser zu erläutern.Reference is now made to the drawings, to better explain the invention.

Die Fig. 4(a) und 4(b) zeigen zusammen eine erste bevorzugte Ausführungsform der Erfindung. FIGS. 4 (a) and 4 (b) together show a first preferred embodiment of the invention.

Eine von mehreren Stationen, die das Netzwerksystem nach der Erfindung bilden, ist in den Fig. 4(a) und 4(b) dargestellt. Wie dargestellt, ist eine Station mit einer Synchronsignalübertragungsleitung 111 und einer getrennten Datenübertragungsleitung 112 verbunden. Es sei hervorgehoben, daß alle anderen Stationen den gleichen Aufbau wie die Station haben, die in den Fig. 4(a) und 4(b) dargestellt ist.One of several stations which form the network system according to the invention is shown in FIGS. 4 (a) and 4 (b). As shown, a station is connected to a synchronous signal transmission line 111 and a separate data transmission line 112 . It should be emphasized that all other stations have the same structure as the station shown in Figs. 4 (a) and 4 (b).

Ein Synchronsignalgenerator 113 A ist mit der Synchronsignalübertragungsleitung 111 verbunden, um eine Übertragungssteuerung über die gegenseitige Datenübertragung zwischen den vielen zugeordneten Stationen zu bewirken.A synchronous signal generator 113 A is connected to the synchronous signal transmission line 111 to effect transmission control over the mutual data transmission between the many assigned stations.

Der Synchronsignalgenerator 113 A führt eine Befehls- (Adressierungs)-Abgabe zu einer Station durch, in der ein Datenaustausch mit der anderen Station stattfindet, und bewirkt Synchronisationen für die Datenübertragung und den Datenempfang an den einander zugeordneten Stationen.The synchronous signal generator 113 A carries out a command (addressing) delivery to a station in which a data exchange takes place with the other station, and effects synchronizations for the data transmission and the data reception at the mutually assigned stations.

Es sei notiert, daß der Synchronsignalgenerator 113 A mit der Synchronsignalübertragungsleitung 111 unabhängig von den Stationen verbunden ist, wie die Fig. 4(a) und 4(b) zeigen.Note that the synchronous signal generator 113 A is connected to the synchronous signal transmission line 111 independently of the stations, as shown in Figs. 4 (a) and 4 (b).

Fig. 5 zeigt Signalzeitdiagramme, wie sie von jedem Kreis des Synchronsignalgenerators 113 A abgegeben werden. Fig. 5 shows signal timing diagrams as they are output from each circuit of the synchronous signal generator 113 A.

Es sei hervorgehoben, daß die Ausgangssignale der zweiten Stufe m 2 und der dritten Stufe m 3 eines Schieberegisters 121 zu den zwei Eingangsanschlüssen einer EXCLUSIV-ODER-Schaltung 123 gesandt werden und ein Ausgangssignal der EXCLUSIV-ODER-Schaltung 123 seinerseits dem Eingangsanschluß der ersten Stufe m 1 des Schieberegisters 121 zugeführt wird. Außerdem empfängt eine UND-Schaltung 127 ein Bezugstaktsignal C von einem Bezugstaktgenerator 127 ein Bezugstaktsignal C von einem Bezugstaktgenerator 125. Die UND-Schaltung 127 führt eine logische UND-Funktion zwischen einem Verzögerungsanforderungssignal SDM von einem Sendeblock 117, der später noch erläutert wird und dem Bezugstaktsignal C durch. Das Verknüpfungs-Ausgangssignal ist ein Steuertaktsignal CV 1, das in Fig. (4a) dargestellt ist und das gemeinsam jeder Stufe (Taktanschluß) des obenbeschriebenen Schieberegisters 121 zugeführt wird. Auf diese Weise ist der M-Seriencode, der mittels der Kombination aus Schieberegister 121 und EXCLUSIV-ODER- Schaltung 123 erzeugt wird, ein M-Serien-Code dritter Ordnung, der einem Polynomausdruck (m 3 R m 2) folgt, das von der EXCLUSIV-ODER-Funktion, die zwischen den Ausgangssignalen der dritten Stufe m 3 und der zweiten Stufe m 2 des Schieberegisters 121 genommen wird, abgeleitet ist.It should be emphasized that the output signals of the second stage m 2 and the third stage m 3 of a shift register 121 are sent to the two input terminals of an EXCLUSIVE-OR circuit 123 and an output signal of the EXCLUSIVE-OR circuit 123 in turn to the input terminal of the first stage m 1 of the shift register 121 is supplied. In addition, an AND circuit 127 receives a reference clock signal C from a reference clock generator 127 and a reference clock signal C from a reference clock generator 125 . The AND circuit 127 performs a logical AND function between a delay request signal SDM from a transmission block 117 , which will be explained later, and the reference clock signal C. The logic output signal is a control clock signal CV 1 , which is shown in Fig. (4a) and which is commonly supplied to each stage (clock terminal) of the shift register 121 described above. In this way, the M-series code generated by the combination of the shift register 121 and the EXCLUSIVE-OR circuit 123 is a third-order M-series code that follows a polynomial expression (m 3 R m 2 ) derived from the EXCLUSIVE-OR function, which is taken between the output signals of the third stage m 3 and the second stage m 2 of the shift register 121 , is derived.

Das M-Seriencodesignal M dritter Ordnung (siehe Zeile (b) von Fig. 5), das aus dem Ausgangssignal der dritten Stufe m 3 der Schieberegister 121 gewonnen wird, wird dann einem Pulsbreitenmodulator 129 zugeführt. Außerdem empfängt der Pulsbreitenmodulator 129 das Bezugstaktsignal C. Der Pulsbreitenmodulator 129 gibt ein Signal ab, dessen Pulsbreite in Übereinstimmung mit einem Logikzustand des M-Seriencodesignals M mit einer Zeit variiert wird, zu welcher das Bezugstaktsignal C konstanter Periodendauer t _c ansteigt. Das heißt, ein Impuls mit schmaler Pulsbreite (Verweilzeit t _L) wird abgegeben, wenn das M-Seriencodesignal M niedrigen Logikpegel ("L") hat, und es wird ein Impuls größerer Pulsbreite (Verweilzeit t _H) abgegeben, wenn das M- Seriencodesignal M einen hohen Logikpegel ("H") hat.The third order M series code signal M (see line (b) of FIG. 5), which is obtained from the output signal of the third stage m 3 of the shift register 121 , is then fed to a pulse width modulator 129 . In addition, the pulse width modulator 129 receives the reference clock signal C. The pulse width modulator 129 outputs a signal whose pulse width is varied in accordance with a logic state of the M series code signal M with a time at which the reference clock signal C increases with a constant period t _c . That is, a pulse with a narrow pulse width (dwell time t _L ) is emitted when the M series code signal M has a low logic level ("L") and a pulse with a larger pulse width (dwell time t _H ) is emitted when the M series code signal M has a high logic level ("H").

Das Synchronsignal des M-Seriencode CM, das in Zeile (c) von Fig. 5 dargestellt ist, wird daher vom Pulsbreitenmodulator 129 erzeugt.The synchronous signal of the M series code CM , which is shown in line (c) of FIG. 5, is therefore generated by the pulse width modulator 129 .

Es ist bekannt, daß der M-Seriencode als ein solches Synchronsignal, wie oben beschrieben, verwendet wird. It is known that the M series code as a such synchronizing signal, as described above, used becomes.

Im allgemeinen ist die Maximalperiode T des Seriencode, die mit n Stufen des Schieberegisters und einem Logikelement erzielbar ist, wie folgt bestimmt:In general, the maximum period T of the series code, which can be achieved with n stages of the shift register and a logic element, is determined as follows:

T = 2ⁿ - 1. (1) T = 2 ⁿ - 1. (1)

Der Codezustand durch die gleiche Kombination nimmt daher eine Periode T ein, die durch die obige Gleichung (1) ausgedrückt wird. Während dieser Periode T wird ein Codezustand, der von der gleichen Kombination abweicht, nicht erzeugt.The code state by the same combination therefore takes a period T which is expressed by the above equation (1). During this period T , a code state that differs from the same combination is not generated.

Im Falle, daß ein Synchronsignal erzeugt wird, indem man eine vorbestimmte Zahl von Schieberegisterstufen verwendet, kann die Zahl von Übertragungskanälen maximiert werden, so daß die Übertragungsleistung gesteigert werden kann, wenn der M- Seriencode für das Synchronsignal verwendet wird.In the event that a synchronizing signal is generated, by making a predetermined number of shift register stages used, the number of transmission channels be maximized so that the transmission power can be increased if the M- Serial code is used for the synchronizing signal.

Auf diese Weise wird der M-Seriencode gemeinsam für ein Synchronsignal der Datenübertragungen verwendet.In this way, the M series code becomes common used for a synchronous signal of the data transmissions.

In dem Synchroncodegenerator 113 A dieser Ausführungsform, die in Fig. 4(a) gezeigt ist, ist die Zahl der Stufen des Schieberegisters 121 gleich drei. Eine normale Periode T _CM des M-Seriencode-Synchronsignals CM im Falle, wenn keine Zeitverzögerung aufgrund des Verzögerungsanforderungssignals SDM vorhanden ist, wird wie folgt berechnet:In the synchronous code generator 113 A of this embodiment shown in Fig. 4 (a), the number of stages of the shift register 121 is three. A normal period T _{CM of} the M series code synchronizing signal CM in the case when there is no time delay due to the delay request signal SDM is calculated as follows:

T _CM = t _c s (2³ - 1). (2) T _CM = t _c s (2 ³ - 1). (2)

Außerdem ist der Codekombinationszustand 7 (= 2³ - 1), wie man auch aus Fig. 3 erkennt.In addition, the code combination state is 7 (= 2 ³ - 1), as can also be seen from FIG. 3.

Die Fig. 4(a) und 4(b) zeigen im übrigen den Aufbau einer Station (ohne den Synchronsignalgenerator 113 A). FIGS. 4 (a) and 4 (b) show the rest of the construction of a station (without the sync signal generator 113 A).

Die Station besteht aus einem Steuerblock 115 zum Ausführen von Übertragungsbefehlen und zum Empfang einer seriellen Datenkette in der Station auf der Basis der Synchronisation und der Adressierung, die mittels eines Synchronsignals MV 1 erfolgt, das aus dem M-Seriencodesynchronsignal CM abgeleitet ist, das als Folge des Verzögerungsanforderungssignals SDM, das aus einem Sendeblock 117 stammt, verzögert ist.The station consists of a control block 115 for executing transmission commands and for receiving a serial data chain in the station on the basis of the synchronization and the addressing, which is carried out by means of a synchronization signal MV 1 which is derived from the M-series code synchronization signal CM , which as a result of the delay request signal SDM , which originates from a transmission block 117 , is delayed.

Die Station enthält ferner einen Sendeblock 117, der die serielle Datenkette, die darin in einem parallelen Zustand gespeichert ist, auf die Signalübertragungsleitung 111 in Antwort auf einen Befehl überträgt, der von dem Steuerblock 115 abgegeben wird. Außerdem enthält die Station einen Empfangsblock 119, der mit der Datenübertragungsleitung 112 in Abhängigkeit von einem Befehl verbunden wird, der von dem Steuerblock 115 abgegeben wird.The station also includes a transmit block 117 which transmits the serial data chain stored therein in a parallel state to the signal transmission line 111 in response to a command issued by the control block 115 . The station also includes a receive block 119 which is connected to the data transmission line 112 in response to a command issued by the control block 115 .

Im einzelnen enthält der Steuerblock 115 einen Synchronsignalempfangskreis 131, der das Synchronsignal MV 1 empfängt (d. h. das im wesentlichen das durch CM bezeichnete Signal enthält, siehe (c) von Fig. 5), trennt dies in ein Taktsignal CLK, ähnlich jenem, das in (a) in Fig. 5 gezeigt ist, und ein M-Seriencodesignal M, das in (b) von Fig. 5 gezeigt ist und sendet sie an entsprechende Eingangsanschlüsse der drei Stufen eines Schieberegisters 133. Specifically, the control block 115 includes a synchronous signal receiving circuit 131 which receives the synchronous signal MV 1 (ie which essentially contains the signal denoted by CM , see (c) of Fig. 5), separates this into a clock signal CLK , similar to that shown in FIG (a) shown in FIG. 5 and an M series code signal M shown in (b) of FIG. 5 and sends it to corresponding input terminals of the three stages of a shift register 133 .

Drei Ausgangssignale D 1, D 2 und D 3 des Schieberegisters 133 werden als Adressendaten einem Speicherkreis 135 zugeführt, der innerhalb des Steuerblocks 115 vorgesehen ist. Die Adressen des Speicherkreises 135 sind in einer Form von Kombinationsmustern von "H" und "L" angeordnet, die während einer Periode T _CM des M-Seriencode erscheinen. Daten G 1 und G 2 für die Sende- und Empfangssteuerung sind an den entsprechenden Adressen eingegeben und gespeichert. Der Speicherkreis 135 ist beispielsweise ein NUR-Lesespeicher (ROM) in dem Daten G 1 und G 2 an ihren entsprechenden Adressen eingeschrieben sind, wie Fig. 4(a) zeigt.Three output signals D 1 , D 2 and D 3 of the shift register 133 are supplied as address data to a memory circuit 135 which is provided within the control block 115 . The addresses of the memory circuit 135 are arranged in a form of combination patterns of "H" and "L" that appear during a period T _{CM of} the M series code. Data G 1 and G 2 for the transmission and reception control are entered and stored at the corresponding addresses. The memory circuit 135 is, for example, a read-only memory (ROM) in which data G 1 and G 2 are written at their respective addresses, as shown in Fig. 4 (a).

Der Steuerblock 115 enthält weiterhin einen Verriegelungskreis 137, der die ersten Steuerdaten G 1, die von dem Speicherkreis 135 zugeführt werden, synchron mit dem Taktsignal CLK verriegelt, das von dem obenbeschriebenen Synchronsignalempfangskreis 131 zugeführt wird.The control block 115 further includes a lock circuit 137 which locks the first control data G 1 supplied from the memory circuit 135 in synchronism with the clock signal CLK supplied from the synchronous signal reception circuit 131 described above.

Der Verriegelungskreis 137 enthält beispielsweise einen D-Flip-Flop-Kreis. Es sei hervorgehoben, daß ein erstes Torsteuersignal L 1 als ein Ausgangssignal (Q) des Verriegelungskreises 137 dann zu einer Torschaltung A 139 und drei Verriegelungskreisen LA, LB und LC gesandt wird.The latch circuit 137 includes, for example, a D flip-flop circuit. It should be emphasized that a first gate control signal L 1 as an output signal (Q) of the latch circuit 137 is then sent to a gate circuit A 139 and three latch circuits LA , LB and LC .

Ein weiterer Verriegelungskreis 141 verriegelt ein zweites Steuerdatensignal G 2 vom Speicherkreis 135 synchron mit dem Taktsignal CLK. Der Verriegelungskreis 141 enthält einen D-Flip-Flop-Kreis. Das zweite Torsteuersignal L 2 als Ausgangssignal des Verriegelungskreises 141 wird einer Torschaltung B 143 und einer Torschaltung C 147 über einen Inverter 145 zugeführt. Another locking circuit 141 locks a second control data signal G 2 from the memory circuit 135 in synchronism with the clock signal CLK . The latch circuit 141 includes a D flip-flop circuit. The second gate control signal L 2 as the output signal of the latch circuit 141 is fed to a gate circuit B 143 and a gate circuit C 147 via an inverter 145 .

Der Sendeblock 117 enthält einen Speicherkreis 151 A, der Daten speichert, die jeweils aus mehreren Bits bestehen. Der Speicherkreis 151 A besteht beispielsweise aus einem gesicherten RAM. Es sei notiert, daß der Speicherkreis 151 A funktionell einen Adreßbereich MAD, einen Seriendatenspeicherbereich MSD, in dem die zu übertragenden Daten gelesen werden und einen Datenzahlspeicherbereich MDN enthält, in dem die Zahl der gespeicherten Daten gespeichert wird.The transmission block 117 contains a memory circuit 151 A , which stores data that each consist of several bits. The memory circuit 151 A consists, for example, of a secured RAM. It should be noted that the memory circuit 151 A functionally contains an address area MAD , a serial data storage area MSD in which the data to be transmitted are read and a data number storage area MDN in which the number of stored data is stored.

Ein Paralleldatensignal DP 151, das vom Speicherkreis 151 A abgegeben wird, wird in ein serielles Datensignal mit Hilfe eines Parallel-Serien-Wandlers 153 (P/S CON.) umgewandelt. Ein Taktgenerator 155 ist dazu vorgesehen, ein Taktsignal CLT zu erzeugen und abzugeben, das eine vorbestimmte Periode (T _CLT) hat. Außerdem ist ein Modulator 157 vorgesehen, mit dem eine Pulsbreite des Taktsignales CLT vom Taktgenerator 155 in Übereinstimmung mit einem Logikpegel des Seriendatensignals DS 153 vom Parallel- Serienwandler 153 moduliert wird, um ein serielles Datenkettensignal DT zu bilden. "1" und "0" entsprechen einem hohen Pegel "H" bzw. einem niedrigen Pegel "L" des Seriendatensignals DS 153.A parallel data signal DP 151 , which is emitted by the memory circuit 151 A , is converted into a serial data signal with the aid of a parallel-series converter 153 (P / S CON.) . A clock generator 155 is provided to generate and output a clock signal CLT that has a predetermined period (T _CLT ). In addition, a modulator 157 is provided with which a pulse width of the clock signal CLT from the clock generator 155 is modulated in accordance with a logic level of the series data signal DS 153 from the parallel-series converter 153 to form a serial data chain signal DT . "1" and "0" correspond to a high level "H" and a low level "L" of the serial data signal DS 153 .

Das vom Taktgenerator 155 erzeugte Taktsignal CLT wird dazu verwendet, jedes Bit der seriellen Datenkette innerhalb eines Zeitschlitzes zu übertragen, wobei jedes Bit dieses Signals mit dem Taktsignal CLT synchronisiert ist. Daher ist eine vorbestimmte Periode T _CLT des Taktsignals CLT relativ kurz im Vergleich zu einer Periode t _c des Bezugstaktsignals C, das den Zeitschlitz vorgibt. Der Adressenbereich MAD des Speicherkreises 151 A speichert drei Verriegelungsausgangssignale LA, LB und LC, die durch Verriegeln der Ausgangssignale D 1, D 2 und D 3 der Schieberegister 123 von den drei Verriegelungskreisen LA, LB und LC abgeleitet werden, die innerhalb des Steuerblocks 115 ausgebildet sind, als Adressendateninformation. Wenn eine solche Adressendateninformation empfangen wird, dann werden die seriellen Daten, die in den entsprechenden Adressen gespeichert sind, ausgegeben.The clock signal CLT generated by the clock generator 155 is used to transmit each bit of the serial data chain within a time slot, each bit of this signal being synchronized with the clock signal CLT . Therefore, a predetermined period T _{CLT of} the clock signal CLT is relatively short compared to a period t _{c of} the reference clock signal C which specifies the time slot. The address area MAD of the memory circuit 151 A stores three locking output signals LA, LB and LC , which are derived by locking the output signals D 1 , D 2 and D 3 of the shift register 123 from the three locking circuits LA, LB and LC, which are formed within the control block 115 are as address data information. When such address data information is received, the serial data stored in the corresponding addresses is output.

Der Speicherkreis 151 A enthält weiterhin einen weiten Speicherbereich MDN, der dem Adreßspeicherbereich MAD entspricht und in dem die Zahl der Daten gespeichert ist. Die Gesamtzahl der Bits einer jeden seriellen Dateninformation (es sei notiert, daß die Form in dem Speicherbereich MSD eine bitparallele Form ist), die in einer gewissen Adresse gespeichert ist, wird in den entsprechenden Speicherbereich MDN eingespeichert. Der Speicherkreis 151 A enthält Einrichtungen zum Zählen der Anzahl der Bits, die in dem Serielldatenspeicherbereich MSD gespeichert sind.The memory circuit 151 A also contains a wide memory area MDN , which corresponds to the address memory area MAD and in which the number of data is stored. The total number of bits of each serial data information (note that the shape in the memory area MSD is a bit-parallel shape) stored in a certain address is stored in the corresponding memory area MDN . The memory circuit 151 A contains devices for counting the number of bits which are stored in the serial data storage area MSD .

Außerdem enthält, wie Fig. 4(b) zeigt, der Sendeblock 117 einen Subtraktionszähler 159, dessen Zählbeginn durch das zweite Torsteuersignal L 2 bestimmt wird, das von dem Verriegelungskreis 151 des Steuerblocks 115 abgegeben wird.In addition, as shown in FIG. 4 (b), the transmission block 117 contains a subtraction counter 159 whose start of count is determined by the second gate control signal L 2 which is output by the latch circuit 151 of the control block 115 .

Der Subtraktionszähler 159 hält zunächst ein bitparalleles Datensignal SDN, das von dem Datenzahlspeicherbereich MDN im Speicherkreis 151 A synchron zu einem Zeitpunkt herangeholt wird, zu welchem das zweite Torsteuersignal L 2 ansteigt. Danach zählt der Subtraktionszähler 159 das bitparallele Datensignal SDN synchron mit dem Taktsignal CLT, das im Taktgenerator 155 erzeugt wird, abwärts. Der Subtraktionszähler 159 gibt weiterhin ein Bit "1" ab, wenn der Zähl- und Haltewert Null ist, und ein Bit "0", wenn der Zähl- und Haltewert nicht Null ist.The subtraction counter 159 initially holds a bit-parallel data signal SDN , which is fetched synchronously from the data number memory area MDN in the memory circuit 151 A at a point in time at which the second gate control signal L 2 rises. Thereafter, the subtraction counter 159 counts down the bit-parallel data signal SDN in synchronism with the clock signal CLT , which is generated in the clock generator 155 . The subtraction counter 159 continues to output a bit "1" if the count and hold value is zero, and a bit "0" if the count and hold value is not zero.

Der Sendeblock 117 gibt auf diese Weise ein solches Bitsignal entsprechend einem Zählzustand des Subtraktionszählers 159 als ein Verzögerungsanforderungssignal SDM ab. Das Verzögerungsanforderungssignal SDM von einer eine Sendung absetzenden Station wird der obenbeschriebenen UND-Schaltung 127 zugeführt, die innerhalb des Synchronsignalgenerators 113 A angeordnet ist, um die Zuführung des Bezugstaktsignals C als Steuertaktsignal CV 1 zu dem Pulsbreitenmodulator 129 und dem Schieberegister 121 zu steuern.The transmission block 117 thus outputs such a bit signal corresponding to a count state of the subtraction counter 159 as a delay request signal SDM . The delay request signal SDM from a broadcasting station is supplied to the above-described AND circuit 127 , which is arranged within the synchronous signal generator 113 A , in order to control the supply of the reference clock signal C as the control clock signal CV 1 to the pulse width modulator 129 and the shift register 121 .

Der Empfangsblock 119 enthält andererseits, wie Fig. 4(b) zeigt: a) einen Demodulator 161, der die empfangenen Daten, die über eine Torschaltung S 147 herangeholt wurden, demoduliert, um die Daten in das Taktsignal CLR und in das serielle Datensignal DR aufzuteilen; b) einen Serien/Parallel-Wandler (S/P CON) 163, der die demodulierten seriellen Daten DR in ein Paralleldatensignal DPR umwandelt; c) einen Speicherkreis 165, d. h. einen RAM, der das parallelgewandelte Datensignal DPR, das vom Wandler 163 abgegeben wird, speichert.On the other hand, as shown in FIG. 4 (b), the reception block 119 contains: a) a demodulator 161 , which demodulates the received data, which were fetched via a gate circuit S 147 , in order to convert the data into the clock signal CLR and into the serial data signal DR split up; b) a series / parallel converter (S / P CON) 163 , which converts the demodulated serial data DR into a parallel data signal DPR ; c) a memory circuit 165 , ie a RAM, which stores the parallel-converted data signal DPR , which is output by the converter 163 .

Das nach der Demodulation mittels des Demodulators 161 abgegebene Taktsignal CLR wird dazu verwendet, jedes Bit der seriellen Datenkette DR, die dem Serien/Parallel-Wandler 163 zugeführt werden, innerhalb des Zeitschlitzes zu verschieben. Daher ist eine Periode T _CLR des Taktsignals CLR ebenfalls kürzer als die Periode t _c des Bezugstaktsignals C im Synchronsignalgenerator 113 A, das den Zeitschlitz vorgibt. Da das Taktsignal CLB aus der empfangenen seriellen Datenkette abgeleitet wird, ist die Periode T _CLR die gleiche wie die Periode T _CLT des Taktsignals CLT im Sendeblock 117.The clock signal CLR , which is output after demodulation by means of demodulator 161 , is used to shift each bit of the serial data chain DR , which are supplied to series / parallel converter 163 , within the time slot. Therefore, a period T _{CLR of} the clock signal CLR is also shorter than the period t _{c of} the reference clock signal C in the synchronous signal generator 113 A , which specifies the time slot. Since the clock signal CLB is derived from the received serial data chain, the period T _{CLR is} the same as the period T _{CLT of} the clock signal CLT in the transmission block 117 .

Der Speicherkreis 165 gibt die Ausgangssignale La, Lb und Lc der drei Verriegelungskreise LA, LB und LC als Adreßdaten ein und speichert die Daten, die von dem Serien/Parallel-Wandler 163 abgegeben werden, in eine angegebene Adresse.The memory circuit 165 inputs the output signals La, Lb and Lc of the three latch circuits LA, LB and LC as address data and stores the data output from the serial / parallel converter 163, to a specified address.

Es sei notiert, daß die Speicherkreise 151 A und 165 im Sendeblock 117 und im Empfangsblock 119 beispielsweise mit einem Mikrocomputer (nicht dargestellt) verbunden sind. Die Übertragungs-Dateninformation wird in dem Speicherkreis 151 A in Übereinstimmung mit einem Zustand einer gesteuerten Last gespeichert und die gesteuerte Last wird auf der Basis von Daten gesteuert, die aus dem Speicherkreis 165, ausgelesen werden.It should be noted that the memory circuits 151 A and 165 in the transmission block 117 and in the reception block 119 are connected, for example, to a microcomputer (not shown). The transmission data information is stored in the memory circuit 151 A in accordance with a state of a controlled load, and the controlled load is controlled on the basis of data read out from the memory circuit 165 .

Die Torschaltung A 139 im Steuerblock 115 öffnet in Abhängigkeit von dem Bitpegel von "1" des ersten Steuerdatensignals G 1, so daß entweder der Sendeblock 117 oder der Empfangsblock 119 mit der Datenübertragungsleitung 112 verbunden wird. Welcher der Blöcke 117 und 119 mit der Leitung verbunden wird, hängt von einem Logikzustand des zweiten Steuerdatensignals G 2 vom Speicherkreis 135 ab. Wenn der Sendeblock 117 mit der Datenübertragungsleitung 112 verbunden ist, dann wird die Datenübertragung zu einer anderen Station ermöglicht. Wenn der Empfangsblock 119 mit der Datenübertragungsleitung 112 verbunden ist, dann wird der Empfang von einer der anderen Stationen ermöglicht.The gate circuit A 139 in the control block 115 opens depending on the bit level of "1" of the first control data signal G 1 , so that either the transmission block 117 or the reception block 119 is connected to the data transmission line 112 . Which of the blocks 117 and 119 is connected to the line depends on a logic state of the second control data signal G 2 from the memory circuit 135 . If the transmission block 117 is connected to the data transmission line 112 , the data transmission to another station is made possible. If the receive block 119 is connected to the data transmission line 112 , then reception from one of the other stations is enabled.

Als nächstes soll eine Betriebsweise der ersten bevorzugten Ausführungsform erläutert werden.Next, an operation of the first preferred embodiment will be explained.

In dem Netzwerksystem des obenbeschriebenen Aufbaus hat eine aus der Mehrzahl der Stationen, die das Netzwerksystem bilden, den Speicherkreis 135, in dem Steuerdaten G 1 und G 2 für jede Adresse gespeichert sind, wie in Fig. 4(a) beispielhaft dargestellt ist, und die anderen Speicherkreise 151 A und 165, in denen Speicherplätze für Datenempfang und -sendung für die entsprechenden Adressen, die Fig. 4(b) zeigt, vorgesehen sind.In the network system of the structure described above, one of the plurality of stations constituting the network system has the memory circuit 135 in which control data G 1 and G 2 are stored for each address, as exemplified in Fig. 4 (a), and the other memory circuits 151 A and 165 , in which memory locations for data reception and transmission are provided for the corresponding addresses, which is shown in FIG. 4 (b).

Es sei nun angenommen, daß das Synchronsignal MV 1, das in Zeile (b) von Fig. 6 dargestellt ist, vom Synchronsignalgenerator 113 A zu jeder Station gesandt wird und die Ausgangssignalpegel (D 3 bis D 1) des in Fig. 4(a) gezeigten Schieberegisters 133 zum Zeitpunkt t 1 gezeigten Zeile (b) von Fig. 6 die Größen 1, 1, 1 haben.It is now assumed that the synchronous signal MV 1 , which is shown in line (b) of Fig. 6, is sent from the synchronous signal generator 113 A to each station and the output signal levels (D 3 to D 1 ) of the in Fig. 4 (a ) shown shift register 133 at time t 1 line (b) of FIG. 6 have sizes 1, 1, 1.

Da die Gesamtausgangssignalpegel D 3 bis D 1 des Schieberegisters 133 die Größen 1, 1, 1 angeben, geht das erste Steuerdatensignal G 1 des Speicherkreises 135 auf eine "1" nach Ablauf einer Verzögerungszeit ta über, während das zweite Steuerdatensignal G 2 auf einer "0" bleibt. Die Verzögerungszeit ta ist eine Zeit, die für die Demodulation des Synchronsignals CM in dem Synchronsignalempfangskreis 131 des Steuerblocks 115 benötigt wird. Since the total output signal levels D 3 to D 1 of the shift register 133 indicate the quantities 1, 1, 1, the first control data signal G 1 of the memory circuit 135 changes to a "1" after a delay time ta has elapsed, while the second control data signal G 2 has a " 0 "remains. The delay time ta is a time required for demodulating the synchronous signal CM in the synchronous signal receiving circuit 131 of the control block 115 .

Das Taktsignal CLK wird den Verriegelungskreisen 137 und 141 zu einem Zeitpunkt t 2 zugeführt. Die Zeitdifferenz zwischen den Zeiten t 1 und t 2 entspricht einer Periode des Synchronsignals MV 1. Zum Zeitpunkt t 2 werden beide Steuerdatensignale G 1 und G 2 mittels der Verriegelungskreise 137, 141 verriegelt. Ein erstes Torsteuersignal L 1, das Ausgangssignal des Verriegelungskreises 137, zeigt "1" und ein zweites Torsteuersignal L 2, das Ausgangssignal des Verriegelungskreises 131, zeigt "0".The clock signal CLK is supplied to the latch circuits 137 and 141 at a time t 2. The time difference between the times t 1 and t 2 corresponds to a period of the synchronous signal MV 1 . At time t 2 , both control data signals G 1 and G 2 are locked by means of the locking circuits 137 , 141 . A first gate control signal L 1 , the output signal of the locking circuit 137 , shows "1" and a second gate control signal L 2 , the output signal of the locking circuit 131 , shows "0".

Zur gleichen Zeit wird das vom ersten Verriegelungskreis 137 abgegebene erste Torsteuersignal L 1 zu den drei Verriegelungskreisen LA, LB und LC gesandt, so daß diese Verriegelungskreise die entsprechenden Ausgangssignale D 3, D 2 und D 1, angegeben durch 1, 1, 1 der drei Stufen des Schieberegisters 133, verriegeln. Die Verriegelungsausgangssignale Lc, Lb und La werden parallel zu den Speicherkreisen 151 A und 165 als deren Adreßdaten gesandt.At the same time, the first gate control signal L 1 output by the first locking circuit 137 is sent to the three locking circuits LA, LB and LC , so that these locking circuits have the corresponding output signals D 3 , D 2 and D 1 , indicated by 1, 1, 1 of the three Lock stages of shift register 133 . The latch output signals Lc , Lb and La are sent in parallel to the memory circuits 151 A and 165 as their address data.

Nach Abschluß der obigen Operation zeigen die Gesamtausgangssignale D 3 bis D 1 des Schieberegisters 133 nach der Zeitverzögerung ta die Größe 1, 1, 0 an, so daß beide Steuerdatensignale G 1 und G 2, die von dem Speicherkreis 135 abgegeben werden, eine "1" zeigen.After completion of the above operation, the total output signals D 3 to D 1 of the shift register 133 indicate the size 1, 1, 0 after the time delay ta , so that both control data signals G 1 and G 2 output from the memory circuit 135 are "1"" demonstrate.

Daher ist die Torschaltung A 139 offen, wenn das erste Torsteuersignal L 1, das von der Verriegelungsschaltung 137 abgegeben wird, auf eine "1" übergeht, und die Torschaltung S 147 ist offen, wenn das von dem Verriegelungskreis 141 abgegebene zweite Torsteuersignal L 2 eine "0" anzeigt. Daher wird der Empfangsblock 119 für den Empfang von Daten freigeschaltet. Das serielle Datenkettensignal (Datenwort) DT, das von der Vielzahl von seriellen Bits gebildet wird, wird über die Torschaltungen A 139 und C 147 von der Datenübertragungsleitung 112 zum Empfangsblock 119 geleitet. Das serielle Datenkettensignal (Datenwort) DT wird demoduliert und dann in Paralleldaten umgewandelt. Die Paralleldateninformation wird in dem vorbezeichneten Bereich in dem Speicherkreis 165 als empfangene Dateninformation gespeichert.Therefore, the gate circuit A 139 is open when the first gate control signal L 1 output from the latch circuit 137 changes to "1", and the gate circuit S 147 is open when the second gate control signal L 2 output from the latch circuit 141 is a Displays "0". The reception block 119 is therefore enabled for the reception of data. The serial data chain signal (data word) DT , which is formed by the plurality of serial bits, is passed via the gate circuits A 139 and C 147 from the data transmission line 112 to the reception block 119 . The serial data chain signal (data word) DT is demodulated and then converted into parallel data. The parallel data information is stored in the aforementioned area in the memory circuit 165 as received data information.

Zu diesem Zeitpunkt speichert der Speicherkreis 165 die Werte 1, 1, 1 als die Adreßdaten. Die durch 1, 1, 1 spezifizierte Adresse speichert die empfangenen Daten (d. h. die seriellen Daten von 1, 1, 0, 1, wie in Zeile (g) von Fig. 6 gezeigt).At this time, the memory circuit 165 stores the values 1, 1, 1 as the address data. The address specified by 1, 1, 1 stores the received data (ie, the serial data of 1, 1, 0, 1 as shown in line (g) of Fig. 6).

Zum Zeitpunkt t₃ nach Verstreichen einer Periode des Synchronsignals MV 1 werden beide Steuerdatensignale G 1 und G 2, die von dem Speicherkreis 135 abgegeben werden, von den Verriegelungskreisen 137 und 141 verriegelt. Da das erste Steuerdatensignal G 1 eine "1" anzeigt, und das zweite Steuerdatensignal G 2 eine "1" anzeigt, zeigt das erste Torsteuersignal L 1 als Ausgangssignal des Verriegelungskreises 137 eine "1", und das zweite Torsteuersignal L 2, das von dem Verriegelungskreis 141 abgegeben wird, zeigt eine "1". Daher ist die Torschaltung A 139 offen, die Torschaltung B 143 ist offen, die Torschaltung C 147 ist geschlossen, so daß der Sendeblock 117 wiederum für die Aussendung der gespeicherten Daten freigeschaltet ist.At the time t ₃ after the elapse of a period of the synchronous signal MV 1 , both control data signals G 1 and G 2 , which are emitted by the memory circuit 135 , are locked by the locking circuits 137 and 141 . Since the first control data signal G 1 indicates a "1" and the second control data signal G 2 indicates a "1", the first gate control signal L 1 shows a "1" as the output signal of the latch circuit 137 , and the second gate control signal L 2 which is derived from the Latch circuit 141 is issued, shows a "1". The gate circuit A 139 is therefore open, the gate circuit B 143 is open, the gate circuit C 147 is closed, so that the transmission block 117 is again enabled for the transmission of the stored data.

Außerdem verriegeln die drei Verriegelungskreise LA, LB und LC gleichzeitig die Ausgangssignale 1, 1, 0, die von dem Schieberegister 133 zum Zeitpunkt t 3 abgeleitet wurden.In addition, the three locking circuits LA, LB and LC simultaneously lock the output signals 1, 1, 0, which were derived from the shift register 133 at time t 3.

Die verriegelten Signale 1, 1, 0, d. h. die Ausgangssignale La, Lb und Lc werden den Speicherkreisen 151 A und 165 zugeleitet.The locked signals 1, 1, 0, ie the output signals La, Lb and Lc are fed to the memory circuits 151 A and 165 .

Die Ausgangssignale D 3 bis D 1 der entsprechenden Stufen des Schieberegisters 133 werden nach Verstreichen der Verzögerungszeit ta, beginnend mit der Zeit T 3 um eine Stufe verschoben. Die Ausgangssignal- Logikzustände sind 1, 1, 0 und dementsprechend werden die Ausgangssignale vom Speicherkreis 135 geändert.The output signals D 3 to D 1 of the corresponding stages of the shift register 133 are shifted by one stage after the delay time ta has elapsed, starting with the time T 3 . The output signal logic states are 1, 1, 0 and accordingly the output signals from the memory circuit 135 are changed.

Bis eine Zeit, die einer Periode des Synchronsignals MV 1 entspricht, seit dem Zeitpunkt t 3 verstrichen ist, werden daher die seriellen Daten, die von der Mehrzahl von Bits gebildet werden, zur Datenübertragungsleitung 112 vom Sendeblock 117 über die Torschaltungen A 139 und B 143 gesandt. Zu diesem Zeitpunkt werden die Sendedaten, die innerhalb des Speicherbereiches, der den empfangenen Adreßdaten (1, 1, 0) entspricht, gespeichert sind, von dem Speicherkreis 151 A zur Übertragungsleitung 112 gesandt.Therefore, until a time corresponding to one period of the synchronous signal MV 1 has passed since the time t 3 , the serial data formed by the plurality of bits are sent to the data transmission line 112 from the transmission block 117 via the gate circuits A 139 and B 143 sent. At this time, the transmission data stored within the memory area corresponding to the received address data (1, 1, 0) is sent from the memory circuit 151 A to the transmission line 112 .

Es sei dann angenommen, daß die in der Adresse (1, 1, 0) in dem Speicherkreis 151 A des Sendeblocks 117 gespeicherten Daten eine Paralleldateninformation von 1, 0, 0, 1 ist.It is then assumed that the data stored in the address (1, 1, 0) in the memory circuit 151 A of the transmission block 117 is parallel data information of 1, 0, 0, 1.

Wenn die Adresse als (1, 1, 0) spezifiziert ist, dann werden die Daten (1, 0, 0, 1) ausgelesen, so daß das Paralleldatensignal DP 151 zum Parallelserienwandler 153 gesandt wird. Der Parallel/Serien-Wandler 153 wandelt das Paralleldatensignal DP 151 in ein entsprechendes serielles Datensignal DS 153 synchron mit dem Taktsignal CLT um. Das serielle Datensignal DS 153 unterliegt einer Pulsbreitenmodulation durch den Modulator 157 entsprechend dem Taktsignal CLT.If the address is specified as (1, 1, 0), then the data (1, 0, 0, 1) are read out, so that the parallel data signal DP 151 is sent to the parallel series converter 153 . The parallel / series converter 153 converts the parallel data signal DP 151 into a corresponding serial data signal DS 153 in synchronism with the clock signal CLT . The serial data signal DS 153 is subject to pulse width modulation by the modulator 157 in accordance with the clock signal CLT .

Das Datenwort DT (siehe Zeile (g) von Fig. 6) der seriellen Dateninformation (1, 0, 0, 1) in der eine breite Impulsbreite (dargestellt durch eine "1") und eine schmale Impulsbreite, dargestellt durch eine "0" in Serie miteinander in Bezug auf die Zeit vorhanden sind, wird über die Torschaltungen B 143 und A 149 zur Datenübertragungsleitung 112 gesandt.The data word DT (see line (g) of FIG. 6) of the serial data information (1, 0, 0, 1) in which a wide pulse width (represented by a "1") and a narrow pulse width represented by a "0" in series with each other with respect to time is sent to the data transmission line 112 via the gate circuits B 143 and A 149 .

In der Sendebetriebsart nach dem Zeitpunkt t 3 zeigt das zweite Torsteuersignal L 2 eine "1", die vom Steuerblock 115 zum Sendeblock 117 gesandt wird. Bei der Anstiegsflanke des Steuersignalcodes L 2 werden die Daten über die Bitlänge (in diesem Falle vier Bits) gelesen, die in dem Datenzahlspeicherbereich MDN des Speicherkreises 151 gespeichert sind. Mit anderen Worten, das Bitlängensignal SDN (hier "vier" darstellend) auf der Basis der Bitlängendateninformation wird dem Subtraktionszähler 149 zugeführt. Der numerische Wert "4", der die Bitlänge darstellt, wird in den Subtraktionszähler 159 eingegeben.In the transmission mode after the time t 3 , the second gate control signal L 2 shows a "1" which is sent from the control block 115 to the transmission block 117 . On the rising edge of the control signal code L 2 , the data are read over the bit length (in this case four bits) which are stored in the data number storage area MDN of the memory circuit 151 . In other words, the bit length signal SDN (here representing "four") based on the bit length data information is supplied to the subtraction counter 149 . The numerical value "4" representing the bit length is input to the subtraction counter 159 .

Die serielle Dateninformation wird in einer Einheit von einem Bit auf der Basis des Taktsignals CLT vom Taktgenerator 155 übertragen. Der Subtraktionszähler 159 zählt schrittweise um 1 das Datenlängensignal SDN abwärts, immer wenn das Taktsignal CT empfangen wird. Das Ausgangssignal des Subtraktionszählers 159 zeigt "0", bis die Übertragung des Vier- Bit-Seriendatensignals abgeschlossen ist und zeigt "1" bei Abschluß der Übertragung dieses vorgenannten Signals.The serial data information is transmitted in one bit unit from the clock generator 155 based on the clock signal CLT . The subtraction counter 159 increments by 1 the data length signal SDN whenever the clock signal CT is received. The output signal of the subtraction counter 159 shows "0" until the transmission of the four-bit serial data signal is completed and shows "1" when the transmission of this aforementioned signal is completed.

Daher zeigt der Logikzustand des Verzögerungsanforderungssignals SDM, das vom Sendeblock 117 erzeugt wird, eine "0" während der Übertragung der seriellen Daten und zeigt eine "1" nach dem Ende dieser Datenübertragung.Therefore, the logic state of the delay request signal SDM generated by the transmission block 117 shows a "0" during the transmission of the serial data and shows a "1" after the end of this data transmission.

Die UND-Schaltung 127 des Synchronsignalgenerators 113 A, die das Verzögerungsanforderungssignal SDM empfängt, steuert den Durchlauf des Bezugstaktsignals C entsprechend dem Logikzustand des Verzögerungsanforderungssignals SDM zum Pulsbreitenmodulator 129 und zum Schieberegister 121. Der Zugriff zu der UND-Schaltung 127 durch die Sendeblöcke 117 mehrerer Stationen kann beispielsweise mittels einer ODER-Schaltungsanordnung eingerichtet werden, der die Ausgänge der einzelnen Subtraktionszähler 159 zugeführt sind.The AND circuit 127 of the synchronous signal generator 113 A , which receives the delay request signal SDM , controls the passage of the reference clock signal C in accordance with the logic state of the delay request signal SDM to the pulse width modulator 129 and to the shift register 121 . Access to the AND circuit 127 through the transmission blocks 117 of a plurality of stations can be set up, for example, by means of an OR circuit arrangement to which the outputs of the individual subtraction counters 159 are fed.

Während der Übertragung der seriellen Dateninformation können der Pulsbreitenmodulator 129 und das Schieberegister 121 das Bezugstaktsignal C nicht empfangen. (Nach Abschluß der Übertragung wird die Zuführung des Bezugstaktsignals C wieder aufgenommen). Auf diese Weise wird das Steuertaktsignal CV 1, das durch die UND-Schaltung 127, die das Verzögerungsanforderungssignal SDM empfängt, bei dieser Ausführungsform zur Synchronsignalerzeugung verwendet.During the transmission of the serial data information, the pulse width modulator 129 and the shift register 121 cannot receive the reference clock signal C. (After the transfer is completed, the supply of the reference clock signal C is resumed). In this way, the control clock signal CV 1 , which is used by the AND circuit 127 , which receives the delay request signal SDM , is used for synchronous signal generation in this embodiment.

Daher wird die Zuführung des Synchronsignals MV 1 zur Synchronsignalübertragungsleitung 111 unterbunden, bis die Übertragung der seriellen Daten abgeschlossen ist. Wenn das Bezugstaktsignal C während der Übertragung der seriellen Daten erzeugt wird, wird die Erzeugung des Synchronsignals MV 1 verzögert, bis die Übertragung abgeschlossen ist. Therefore, the supply of the synchronous signal MV 1 to the synchronous signal transmission line 111 is prohibited until the transmission of the serial data is completed. If the reference clock signal C is generated during the transfer of the serial data, the generation of the synchronous signal MV 1 is delayed until the transfer is completed.

Der Übertragungszeitschlitz wird daher variiert und entsprechend der Länge der seriellen Datenkette vergrößert. Die Datenübertragung kann ohne Behinderung durch den Takt des Synchroncodes ausgeführt werden.The transmission time slot is therefore varied and according to the length of the serial data chain enlarged. The data transfer can be done without hindrance executed by the clock of the synchronous code will.

Es sei hervorgehoben, daß die Dauer ausgedehnt werden kann, für die das Verzögerungsanforderungssignal SDM auf einer "0" ist, wobei die Dauer zum Zeitpunkt des Endes der Übertragung der seriellen Daten beginnt und für eine vorbestimmte Zeit anhält. In diesem Falle wird ein Zeitpunkt zu welchem die Sperrung des Durchlasses des Bezugstaktsignals C an der UND-Schaltung 127 des Synchronsignalgenerators 113 A aufgehoben wird, um eine vorbestimmte Zeit verzögert.It is emphasized that the period for which the delay request signal SDM is at "0" can be extended, the period starting at the time of the end of the transmission of the serial data and lasting for a predetermined time. In this case, a time at which the passage of the reference clock signal C at the AND circuit 127 of the synchronous signal generator 113 A is released is delayed by a predetermined time.

Wie oben beschrieben, erfolgt in einer der Stationen, die in den Fig. 4(a) und 4(b) dargestellt ist, der Datenempfang, wenn die Adresse die Größen (1, 1, 1) angibt und die Datenübertragung erfolgt, wenn die Adresse (1, 1, 0) angibt. Wenn andererseits in einer der anderen Stationen jeder Speicherkreis 135, 151 A, 165 so eingestellt ist, daß die Datenübertragung erfolgt, wenn die Adresse die Größen (1, 1, 1) angibt und Datenempfang stattfindet, wenn die Adresse (1, 1, 0) angibt, dann kann eine Synchronisation zwischen diesen Stationen eingerichtet werden, d. h. der Station, die in den Fig. 4(a) und 4(b) dargestellt ist und der obenbeschriebenen einen der anderen Stationen, und die gegenseitige Übertragung und der Empfang von Daten kann zwischen jenen Stationen erfolgen. As described above, in one of the stations shown in Figs. 4 (a) and 4 (b), data is received when the address indicates the sizes (1, 1, 1) and data is transmitted when the Address (1, 1, 0) indicates. On the other hand, if in one of the other stations each memory circuit 135 , 151 A , 165 is set so that data is transmitted when the address specifies the sizes (1, 1, 1) and data is received when the address (1, 1, 0 ), then synchronization can be established between these stations, that is, the station shown in Figs. 4 (a) and 4 (b) and one of the other stations described above, and the mutual transmission and reception of data can happen between those stations.

Wenn in der in den Fig. 4(a) und 4(b) gezeigten Station die Dateninformation in den Speicherkreis 131 in solcher Weise eingestellt ist, d. h. wenn die Adresse (0, 0, 1) ist, dann wird Datenempfang ausgeführt, wenn jedoch die Adresse (0, 1, 0) ist, dann wird Datenübertragung ausgeführt, und wenn in einer der anderen Stationen die Daten so eingestellt sind, daß wenn die Adresse (0, 0, 1) ist, die Datenaussendung stattfindet, aber wenn die Adresse (0, 1, 0) ist, Datenempfang ausgeführt wird, dann kann die Datenaussendung/ Aufnahme zwischen jenen Stationen ausgeführt werden. Auf diese Weise kann die in den Fig. 4(a) und 4(b) gezeigte Station eine vorbestimmte Information senden und empfangen zu und von zwei der anderen Stationen separat ohne Kollision der vorbestimmten Daten.In the station shown in Figs. 4 (a) and 4 (b), when the data information in the memory circuit 131 is set in such a manner, that is, when the address is (0, 0, 1), data reception is carried out, however the address is (0, 1, 0), then data transmission is carried out, and if in one of the other stations the data is set so that if the address is (0, 0, 1) the data transmission takes place, but if the address (0, 1, 0), data reception is carried out, then data transmission / recording can be carried out between those stations. In this way, the station shown in Figs. 4 (a) and 4 (b) can send and receive predetermined information to and from two of the other stations separately without colliding the predetermined data.

Wenn die gegenseitige Datenaussendung und -aufnahme mit Adressen stattfindet, die den Stationen, zwischen denen die Datenübertragung stattfindet, gleich sind, dann ist es daher möglich, eine Adressierung mit der Synchronisation durchzuführen, die mittels des Synchronsignals MV 1 erhalten wird.If the mutual data transmission and reception takes place with addresses which are the same as the stations between which the data transmission takes place, then it is possible to carry out addressing with the synchronization which is obtained by means of the synchronous signal MV 1 .

Darüberhinaus kann eine Station eine Mehrzahl unterschiedlicher Daten zu bzw. von einer Mehrzahl von Stationen aussenden und empfangen.In addition, a station can have a plurality different data to or from a plurality send and receive from stations.

Die Fig. 7(a) und 7(b) zeigen zusammen eine Station und einen Synchronsignalgenerator einer zweiten bevorzugten Ausführungsform der Erfindung. FIGS. 7 (a) and 7 (b) together illustrate a station and a timing signal generator a second preferred embodiment of the invention.

In den Fig. 7(a) und 7(b) ist der einzelne Aufbau des Sendeblocks 17 und des Synchronsignalgenerators 113 B von jenen nach den Fig. 4(a) und 4(b) verschieden.In Figs. 7 (a) and 7 (b), the single structure of the transmission block 17 and the synchronous signal generator 113 is different from those B of FIGS. 4 (a) and 4 (b).

Im allgemeinen vermeidet der Sendeblock 117 den Datenzahlspeicherbereich MDN, der die Daten über die Bitlänge im Speicherkreis 151 B speichert und verwendet keinen Subtraktionszähler.In general, the transmission block 117 avoids the data number storage area MDN , which stores the data about the bit length in the memory circuit 151 B, and does not use a subtraction counter.

Der Synchronsignalgenerator 113 B ist darüberhinaus mit einer Schlitzlängentafel (beispielsweise ein ROM enthaltend) 411 und zusätzlichen zwei Stufen g 1, g 2) des Schieberegisters 413 versehen.The synchronous signal generator 113 B is also provided with a slot length table (for example containing a ROM) 411 and an additional two stages g 1 , g 2 ) of the shift register 413 .

Außerdem werden die parallelen Ausgangssignale A 3 bis A 1 der drei Stufen m 3 bis m 1 im Schieberegister 121 als die Adreßsignale der Schlitzlängentabelle 411 verwendet. Zwei Ausgangssignale DS 1 und DS 2 der Schlitzlängentabelle 411 werden der ersten Stufe g 1 und der zweiten Stufe g 2 des Schieberegisters 413 zugeleitet.In addition, the parallel output signals A 3 to A 1 of the three stages m 3 to m 1 in the shift register 121 are used as the address signals of the slot length table 411 . Two output signals DS 1 and DS 2 of the slot length table 411 are fed to the first stage g 1 and the second stage g 2 of the shift register 413 .

Die UND-Schaltung 127 empfängt das Ausgangssignal der zweiten Stufe g 2 des Schieberegisters 413 und das Bezugstaktsignal C vom Bezugstaktgenerator 125.The AND circuit 127 receives the output signal of the second stage g 2 of the shift register 413 and the reference clock signal C from the reference clock generator 125 .

Das Steuertaktsignal CV 2, d. h. das logische Produkt der UND-Schaltung 127, wird jeder Stufe des Schieberegisters 121 und dem Pulsbreitenmodulator 127 zugesandt. Das Schieberegister 413 verriegelt die Ausgangssignale DS 1 und DS 2 der Schlitzlängentabelle 411 bei der Anstiegsflanke des Steuertaktsignals CV 2.The control clock signal CV 2 , ie the logical product of the AND circuit 127 , is sent to each stage of the shift register 121 and the pulse width modulator 127 . The shift register 413 latches the output signals DS 1 and DS 2 of the slot length table 411 on the rising edge of the control clock signal CV 2 .

Das Schieberegister 413 verschiebt die verriegelten Ausgangssignale DS 1 und DS 2 immer dann, wenn das Bezugstaktsignal C vom Bezugstaktgenerator 125 ansteigt. The shift register 413 shifts the latched output signals DS 1 and DS 2 whenever the reference clock signal C from the reference clock generator 125 rises.

Es sei nun angenommen, daß jede Dateninformation in jeder Adresse gespeichert ist, wie in Fig. 7(a) dargestellt.Assume now that all data information is stored in each address, as shown in Fig. 7 (a).

Fig. 8 zeigt ein Signalzeitdiagramm eines jeden Ausgangssignals der repräsentativen Kreise in dem Synchronsignalgenerator 113 B von Fig. 7(a). FIG. 8 shows a signal timing diagram of each output signal of the representative circles in the synchronous signal generator 113 B of FIG. 7 (a).

Es sei nun angenommen, daß die logischen Zustände A 3 bis A 1 in den drei Stufen m 3 bis m 1 des Schieberegisters 121 unmittelbar vor dem Zeitpunkt t 2 die Größen 1, 1, 0 anzeigen. Zu diesem Zeitpunkt ist das M-Seriencodesignal M auf einer "1" und das Ausgangssignal der EXCLUSIV-ODER-Schaltung 123 ist auf einer "0".It is now assumed that the logical states A 3 to A 1 in the three stages m 3 to m 1 of the shift register 121 indicate the values 1, 1, 0 immediately before the time t 2. At this time, the M series code signal M is at "1" and the output of the EXCLUSIVE-OR circuit 123 is at "0".

Beide Ausgangslogikzustände der ersten Stufe g 1 und der zweiten Stufe g 2 des Schieberegisters 413 sind auf "1", da beide Ausgangssignalpegel DS 1 und DS 2, die von der Schlitzlängentabelle 411 abgegeben werden, auf "1" sind. Aufgrund der Verschiebung mit Hilfe des Bezugstaktsignals C bleibt der Ausgangslogikzustand der zweiten Stufe g 2 nach dem Zeitpunkt t 2 auf einer "1".Both output logic states of the first stage g 1 and the second stage g 2 of the shift register 413 are at "1" since both output signal levels DS 1 and DS 2 , which are output from the slot length table 411 , are at "1". Due to the shift using the reference clock signal C , the output logic state of the second stage g 2 remains at "1" after the time t 2 .

Zum Zeitpunkt t 2 wird das von der UND-Schaltung 127 gewonnene Steuertaktsignal CV 2 dem Schieberegister 121 zugeleitet, so daß die entsprechenden Logikzustände A 3 bis A 1 des Schieberegisters 121 die Größen 1, 0, 0 anzeigen. Da das M-Seriencodesignal M auf einer "1" bleibt, sind die Logikzustände der Ausgangssignale DS 1 und DS 2 der Schlitzlängentabelle 411 auf "1" und "0", was dann in dem Schieberegister 413 gehalten wird. At time t 2 , the control clock signal CV 2 obtained from the AND circuit 127 is fed to the shift register 121 , so that the corresponding logic states A 3 to A 1 of the shift register 121 indicate the quantities 1, 0, 0. Since the M series code signal M remains at "1", the logic states of the output signals DS 1 and DS 2 of the slot length table 411 are at "1" and "0", which is then held in the shift register 413 .

Obgleich das nachfolgende Bezugstaktsignal C zum Zeitpunkt t 2d erzeugt wird, kann der Taktimpuls des Bezugstaktsignals C nicht durch die UND- Schaltung 127 laufen. Die Erzeugung des M-Seriencodes wird ohne Verschiebung im Schieberegister 121 verzögert.Although the subsequent reference clock signal C is generated at time t 2 d , the clock pulse of the reference clock signal C cannot pass through the AND circuit 127 . The generation of the M series code is delayed without shifting in shift register 121 .

Die zweite Stufe g 2 des Schieberegisters 413 wird auf eine "1" umgeschaltet; aufgrund des Verschiebebetriebes des Registers zum Zeitpunkt t 3, zu welchem das nachfolgende Bezugstaktsignal C erzeugt wird. Der Taktimpuls vom Bezugstaktgenerator 125 kann daher durch die UND-Schaltung 127 laufen und erscheint als Steuertaktsignal CV 2.The second stage g 2 of the shift register 413 is switched to a "1"; due to the shifting operation of the register at time t 3 , at which the subsequent reference clock signal C is generated. The clock pulse from the reference clock generator 125 can therefore pass through the AND circuit 127 and appears as the control clock signal CV 2 .

Der Verschiebebetrieb des Schieberegisters 121 wird wieder gestartet.The shift operation of the shift register 121 is started again.

Danach zeigen zum Zeitpunkt t 5 die Ausgangssignale A 3 bis A 1 des Schieberegisters 121 die Größen 1, 0, 1. Das Datensignal DS 1, das von der Schlitzlängentabelle 411 abgegeben wird, ist "1", das Datensignal DS 2 das von der Schlitzlängentabelle 413 abgegeben wird, ist "0" und diese Datensignale DS 1 und DS 2 werden in die entsprechenden Stufen des Schieberegisters 413 gesandt und dort gehalten.Thereafter, at time t 5, the output signals A 3 to A 1 of the shift register 121 show the quantities 1, 0, 1 . The data signal DS 1 that is output from the slot length table 411 is "1", the data signal DS 2 that is output from the slot length table 413 is "0", and these data signals DS 1 and DS 2 become the corresponding stages of the shift register 413 sent and held there.

Da die zweite Stufe g 2 desselben eine "0" anzeigt, wird ein Taktimpuls daran gehindert, durch die UND-Schaltung 127 zu laufen, wenn der Taktimpuls beim Bezugstaktsignal C zu einem Zeitpunkt t 5d erscheint. Auf die gleiche Weise wird ein Taktimpuls daran gehindert, durch die UND-Schaltung zu laufen, wenn der Taktimpuls zu einer Zeit t 6d auf dem Bezugstaktsignal C erscheint, wie Fig. 8 zeigt. Since the second stage g 2 thereof indicates "0", a clock pulse is prevented from passing through the AND circuit 127 when the clock pulse appears at the reference clock signal C at a time t 5 d . In the same way, a clock pulse is prevented from passing through the AND circuit when the clock pulse appears on the reference clock signal C at time t 6 d , as shown in FIG. 8.

Auf diese Weise erscheint ein Zeitzwischenraum, in welchem kein Taktimpuls im Steuertaktsignal CV 2 vorhanden ist, entsprechend den eingestellten Daten DS 1, DS 2 in der Schlitzlängentabelle 411 (in diesem Falle zu den Zeiten t 2d, t 5d und t 6d). Da die Erzeugung des Synchroncode in diesem Falle nicht fortfährt, wird das Synchronsignal auf diese Weise verzögert, so daß der Zeitschlitz entsprechend verlängert wird.In this way, a time interval appears in which there is no clock pulse in the control clock signal CV 2 , corresponding to the set data DS 1 , DS 2 in the slot length table 411 (in this case at times t 2 d , t 5 d and t 6 d) . Since the generation of the synchronous code does not continue in this case, the synchronous signal is delayed in this way, so that the time slot is extended accordingly.

Auf diese Weise kann der Zeitschlitz auf eine vorgegebene gewünschte Länge ausgedehnt werden und die Erzeugung der Codekette wird verzögert, so daß der Zeitschlitz der Länge der zu übertragenden seriellen Datenkette entspricht.In this way, the time slot can be preset desired length can be extended and generation the code chain is delayed so that the time slot the length of the serial data chain to be transmitted corresponds.

In dem zweiten Ausführungsbeispiel werden die Zeitschlitzmengen entsprechend der Synchronadressen (1, 0, 0), (1, 0, 1) und (0, 1, 1) ausgedehnt. Da das M-Seriencodesystem dritter Ordnung als der Synchroncode verwendet wird, kann ein Verzögerungskennzeichen in einen Speicherbereich der Schlitzlängentabelle eingestellt werden, der einer rückwärts drittverschobenen Adresse in der Synchronadressenfolge in der Schlitzlängentabelle entspricht, da der M-Seriencode dritter Ordnung als Synchroncode verwendet wird. Wenn ein M-Seriencode N-ter Ordnung verwendet wird, dann kann die Adresse um N nach rückwärts verschoben werden.In the second exemplary embodiment, the time slot quantities are expanded in accordance with the synchronous addresses (1, 0, 0), (1, 0, 1) and (0, 1, 1). Since the third-order M-series code system is used as the synchronous code, a delay flag can be set in a memory area of the slot length table that corresponds to a third shifted address in the synchronous address sequence in the slot-length table because the third-order M-series code is used as the synchronous code. When an M-series code N is used -th order, then the address to N can be moved backward.

Obgleich bei dieser Ausführungsform die Schlitzlänge für die vorbestimmte Codekettenadresse zweimal länger als für die andere Codekettenadresse ist, kann die Zeitschlitzlänge für die vorbestimmte Codekettenadresse ein Vielfaches einer ganzen Zahl für die andere Codekettenadresse sein, wenn die Zahl der Stufen des Schieberegisters 413 und die Speicherdatenlänge der Schlitzlängentabelle 411 entsprechend vergrößert sind.In this embodiment, although the slot length for the predetermined code chain address is twice longer than for the other code chain address, the time slot length for the predetermined code chain address can be a multiple of an integer for the other code chain address if the number of stages of shift register 413 and the memory data length of the slot length table 411 are enlarged accordingly.

Es sei hervorgehoben, daß das Schieberegister 413 durch einen Zähler ersetzt werden kann.It should be emphasized that the shift register 413 can be replaced by a counter.

Wenn ein Multiplikator zur Ausdehnung des Zeitschlitzes größer gemacht wird, dann bleibt er wirksam, da die Bits der Speicherdatenlänge in der Schlitzlängentabelle 411 kleiner gemacht werden, wenn der Zähler verwendet wird.If a multiplier is made larger to extend the time slot, it remains effective because the bits of memory data length in the slot length table 411 are made smaller when the counter is used.

Außerdem kann in gleicher Weise, wie unter Bezugsnahme auf die Fig. 4(a) und 4(b) erläutert, die Adresse jeder Station willkürlich nach der Ausführungsform nach den Fig. 7(a) und 7(b) gesetzt werden, so daß ein gegenseitiger Datenaustausch zwischen den Stationen stattfinden kann.In addition, in the same manner as explained with reference to Figs. 4 (a) and 4 (b), the address of each station can be arbitrarily set according to the embodiment of Figs. 7 (a) and 7 (b), so that mutual data exchange can take place between the stations.

Wenn in dem Netzwerksystem beider Ausführungsformen nach den Fig. 4 und 7 jede Station nur als Datenempfangseinheit oder nur als Datensendeeinheit funktionieren kann, dann können entsprechend in den Stationen der Datenempfangsblock 119 bzw. der Datensendeblock 117 weggelassen werden.If, in the network system of both embodiments according to FIGS. 4 and 7, each station can only function as a data reception unit or only as a data transmission unit, the data reception block 119 or the data transmission block 117 can be omitted accordingly in the stations.

Obgleich der M-Seriencode für den Synchroncode verwendet ist, kann auch jeder andere Code, beispielsweise ein L-Seriencode verwendet werden. Es kann in der Praxis jedoch schwierig sein, andere Zeitseriencodes zu verwenden, da eine solche Kombination von Schieberegister und logischem Element die anderen Zeitseriencodes nicht erzielt. Although the M series code for the sync code any other code, for example an L-series code can be used. In practice, however, it can be difficult for others To use time series codes because of such a combination of shift register and logical element the other time series codes were not achieved.

Wenn, wie oben beschrieben, die Erzeugung des Informationsbits für ein Synchronsignal variabel verzögert wird, um mit der Länge der zu übertragenden seriellen Datenkette übereinzustimmen und der Zeitschlitz ausgedehnt wird, dann läßt sich die Übertragungsleistung im Netzwerksystem vergrößern und ein billiges Netzwerk läßt sich erzielen.If, as described above, the generation of the Information bits for a synchronous signal delayed variably with the length of the broadcast serial data chain to match and the time slot is expanded, then the transmission power enlarge in the network system and a cheap network can be achieved.

Claims

1. Device for time-multiplexed transmission of serial data words consisting of several bits between data stations which are connected to a common data signal transmission line and to a common control line, comprising:
a synchronizing signal generator ( Fig. 4 (a): 113A; Fig. 7 (a): 113B) which periodically outputs a synchronizing signal (CM) to the control line ( 111 ) as a mixture of a predetermined serial code signal (M) and a reference Control clock signal (CV 1 , CV 2 ), the serial code signal (M) containing a plurality of addresses which are individually assigned to the data stations and are contained sequentially in time slots ( FIG. 8: t ₁, t ₂,.. T ₇), which are each defined by a clock period (t _c ) of the reference control clock signal ( CV 1 , CV 2 ),
a control block ( Fig. 4a, Fig. 7a: 115 ) in each data station, which receives the synchronizing signal (CM) from the control line ( 111 ) and in synchronism with the reference control clock signal (CV 1 , CV 2 ) contained in the synchronizing signal (CM) ) checks whether one of the addresses contained in the synchronization signal (CM) matches the address assigned to the relevant data stations,
characterized in that the control block ( 115 ) determines from the address portion the send / receive operating state to be established in the addressed data station, and furthermore a device in each data station and in the synchronous signal generator ( Fig. 4 (b): 159 , 151 A , SDN , Fig. 4 (a): 127 ; Fig. 7 (a): 411 , 413 ) blocks the transmission of the subsequent synchronization signal ( CM) until the ongoing transmission of a data word from one data station to the other via the signal transmission line ( 112 ) within the current time slot has ended.

2. Device according to claim 1, characterized in that the synchronous signal generator ( 113 A ; 113 B) contains:
a clock pulse generator ( 125 ) which outputs a clock signal (C) of a fixed period (tc) which defines each time slot (t ₁, t ₂, t ₃,...);
a code signal generator ( 121 , 123 , 129 ) which outputs a time-serial code signal (MV 1 ; MV 2 ) as the cyclic synchronization signal ( CM) on the synchronization signal transmission line ( 112 ), a time period of each code in the time-serial code signal (MV 1 ; MV 2 ) corresponds to the time slot, which is defined by the fixed duration of the clock signal (C) ; and
locking means ( 127; 411, 413 ) responsive to a signal indicating that the data word (DT) is being transmitted from one terminal to another terminal for the transmission of the clock signal (C) from the clock pulse generator ( 125 ) to the code signal generator ( 121 , 123 , 129 ), so that the synchronous signal generator ( 113 A ; 113 B) does not transmit the cyclic synchronous signal (CM) to the synchronous signal transmission line ( 111 ), so that the entire data word (DT) , the bit length of which exceeds the one time slot, can be transmitted from one terminal to another terminal during the blocking.

3. Device according to claim 2, characterized in that each data station contains:
a counting device (MDN) from ( 151 A, 159 ) for counting down the number of bits which form the data information to be transmitted (DT) and for emitting a blocking signal to the blocking device ( 127 ) in the synchronous signal generator ( 113 A ; 113 B) , to the count result is zero.

4. Device according to claim 2, characterized in that the synchronous signal generator ( 113 B) contains:
a memory ( 411 ) for changing the length of each time slot according to the content of an original time serial code signal (A 1 , A 2 , A 3 ), and
an output device ( 413 ) for outputting a blocking signal to the blocking device ( 127 ), which indicates that the data word (DT) from a terminal determined by the content of the original time-serial code signal (A 1 , A 2 , A 3 ) to one of the content of the same code signal (A 1 , A 2 , A 3 ) is transmitted as a receiving station designated data station.

5. Device according to claim 2, 3 or 4, characterized in that the code signal generator ( 121, 123, 129 ) contains:

a) a shift register ( 121 ) with a predetermined number of stages (m 1 , m 2 , m 3 ), which shifts a logic signal in synchronism with the clock signal (C) received by the clock pulse generator ( 125 ) via the blocking device ( 127 );
b) a logic circuit ( 123 ) which is connected to the shift register ( 121 ) and together with this generates an M series code signal (M) which has a time period T _CM = tc × (2 ⁿ -1), where tc is the fixed Duration of the clock signal and n is the number of stages of the shift register ( 121 ); and
c) a pulse width modulator ( 129 ); which outputs the time-serial code signal (MV 1 ; MV 2 ) in synchronism with the clock signal (C) received by the clock pulse generator ( 125 ) via the blocking device ( 127 ) on the basis of the M series code signal (M) from the shift register ( 121 ).

6. Device according to claim 5, characterized in that the predetermined number of stages of the shift register ( 121 ) is three and the logic circuit is an EXCLUSIVE-OR circuit ( 123 ), one input of which is connected to the output of the third shift register stage (m 3 ) is connected and whose other input is connected to the output of the second shift register stage (m 2 ) and whose output is connected to the input of the first shift register stage (m 1 ), so that a third-order M-series code signal (M) is generated.

7. Device according to claim 5 or 6, characterized in that the locking device is an AND circuit ( 127 ).

8. The device according to claim 4, characterized in that the memory ( 411 ) stores blocking information about each predetermined period assigned to the corresponding data station, on the basis of which the blocking device ( 127 ) transmits the clock signal (C) to the code signal generator ( 121, 123, 129 ), and that the output device ( 413 ) retrieves the blocking information from the memory ( 411 ) and emits the signal to the blocking device ( 127 ) in accordance with the predetermined time period which is assigned to each data station in the transmission mode, so that the data word (DT) is transmitted on the data transmission line ( 111 ) for the predetermined period of time.

9. Device according to claim 8, characterized in that the output device ( 413 ) is a two-stage shift register, the inputs of both stages (g 1 , g 2 ) being connected to the memory ( 411 ) in order to shift bits which correspond to the predetermined one Form lock information to increase the predetermined amount of time.

10. The device according to claim 9, characterized in that the increase in the predetermined period of time is multiplied by an integer when the bit length, which forms the predetermined lock information, and the number of stages of the shift register ( 413 ) are increased.