DE2006504B2 - Equidistant binary signal train insertion into pulse frame - derives lower clock frequency from transmission path clock frequency and stores lower frequency in buffer registers - Google Patents
Equidistant binary signal train insertion into pulse frame - derives lower clock frequency from transmission path clock frequency and stores lower frequency in buffer registersInfo
- Publication number
- DE2006504B2 DE2006504B2 DE2006504A DE2006504A DE2006504B2 DE 2006504 B2 DE2006504 B2 DE 2006504B2 DE 2006504 A DE2006504 A DE 2006504A DE 2006504 A DE2006504 A DE 2006504A DE 2006504 B2 DE2006504 B2 DE 2006504B2
- Authority
- DE
- Germany
- Prior art keywords
- clock frequency
- frequency
- bits
- equidistant
- binary signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/12—Arrangements providing for calling or supervisory signals
- H04J3/125—One of the channel pulses or the synchronisation pulse is also used for transmitting monitoring or supervisory signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/12—Arrangements providing for calling or supervisory signals
Abstract
Description
Taktfrequenz f„ abgeleitet wird und die BinärsignaleClock frequency f "is derived and the binary signals
in zyklischer Folge während jeweils—Takten dieserin cyclical order during each - clocking of these
PP. l)l)
niedrigeren Taktfrequenz f„ zunächst in einem von ρ lower clock frequency f " initially in one of ρ
Pufferspeichern mit — Speicherplätzen eingelesenBuffer storage with - read in storage locations
und danach mit der höheren Taktfrequenz fo wieder ausgelesen werden, wobei die ρ Gruppen von jeweils _>» and then read out again with the higher clock frequency f o , where the ρ groups of _> »
— Bit in der übrigen Zeit des Pulsrahmens während- Bit in the remaining time of the pulse frame during
jeweils —Takten von f„ eingefügt werden.- bars of f "are inserted in each case.
2. Verfahren nach Anspruch 1, dadurch gekenn- >> zeichnet, daß bei einem durch je einen Synchronisier- und einen Kennzeichenkanal von je 8 Bit in zwei Informationsblöcke von je 120 Bit geteilten Pulsrahmen von 256 Bit, zwei Schieberegister (Sp 1 und 5p 2) mit je 120 Speicherplätzen verwendet ii> werden, in die abwechselnd mit der niedrigen Taktfrequenz für jeweils 120 Bit eingelesen und mit der höheren Taktfrequenz /I, der Übertragungsstrekke ausgelesen werden.2. The method according to claim 1, characterized in that >> characterized in that in a pulse frame of 256 bits, two shift registers (Sp 1 and 5p 2 ) with 120 memory locations each ii> are used, into which are alternately read in with the low clock frequency for 120 bits and read out with the higher clock frequency / I, the transmission path.
3. Verfahren nach Anspruch 2, dadurch gekenn- η zeichnet, daß aus dem Takt der Übertragungsstrecke3. The method according to claim 2, characterized in that η from the cycle of the transmission link
£, = 256 · 8 kHz = 2,048 MHz£, = 256 x 8 kHz = 2.048 MHz
ein um den Faktorone by the factor
256-2256-2
256256
Il
Ϊ6 Il
Ϊ6
4040
niedrigerer Takt f„ von 1,92MHz annähernd phasenstarr abgeleitet wird.lower clock f " of 1.92MHz is derived almost phase-locked.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Pulsrahmentakt (1) einmal direkt und einmal invertiert je einem mit der um4. The method according to claim 3, characterized in that the pulse frame clock (1) once directly and once inverted each with the um
jz niedrigeren Taktfrequenz von 1,92 MHz schwingenden Start-Stop-Generator derart zugeführt wird, daß sich die beiden Start-Stop-Generatoren in ihrer aktiven Zeit im Verhältnis 1 :1 ablösen und daß die abwechselnd entstehenden Ausgangssignale (3, 4) über eine Torschaltung O\ zu einem kontinuierlichen Takt von 1,92MHz (5) zusammengefügt werden (F ig. 2). jz lower clock frequency of 1.92 MHz oscillating start-stop generator is fed in such a way that the two start-stop generators replace each other in their active time in a ratio of 1: 1 and that the alternating output signals (3, 4) via a Gate circuit O \ can be combined to a continuous cycle of 1.92MHz (5) (Fig. 2).
Die Erfindung betrifft gemäß dem Oberbegriff des Patentanspruchs 1 ein Verfahren zum Einfügen von äquidistant vorliegenden Binärsignalen in den Pulsrahmen eines PCM-Systems, wobei aber bestimmte Plätze innerhalb des Rahmens wegen der notwendigen Übertragung anderer Informationen Synchronisiersignale, vermittlungstechnische Kennzeichen) nicht besetzt werden dürfen.According to the preamble of claim 1, the invention relates to a method for inserting Equidistant binary signals in the pulse frame of a PCM system, but with certain places synchronization signals within the frame because of the necessary transmission of other information, switching indicators) may not be occupied.
Es sind Verfahren bekanntgeworden, die die Übertragung von asynchron vorliegenden Datensignalen über synchrone Systeme — /.. B. Leitungen mit eingefügtem Regenerativverstärker — erlauben. In erster Linie ist hier das Abtastverfahren zu nennen, bei dem das zu übertragende Datensignal im Takt der synchronen Übertragungsstrecke abgetastet wird. Bei diesem Verfahren ist die charakteristische VerzerrungThere are methods known that the transmission of asynchronous data signals via synchronous systems - / .. B. lines with integrated regenerative amplifier - allow. First and foremost is The sampling process should be mentioned here, in which the data signal to be transmitted is synchronized with the synchronous Transmission path is scanned. In this procedure, the characteristic distortion is
r„,.„ =±1. r ",." = ± 1.
Dabei ist t die Periodendauer des Abfragetaktes. (Well hausen, H. W.; Hessen müller, H.: Grundparameter eines PCM-Nuhverkehrssystem. Der Fernmelde-Ingenieur, 23 [1969], 4.)Here t is the period of the polling cycle. (Wellhausen, HW; Hessen müller, H .: Basic parameters of a PCM traffic system. Der Fernmelde-Ingenieur, 23 [1969], 4.)
Ein weiteres Verfahren, bei dem die Verzerrungen erheblich kleiner sind als beim Abtastverfahren, ist die Möglichkeit der Kodierung der Polaritätswechsel des Datensignals durch 3 oder mehr Bit der synchronen Übertragungsstrecke. (Travis, LF.; Yeager, R. E.: Wideband data on TI carrier. Bell S.T.J. 44 [1965], 8, S. 1567-1604.)Another method in which the distortion is considerably smaller than in the sampling method is that Possibility of coding the polarity reversal of the data signal by 3 or more bits of the synchronous one Transmission path. (Travis, LF .; Yeager, R. E .: Wideband data on TI carrier. Bell S.T.J. 44 [1965], 8, Pp. 1567-1604.)
Neben der asynchronen Datenübertragung ist synchrone Datenübertragung denkbar, bei der die Aus- und Eingabe an der Datenendeinrichtung durch den Takt der Überiragungsstrecke gesteuert wird. Alle geschilderten Verfahren haben den Nachteil, daß die schließlich über die Leitung zu übertragenden synchronen Signale eine äquidistante Folge bilden, in deren Verlauf keine anderen Zwecke dienende Signale übertragen werden können.In addition to asynchronous data transmission, synchronous data transmission is conceivable in which the output and Input at the data terminal is controlled by the clock of the transmission line. All described Processes have the disadvantage that the synchronous ones ultimately to be transmitted over the line Signals form an equidistant sequence, in the course of which no signals are used for other purposes can be transferred.
Das ist auch nicht mit Pufferspeichern möglich, die mit einer niedrigen Taktfrequenz ein- und einer höheren Taktfrequenz ausgelesen werden (Bell S.T.J. 1969, S. 615).This is also not possible with buffers that have a low clock frequency and a higher one Clock frequency can be read out (Bell S.T.J. 1969, p. 615).
Der Erfindung liegt die Aufgabe zugrunde, eine äquidistante Folge von Binärsignalen in einen Binärstrom höherer Geschwindigkeit einzufügen, wobei die Übertragung dieser Signale periodisch durch das Einblenden anderen Zwecken dienender Signale (Synchronisiersignale, vermittlungstechnische Kennzeichen) unterbrochen wird. Als Beispiel für eine derartige Notwendigkeit ist hier das in Europa verbreitete Pulscodemodulationssystem PCM 30/32 zu nennen. Bei diesem System ist ein Pulsrahmen von 256 Bit mit einer Bitrate von 2,048 Mbits/s definiert worden. Die ersten 8 Bit eines jeden Rahmens dienen der Übermittlung des Rahmensynchronisierkennzeichens, sodann folgen 120 Bit zur Übertragung der eigentlichen Information. Die Bit 129 bis 136 sind der Kennzeichenübertragung vorbehalten, während die noch verbleibenden 120 Bit wiederum der Nachrichtenübertragung dienen. Demnach müssen allgemein k (16) von in ρ (2) Gruppen angeordnete Bit von insgesamt η (256) Bit eingefügt werden.The invention is based on the object of inserting an equidistant sequence of binary signals into a binary stream of higher speed, the transmission of these signals being periodically interrupted by the insertion of signals serving other purposes (synchronization signals, switching characteristics). The PCM 30/32 pulse code modulation system, which is widespread in Europe, is an example of such a need. In this system, a pulse frame of 256 bits with a bit rate of 2.048 Mbits / s has been defined. The first 8 bits of each frame are used to transmit the frame synchronization identifier, followed by 120 bits to transmit the actual information. Bits 129 to 136 are reserved for identification transmission, while the remaining 120 bits are used for message transmission. Accordingly, generally k (16) of bits arranged in ρ (2) groups totaling η (256) bits must be inserted.
Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß aus der Taktfrequenz f„ der ÜbertragungsstreckeThe object is achieved according to the invention in that from the clock frequency f "of the transmission path
eine um den Faktor r^Z— niedrigere Taktfrequenz f„ η a clock frequency f " η which is lower by the factor r ^ Z-
abgeleitet wird und die Binärsignale in zyklischer Folge während jeweils —Takten dieser niedrigeren Taktfrequenz F1, zunächst in einen von ρ Pufferspeichern mit —Speicherplätzen eingelesen und danach mit der höheren Taktfrequenz f„ wieder ausgelesen werden, wobei die ρ Gruppen von jeweils —Bit in der übrigenis derived and the binary signals are read in cyclic sequence during each - clocks of this lower clock frequency F 1 , first in one of ρ buffer memories with - storage locations and then read out again at the higher clock frequency f " , the ρ groups of each - bits in the rest
Zeit des Pulsrahmens während jeweils —Takten von f„ Time of the pulse frame during each - bars of f "
P
eingefügt werden. P.
inserted.
Bei einem durch je einen Synchronisier- und einen Kennzeichenkanal von je 8 Bit in zwei Informationsblöcke von je 120 Bit geteilten Pulsrahmen von 256 Bit werden zwei Schieberegister mit je 120 Speicherplätzen verwendet, in die abwechselnd τ\ί der niedrigen Taktfrequenz I11 jeweils 120 Bit eingelesen und mit der höheren Taktfrequenz f„ der Übertragungsstrecke ausgelesen werden.With a pulse frame of 256 bits divided into two information blocks of 120 bits each by one synchronization and one identifier channel each of 8 bits, two shift registers with 120 memory locations each are used, into which τ \ ί of the low clock frequency I 11 each read 120 bits and can be read out with the higher clock frequency f "of the transmission link.
Als Taktfrequenz eines solchen Systems wird aus dem Takt der I IbertragungsstreckeThe clock frequency of such a system becomes the transmission link
£,=256 - 8 kHz = 2,048 MHz£, = 256 - 8 kHz = 2.048 MHz
der Pulsrahmentakt 8 kHz und aus diesem ein um den Faktorthe pulse frame clock 8 kHz and from this one by the factor
256-2-8
256256-2-8
256
15
1615th
16
niedrigerer Takt f„ von 1,92MHz annähernd phasenstarr abgeleitet.lower clock rate f "derived from 1.92MHz almost phase-locked.
Hierzu wird vorteilhaft der Pulsrahmentakt einmal direkt und einmal invertiert je einem mit der umTo this end, the pulse frame cycle is advantageously inverted once directly and once with the um
Tg niedrigeren Taktfrequenz von 1,92 MHz schwingenden Start-Stop-Generator derart zugeführt, daß sich die 2> beiden Start-Stop-Generatoren in ihrer aktiven Zeit im Verhältnis 1 :1 ablösen und daß die abwechselnd entstehenden Ausgangssignale über eine Torschaltung O\ zu einem kontinuierlichen Takt von 1,92 MHz (5) zusammengefügt werden. joTg lower clock frequency of 1.92 MHz oscillating start-stop generator supplied in such a way that the 2> two start-stop generators are replaced in their active time in a ratio of 1: 1 and that the alternating output signals via a gate circuit O \ zu a continuous cycle of 1.92 MHz (5). jo
F i g. 1 zeigt die Einzelheiten eines Ausführungsbeispiels für den Pulsrahmen des Systems PCM 30/32. Aus F i g. 2 ist das zugehörige Pulsdiagramm ersichtlich. Die Torschaltungen sind für positives Potential (logische · »1«) UND-, für negatives Potential (logische »0«) j? ODER-Schaitungen.F i g. 1 shows the details of an exemplary embodiment for the pulse frame of the PCM 30/32 system. the end F i g. 2 shows the associated pulse diagram. The gate connections are for positive potential (logical "1") AND-, for negative potential (logical "0") j? OR circuits.
In der Taktzentrale TZder Fig. 1 wird durch einen frequenzstabilen Generator der Takt der Übertragungsstrecke von 2,048 MHz erzeugt. Er steht am Punkt 7 zur Verfügung. Durch Frequenzteilung und logische Ver- <to knüpfungen werden von diesem Takt der Pulsrahmentakt (2,048 : 256 = 8 kHz, Zeile 1 in F i g. 2) und der Takt zum Einblenden der Synchronisier- u. a. Signale (Zeile 6 in Fig.2) erzeugt. Beide Takte stehen an den Ausgängen 1 und 6 von TZ zur Verfugung. Der Rahmentakt 1 startet mit seiner positiven Flanke den Start-Stop-Generator G 1, während ihn die negative Flanke wieder stoppt. Der Inverter /I invertiert den Pulsrahmentakt. Das dadurch an 2 vorhandene Komplement des Rahmentaktes startet und stoppt einen zweiten Start-Stop-Generator G 2. G\ und G 2 wechseln sich also mit ihrer aktiven Zeit im Verhältnis 1 :1 ab. Beide schwingen mit der FrequenzIn the clock center TZ of Fig. 1, the clock of the transmission link of 2.048 MHz is generated by a frequency-stable generator. It is available at point 7. By frequency division and logical links, the pulse frame clock (2.048: 256 = 8 kHz, line 1 in Fig. 2) and the clock for fading in the synchronizing signals (line 6 in Fig. 2) are generated from this clock. generated. Both clocks are available at outputs 1 and 6 of TZ . The frame cycle 1 starts the start-stop generator G 1 with its positive edge, while the negative edge stops it again. The inverter / I inverts the pulse frame clock. The complement of the frame cycle that is thus present at 2 starts and stops a second start-stop generator G 2. G \ and G 2 thus alternate with their active time in a ratio of 1: 1. Both vibrate with the frequency
2,048 · H = 1,92MHz. 162.048 x H = 1.92 MHz. 16
Die Ausgangssignale beider Generatoren (Zeile 3 und 4 in Fig.2) werden über die Torschaltung Oi — 1 verknüpft, so daß an 5 ein kontinuierlicher Takt von 1,92 MHz zur Verfügung steht. Sofern die Frequenzstabilität der Generatoren GX und G 2 den durchaus realen Wert von 10~J erreicht, ist der Phasenjitter des 1,92-MHz-Taktes nicht größer als ca. 10%, was für die einwandfreie Funktion der Schaltung ohne Belang ist. Im Kodierer C werden die an 10 anliegenden Daten nach dem Abtast-, Kodier- oder anderen Verfahren verarbeitet, so daß an 11 eine die Dateninformationen beinhaltende äquidistante Folge von Binärzeichen zur Verfügung steht, die über die Torschaltungen Ui und f/2 abwechselnd im Rhythmus des Pulsrahmentaktes (Steuerung durch 1 bzw. 2) an die Eingänge der beiden 120-Bit-Schieberegister Sp 1 und 5p 2 gelangt. Gleichzeitig werden die Takte für die Schieberegister zwischen 2,048 und 1,92 MHz wechselweise umgeschaltet. Wenn ?.. B. i/l durch das Potential an 1 geöffnet ist, steht am Takteingang von Sp 1 und O2 das Signal von 3 zum Einlesen der Information von 11 zur Verfügung. U2 ist während dieser Zeit durch das negative Potential an 2 gesperrt, so daß in 5p 2 keine Informationen eingelesen werden können. Nachdem 120 Bit in 5p 1 eingelaufen sind, wird Ui durch negatives Potential an 1 gesperrt und L/3 durch das positive Potential an 2 geöffnet. Der 1,92-MHz-Takt an 3 ist damit abgeschaltet worden. Dafür liegt über i/3 der 2,048-MHz-Takt von 7 an. Nach 120 Perioden dieses Taktes ist die Information aus 5p 1 ausgespeichert und wird über O 4 auf die Übertragungsstrecke an Punkt 8 gegeben. Während der folgenden 8 Takt-Perioden können über das Tor U5 Synchronisier- oder vermittlungstechnische Kennzeichen auf die Strecke geschaltet werden. Danach öffnet U1 wieder, UZ sperrt, G 1 beginnt zu schwingen usw.The output signals of both generators (lines 3 and 4 in FIG. 2) are linked via the gate circuit Oi -1, so that a continuous cycle of 1.92 MHz is available at 5. If the frequency stability of the generators GX and G 2 reaches the real value of 10 ~ J , the phase jitter of the 1.92 MHz clock is no greater than approx. 10%, which is irrelevant for the proper functioning of the circuit. In the coder C , the data present at 10 are processed according to the scanning, coding or other method, so that an equidistant sequence of binary characters containing the data information is available at 11, which via the gates Ui and f / 2 alternately in the rhythm of the Pulse frame clock (control by 1 or 2) reaches the inputs of the two 120-bit shift registers Sp 1 and 5p 2. At the same time, the clocks for the shift registers are alternately switched between 2.048 and 1.92 MHz. If ? .. B. i / l is opened by the potential at 1, the signal from 3 is available at the clock input of Sp 1 and O2 to read in the information from 11. During this time, U2 is blocked by the negative potential at 2, so that no information can be read into 5p 2. After 120 bits have entered 5p 1, Ui is blocked by the negative potential at 1 and L / 3 is opened by the positive potential at 2. The 1.92 MHz clock at 3 has thus been switched off. Instead, the 2.048 MHz clock rate of 7 is available over i / 3. After 120 periods of this cycle, the information from 5p 1 is stored and is passed on to the transmission link at point 8 via O 4. During the following 8 clock periods, synchronization or switching indicators can be switched to the route via gate U5. Then U 1 opens again, UZ blocks, G 1 begins to oscillate, etc.
Der Schaltungsteil im unteren Teil von Fig.! mit den Elementen 5p2, i/2, (/4, G2 und O3 arbeitet in gleicher Weise wie oben beschrieben um 180c — bezogen auf den Pulsrahmentakt — phasenverschoben.The circuit part in the lower part of Fig.! with the elements 5p2, i / 2, (/ 4, G2 and O3 works in the same way as described above by 180 c - based on the pulse frame clock - phase-shifted.
Die Inverter /2 und /3 sorgen für die Funktionsfähigkeit der (ODER)-Verknüpfung O 4.The inverters / 2 and / 3 ensure the functionality of the (OR) link O 4.
Das erfindungsgemäße Verfahren ermöglicht einen voll asynchronen Betrieb. Die Verzerrung des Systems wird lediglich durch die Art und die Konstruktion des Codierers bestimmt.The method according to the invention enables fully asynchronous operation. The distortion of the system is determined only by the type and construction of the encoder.
Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19702006504 DE2006504C3 (en) | 1970-02-13 | 1970-02-13 | Method for inserting an equidistant sequence of binary signals into the pulse frame of a transmission link |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19702006504 DE2006504C3 (en) | 1970-02-13 | 1970-02-13 | Method for inserting an equidistant sequence of binary signals into the pulse frame of a transmission link |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2006504A1 DE2006504A1 (en) | 1971-10-14 |
| DE2006504B2 true DE2006504B2 (en) | 1978-06-01 |
| DE2006504C3 DE2006504C3 (en) | 1979-02-01 |
Family
ID=5762138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19702006504 Expired DE2006504C3 (en) | 1970-02-13 | 1970-02-13 | Method for inserting an equidistant sequence of binary signals into the pulse frame of a transmission link |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2006504C3 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2121660C3 (en) * | 1971-05-03 | 1981-11-05 | Deutsche Bundespost, vertreten durch den Präsidenten des Fernmeldetechnischen Zentralamtes, 6100 Darmstadt | Method for the speed transformation of information flows |
| DE3327380A1 (en) * | 1983-07-29 | 1985-02-07 | Siemens AG, 1000 Berlin und 8000 München | METHOD FOR BITRATE TRANSFORMING DIGITAL SIGNALS |
-
1970
- 1970-02-13 DE DE19702006504 patent/DE2006504C3/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2006504A1 (en) | 1971-10-14 |
| DE2006504C3 (en) | 1979-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2818704A1 (en) | TRANSMISSION SYSTEM FOR THE TRANSMISSION OF ANALOG IMAGE AND SYNCHRONIZATION SIGNALS AND ADDED SYNCHRONOUS NUMERICAL DATA SIGNALS OVER ANALOGUE LINES | |
| DE2740347A1 (en) | DEVICE FOR INSERTING AND HIDING ADDITIONAL INFORMATION IN AN OR. FROM A DIGITAL STREAM OF INFORMATION | |
| DE2656054A1 (en) | DEVICE FOR WORD SYNCHRONIZATION IN AN OPTICAL COMMUNICATION SYSTEM | |
| DE2559119B2 (en) | CIRCUIT FOR CONCENTRATING DIGITAL SIGNALS | |
| DE2412962B2 (en) | METHOD FOR TIME MULTIPLEX TRANSMISSION OF DATA | |
| EP0363513A1 (en) | Method and apparatus for receiving a binary digital signal | |
| DE2332782C2 (en) | Method for time division multiplexing of data streams and circuit arrangement for implementation | |
| DE2107142B2 (en) | Time division multiplex communication system with pulse code modulation | |
| DE1948533A1 (en) | Device for the transmission of a synchronous, binary pulse train | |
| DE2006504C3 (en) | Method for inserting an equidistant sequence of binary signals into the pulse frame of a transmission link | |
| EP0006986B1 (en) | Data transmission system as well as method and circuit arrangement for running such a data transmission system | |
| DE2242639C3 (en) | Time division multiplex telegraphy system for character-by-character interleaving | |
| DE2512302B1 (en) | CIRCUIT ARRANGEMENT FOR THE TRANSMISSION OF CHARACTER FRAME-RELATED DATA IN TIME MULTIPLEX SYSTEMS | |
| DE2203408B2 (en) | Method and device for the transmission of relatively slow incoming digital data bits on a relatively fast transmitting, pulse-coded signal transmission channel | |
| DE2419566C3 (en) | Method for the transmission of binary data via a clock-controlled time division multiplex exchange | |
| DE2300146C2 (en) | Method and apparatus for time division multiplexing | |
| DE2943865B2 (en) | Circuit arrangement for clock recovery at the receiving end in the case of digital clock-based message transmission | |
| DE2739978C2 (en) | Synchronization procedure for time division multiplex systems | |
| DE2117819C3 (en) | Arrangement for the formation of pulse telegrams in telecontrol systems | |
| DE2325691C3 (en) | Computerized telephone switching system | |
| DE3531991A1 (en) | Method for transmitting digital data | |
| CH647366A5 (en) | CODING DEVICE FOR BINARY DATA SIGNALS AND DECODING DEVICE FOR THESE DATA SIGNALS. | |
| DE3590008T1 (en) | Device for synchronizing pulse trains in a digital telephone system | |
| DE3042272C2 (en) | Time division multiplex data transmission device for different subscriber transmission speeds | |
| DE2941702C3 (en) | Synchronization facility |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: ALLGEMEINE ELEKTRIZITAETS-GESELLSCHAFT AEG-TELEFUN |
|
| 8339 | Ceased/non-payment of the annual fee |