DE19960563A1 - Semiconductor structure used in integrated circuits comprises conducting pathway folded in trenches in such a way that its length within each trench is double depth of trench - Google Patents
Semiconductor structure used in integrated circuits comprises conducting pathway folded in trenches in such a way that its length within each trench is double depth of trenchInfo
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Abstract
Description
Die vorliegende Erfindung betrifft eine Halbleiterstruktur mit einem Substrat, einer Vielzahl von in dem Substrat vorge sehenen Gräben und einer Leiterbahn mit einem ersten Anschluß an einem ersten Ende und einem zweiten Anschluß an einem zweiten Ende sowie ein entsprechendes Herstellungsverfahren. Obwohl prinzipiell auf die verschiedensten Halbleiterstruktu ren anwendbar, werden die vorliegende Erfindung und die ihr zugrundeliegende Problematik anhand integrierter Polysilizi umwiderstände beschrieben.The present invention relates to a semiconductor structure with a substrate, a variety of pre in the substrate trenches and a conductor track with a first connection at a first end and a second connection at one second end and a corresponding manufacturing process. Although in principle on a wide variety of semiconductor structures applicable, the present invention and her underlying problem using integrated polysilicons resistances described.
In Halbleiterbauelementen werden häufig integrierte Wider stände benötigt, die aus einer Polysiliziumschicht heraus strukturiert werden. Beispiele dafür sind integrierte Schal tungen, aber auch Einzelschalter, wie z. B. Leistungstransi storen, Leistungsthyristoren oder IGBTs (Insulated Gate Bipo lar Transistor). Bei letzteren führt ein Gatevorwiderstand dazu, daß bei Parallelschaltung von mehreren Bauelementen Schwingungen und eine unterschiedliche Belastung der einzel nen Bauelemente vermieden werden. Ein solcher Gatevorwider stand muß wegen der hohen Gateladeströme von typischerweise 1 A eine große Polysiliziumfläche besitzen, um im Betrieb nicht übermäßig aufgeheizt zu werden.Integrated resistors are often used in semiconductor components stands needed out of a polysilicon layer be structured. Examples of this are integrated scarves lines, but also individual switches, such as. B. Power Transi fault, power thyristors or IGBTs (Insulated Gate Bipo lar transistor). In the latter case, a gate series resistor leads to the fact that when several components are connected in parallel Vibrations and a different load on the individual NEN components are avoided. Such a gate resistor due to the high gate charging currents of typically 1 A have a large polysilicon area so as not to operate getting overheated.
In integrierten Schaltungen werden ferner Widerstände mit großen Flächen benötigt, wenn die Widerstandswerte zweier oder mehrerer Widerstände in einem sehr genau einzuhaltenden Verhältnis (z. B. 1 : 1 oder 1 : 10) zueinander stehen müssen, was als Matching bezeichnet wird.Resistors are also used in integrated circuits large areas needed if the resistance values are two or several resistors in a very precise one Ratio (e.g. 1: 1 or 1:10) to each other, what is called matching.
Solche Polysiliziumwiderstände werden üblicherweise in Form einer im wesentlichen rechteckig strukturierten, leitfähigen planaren Polysiliziumschicht hergestellt, die vom restlichen Halbleiterkörper durch eine elektrisch isolierende Schicht getrennt ist und an beiden Enden an metallische Leiterbahnen angeschlossen ist. Dabei kann die für die Bildung von Steuer elektroden bereits vorhandene Schicht verwendet werden. Das Verhältnis von Länge zu Breite der Polysiliziumschicht be stimmt dabei zusammen mit dem von der Struktur unabhängigen spezifischen Schichtwiderstand den Widerstandswert. Die Brei te der Polysiliziumschicht kann aus der geforderten Strom tragfähigkeit ermittelt werden.Such polysilicon resistors are usually in the form an essentially rectangular structured, conductive planar polysilicon layer made from the rest Semiconductor body through an electrically insulating layer is separated and at both ends on metallic conductor tracks connected. It can be used for tax formation electrodes already existing layer can be used. The Ratio of length to width of the polysilicon layer agrees with the one that is independent of the structure specific sheet resistance the resistance value. The porridge te of the polysilicon layer can come from the required current load capacity can be determined.
Aus der EP 0 439 634 B1 ist ein Verfahren zur Herstellung ei nes Halbleiterbauelementes mit einer Grabenkapazität bekannt.EP 0 439 634 B1 describes a method for producing egg Nes semiconductor device with a trench capacity known.
Fig. 4 zeigt eine schematische Darstellung eines Ausschnitts solch einer bekannten Halbleiterstruktur. Fig. 4 shows a schematic representation of a section of such a prior art semiconductor structure.
In Fig. 4 bezeichnen 10 ein Halbleitersubstrat, 15 einen in dem Substrat 10 vorgesehenen Graben, 20 eine erste Isola tionsschicht, 30 eine leitende Polysiliziumschicht (Kondensa torelektrode), 40 eine zweite Isolationsschicht, 50 ein Füllmaterial sowie 60 eine dritte Isolationsschicht an der Oberfläche des Substrats 10 und auf der leitenden Schicht 30 bzw. dem Füllmaterial 50.In Fig. 4, 10 designate a semiconductor substrate, 15 a trench provided in the substrate 10 , 20 a first insulation layer, 30 a conductive polysilicon layer (capacitor electrode), 40 a second insulation layer, 50 a filler material and 60 a third insulation layer on the surface of the Substrate 10 and on the conductive layer 30 or the filler material 50th
Aus Fig. 4 geht hervor, wie in Bauelementen, die in einem solchen Graben 15 eingebettete Steuerelektroden oder Elektro den eines Kondensators enthalten, nämlich hier die leitende Polysiliziumschicht 30, das für diese Elektroden verwendete Polysilizium strukturiert ist. Insbesondere befindet sich auf der Oberfläche des Siliziumsubstrats 10 und auch innerhalb des Grabens eine elektrisch isolierende Schicht (Gateoxyd oder Kapazitätsdielektrikum) 20 bzw. 60, die von der leitfä higen Elektrode aus Polysilizium 30 bedeckt ist.From Fig. 4 it can be seen how in components that contain embedded in such a trench 15 control electrodes or electrodes of a capacitor, namely here the conductive polysilicon layer 30 , the polysilicon used for these electrodes is structured. In particular, there is an electrically insulating layer (gate oxide or capacitance dielectric) 20 or 60 on the surface of the silicon substrate 10 and also inside the trench, which is covered by the conductive electrode made of polysilicon 30 .
Die Elektrode 30 füllt jedoch in dieser Ausführung den Graben 15 nicht vollständig aus, sondern wird von der zweiten Isola tionsschicht 40 bedeckt. Die noch vorhandene Öffnung im Gra ben 15 ist mit einer weiteren Schicht (ebenfalls aus Polysi lizium) 50, welche ebenfalls von der Elektrode 30 elektrisch ist, aufgefüllt. Ein ähnlicher Aufbau kann auch zur dielek trischen Isolation mit Hilfe von Gräben verwendet werden.In this embodiment, however, the electrode 30 does not completely fill the trench 15 , but is covered by the second insulation layer 40 . The still existing opening in the grave 15 is filled with a further layer (also made of polysilicon) 50 , which is also electrical from the electrode 30 . A similar structure can also be used for dielectric isolation using trenches.
Die der vorliegenden Erfindung zugrundeliegende Aufgabe be steht darin, eine Halbleiterstruktur für derartige Widerstän de mit geringem Platzbedarf herzustellen.The problem underlying the present invention be is a semiconductor structure for such resistors de to produce with a small footprint.
Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Halbleiterstruktur gelöst. Ein entsprechendes Her stellungsverfahren entnimmt man Anspruch 12.According to the invention, this object is achieved by the in claim 1 specified semiconductor structure solved. A corresponding origin position procedure is taken from claim 12.
Die erfindungsgemäße Halbleiterstruktur weist gegenüber den bekannten Lösungsansätzen den Vorteil auf, daß eine große Platzersparnis von typischerweise mehr als 50% im Vergleich zu entsprechenden planaren Strukturen erhältlich ist.The semiconductor structure according to the invention faces the known approaches have the advantage that a large Space savings of typically more than 50% in comparison for corresponding planar structures is available.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß die Leiterbahn derart in den oder die Gräben ge faltet ist, daß ihre Länge innerhalb eines jeweiligen Grabens zumindest die doppelte Grabentiefe beträgt.The idea on which the present invention is based exists in that the conductor track ge in the or the trenches is that their length folds within a respective trench is at least twice the trench depth.
In den Unteransprüchen finden sich vorteilhafte Weiterbildun gen und Verbesserungen des jeweiligen Gegenstandes der Erfin dung.Advantageous further training can be found in the subclaims conditions and improvements of the respective subject of the invention dung.
Gemäß einer bevorzugten Weiterbildung ist zwischen dem Sub strat und der Leiterbahn eine erste Isolationsschicht vorge sehen.According to a preferred development, the sub strat and the conductor track a first insulation layer see.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Lei terbahn in den Gräben entlang der Seitenwände und des Bodens geführt. According to a further preferred development, the lei terbahn in the trenches along the side walls and the floor guided.
Gemäß einer weiteren bevorzugten Weiterbildung ist oberhalb der Leiterbahn in den Gräben eine zweite Isolationsschicht vorgesehen.According to a further preferred development is above a second layer of insulation in the trenches intended.
Gemäß einer weiteren bevorzugten Weiterbildung sind die Grä ben mit einem nicht-leitenden oder einem zur Leiterbahn iso lierten Füllmaterial aufgefüllt.According to a further preferred further development, the Grä ben with a non-conductive or iso to the conductor track filled filling material.
Gemäß einer weiteren bevorzugten Weiterbildung ist in dem Substrat eine hochdotierte Wanne vorgesehen, in die die Grä ben und die Leiterbahn eingebettet sind.According to a further preferred development, the Substrate provided a highly doped trough in which the Grä ben and the conductor track are embedded.
Gemäß einer weiteren bevorzugten Weiterbildung weist die Wan ne einen vorzugsweise zur Oberfläche des Substrats geführten elektrischen Anschluß auf. Dies hat den Vorteil, daß das Po tential der Wanne kontrollierbar ist.According to a further preferred development, the tub ne one preferably led to the surface of the substrate electrical connection. This has the advantage that the bottom potential of the tub is controllable.
Gemäß einer weiteren bevorzugten Weiterbildung sind die An schlüsse der Leiterbahn oberhalb eines im wesentlichen paral lel zur Oberfläche des Substrats verlaufenden Abschnitts der Leiterbahn vorgesehen sind.According to a further preferred development, the An close the trace above a substantially parallel portion of the surface of the substrate Conductor path are provided.
Gemäß einer weiteren bevorzugten Weiterbildung ist die erste Isolationsschicht unterhalb der Anschlüsse der Leiterbahn dicker ausgebildet ist als im übrigen Bereich zwischen dem Substrat und der Leiterbahn. Dies schützt vor einem elektri schen Durchbruch der ersten Isolationsschicht.According to a further preferred development, the first Insulation layer below the connections of the conductor track is thicker than in the rest of the area between the Substrate and the conductor track. This protects against an electri breakthrough of the first insulation layer.
Gemäß einer weiteren bevorzugten Weiterbildung ist oberhalb der Leiterbahn eine dritte Isolationsschicht vorgesehen. Gemäß einer weiteren bevorzugten Weiterbildung ist das Sub strat ein Si-Substrat, ist die erste Isolationsschicht eine SiO2-Schicht und ist das Leiterbahnmaterial Polysilizium.According to a further preferred development, a third insulation layer is provided above the conductor track. According to a further preferred development, the substrate is an Si substrate, the first insulation layer is an SiO 2 layer and the conductor track material is polysilicon.
Ausführungsbeispiele der vorliegenden Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.Embodiments of the present invention are in the Drawings shown and in the description below explained in more detail.
Fig. 1 zeigt eine schematische Darstellung einer ersten Ausführungsform der erfindungsgemäßen Halbleiter struktur; Fig. 1 shows a schematic representation of a first embodiment of the semiconductor structure according to the invention;
Fig. 2 zeigt eine schematische Darstellung einer zweiten Ausführungsform der erfindungsgemäßen Halbleiter struktur; Fig. 2 shows a schematic representation of a second embodiment of the semiconductor structure according to the invention;
Fig. 3 zeigt eine schematische Darstellung einer dritten Ausführungsform der erfindungsgemäßen Halbleiter struktur; und Fig. 3 shows a schematic representation of a third embodiment of the semiconductor structure according to the invention; and
Fig. 4 zeigt eine schematische Darstellung eines Aus schnitts einer bekannten Halbleiterstruktur. Fig. 4 shows a schematic representation of a section of a known semiconductor structure.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente.In the figures, the same reference symbols designate the same or functionally identical elements.
Fig. 1 zeigt eine schematische Darstellung einer ersten Aus führungsform der erfindungsgemäßen Halbleiterstruktur. Fig. 1 shows a schematic representation of a first embodiment of the semiconductor structure according to the invention.
Die Halbleiterstruktur nach dieser ersten Ausführungsform ist ein in einem Si-Substrat 10 mit einer Mehrzahl von in dem Substrat 10 vorgesehenen Gräben 15a-d integrierter Polysili ziumwiderstand. Dieser besteht aus einer Leiterbahn 30 mit einem ersten Anschluß A1 an einem ersten Ende und einem zwei ten Anschluß A2 an einem zweiten Ende, wobei die Leiterbahn 30 derart in den oder die Gräben 15a-d gefaltet ist, daß sie in den Gräben 15a-d entlang der Seitenwände und des Bodens geführt ist. Dies bewirkt, daß ihre Länge innerhalb eines je weiligen Grabens 15a-d etwa die doppelte Grabentiefe beträgt. Exakter Weise kommt dazu noch die Länge der Erstreckung der Polysiliziumstruktur auf den Grabenböden, welche jedoch in der Regel aufgrund des üblicherweise großen Aspektverhältnis ses wesentlich kleiner als die Grabentiefe ist.The semiconductor structure according to this first embodiment is a polysilicon resistor integrated in an Si substrate 10 with a plurality of trenches 15 a-d provided in the substrate 10 . This consists of a conductor track 30 with a first terminal A1 at a first end and a two terminal A2 at a second end, the conductor track 30 being folded into the trench (s) 15 a-d such that it is in the trenches 15 along the ad Side walls and the bottom is guided. This causes their length within a respective trench 15 a-d to be approximately twice the trench depth. Exactly, there is also the length of the extent of the polysilicon structure on the trench bottoms, which, however, is generally much smaller than the trench depth due to the usually large aspect ratio.
Zwischen dem Substrat 10 und der Leiterbahn 30 ist eine erste Isolationsschicht 20 vorgesehen. Oberhalb der Leiterbahn 30 in den Gräben 15a-d ist eine zweite Isolationsschicht 40 vor gesehen. Die Gräben 15a-d sind mit einem zur Leiterbahn 30 isolierten Füllmaterial 50a-d aus Polysilizium aufgefüllt.A first insulation layer 20 is provided between the substrate 10 and the conductor track 30 . A second insulation layer 40 is seen above the conductor track 30 in the trenches 15 a-d. The trenches 15 a-d are filled with a filler material 50 a-d made of polysilicon that is insulated from the conductor track 30 .
Die Anschlüsse A1, A2 der Leiterbahn 30 sind oberhalb eines im wesentlichen parallel zur Oberfläche des Substrats 10 ver laufenden Abschnitts der Leiterbahn 30 vorgesehen. Oberhalb der Leiterbahn 30 ist eine dritte Isolationsschicht 60 vorge sehen. Die Isolationsschichten sind hierbei alle zur Verein fachung als SiO2-Schichten angenommen.The connections A1, A2 of the conductor track 30 are provided above a section of the conductor track 30 running essentially parallel to the surface of the substrate 10 . Above the conductor track 30 , a third insulation layer 60 is seen easily. The insulation layers are all assumed for simplification as SiO 2 layers.
Die vorliegende Erfindung verwendet also die gemäß Fig. 4 be schriebene Struktur des Polysiliziums im Graben 15 dazu, ei nen Widerstand durch Hineinfalten in einen oder mehrere auf einanderfolgende Gräben mit geringem Platzbedarf herzustel len. Die in Fig. 1 dargestellte Struktur weist eine in die vier nebeneinanderliegenden Gräben 15a bis 15d gefaltete Lei terbahn 30 als integrierten Widerstand aus Polysilizium auf, welcher gegenüber dem Substrat und gegenüber dem Füllmaterial sowie zur Oberfläche hin isoliert ist.The present invention thus uses the structure of the polysilicon described in FIG. 4 in the trench 15 to produce a resistor by folding it into one or more successive trenches with a small footprint. The structure shown in Fig. 1 has a folded in the four adjacent trenches 15 a to 15 d Lei terbahn 30 as an integrated resistor made of polysilicon, which is insulated from the substrate and from the filler material and the surface.
Die Länge der vom Strom zu durchfließenden Polysilizium schicht ist dabei pro Graben um etwa das Zweifache der Gra bentiefe länger als bei einer planaren Struktur mit der glei chen Ausdehnung.The length of the polysilicon to flow through layer is about twice the grave per trench depths longer than with a planar structure with the same Chen expansion.
So ergibt sich bei der in Fig. 1 gezeigten Halbleiterstruktur eine Verringerung der benötigten Fläche um ca. 60% im Ver gleich zur planaren Struktur.The semiconductor structure shown in FIG. 1 thus results in a reduction in the required area by approximately 60% compared to the planar structure.
Die Herstellung dieser Halbleiterstruktur erfolgt nach be
kannten Prozeßschritten:
Bereitstellen des Si-Substrats 10;
Bilden der Gräben 15a-d;
Bilden der ersten Isolationsschicht 20 auf dem Substrat 10
und auf den Gräbenwänden und auf den Gräbenböden;
Bilden der Leiterbahn 30 auf der ersten Isolationsschicht 20;
Bilden der zweiten Isolationsschicht 40 auf der Leiterbahn
30;
Auffüllen der Gräben 15a-d;
Bilden der dritten Isolationsschicht 60 auf der Leiterbahn
30; und
Bilden der Anschlüsse A1, A2 durch die dritte Isolations
schicht.This semiconductor structure is manufactured according to known process steps:
Providing the Si substrate 10 ;
Forming the trenches 15 a-d;
Forming the first insulation layer 20 on the substrate 10 and on the trench walls and on the trench bottoms;
Forming the conductor track 30 on the first insulation layer 20 ;
Forming the second insulation layer 40 on the conductor track 30 ;
Filling the trenches 15 a-d;
Forming the third insulation layer 60 on the conductor track 30 ; and
Form the connections A1, A2 through the third insulation layer.
Dabei werden bei einer bevorzugten Ausführungsform gleichzei tig zu der Halbleiterstruktur in weiteren Gräben im Substrat 10 Grabenkondensatoren für Speicherzellen gebildet, bei denen das Leiterbahnmaterial zur Bildung von Kondensatorplatten dient.Here gleichzei be formed in a preferred embodiment tig to the semiconductor structure in other trenches in the substrate 10 grave capacitors for memory cells in which the wiring material used for forming capacitor plates.
In einer anderen bevorzugten Ausführungsform werden gleich zeitig zu der Halbleiterstruktur unter Verwendung weiterer Gräben im Substrat 10 Graben- oder Trench-Transistorzellen gebildet, bei denen das Leiterbahnmaterial zur Bildung von Gate-Elektroden dient.In another preferred embodiment, 10 trench or trench transistor cells are simultaneously to the semiconductor structure using other trenches in the substrate formed, in which the conductor material for the formation of gate electrodes is used.
Fig. 2 zeigt eine schematische Darstellung einer zweiten Aus führungsform der erfindungsgemäßen Halbleiterstruktur. Fig. 2 shows a schematic representation of a second embodiment of the semiconductor structure according to the invention.
In IGBTs beispielsweise treten zwischen Vorder- und Rückseite des Bauelements hohe Spannungen auf. In solchen Fällen muß sichergestellt sein, daß die Widerstandsstruktur mit den Grä ben insbesondere an den unteren Grabenkanten keinen hohen Feldstärken ausgesetzt ist. Dies geschieht bei der zweiten Ausführungsform dadurch, daß die Halbleiterstruktur mit dem integrierten Polysiliziumwiderstand in ein hinreichend hoch dotiertes Wannengebiet 70 eingebettet ist, in das die Raumla dungszone nicht eindringen kann.In IGBTs, for example, high voltages occur between the front and back of the component. In such cases, it must be ensured that the resistance structure with the trenches, particularly at the lower trench edges, is not exposed to high field strengths. In the second embodiment, this is done in that the semiconductor structure with the integrated polysilicon resistor is embedded in a sufficiently highly doped well region 70 , into which the space charge zone cannot penetrate.
Selbstverständlich kann anstelle der Wanne 70 auch eine ent sprechende Epitaxieschicht o. ä. vorgesehen sein.Of course, a corresponding epitaxial layer or the like can also be provided instead of the tub 70 .
Diese Wanne 70 sollte durch einen elektrischen Anschluß auf etwa dem gleichen Potential gehalten werden wie der betref fende integrierte Widerstand.This trough 70 should be kept at approximately the same potential as the relevant integrated resistor by an electrical connection.
Fig. 3 zeigt eine schematische Darstellung einer dritten Aus führungsform der erfindungsgemäßen Halbleiterstruktur. Fig. 3 shows a schematic representation of a third embodiment of the semiconductor structure according to the invention.
Bei der dritten Ausführungsform gemäß Fig. 3 sind die An schlüsse A1, A2 der Enden der Leiterbahn 30 über einer dicke ren Isolationsschicht in Form einer SiO2-Schicht 20a angeord net, um eine Schädigung des Oxyds zwischen der Leiterbahn 30, also dem Polysiliziumwiderstand, und dem Halbleitersubstrat 10 zu vermeiden.In the third embodiment according to FIG. 3, the connections A1, A2 to the ends of the conductor track 30 are arranged over a thick insulation layer in the form of an SiO 2 layer 20 a in order to damage the oxide between the conductor track 30 , that is to say the polysilicon resistor , and to avoid the semiconductor substrate 10 .
Obwohl die vorliegende Erfindung vorstehend anhand bevorzug ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi fizierbar.Although the present invention is preferred based on the foregoing ter embodiments has been described, it is on it not limited, but modes in a variety of ways fitable.
Insbesondere soll der Begriff Substrat allgemein verstanden werden und Wafersubstrate, Schichtsubstrate, Epitaxiesubstra te ect. umfassen. In particular, the term substrate should be generally understood and wafer substrates, layer substrates, epitaxial substrates te ect. include.
Obwohl die Isolationsschichten in den obigen Beispielen als SiO2-Einzelschichten angenommen wurden, können diese selbst verständlich auch Mehrfachschichten (Sandwich-Schichten) sein.Although the insulation layers in the above examples were assumed to be SiO 2 single layers, these can of course also be multiple layers (sandwich layers).
Auch die Form der Faltung und die Anzahl der verwendeten Grä ben ist beliebig variierbar. Also the shape of the fold and the number of bones used ben can be varied as required.
1010th
Substrat
Substrate
7070
Wanne
Tub
2020th
erste Isolationsschicht
first insulation layer
2020th
a dickerer Bereich der ersten Isola
tionsschicht
a thicker area of the first insulation layer
3030th
Leiterbahn
Conductor track
4040
zweite Isolationsschicht
second insulation layer
5050
Füllmaterial
filling material
6060
dritte Isolationsschicht
third insulation layer
1515
, ,
1515
a-d Gräben
A1, A2 Anschlüsse
ad trenches
A1, A2 connections
Claims (14)
einem Substrat (10);
einem oder einer Mehrzahl von in dem Substrat (10) vorgesehe nen Gräben (15a-d); und
einer Leiterbahn (30) mit einem ersten Anschluß (A1) an einem ersten Ende und einem zweiten Anschluß (A2) an einem zweiten Ende;
dadurch gekennzeichnet, daß
die Leiterbahn (30) derart in den oder die Gräben (15a-d) ge faltet ist, daß ihre Länge innerhalb eines jeweiligen Grabens (15a-d) zumindest die doppelte Grabentiefe beträgt.1. Semiconductor structure with:
a substrate ( 10 );
one or a plurality of trenches ( 15 a-d) provided in the substrate ( 10 ); and
a conductor track ( 30 ) with a first connection (A1) at a first end and a second connection (A2) at a second end;
characterized in that
the conductor track ( 30 ) is folded in such a way in the trenches ( 15 a-d) that their length within a respective trench ( 15 a-d) is at least twice the trench depth.
Bereitstellen des Substrats (10);
Bilden der Gräben (15a-d);
Bilden der ersten Isolationsschicht (20, 20a) auf dem Subtrat (10) und auf den Gräbenwänden und auf den Gräbenböden;
Bilden der Leiterbahn (30) auf der ersten Isolationsschicht (20, 20a);
Bilden der zweiten Isolationsschicht (40) auf der Leiterbahn (30);
Auffüllen der Gräben (15a-d);
Bilden der dritten Isolationsschicht (60) auf der Leiterbahn (30); und
Bilden der Abschlüsse (A1, A2) durch die dritte Isolations schicht.12. A method for producing a semiconductor structure according to at least one of the preceding claims with the steps:
Providing the substrate ( 10 );
Forming the trenches ( 15 a-d);
Forming the first insulation layer ( 20 , 20 a) on the substrate ( 10 ) and on the trench walls and on the trench bottoms;
Forming the conductor track ( 30 ) on the first insulation layer ( 20 , 20 a);
Forming the second insulation layer ( 40 ) on the conductor track ( 30 );
Filling the trenches ( 15 a-d);
Forming the third insulation layer ( 60 ) on the conductor track ( 30 ); and
Form the terminations (A1, A2) through the third insulation layer.
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