DE19940611A1 - Verfahren und Vorrichtung zum zuverlässigen Anzeigen von Testergebnissen während einer Selbstprüfung - Google Patents

Abstract

Bei einem Verfahren und einem System zum genauen Anzeigen von Testergenissen von Testabläufen bei einem selbstprüfenden Verfahren während einer Initialisierung oder eines Rücksetzens des Systems werden Testergebnis-Bits in einem sicheren Statusregister verwendet, das sequentiell zurückgesetzt werden muß, um einen erfolgreichen Abschluß des selbstprüfenden Verfahrens anzuzeigen. Das System stellt einen Mikrocontroller dar, der in verschiedenen allgemeinen elektronischen Geräten verwendet werden kann, die eine digitale Verarbeitung erfordern. Jedes Testergebnis-Bit stellt eine individuelle Komponente des Systems dar, die während des selbstprüfenden Verfahrens geprüft wird. Die Testergebnis-Bits in dem Statusregister können nur einzeln zurückgesetzt werden, indem ein Demultiplexer aktiviert wird, der ein bestimmtes Testergebnis-Bit als Antwort auf einen erfolgreichen Test einer Komponente zurücksetzt. Der Demultiplexer kann jedoch nur durch Modifikation eines Steuerbits in einem Zugangsregister aktiviert werden, das durch ein doppeltes Passwort-Prinzip geschützt ist. Um das Steuerbit zu modifizieren, muß die CPU zwei gültige Passworte erzeugen. Die Aktivierung des Demultiplexers wird für jede Komponente des Systems wiederholt, die getestet wurde, um ein korrespondierendes Testergebnis-Bit in dem Statusregister zurückzusetzen. Folglich muß die CPU für jede Komponente, die getestet wurde, einen anderen Einrichtungs-Benennungs-Wert in das Steuerregistr einschreiben. Wenn alle ...

Description

Technisches Gebiet

Die Erfindung betrifft allgemein Mikrocontroller und insbesondere ein Verfahren und ein System zum Anzeigen von Testergebnissen in gesicherter Weise während einer Selbstprüfung.

Stand der Technik

Mikrocontroller sind in einer Vielzahl von allgemeinen elektronischen Geräten (Consumer-Produkte) von Haushaltsanwendungen bis zu Anwendungen für Fahrzeuge zu finden. Im allgemeinen umfaßt ein Mikrocontroller einen Mikroprozessor und eine Anzahl von peripheren Einrichtungen, wie zum Beispiel Speicher, Watchdog-Zeitgeber und/oder universelle asynchrone Empfänger-/Sender- Einheiten (UART) auf einem integrierten Chip. Die genaue Art und Anzahl von peripheren Einheiten wird durch das Gerät bestimmt, in das der Mikrocontroller eingebaut ist.

Um eine korrekte Arbeitsweise des Mikrocontrollers sicherzustellen, überwacht der Watchdog-Zeitgeber den Mikrocontroller und erzeugt ein Fehlersignal, wenn der Watchdog-Zeitgeber einen Fehler in der Software oder der Hardware feststellt. Darüberhinaus werden die Komponenten des Mikrocontrollers während der Initialisierung oder des Rücksetzens des Mikrocontrollers auf Fehlfunktionen überprüft. Bekannte Verfahren zum Prüfen von Komponenten von Mikrocontrollern werden im allgemeinen entweder unter Anwendung einer exklusiven Software oder einer exklusiven Hardware durchgeführt.

Bei einem exklusiven Software-Verfahren wird ein selbstprüfender Ablauf durchgeführt, um zu bestimmen, ob sich die Komponenten des Mikrocontrollers in einem für eine korrekte Funktion geeigneten Zustand befinden. Im einzelnen bedeutet dies, daß der selbstprüfende Ablauf verschiedene Komponenten des Mikrocontrollers testet, um zu bestimmen, ob die Komponenten in Übereinstimmung mit einem vorgeschriebenen Protokoll arbeiten können. Wenn alle untersuchten Komponenten den selbstprüfenden Test bestanden haben, wird der Mikrocontroller für eine normale Betriebsart freigegeben und der selbstprüfende Ablauf beendet. Wenn jedoch bei einer oder mehreren Komponenten des Mikrocontrollers eine Fehlfunktion festgestellt wird, wird der Mikrocontroller nicht für die normale Betriebsart freigegeben, bis die Fehlfunktion gefunden und korrigiert wurde. Die Detektion einer Fehlfunktion bewirkt im allgemeinen eine betriebsmäßige Trennung zwischen dem Mikrocontroller und den externen Einrichtungen. Die Wechselwirkungen zwischen dem Mikrocontroller und den externen Einrichtungen können durch die Signale der Testergebnisse gesteuert werden. Wenn zum Beispiel festgestellt wurde, daß der Mikrocontroller korrekt arbeitet, kann das Testergebnis-Signal einen logischen hohen Pegel aufweisen, durch den ein positives Ergebnis der Selbstprüfung angezeigt wird. Andernfalls kann das Testergebnis-Signal einen logischen niedrigen Pegel aufweisen, mit dem angezeigt wird, daß der Mikrocontroller nicht korrekt arbeiten kann.

Bei einem exklusiven Hardware-Verfahren können Testsignale an verschiedene Komponenten eines Mikrocontrollers angelegt werden, um Test-Ausgangssignale zu erzeugen und damit zu bestimmen, ob eine der Komponenten nicht korrekt arbeitet. Die Test-Ausgangssignale können dabei mit Steuersignalen verglichen werden, so daß in dem Fall, in dem die Test-Ausgangssignale mit den Steuersignalen identisch sind, ein positives Testergebnis-Signal erzeugt wird. Das positive Testergebnis-Signal kann zum Beispiel ein Signal mit hohem Pegel sein. Wenn die Test-Ausgangssignale nicht mit den Steuersignalen äquivalent sind, zeigt das Testergebnis-Signal an, daß ein Fehler gefunden wurde. Ein Testergebnis-Signal, das einen Fehler anzeigt, verhindert eine Wechselwirkung zwischen dem Mikrocontroller und den äußeren Schaltkreisen.

Bei dem exklusiven Software-Verfahren ist zu berücksichtigen, daß eine Störung in dem selbstprüfenden Ablauf oder in dem Mikroprozessor, der dieses Verfahren durchführt, zu einem fehlerhaften Testergebnis-Signal führen kann, das fälschlicherweise anzeigt, daß der Mikroprozessor den selbstprüfenden Ablauf erfolgreich durchgeführt hat. Bei dem exklusiven Hardware-Verfahren ist zu berücksichtigen, daß ein Fehler in einer oder mehrerer der Komponenten dazu führen kann, daß fälschlicherweise ein "äquivalentes" Test-Ausgangssignal erzeugt wird, das als positives Testergebnis mißverstanden wird. Bei beiden Verfahren führt die relativ leicht auftretende falsche Anzeige, daß der Mikrocontroller korrekt arbeitet, zu der großen Gefahr, daß ein fehlerhafter Mikrocontroller verwendet wird.

Folglich besteht ein Bedarf für ein Verfahren und ein System mit hoher Zuverlässigkeit im Hinblick auf die Anzeige einer korrekten Funktion von Komponenten eines Mikrocontrollers während eines selbstprüfenden Ablaufes.

Zusammenfassung der Erfindung

Ein Verfahren und ein System zur korrekten Erzeugung von Testergebnissen aus Testabläufen eines selbstprüfenden Vorgangs während einer Initialisierung oder eines Rücksetzens des Systems macht von Testergebnis-Bits in einem gesicherten Statusregister Gebrauch, die sequentiell zurückgesetzt werden müssen, um einen erfolgreichen Abschluß des selbstprüfenden Vorgangs anzuzeigen. Das System stellt einen Mikrocontroller dar, der sich in verschiedenen elektronischen Vorrichtungen befinden kann, die eine digitale Verarbeitung erfordern. Durch den selbstprüfenden Ablauf wird sichergestellt, daß das System korrekt arbeitet, indem verschiedene Komponenten des Systems getestet werden.

Jedes Testergebnis-Bit in dem Statusregister ist einer bestimmten Komponente des Systems zugewiesen und wird so verändert, daß es eine Information darüber beinhaltet, ob die korrespondierende Systemkomponente getestet wurde und sich dabei ergeben hat, daß diese korrekt funktioniert. Die Testergebnis-Bits können nur nacheinander durch Aktivierung eines Demultiplexers zurückgesetzt werden, mit dem ein bestimmtes Testergebnis-Bit als Antwort auf einen erfolgreichen Test der korrespondierenden Komponente zurückgesetzt wird. Der Demultiplexer ist so konfiguriert, daß er selektiv ein "nächstes" Testergebnis-Bit, das durch einen in den Demultiplexer eingegebenen, einer Einrichtung zugewiesenen Wert identifiziert wird, zurücksetzt: Der einer Einrichtung zugewiesene Wert (Einrichtungs-Benennungswert) wird durch eine zentrale Prozessoreinheit (CPU) in ein Steuerregister eingeschrieben, nachdem eine spezifische Komponente des Systems auf eine Fehlfunktion überprüft worden ist. Die den Einrichtungen zugewiesenen Werte haben sowohl mit den Systemkomponenten, als auch mit den Testergebnis-Bits eine 1-zu-1-Korrelation. Diese Einrichtungs-Benennungswerte können zum Beispiel 3-Bit Werte sein. Bei dieser Konfiguration hat jeder Wert, der eine Einrichtung bezeichnet bzw. dieser zugewiesen ist, einen von acht möglichen Werten. Jeder mögliche Wert kann eindeutig eine Komponente des Systems repräsentieren, die während des selbstprüfenden Vorgangs zu untersuchen ist. Darüberhinaus sind bei dieser Konfiguration die Testergebnis-Bits 8 Bits, die mit acht möglichen Einrichtungs-Benennungswerten und acht korrespondierenden Komponenten des Systems korrelieren.

Bei der bevorzugten Ausführungsform ist das Statusregister ein Nur-Lese-Register, bei dem die in dem Statusregister gespeicherten Bits nur durch die Hardware modifiziert werden können. Die CPU kann nicht direkt in das Statusregister einschreiben. Somit können die Testergebnis-Bits nicht fälschlicherweise durch die in das Statusregister schreibende CPU rückgesetzt werden. Durch dieses Merkmal des Nur-Lesens des Statusregisters wird eine hohe Sicherheit für die Testergebnis-Bits geschaffen.

Als weitere Sicherungsmaßnahme werden die Testergebnis-Bits individuell mit einem NOR-Gate verbunden, das ein Bestätigungssignal erzeugt, das einen korrekten Systembetrieb anzeigt, und zwar nur dann, wenn jedes der Testergebnis-Bits in einen Zustand zurückgesetzt wurde, der anzeigt, daß die korrespondierende Systemkomponente erfolgreich getestet worden ist. Darüberhinaus kann der Demultiplexer nur durch Modifikation eines Steuerbits in einem Zugangsregister aktiviert werden, das durch ein doppeltes Passwort-Prinzip geschützt ist. Wenn zum Beispiel das Steuerbit einen Wert "0" aufweist, wird der Demultiplexer deaktiviert, wobei in diesem Beispiel der Demultiplexer aktiviert wird, wenn das Steuerbit von "0" auf "1" modifiziert wird. Zur Modifikation des Steuerbits muß die CPU zwei gültige Passwörter bereitstellen. Dies bedeutet, daß der Demultiplexer nur aktiviert wird, nachdem zwei Passwörter in das Zugangsregister eingegeben worden sind. Nach der Aktivierung erfaßt der Demultiplexer den Einrichtungs-Benennungswert, der in dem Steuerregister gespeichert wurde und setzt als Antwort auf den Einrichtungs- Benennungswert ein korrespondierendes Testergebnis-Bit in dem Statusregister zurück.

Das System kann so konfiguriert sein, daß das erste Passwort sowohl Werte aus dem Zugangsregister, als auch Werte aus dem Steuerregister enthalten muß. Durch die Einführung von Werten aus zwei Registern kann das erste Passwort nicht einfach durch Lesen des Zugangsregisters oder des Steuerregisters abgeleitet werden. Bei der bevorzugten Ausführungsform muß das erste Passwort auch einen invertierten Wert eines gegenwärtigen Wertes in dem Zugangsregister enthalten.

Die Aktivierung des Demultiplexers wird für jede Komponente des Systems wiederholt, die getestet wird, um ein korrespondierendes Testergebnis-Bit in dem Statusregister zurückzusetzen. Folglich muß die CPU für jede Komponente einen anderen Einrichtungs-Benennungswert in das Steuerregister schreiben. Nachdem alle Testergebnis-Bits zurückgesetzt worden sind, wird durch die NOR-Schaltung das Bestätigungssignal erzeugt.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt ein Blockschaltbild eines integrierten Verarbeitungssystems gemäß einer ersten Ausführungsform der Erfindung.

Fig. 2 zeigt detailliert eine Selbstprüfungseinrichtung des integrierten Verarbeitungssystems in Fig. 1 gemäß der Erfindung.

Fig. 3 zeigt detailliert einen Watchdog-Zeitgeber, der die Merkmale der Selbstprüfungseinrichtung gemäß Fig. 2 aufweist, entsprechend einer zweiten Ausführungsform der Erfindung.

Fig. 4 zeigt ein Zugangsregister des Watchdog-Zeitgebers aus Fig. 3 sowie ein erstes Passwort, das während eines Zugangsschrittes gemäß der Erfindung erforderlich ist.

Fig. 5 zeigt ein zweites Passwort, das zum Zugriff auf das Zugangsregister des Watchdog-Zeitgebers gemäß Fig. 3 während eines modifizierenden Zugangsschrittes gemäß der Erfindung erforderlich ist.

Fig. 6 zeigt ein Flußdiagramm eines Verfahrens zum zuverlässigen Anzeigen von positiven Testergebnissen während eines Selbstprüfungsablaufes gemäß der Erfindung.

Detaillierte Beschreibung von bevorzugten Ausführungsformen

In Fig. 1 ist ein integriertes Verarbeitungssystem 10 gemäß einer ersten Ausführungsform der Erfindung gezeigt. Das integrierte Verarbeitungssystem 10 kann in einer Vielzahl von Vorrichtungen verwendet werden, die eine Signalverarbeitung erfordern, wie zum Beispiel ein Fahrzeug mit einem computerisierten Emissions- Steuersystem. Gemäß Fig. 1 umfaßt ein integriertes Verarbeitungssystem 10 eine zentrale Recheneinheit (CPU) 12, die mit einer Selbstprüfungseinrichtung 14 und peripheren Einrichtungen 16, 18, 20, 22, 24, 26, 28 und 30 verbunden ist. Die Anzahl von peripheren Einheiten, die in dem integrierten Verarbeitungssystems 10 vorhanden sind, ist im Hinblick auf die Erfindung nicht wesentlich. Das integrierte Verarbeitungssystem 10 kann weniger oder mehr periphere Einrichtungen aufweisen, als sie in Fig. 1 gezeigt sind.

Drei der peripheren Einrichtungen sind als Speicher 16, Watchdog-Zeitgeber 18 bzw. universelle asynchrone Empfänger/Sendereinheit (UART) 20 bezeichnet. Die anderen peripheren Einrichtungen 22, 24, 26, 28 und 30 sind nicht besonders bezeichnet. Die peripheren Einrichtungen 22, 24, 26, 28 und 30 können übliche Einrichtungen sein, wie sie allgemein auf einem integrierten Chip zusammen mit einer CPU gefunden werden. Die spezifische Arbeitsweise der peripheren Einrichtungen 16 bis 30 ist im Hinblick auf die Erfindung nicht wesentlich und soll auch hier nicht beschrieben werden.

Die CPU 12 ist über eine elektrische Leitung 32 mit externen Schaltkreisen (nicht gezeigt) verbunden. Die elektrische Leitung 32 dient zum Austausch von Informationen zwischen dem integrierten Verarbeitungssystem 10 und den äußeren Schaltkreisen. Eine weitere Verbindung zwischen den äußeren Schaltkreisen und dem integrierten Verarbeitungssystem 10 wird durch eine elektrische Leitung 34 geschaffen. Die elektrische Leitung 34 ist mit einer Selbstprüfungseinrichtung 14 des integrierten Verarbeitungssystems 10 verbunden. Die Selbstprüfungseinrichtung 14 erzeugt ein hartes Rücksetzsignal (HRST) für die externen Schaltkreise. Das HRST- Signal dient dazu, anzuzeigen, daß vorbestimmte Komponenten des integrierten Verarbeitungssystems 10 überprüft wurden und korrekt arbeiten. Zum Beispiel kann während eines selbstprüfenden Vorgangs das HRST Signal einen niedrigen Pegel aufweisen, um die externen Schaltkreises darüber zu informieren, daß sich das integrierte Verarbeitungssystem 10 noch nicht überprüft hat. Erst nachdem die Selbstprüfungseinrichtung 14 festgestellt hat, daß das integrierte System 10 korrekt arbeitet, wird das Signal HRST mit anfänglich niedrigem Pegel durch die Selbstprüfungseinrichtung 14 auf hohen Signalpegel gebracht, wodurch angezeigt wird, daß das integrierte Verarbeitungssystem 10 den selbstprüfenden Ablauf erfolgreich überstanden hat.

Das selbstprüfende Verfahren wird durch die Selbstprüfungseinrichtung 14 in Verbindung mit der CPU 12 und einer Selbstprüfungs-Software durchgeführt. Die Selbstprüfungs-Software kann in dem Speicher 16 programmiert sein. Das selbstprüfende Verfahren wird durch eine Rücksetzung eingeleitet. Die Rücksetzung kann durch eine Boot-Sequenz ausgelöst werden, wenn das integrierte Verarbeitungssystem 10 eingeschaltet wird. Die Rücksetzung kann auch durch eine Software oder den Watchdog-Zeitgeber 18 ausgelöst werden. Das integrierte Verarbeitungssystem 10 kann so konfiguriert sein, daß auch andere Bedingungen die Rücksetzung des integrierten Verarbeitungssystems 10 auslösen können.

Während des Selbstprüfungsverfahrens werden die vorbestimmten Komponenten des integrierten Verarbeitungssystems 10 sequentiell durch die CPU getestet. Zu den vorbestimmten Komponenten können der Speicher 16, der Watchdog-Zeitgeber 18, die UART Einheit 20 und die peripheren Einrichtungen 22 bis 30 gehören. Nachdem eine bestimmte Komponente durch die CPU getestet und festgestellt worden ist, daß diese korrekt arbeitet, wird das Ergebnis der Prüfung in einem Statusregister 40, das in Fig. 2 gezeigt ist, innerhalb der Selbstprüfungseinrichtung 14 abgelegt. Erst nachdem jede vorbestimmte Komponente des integrierten Verarbeitungssystems 10 geprüft und festgestellt worden ist, daß diese korrekt arbeitet, wird das Selbstprüfungsverfahren erfolgreich beendet. Wenn festgestellt wird, daß eine der vorbestimmten Komponenten eine Fehlfunktion aufweist, wird entweder durch die CPU 12 oder die Selbstprüfungseinrichtung 14 eine Fehlermeldung erzeugt. Die Fehlermeldung kann verwendet werden, um entweder das Selbstprüfungsverfahren erneut durchzuführen oder durch das integrierte Verarbeitungssystem 10 eine andere geeignete Antwort zu erzeugen.

Die Selbstprüfungseinrichtung 14 arbeitet in der Weise, daß sichergestellt wird, daß das Selbstprüfungsverfahren nicht fälschlicherweise als erfolgreich abgeschlossen eingestuft wird. Insbesondere ist die Selbstprüfungseinrichtung 14 so ausgelegt, daß die Wahrscheinlichkeit gering ist, daß eine fehlerhafte Funktion der CPU 12 und/oder anderer Einrichtungen des integrierten Verarbeitungssystems 10 während des Selbstprüfungsverfahrens fälschlicherweise zu einer Erzeugung des Signals HRST mit hohem Pegel führt, das anzeigen würde, daß das Selbstprüfungsverfahren erfolgreich abgeschlossen worden ist.

Fig. 2 zeigt im Detail eine Selbstprüfungseinrichtung 14. Zur Vereinfachung sind nur die CPU 12 und der Speicher 16 zusammen mit der Selbstprüfungseinrichtung 14 gezeigt. Die Selbstprüfungseinrichtung 14 umfaßt ein Zugangsregister 36, ein Steuerregister 38 und ein Statusregister 40, die mit einer Steuereinheit 42 verbunden sind. Die Register 36, 38 und 40 können 32-Bit-Register sein. Die Größe der Register 36, 38 und 40 ist jedoch für die Erfindung nicht wesentlich. Die Steuereinheit 42 steuert das Lesen aus und das Schreiben in die Register 36, 38 und 40. Bei der bevorzugten Ausführungsform ist das Statusregister 40 ein Nur-Lese-Register und kann durch die Steuereinheit 42 nicht beschrieben werden. Die in der Steuereinheit 42 gespeicherten Daten können jedoch durch die Hardware modifiziert werden. Die Register 36 und 38 sind mit einem Komparator 44 verbunden. Der Komparator 44 ist ebenfalls mit der Steuereinheit 42 und der CPU 12 verbunden. Der Komparator 44 versorgt die Steuereinheit 42 mit Informationen, die den Zugang zu den Registern 36, 38 und 40 betreffen.

Das Zugangsregister 36 umfaßt ein Codewort-Bitfeld 46 und ein Steuer-Bitfeld 48. Das Codewort-Bitfeld 46 kann ein 8-Bit-Codewort enthalten. Die Anzahl von in einem Codewort enthaltenen Bits ist jedoch für die Erfindung nicht wesentlich. Die Codewort-Bits können vom Anwender definiert werden und dienen zum Zugang zu dem Register 36. Das Steuer-Bitfeld 48 enthält ein einzelnes Steuerbit, das den Zugang zu den Registern 36 und 38 für Schreibvorgänge steuert. Das Steuerbit wird nach einem vorgeschriebenen Ablauf durch die Hardware auf den Wert "0" gesetzt.

Das Steuerregister 38 umfaßt ein Feld 50 für ein eine Einrichtung bezeichnendes Bit. Das Feld 50 für das Einrichtungs-Benennungsbit enthält einen 3-Bit-Wert zur Bezeichnung der Einrichtung, der jede der vorbestimmten Komponenten, die während des Selbstprüfungsverfahrens zu prüfen sind, darstellen kann. Bei dieser Ausführungsform kann der 3-Bit-Einrichtungs-Benennungswert bis zu acht vorbestimmte, zur prüfende Komponenten repräsentieren, da unter Verwendung von 3 Bits acht verschiedene Kombinationen möglich sind. Durch Erhöhung der Bitzahl des Einrichtungs-Benennungswertes kann die Selbstprüfungseinrichtung 14 jedoch auch so konfiguriert werden, daß mehr als acht vorbestimmte Komponenten angesprochen werden können. Wenn der Einrichtungs-Benennungswert zum Beispiel ein 4-Bit-Wert ist, können mit den möglichen Kombinationen 16 vorbestimmte Komponenten angesprochen werden.

Das Statusregister 40 umfaßt ein Testergebnis-Bitfeld 54. Bei dieser Ausführungsform enthält das Testergebnis-Bitfeld 54 einen 8-Bit-Testergebnis-Wert. Anfänglich werden alle Bits des 8-Bit-Testergebnis-Wertes auf einen bestimmten Wert, zum Beispiel den Wert "1" gesetzt. Wenn jede der vorbestimmten Komponenten geprüft und festgestellt wurde, daß sie korrekt funktionieren, wird der anfängliche Wert von " 1 " auf einen Wert "0" verändert. Ein bestimmter Wert des 3-Bit-Wertes zur Bezeichnung einer Einrichtung innerhalb des Steuerregisters 38 wird einem korrespondierenden Wert des 8-Bit-Testergebnis-Wertes zugeordnet. Wenn alle 8 Bits auf den Wert "0" konvertiert worden sind, ist das Selbstprüfungsverfahren erfolgreich abgeschlossen worden. In diesem Moment wird das HRST-Signal auf hohen Pegel gesetzt.

Die Verbindung des 3-Bit-Wertes zur Benennung einer Einrichtung mit dem 8-Bit- Wert des Testergebnisses wird mit einem Demultiplexer 56 vereinfacht. Der Demultiplexer 56 ist so ausgelegt, daß er einen 3-Bit-Wert aus dem Bitfeld 50 zur Einrichtungs-Benennung in dem Steuerregister 38 empfängt und an eine von acht Ausgangsleitungen ein Signal ausgibt. Der Demultiplexer 56 wird jedoch nur dann aktiviert, wenn das Steuerbit einen bestimmten Wert aufweist, der mit dem gleichen Wert korreliert, der das Steuerregister 38 verriegelt und ein Schreiben in das Register 38 verhindert. Jede der acht Ausgangsleitungen ist mit einer von acht Stellen in dem Testergebnis-Bitfeld 54 in dem Statusregister 40 verbunden. Eine Stelle in dem Testergebnis-Bit-Feld 54 enthält ein einzelnes Bit des 8-Bit-Wertes für das Testergebnis.

Das Testergebnis-Bitfeld 54 in dem Statusregister 40 ist mit einer NOR-Schaltung 58 verbunden. Die NOR-Schaltung 58 ist mit der elektrischen Leitung 34 verbunden, die das HRST-Signal überträgt. Die NOR-Schaltung 58 treibt das HRST-Signal nur dann auf hohen Pegel, wenn alle 8 Bits des 8-Bit-Wertes des Testergebnisses auf "0" konvertiert worden sind.

Im Betrieb werden alle vorbestimmten peripheren Einrichtungen sequentiell durch die CPU 12 unter Anwendung einer Selbstprüfungssoftware getestet. Nach jeder Prüfung einer peripheren Einrichtungen wird ein Bit in dem Testergebnis-Bitfeld 54 in dem Statusregister 40 der Selbstprüfungseinrichtung 14 gelöscht. Das Löschen eines Bits in dem Bitfeld 54 des Testergebnisses wird möglichst schwierig gemacht, um eine fehlerhafte Löschung von Bits in dem Bitfeld 54 für das Testergebnis zu verhindern.

Nachdem die CPU 12 ein Testverfahren mit einer bestimmten peripheren Einrichtung, zum Beispiel dem Speicher 16 durchgeführt hat, muß die CPU 12 ein korrespondierendes Bit in dem Testergebnis-Bitfeld 54 löschen. Zunächst schreibt die CPU 12 einen 3-Bit-Einrichtungs-Benennungswert, der mit der Einrichtung korrespondiert, die geprüft wurde, in das Bit-Feld 50 für die Einrichtungsbenennung. Der 3-Bit-Einrichtungs-Benennungswert zur Bezeichnung einer Einrichtung kann für den Speicher 16 zum Beispiel "000" sein, der die ganz linke Ausgangsleitung des Demultiplexers 56 aktiviert, wenn dieser Wert dem Demultiplexer 56 zugeführt wird. Somit repräsentiert das ganz linke Bit in dem Testergebnis-Bitfeld 54 in dem Statusregister 40 den Speicher 16. Die CPU 12 kann in das Steuerregister 38 schreiben, da das Steuerbit in dem Steuer-Bitfeld 48 des Zugangsregisters 36 automatisch auf einen Wert "0" zurückgesetzt wird, der einen schreibenden Zugang zu dem Steuerregister 38 erlaubt.

Um ein Bit in dem Testergebnis-Bitfeld 54 zu löschen, das eine 1-zu-1 Beziehung mit dem 3-Bit-Einrichtungs-Benennungswert aufweist, muß der Demultiplexer 56 aktiviert werden. Der Demultiplexer 56 wird jedoch nur aktiviert, wenn das Steuerbit auf "1" gesetzt ist. Da das Steuerbit anfänglich auf den Wert "0" gesetzt wird, muß das Steuerbit geändert werden. Um das Steuerbit von dem Wert "0" auf den Wert "1" zu verändern, muß die CPU 12 mit einem Zwei-Schritt Verfahren zwei Passwörter korrekt in den Komparator 44 einschreiben.

Der erste Schritt soll als "Zugangsschritt" bezeichnet werden. Während dieses Schrittes muß die CPU 12 ein erstes Passwort in den Komparator 44 einschreiben, das identisch mit den Inhalten des Zugangsregisters 36 ist, das den Codewort-Wert und das Steuerbit von "0" enthält. Der Komparator 44 vergleicht die Inhalte des Zugangsregisters 36 mit dem durch die CPU 12 zugeführten ersten Passwort. Der zweite Schritt soll als "modifizierender" Zugangsschritt bezeichnet werden. Während dieses Schrittes muß die CPU 12 ein zweites Passwort in den Komparator 44 einschreiben. Das zweite Passwort muß die Inhalte des Zugangsregisters 36 unter Ausschluß des Codewort-Wertes und des Steuerbits enthalten. Wenn eines der Passworte falsch ist, wird der Zugang zu dem Register 36 gesperrt, und ein Fehlersignal kann durch die Steuereinheit 42 erzeugt werden.

Der Codewort-Wert in dem Bitfeld 46 kann durch die CPU 12 geändert werden, indem während des modifizierenden Zugangsschrittes ein modifizierter Codewort- Wert in das zweite Passwort eingeführt wird. Der modifizierte Codewort-Wert wird in dem Codewort-Bitfeld 46 des Zugangsregisters 36 gespeichert, so daß während des nächsten Zyklus, mit dem eine andere Einrichtung getestet wird, die CPU 12 ein anderes erstes Passwort schreiben muß, das den geänderten Codewort-Wert enthält. Durch die Änderung des Steuerbits auf den Wert "1" wird der Demultiplexer 56 aktiviert, der wiederum das korrespondierende Bit in dem Testergebnis-Bitfeld 54 des Statusregisters 40 löscht. Es wird zum Beispiel, das ganz linke Bit in dem Testergebnis-Bitfeld 54 von dem Wert "1" auf den Wert "0" geändert, wodurch angezeigt wird, daß der Speicher 16 erfolgreich getestet worden ist. Das Steuerbit in dem Zugangsregister 36 wird durch die Steuereinheit 42 auf den Wert "0" zurückgesetzt. Bei der bevorzugten Ausführungsform muß die CPU 12 die Schritte des Zugangs und des modifizierenden Zugangs unter Anwendung von zwei neuen Passwörtern erneut durchführen, um das Steuerbit zurückzusetzen. Die Selbstprüfungseinrichtung 14 ist nun zur Wiederholung der zwei obigen Schritte bereit, um das nächste Bit in dem Testergebnis-Bitfeld 54 des Statusregisters 40 zu löschen. Die oben genannten Schritte werden einschließlich des Schreibens eines 3- Bit-Einrichtungs-Benennungswertes in das Steuerregister 38 und des Aktivierens des Demultiplexers 56 wiederholt, bis alle Bits in dem Testergebnis-Bitfeld 54 gelöscht oder eine Fehlfunktion festgestellt worden ist.

In Fig. 3 ist eine zweite Ausführungsform der Erfindung gezeigt. Bei dieser Ausführungsform sind die Komponenten der Selbstprüfungseinrichtung 14 aus Fig. 2 in einen Watchdog-Zeitgeber 60 integriert. Jeweils gleiche Bezugsziffern wie in Fig. 2 bezeichnen dabei die gleichen Komponenten wie in Fig. 2. Da die Funktion des Watchdog-Zeitgebers 60 für die Erfindung nicht von Bedeutung ist, sind die Komponenten, die nur für den Watchdog-Zeitgeber 60 vorgesehen sind, in Fig. 3 nicht dargestellt. Der Watchdog-Zeitgeber 60 funktioniert in ähnlicher Weise wie bekannte Watchdog-Zeitgeber und ermöglicht einem integrierten Verarbeitungssystem 10, daß es sich nach einem Software- oder Hardware-Fehler während des Betriebes wieder herstellen kann. Die zweite Ausführungsform der Erfindung umfaßt Merkmale, die eine zusätzliche Sicherheit für das Selbstprüfungsverfahren schaffen.

Der Watchdog-Zeitgeber 60 umfaßt ein Watchdog-Zugangsregister 62, ein Watchdog- Steuerregister 64 und ein Watchdog-Statusregister 66. Das Watchdog-Zugangsregister 62 weist ein Codewort-Bitfeld 46 und das Steuer-Bitfeld 48 auf. Das Register 62 umfaßt ferner ein Umlade-Bitfeld 68, ein 4-Bit-Dummy-Bitfeld 70, ein 2-Bit-Dummy- Bitfeld 72 und ein Verriegelungs-Bitfeld 74. Das Umlade-Bitfeld 68 weist einen 16- Bit Umladewert auf, der für die Watchdog-Funktion des Watchdog-Zeitgebers 60 verwendet wird. Das Dummy-Bitfeld 70 ist so konfiguriert, daß bei einem Zugriff nur der Wert "0000" gelesen wird. Die Inhalte der Dummy-Bitfelder 70 und 72 sind für die Erfindung nicht wesentlich. Das Verriegelungs-Bitfeld 74 enthält einen einzelnen Bit-Verriegelungswert. Der Verriegelungswert wird nach jedem erfolgreichen Zugangsschritt oder modifizierenden Zugangsschritt durch die Hardware modifiziert. Der Verriegelungswert wird nach einem erfolgreichen Zugangsschritt auf "0" gesetzt, wodurch angezeigt wird, daß das Watchdog-Zugangsregister 62 entriegelt ist. Nach einem erfolgreichen modifizierenden Zugangsschritt wird der Verriegelungswert auf "1" modifiziert, wodurch angezeigt wird, daß das Register 62 verriegelt ist. In ähnlicher Weise wie bei dem Zugangsregister 46 der Selbstprüfungseinrichtung 14 in Fig. 2 ist auch hier ein Zwei-Schritt-Verfahren erforderlich, um auf das Watchdog- Zugangsregister 62 zugreifen zu können und dadurch einen Wert innerhalb des Registers 62 zu modifizieren. Auch hier sollen die Begriffe "Zugangs-" und "modifizierender Zugangsschritt" mit Bezug auf das Zwei-Schritt-Verfahren verwendet werden.

Das Watchdog-Steuerregister 64 umfaßt das Einrichtungs-Benennungs-Bitfeld 50, ein Einschalt/Abschalt-Bitfeld 76 und ein Frequenz-Bitfeld 78. Das Einschalt/Abschalt- Bitfeld 76 enthält einen einzelnen Einschalt/Abschalt-Wert. Ein Einschalt/Abschalt- Wert von "0" stellt dabei eine Anforderung dar, den Watchdog-Zeitgeber 60 einzuschalten, während ein Einschalt/Abschalt-Wert von "1" eine Anforderung darstellt, den Watchdog-Zeitgeber 60 zu sperren. Diese Anforderung wird an eine Steuereinheit 92 weitergeleitet, wenn das Steuerbit auf "1" gesetzt ist. Der Einschalt/Ab­ schalt-Wert wird in dem Register 64 gehalten, wenn das Steuerbit auf "0" gesetzt ist. Das Frequenz-Bitfeld 78 enthält einen einzelnen Frequenzwert. Ein Frequenzwert von "0" stellt eine Anforderung dar, eine Eingangsfrequenz auf einen Systemtakt (nicht gezeigt) mit einem ersten vorbestimmten Wert X wie zum Beispiel 16384 zu setzen. Andererseits bedeutet ein Frequenzwert von "1" eine Anforderung, die Eingangsfrequenz auf den Systemtakt mit einem zweiten vorbestimmten Wert Y wie zum Beispiel 256 zu setzen.

Das Watchdog-Statusregister 66 umfaßt das Testergebnis-Bitfeld 54 und eine Anzahl von Bitfeldern 80, 82, 84, 86, 88 und 90. Die Bitfelder 80 bis 90 enthalten Bits, die ausschließlich auf die Watchdog-Zeitgeberfunktion des Watchdog-Zeitgebers 60 bezogen sind. Das Bitfeld 84 kann zum Beispiel ein Bit enthalten, das ein Freigeben oder Sperren der Watchdog-Funktion des Watchdog-Zeitgebers 60 steuert.

Die Register 62, 64 und 66 sind jeweils mit der Steuereinheit 92 verbunden. Die Steuereinheit 92 steuert das Lesen aus und das Schreiben in die Register 62, 64 und 66. Zusätzlich erzeugt die Steuereinheit 92 auf einer elektrischen Leitung 94 ein Rücksetz-Signal für die CPU 12, wenn sie feststellt, daß ein Software- oder Hardware- Fehler aufgetreten ist. Die Steuereinheit 92 ist auch mit dem Komparator 44 und dem Demultiplexer 56 verbunden. Der Demultiplexer 56 liegt an dem Testergebnis-Bitfeld 54 an, das wiederum an die NOR-Schaltung 58 geschaltet ist.

Der unter Anwendung des Watchdog-Zeitgebers 60 ablaufende Selbstprüfungsvorgang ist im wesentlichen mit dem in Fig. 2 dargestellten Selbstprüfungsvorgang der Selbstprüfungseinrichtung 14 identisch. Zunächst wird durch die CPU 12 eine peripheze Einrichtung getestet. Die CPU 12 schreibt dann einen Einrichtungs-Benennungswert, der mit der geprüften Einrichtung korrespondiert, in das Einrichtungs-Benennungs-Bitfeld 50. Die CPU 12 führt dann die Zugangs- und modifizierenden Zugangsschritte aus, um das Steuerbit in dem Steuer-Bitfeld des Watchdog-Zugangsregisters 62 von "0" auf "1" zu setzen und dadurch den Demultiplexer 56 zu aktivieren, um ein Bit in dem Testergebnis-Bitfeld 54 des Watchdog-Statusregisters 66 zu löschen. Bei der bevorzugten Ausführungsform muß die CPU wiederum einen weiteren Zugangs- und modifizierenden Zugangsschritt ausführen, um das Steuerbit auf "0" zurückzusetzen. Nachdem das Bit gelöscht worden ist, werden diese Schritte in Bezug auf andere periphere Einrichtungen, die zu testen sind, wiederholt, bis alle vorbestimmten peripheren Einrichtungen untersucht worden sind, was mit der Tatsache korrespondiert, daß alle Bits in dem Testergebnis-Feld 54 gelöscht worden sind. Nachdem alle Bits in dem Testergebnis-Bitfeld 54 gelöscht worden sind, setzt die NOR-Schaltung 58 das HRST Signal auf hohen Pegel, so daß der externe Schaltkreis die Information erhält, daß das integrierte Verarbeitungssystem 10 in einer normalen Betriebsart arbeiten kann.

Der Unterschied zwischen dem Selbstprüfungsverfahren der Selbstprüfungseinrichtung 14 und dem Watchdog-Zeitgeber 16 besteht darin, daß während des Zugangsschrittes und des modifizierenden Zugangsschrittes Passwörter erforderlich sind, um das Steuerbit in dem Watchdog-Zugangsregister 62 von "0" auf "1" zu ändern. Fig. 4 zeigt das erste Passwort, das durch die CPU 12 zugeführt werden muß, um den Zugangsschritt erfolgreich abzuschließen. Ein Schattenregister 96 repräsentiert das erste, durch die CPU 12 zugeführte Passwort. Das erste Passwort muß mit den Werten identisch sein, die verwendet werden, um das erste Passwort zu vergleichen, um den Zugangsschritt zu passieren. Der Komparator 44 empfängt die Umlade- und Codewort-Werte aus dem Umlade-Bitfeld 68 bzw. dem Codewort- Bitfeld 46. Aus diesem Grund muß das erste Passwort die Umlade- und Codewort- Werte enthalten. In Bezug auf die mit dem Dummy-Bitfeld 70 korrespondierenden Werte muß das erste Passwort "1111" enthalten, da der Komparator 44 diese Bits zum Vergleich mit dem ersten Passwort verwendet. Der Grund, warum die Bits aus dem Dummy-Bitfeld 70 nicht verwendet werden, besteht darin, zu verhindern, daß das erste Passwort in einfacher Weise durch Lesen der Inhalte des Watchdog- Zugangsregisters 62 ermittelt wird. Das Dummy-Bitfeld 70 zeigt beim Lesen immer "0000", so daß sich ein falsches erstes Passwort ergeben würde.

Zur weiteren Erhöhung der Sicherheit werden die Bits aus dem Dummy-Bitfeld 72 nicht in dem ersten Passwort verwendet. Statt dessen werden die Bits aus dem Einschalt/Abschalt-Bitfeld 76 und dem Frequenz-Bitfeld 78 verwendet. Somit muß das erste Passwort diese zwei Bits enthalten, die sich in dem Watchdog-Steuerregister 64 befinden. Darüberhinaus wird der invertierte Wert aus dem Verriegelungs-Bitfeld 74 in dem ersten Passwort verwendet. Schließlich umfaßt das erste Passwort den Wert des Steuerbits in dem Steuer-Bitfeld 48. Wenn die CPU 12 das korrekte erste Passwort bereitstellt, wird der Zugangsschritt erfolgreich beendet.

Im Anschluß an den Zugangsschritt muß der modifizierende Zugangsschritt abgeschlossen werden, um den Wert des Steuerbits von "0" auf "1" zu ändern. Die CPU 12 muß ein zweites Passwort erzeugen, das dazu dient, das Watchdog- Zugangsregister 62 zu entriegeln und in die gewünschten schreibbaren Bitfelder in dem Register 62 zu schreiben. Fig. 5 zeigt das zweite Passwort, das durch die CPU 12 erzeugt werden muß, um den modifizierenden Zugangsschritt erfolgreich abzuschließen. In Fig. 5 werden die gleichen Bezugsziffern wie in Fig. 4 verwendet. Das zweite Passwort wird durch den Komparator 44 nur in Bezug auf einen kleinen Teil des zweiten Passwortes verglichen. Die Werte des zweiten Passwortes, die mit den Bitfeldern 70, 72 und 74 korrespondieren, werden durch den Komparator 44 verwendet, um das zweite Passwort zu verifizieren. In Bezug auf das Dummy-Bitfeld 70 vergleicht der Komparator 44 einen korrespondierenden Wert innerhalb des zweiten Passwortes mit einem Wert "1111". Somit muß das zweite Passwort diesen Wert enthalten. In Bezug auf das Dummy-Bitfeld 72 vergleicht der Komparator 44 einen korrespondierenden Wert innerhalb des zweiten Passwortes mit einem Wert "00". Im Gegensatz dazu vergleicht der Komparator 44 während des Zugangsschrittes den korrespondierenden Wert in dem ersten Passwort mit den gegenwärtigen Werten aus den Bitfeldern 76 und 78. Schließlich vergleicht der Komparator 44 einen invertierten Wert aus dem Verriegelungs-Bitfeld 74 mit einem korrespondierenden Wert in dem zweiten Passwort. Der Verriegelungswert des Bitfeldes 74 ist jedoch durch die Hardware von "1" auf "0" modifiziert worden, um anzuzeigen, daß das Watchdog-Zugangsregister entriegelt ist. Aus diesem Grund unterscheidet sich der invertierte Wert aus dem Verriegelungs-Bitfeld 74 für das erste Passwort von demjenigen für das zweite Passwort. Solange das zweite Passwort die obigen Werte enthält, kann auf das Watchdog-Zugangsregister 62 zur Modifikation der Werte in den Bitfeldern 68, 46 und 48 zugegriffen werden.

Das zweite Passwort sollte im Hinblick auf das Steuer-Bitfeld 48 einen Wert von "1" aufweisen, um das in dem Steuer-Bitfeld 48 gespeicherte Steuerbit von "0" auf "1" zu ändern. Die Werte innerhalb des zweiten Passwortes, die mit den Bitfeldern 46 und 68 korrespondieren, können Werte enthalten, um die Werte in den Bitfeldern 46 und 68 zu modifizieren. Alternativ dazu können diese Werte die gleichen sein, die in den Bitfeldern 46 und 68 vor dem Zugangsschritt vorhanden sind. Wenn jedoch die Werte in den Bitfeldern 46 und 68 modifiziert werden, müssen diese Werte während des nächsten Zugangsschrittes in dem nächsten ersten Passwort enthalten sein, um auf das Watchdog-Zugangsregister 62 zur Modifikation des Steuerbits zugreifen zu können.

Im folgenden sollen alternative Konfigurationen des Komparators 44 zum Einstellen des ersten und zweiten Passwortes betrachtet werden. Der Komparator 44 kann zum Beispiel den gegenwärtigen Wert in dem Einrichtungs-Benennungs-Bitfeld 50 des Watchdog-Steuerregisters 64 empfangen, wenn er das erste und zweite Passwort vergleicht. Bei dieser Konfiguration muß das erste und zweite Passwort dann diesen Wert enthalten, um den Zugangs- und den modifizierenden Zugangsschritt erfolgreich abzuschließen. Da sich die Einrichtungs-Benennungs-Werte für verschiedene periphere Einrichtungen, die getestet werden, unterscheiden, sind die Passwörter, die durch die CPU 12 bereitgestellt werden müssen, komplexer, wodurch die Wahrscheinlichkeit eines nichtberechtigten Zugangs zu dem Watchdog- Zugangsregister 62 vermindert wird. In ähnlicher Weise kann der Komparator 44 auch so konfiguriert sein, daß das erste Passwort den gegenwärtigen Wert in dem Testergebnis-Bitfeld 54 enthalten muß.

Als nächstes soll mit Bezug auf Fig. 6 ein Verfahren zum zuverlässigen Anzeigen von positiven Testergebnissen während eines Selbstprüfungsverfahrens gemäß der Erfindung beschrieben werden. Mit einem Schritt 100 wird eine ausgewählte Komponente eines integrierten Verarbeitungssystems einem selbstprüfenden Ablauf unterzogen. Der selbstprüfende Ablauf wird durch eine zentrale Recheneinheit (CPU) des Systems unter Anwendung einer Selbstprüfungssoftware durchgeführt. Wenn die CPU feststellt, daß eine Komponente fehlerhaft arbeitet, kann die CPU ein Fehlersignal erzeugen, um die Fehlfunktion anzuzeigen. Bei der bevorzugten Ausführungsformen hat die CPU durch Ausführung von Zugangs- und modifizierenden Zugangsschritten unter Verwendung von zwei gültigen Passworten das Steuerbit auf "0" zurückgesetzt. Mit einem Schritt 102 wird durch die CPU ein Wert, der mit der geprüften Komponente korreliert, in ein Einrichtungs-Benennungs- Bitfeld eines ersten Registers eingeschrieben. Bei einer Ausführungsform ist der Wert ein 3-Bit-Wert mit acht möglichen Kombinationen, die mit acht Komponenten des zu prüfenden Systems korrespondieren. Das Einrichtungs-Benennungs-Bitfeld des ersten Registers ist mit einem Testergebnis-Bitfeld in einem zweiten Register über einen Demultiplexer verbunden. Wenn der Demultiplexer aktiviert ist, setzt er ein Bit in dem Testergebnis-Bitfeld als Antwort auf einen in dem Einrichtungs-Benennungs-Bitfeld gespeicherten Wert zurück. Der Demultiplexer wird jedoch durch ein in einem dritten Register gespeichertes Steuerbit gesteuert. Zur Aktivierung des Demultiplexers muß das Steuerbit von einem vorgegebenen Wert auf einen neuen Wert, zum Beispiel "0" auf "1" geändert werden.

Zur Modifikation des Steuerbits erzeugt die CPU mit einem Schritt 104 und 106 ein erstes bzw. ein zweites Passwort. Während des Schrittes 106 wird das Steuerbit durch ein Bit in dem zweiten Passwort modifiziert. Nachdem das Steuerbit modifiziert worden ist, wird mit einem Schritt 108 der Demultiplexer aktiviert. Als nächstes wird mit einem Schritt 110 ein Bit in dem Testergebnis-Bitfeld durch den Demultiplexer zurückgesetzt. Das Bit, das gerade zurückgesetzt wird, korrespondiert mit der geprüften Komponente des Systems. Mit einem Schritt 112 wird abgefragt, ob alle Bits in dem Testergebnis-Bitfeld zurückgesetzt worden sind. Wenn diese Abfrage gemäß Schritt 112 positiv beantwortet wird, wird mit Schritt 114 ein Bestätigungssignal erzeugt, um anzuzeigen, daß das Selbstprüfungsverfahren erfolgreich abgeschlossen ist. Wenn die Abfrage gemäß Schritt 112 jedoch negativ beantwortet wird, werden die Schritte 100 bis 112 in Bezug auf eine andere Komponente des Systems wiederholt, bis alle Komponenten des Systems erfolgreich geprüft worden sind.

Claims (20)

1. Verfahren zum Erzeugen von Testergebnissen während eines selbstprüfenden Betriebes von vorbestimmten Komponenten eines Verarbeitungssystems mit folgenden Schritten:
Durchführung eines selbstprüfenden Ablaufes an einer ausgewählten Komponente des Verarbeitungssystems, um zu bestimmen, ob die ausgewählte Komponente in Übereinstimmung mit einem vorgeschriebenen Protokoll arbeiten kann, wobei die ausgewählte Komponente eine der vorbestimmten Komponenten ist;
Schreiben eines bestimmten Wertes in ein Einrichtungs-Benennungs-Bitfeld eines ersten Registers als Antwort auf eine positive Bestimmung in Bezug auf den selbstprüfenden Ablauf an der ausgewählten Komponente, wobei der bestimmte Wert der ausgewählten Komponente zugeordnet ist;
Selektives Rücksetzen eines ersten Bits in einem N Bitfeld innerhalb eines zweiten Registers als Antwort auf das Einrichtungs-Benennungs-Bitfeld in dem ersten Register, wobei N größer als 1 ist und das erste Bit eindeutig der ausgewählten Komponente zugeordnet ist; und
Erzeugen eines Bestätigungssignals, um anzuzeigen, daß jede der vorbestimmten Komponenten einen für jede vorbestimmte Komponente ausgewählten, selbstprüfenden Ablauf erfolgreich durchgeführt hat, wobei das Bestätigungssignal nur dann erzeugt wird, wenn alle der genannten Bits in dem N Bitfeld zurückgesetzt worden sind, wobei die Bits in dem N Bitfeld eindeutig den vorbestimmten Komponenten zugeordnet sind.

2. Verfahren nach Anspruch 1, mit einem Schritt des Anwendens eines Auswahl-Mechanismus, der mit dem Einrichtungs-Benennungs-Bitfeld des ersten Registers und mit dem N Bitfeld des zweiten Registers verbunden ist, um das erste Bit zu wählen, das als Antwort auf den bestimmten, in das Einrichtungs-Benennungs-Bitfeld eingeschriebenen Wert zurückzusetzen ist, einschließlich einer Konfiguration des Auswahl-Mechanismus, um ein bestimmtes Bit innerhalb des N Bitfeldes als Antwort auf ein Lesen des Einrichtungs-Benennungs-Bitfeldes zu wählen.

3. Verfahren nach Anspruch 2, mit einem Schritt des Aktivierens des Auswahl-Mechanismus, wenn ein vorgeschriebenes Kriterium erfüllt worden ist, so daß das erste Bit nur dann zurückgesetzt wird, wenn der Auswahl-Mechanismus aktiviert ist.

4. Verfahren nach Anspruch 1, mit einem Schritt, der ein Erfüllen eines vorgeschriebenen Kriteriums erfordert, bevor mit dem Schritt des selektiven Rücksetzens des ersten Bits in dem N Bitfeld fortgefahren wird, wobei das vorgeschriebene Kriterium einen Zugang zu einem dritten Register und ein Modifizieren eines Steuerbits in dem dritten Register umfaßt.

5. Verfahren nach Anspruch 4, bei dem der Schritt, der das Erfüllen des vorgeschriebenen Kriteriums umfaßt, ferner ein Erzeugen eines ersten Passwortes beinhaltet, um auf das dritte Register zugreifen zu können, wobei das erste Passwort mit einem ersten vorausgewählten Wert verglichen wird, um zu bestimmen, ob der Zugang gewährt wird.

6. Verfahren nach Anspruch 5, mit einem Schritt des Erzeugens des ersten vorausgewählten Wertes durch Einführen von laufenden Daten, die in dem zweiten Register gespeichert sind, um den ersten vorausgewählten Wert zu bilden.

7. Verfahren nach Anspruch 5, bei dem der Schritt, der ein Erfüllen des vorgeschriebenen Kriteriums beinhaltet, ferner ein Erzeugen eines zweiten Passwortes umfaßt, um das Steuerbit in dem dritten Register zu modifizieren, wobei ein Teil des zweiten Passwortes mit einem zweiten vorausgewählten Wert verglichen wird, um zu bestimmen, ob das Steuerbit modifiziert werden darf.

8. Verfahren nach Anspruch 1, mit einem Schritt des Wiederholens der Schritte des Durchführens, Schreibens und selektiven Rücksetzens in Bezug auf eine nächste Komponente, die sich selbst prüfen soll, wobei die nächste Komponente eine der vorbestimmten Komponenten ist.

9. Verfahren nach Anspruch 1, bei dem der Schritt des Erzeugens des Bestätigungssignals eine Anwendung einer logischen Schaltung umfaßt, um das Bestätigungssignal zu erzeugen, wenn alle Bits in dem N Bitfeld zurückgesetzt worden sind.

10. Verfahren zum Signalisieren einer erfolgreichen Beendigung eines Selbstprüfungsablaufes an einer Mehrzahl von vorbestimmten Komponenten eines Verarbeitungssystems mit folgenden Schritten:

• a) Testen einer ausgewählten Komponente, um zu bestimmen, ob die ausgewählte Komponente eine Fehlfunktion aufweist, wobei die ausgewählte Komponente eine der vorbestimmten Komponenten ist;
• b) Modifizieren eines gespeicherten Steuerbits zur Aufzeichnung einer positiven Prüfung der ausgewählten Komponente, als Antwort auf eine negative Bestimmung in Schritt (a) in Bezug auf eine Fehlfunktion der ausgewählten Komponente;
• c) Rücksetzen eines ausgewählten Bits in einem Speicher-N-Bitfeld als Antwort auf eine Modifikation des Steuerbits, wobei das ausgewählte Bit die positive Prüfung der ausgewählten Komponente eindeutig repräsentiert;
• d) Wiederholen der Schritte (a), (b) und (c) für jede der vorbestimmten Komponenten; und
• e) Erzeugen eines Signals, wenn alle Bits in dem N Bitfeld zurückgesetzt worden sind, wobei das Signal anzeigt, daß jede der vorbestimmten Komponenten erfolgreich geprüft worden ist.

11. Verfahren nach Anspruch 10, mit einem Schritt des Überwachens der Bits in dem N Bitfeld, um zu bestimmen, wann alle Bits zurückgesetzt worden sind.

12. Verfahren nach Anspruch 10, bei dem der Schritt (b) des Modifizierens des Steuerbits ein Erzeugen eines ersten Passwortes umfaßt, um auf ein erstes Register zuzugreifen, in dem das Steuerbit gespeichert ist, wobei das erste Passwort mit einem ersten vorausgewählten Wert verglichen wird, um zu bestimmen, ob das erste Passwort gültig ist.

13. Verfahren nach Anspruch 12, mit einem Schritt des Erzeugens des ersten vorausgewählten Wertes durch Einführen von Teilen von laufenden Daten, die in dem ersten Register gespeichert sind.

14. Verfahren nach Anspruch 12, bei dem der Schritt, der einen Zugang zu dem ersten Register umfaßt, ferner das Erfordernis eines zweiten Passwortes für einen Zugang zu dem ersten Register aufweist, wobei sich das zweite Passwort von dem ersten Passwort unterscheidet.

15. Verfahren nach Anspruch 10, mit einem Schritt des Identifizierens des ausgewählten Bits in dem N Bitfeld als Antwort auf den Schritt des Prüfens der ausgewählten Komponente, wobei der Schritt des Identifizierens des ausgewählten Bits durch einen Demultiplexer durchgeführt wird.

16. Verfahren nach Anspruch 15, mit einem Schritt des Eingebens eines bestimmten Wertes in den Demultiplexer, um ein ausgewähltes Bit in dem N Bitfeld zurückzusetzen, wobei der bestimmte Wert eine Korrelation mit dem ausgewählten Bit und der ausgewählten Komponente aufweist.

17. Verarbeitungssystem mit der Fähigkeit zur Selbstprüfung mit:
Verarbeitungsmitteln zum sequentiellen Testen einer Mehrzahl von peripheren Einrichtungen, um eine korrekte Arbeitsweise jeder peripheren Einrichtung zu bestätigen;
ersten Registern, die operativ mit den Verarbeitungsmitteln verbunden sind und ein erstes Bitfeld aufweisen, zum Speichern von Einrichtungs-Benennungs-Daten in sequentieller Weise, die mit dem sequentiellen Testen der peripheren Einrichtungen in der Weise korrespondiert, daß ein Zusammenhang zwischen den peripheren Einrichtungen und den Einrichtungs-Benennungs-Daten besteht;
zweiten Registern, die funktional mit den ersten Registern verbunden sind und N Bits in einem zweiten Bitfeld aufweisen, zum sequentiellen Rücksetzen eines Bits in dem zweiten Bitfeld als Antwort auf jede Bestätigung eines korrekten Betriebes von einer der peripheren Einrichtungen, wobei das sequentielle Rücksetzen auf die Art des sequentiellen Speicherns der Einrichtungs-Benennungs-Daten in dem ersten Bitfeld anspricht, wobei jedes der N Bits eindeutig einer der peripheren Einrichtungen zugeordnet ist; und
Signalisierungsmitteln, die auf die N Bits in dem zweiten Register ansprechen, zum Erzeugen eines Bestätigungssignals, wenn festgestellt wird, daß jedes der N Bits zurückgesetzt worden ist.

18. System nach Anspruch 17, mit einem Demultiplexer, der zwischen das erste Bitfeld des ersten Registers und das zweite Bitfeld des zweiten Registers geschaltet ist und selektiv aktiviert wird, um als Antwort auf die Einrichtungs-Benennungs-Daten eines der N Bits zurückzusetzen.

19. System nach Anspruch 18, mit einem dritten Register, das mit dem Verarbeitungsmittel und dem Demultiplexer verbunden ist, zum Speichern eines Steuerbits zum Aktivieren des Demultiplexers.

20. System nach Anspruch 17, bei dem das Signalisierungsmittel eine logische Schaltung umfaßt, die mit dem zweiten Register verbunden und so konfiguriert ist, daß sie die N Bits in dem zweiten Register erfaßt, um das Bestätigungssignal zu erzeugen, wenn jedes der N Bits zurückgesetzt worden ist.