DE19902462B4 - Semiconductor component with chip-on-chip structure - Google Patents

Semiconductor component with chip-on-chip structure Download PDF

Info

Publication number
DE19902462B4
DE19902462B4 DE19902462A DE19902462A DE19902462B4 DE 19902462 B4 DE19902462 B4 DE 19902462B4 DE 19902462 A DE19902462 A DE 19902462A DE 19902462 A DE19902462 A DE 19902462A DE 19902462 B4 DE19902462 B4 DE 19902462B4
Authority
DE
Germany
Prior art keywords
chip
chips
intermediate piece
contact area
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19902462A
Other languages
German (de)
Other versions
DE19902462A1 (en
Inventor
Helmut Dr. Strack
Jenö Dr. Tihanyi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE19902462A priority Critical patent/DE19902462B4/en
Publication of DE19902462A1 publication Critical patent/DE19902462A1/en
Application granted granted Critical
Publication of DE19902462B4 publication Critical patent/DE19902462B4/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

Halbleiterbauelement mit einem ersten Chip (1) und einem zweiten Chip (2), die übereinander angeordnet sind, wobei wenigstens einer der Chips mindestens ein Kontaktgebiet (5) auf einer inneren Oberfläche (4) aufweist, gekennzeichnet durch ein Zwischenstück (8), das zwischen dem ersten (1) und dem zweiten Chip (2) angeordnet ist und mindestens einen Abschnitt, der seitlich über mindestens einen der zwei Chips (1, 2) hinausragt, und mindestens einen elektrisch leitfähigen Bereich umfasst, der einerseits mit dem mindestens einen Kontaktgebiet (5) auf einer inneren Oberfläche (4) des ersten und/oder zweiten Chips (1, 2) elektrisch verbunden ist und andererseits ein Kontaktgebiet (5) auf dem seitlich den mindestens einen zwei Chips (1, 2) hinausrangenden Abschnitt aufweist.Semiconductor component with a first chip (1) and a second chip (2) which are arranged one above the other, at least one of the chips having at least one contact region (5) on an inner surface (4), characterized by an intermediate piece (8) which is arranged between the first (1) and the second chip (2) and comprises at least one section which projects laterally beyond at least one of the two chips (1, 2) and at least one electrically conductive region which on the one hand has contact with the at least one contact area (5) is electrically connected on an inner surface (4) of the first and / or second chip (1, 2) and, on the other hand, has a contact area (5) on the section that laterally protrudes the at least one two chips (1, 2).

Figure 00000001
Figure 00000001

Description

Die Erfindung betrifft ein Halbleiterbauelement mit einem Chip-on-Chip-Aufbau.The invention relates to a semiconductor component with a chip-on-chip structure.

Bei der "Chip on Chip" Montage wird auf ein erstes Leistungs-chip ein weiteres zweites Chip montiert. Dabei wird das zweite-Chip mit einem Isolationskleber auf die Passivierschicht des ersten Chips geklebt. Nach dem Aufkleben ist die Rückseite des zweiten Chips nicht mehr elektrisch zugänglich und kann damit nicht mehr kontaktiert werden. Bei der Herstellung von "Chip on Chip"-Bauelementen muß also die Kontaktierung des zweiten Chips immer vor dem Aufkleben auf den ersten Chip erfolgen. Das bedeutet für den Herstellungsprozeß, daß eine bestimmte Reihenfolge der Arbeitsschritte vorgegeben ist und eingehalten werden muß.In the "chip on chip" assembly, a first power chip is replaced by another second chip mounted. The second chip is made with an insulation adhesive glued to the passivation layer of the first chip. After sticking is the back of the second chip is no longer electrically accessible and therefore cannot be contacted more. In the production of "chip on chip" components, the Always make contact with the second chip before sticking it onto the first chip. That means for the manufacturing process that a certain The sequence of the work steps is specified and adhered to got to.

Ein Halbleiterbauelement mit Chin-on- Chip-Aufbau, bei dem jedoch alle Kontakte an den Vorderseiten der Chips an geordnet sind, ist aus der US 5,502,285 bekannt.A semiconductor device with a chin-on-chip structure, but in which all contacts on the front of the chips are arranged, is from the US 5,502,285 known.

Die Vorgabe der Reihenfolge der Arbeitsschritte bei der Herstellung des Bauelements ist aber eine starke Einschränkung, die unter Umständen eine Optimierung des Fertigungsverfahrens verhindert.The specification of the sequence of the work steps there is a strong limitation in the manufacture of the device, however possibly a Optimization of the manufacturing process prevented.

Aufgabe der Erfindung ist es, ein Halbleiterbauelement mit einem Chip-on-Chip-Aufbau ("Chip on Chip"-Bauelement) zu schaffen, bei dem nach dem Zusammenbau mindestens ein Kontakt an der Rückseite des zweiten Chips elektrisch zugänglich ist.The object of the invention is a To provide a semiconductor component with a chip-on-chip structure ("chip on chip" component), with at least one contact on the back after assembly of the second chip is electrically accessible.

Die Aufgabe wird gelöst durch das Halbleiterbauelement mit den Merkmalen nach Anspruch 1. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.The task is solved by the semiconductor device with the features of claim 1. Preferred embodiments are subject to the dependent Expectations.

Es wird ein Halbleiterbauelement mit einem Chip-on-Chip-Aufbau vorgeschlagen, bei dem die Kontaktierung der Rückseite des zweiten Chips auch noch nach dem ZusammenbauIt becomes a semiconductor device with a chip-on-chip structure proposed in which the contacting of the back of the second chip also after assembly

der beiden Chips möglich ist. Die grundlegende Idee der Erfindung besteht darin, die Kontaktgebiete auf den Oberflächen der Chips, die auf den inneren Flächen der Chips liegen, mit Zuführungen nach außen zu versehen. Unter "innerer Fläche" wird dabei die Oberfläche eines der Chips verstanden, die nach dem Verbinden der beiden Chips nicht mehr zugänglich ist. Entsprechend ist eine "äußere Fläche" eine Oberfläche eines der Chips, die auch noch nach dem Verbinden der beiden Chips zugänglich bleibt.of the two chips is possible. The basic idea of the invention is the contact areas on the surfaces of the chips lying on the inner surfaces of the chips with Feeders after Outside to provide. Under "inner Surface "becomes the surface of a of the chips understood after connecting the two chips not more accessible is. Accordingly, an "outer surface" is a surface of a the chips that remain accessible even after the two chips have been connected.

Das erfindungsgemäße Bauelement mit einem ersten Chip und einem zweiten Chip, die übereinander angeordnet sind, wobei wenigstens eines der Chips mindestens ein Kontaktgebiet auf einer inneren Oberfläche aufweist, umfasst ein Zwischenstück, das zwischen dem ersten und dem zweiten Chip angeordnet ist und das mindestens einen elektrisch leitfähigen Bereich umfaßt, der seitlich über mindestens einen der zwei Chips hinausragt und der mit dem mindestens einen Kontaktgebiet elektrisch verbunden ist. Somit ist es nun durch das Zwischenstück möglich, die Kontaktierung beispielsweise des zweiten Chips vorzunehmen, wenn dessen Rückseite über ein Bondpad bereits mit der Chipoberfläche verbunden ist.The component according to the invention with a first Chip and a second chip, which are arranged one above the other, wherein at least one of the chips has at least one contact area an inner surface has an intermediate piece, the is arranged between the first and the second chip and that comprises at least one electrically conductive region which sideways over protrudes at least one of the two chips and the one with the minimum a contact area is electrically connected. So now it's done the intermediate piece possible that To make contact, for example, of the second chip if its back over a Bondpad is already connected to the chip surface.

In einer bevorzugten Ausführungsform besteht das Zwischenstück aus Cu.In a preferred embodiment there is the intermediate piece made of Cu.

In einer weiteren Ausführungsform besteht das Zwischenstück aus Silizium, das eine Metallisierung auf einer ersten und/oder zweiten Oberfläche aufweist.In another embodiment there is the intermediate piece made of silicon, which is a metallization on a first and / or second surface.

Das Zwischenstück so Weit aus dem Bauelement heraus, daß der leitfähige Bereich seitlich neben den zwei Chips Platz zum Draht-Bonden bietet.The intermediate piece so far from the component out that the conductive Area to the side of the two chips offers space for wire bonding.

Ein Vorteil des erfindungsgemäßen Bauelements besteht darin, daß es einfach aufzubauen ist und bei der Herstellung des Bauelements keine zusätzlichen Verfahrensschritte erforderlich werden.An advantage of the component according to the invention is that it is easy to assemble and none in the manufacture of the component additional Procedural steps are required.

Weitere Merkmale und Vorteile ergeben sich aus der folgenden Beschreibung, bei der Bezug genommen wird auf die beigefügten Zeichnungen.Additional features and advantages result from the following description, which is incorporated by reference on the attached Drawings.

1 zeigt eine Ausführungsform des erfindungsgemäßen Bauelements im Querschnitt. 1 shows an embodiment of the component according to the invention in cross section.

2A bis 2C zeigen Ausführungsformen des erfindungsgemäßen Zwischenstücks. 2A to 2C show embodiments of the intermediate piece according to the invention.

3A und 3B zeigen Anwendungsbeispiele der Erfindung. 3A and 3B show application examples of the invention.

4A und 4B zeigen weitere Anwendungsbeispiele der Erfindung. 4A and 4B show further application examples of the invention.

1 zeigt den Aufbau eines, Ausführungsbeispiels des erfindungsgemäßen Halbleiterbauelement mit einem Chip-on-Chip-Aufbau. In der gezeigten Ausführungsform umfaßt das Bauelement zwei Chips 1 und 2 übereinander. Dabei ist der erste Chip 1 der untere Chip und der zweite Chip 2 der obere der beiden Chips. Die Erfindung ist aber nicht auf diesen Aufbau eingeschränkt. Das Bauelement kann auch z.B. drei Chips übereinander oder zusätzlich einzelne Chips oder mehrere Stapel von Chips nebeneinander umfassen. 1 shows the structure of an embodiment of the semiconductor device according to the invention with a chip-on-chip structure. In the embodiment shown, the component comprises two chips 1 and 2 one above the other. Here is the first chip 1 the bottom chip and the second chip 2 the top of the two chips. However, the invention is not restricted to this structure. The component can also comprise, for example, three chips one above the other or additionally individual chips or a plurality of stacks of chips next to one another.

Die Oberflächen der Chips sind insoweit zu unterscheiden, als einige Oberflächen 3 der Chips nur vor der Verbindung der Chips 1 und 2 zu einem Stapel zugänglich sind, während ein Paar von Oberflächen 4 der Chips sich nach dem Verbinden der Chips so einander gegenüberliegen, daß sie nach dem Verbinden nicht mehr zugänglich sind. Die letzteren Flächen 4 werden jeweils "innere Fläche" genannt. Entsprechend werden die ersten Flächen 3 jeweils "äußere Fläche" genannt.The surfaces of the chips are to be distinguished in so far as some surfaces 3 the chips just before connecting the chips 1 and 2 are accessible to a stack while a pair of surfaces 4 the chips face each other after connecting the chips so that they are no longer accessible after connecting. The latter areas 4 are called "inner surface". Accordingly, the first areas 3 each called "outer surface".

Beidem dargestellten Bauelement mit den übereinander angeordneten Chips 1 und 2 liegt ein Kontaktgebiet 5, das z. B. für den Drain-Anschluß dient, auf der inneren Fläche 4 des zweiten Chips 2. Dieses Kontaktgebiet 5 ist in der 1 als dickerer Strich hervorgehoben. Es können aber auch mehrere Kontaktgebiete 5 über die innere Fläche 4 des zweiten Chips 2 verteilt sein. Insbesondere kann auch die gesamte innere Fläche 4 des zweiten Chips 2 als Drain des zweiten Chips 2 wirken, so daß das Kontaktgebiet 5 der gesamten inneren Fläche 4 des zweiten Chips 2 entspricht. Weil dieses Kontaktgebiet 5 auf der inneren Fläche 4 des zweiten Chips 2 liegt, ist es nach dem Verbinden der beiden Chips 1 und 2 nicht mehr zugänglich.Both shown component with the stacked chips 1 and 2 is a contact area 5 , the Z. B. for the drain connection, on the inner surface 4 of the second chip 2 , This contact area 5 is in the 1 highlighted as a thick line. But there can also be several contact areas 5 over the inner surface 4 of the second chip 2 be distributed. In particular, the entire inner surface 4 of the second chip 2 as the drain of the second chip 2 act so that the contact area 5 of the entire inner surface 4 of the second chip 2 equivalent. Because this contact area 5 on the inner surface 4 of the second chip 2 it is after connecting the two chips 1 and 2 no longer accessible.

Um die Kontaktierung dieses Kontaktgebietes 5 auf der inneren Fläche 4 des zweiten Chips 2 auch nach dem Verbinden der Chips noch durchführen zu können, weist das erfindungsgemäße Bauelement wie in 1 dargestellt ein Zwischenstück 8 auf. Das Zwischenstück 8 ist zwischen dem ersten und dem zweiten Chip 1 bzw. 2 angeordnet. Das Zwischenstück ist so bemessen, daß es seitlich über mindestens, einen der zwei Chips 1 oder 2 hinausragt und auch nach dem Verbinden der beiden Chips mindestens eine seiner unteren und oberen Oberfläche zugänglich bleibt. Das Zwischenstück 8 weist auf der auch nach dem Verbinden der Chips noch zugänglichen Oberfläche mindestens einen elektrisch leitfähigen Bereich auf, der auf einer Seite mit dem Kontaktgebiet 5 auf dem ersten Chip 1 elektrisch verbunden ist und auf der anderen Seite auf dem Bereich des Zwischenstücks 8 in einem zweiten Kontaktgebiet 5 endet, das auch nach dem Verbinden der beiden Chips 1 und 2 noch zugänglich bleibt.To contact this contact area 5 on the inner surface 4 of the second chip 2 The component according to the invention has the ability to carry out even after the chips have been connected, as in FIG 1 shown an intermediate piece 8th on. The intermediate piece 8th is between the first and the second chip 1 respectively. 2 arranged. The intermediate piece is dimensioned so that it laterally over at least one of the two chips 1 or 2 protrudes and at least one of its lower and upper surfaces remains accessible even after the two chips have been connected. The intermediate piece 8th has at least one electrically conductive area on the surface that is still accessible even after the chips have been connected, which is on one side with the contact area 5 on the first chip 1 is electrically connected and on the other side on the area of the intermediate piece 8th in a second contact area 5 ends, even after connecting the two chips 1 and 2 still remains accessible.

Das in 1 gezeigte Bauelement unterscheidet sich vom Stand der Technik durch das Zwischenstück 8 und das Kontaktgebiet zwischen dem ersten und zweiten Chip 1 bzw. 2, das über den zweiten Chip 2 hinausragt. Der zweite Chip 2 ist mit der gewohnten Rückseitenmetallisierung versehen und auf das Zwischenstück 8 ge klebt bzw. gelötet. Das Zwischenstück 8 selbst ist in bekannter Weise auf die (isolierende) Passivierschicht des ersten Chips aufgeklebt, wie im folgenden erläutert wird.This in 1 Component shown differs from the prior art by the intermediate piece 8th and the contact area between the first and second chips 1 respectively. 2 that over the second chip 2 protrudes. The second chip 2 is provided with the usual backside metallization and on the intermediate piece 8th ge stuck or soldered. The intermediate piece 8th itself is glued to the (insulating) passivation layer of the first chip in a known manner, as will be explained in the following.

Die elektrische Verbindung zwischen dem Kontaktgebiet 5 auf dem zweiten Chip 2 und dem Zwischenstück 8 wird durch einen Leitkleber 7 sichergestellt, der auch für die mechanische Verbindung des zweiten Chips 2 und dem Zwischenstück 8 sorgt.The electrical connection between the contact area 5 on the second chip 2 and the adapter 8th is through a conductive adhesive 7 ensured that also for the mechanical connection of the second chip 2 and the adapter 8th provides.

Insbesondere ist das zweite Kontaktgebiet an dem einen Ende des elektrisch leitfähigen Bereiches des Zwischenstücks 8, das auch nach dem Verbinden der beiden Chips 1 und 2 noch zugänglich bleibt, so groß gewählt, daß auf ihm Platz zum Bonden von Bonddrähten 11 für Verbindungen zu Außenanschlüssen des Bauelements z.B. nach dem Eingießen vorhanden ist. Damit weist bei dieser Ausführungsform das erfindungsgemäße Bauelement folgende Anschlüsse auf: Erste Bonddrähte 10 sind für den Anschluß von Source oder Gate des zweiten Chips 2, d.h. des oberen Chips 2, direkt auf einem Kontaktgebiet auf der äußeren Fläche des Chips 2 vorgesehn. Zweite Bonddrähte 11 stelle die Verbindung des Drain zweiten Chips 2 zu der Außenwelt her. In der gezeigten Ausführungsform ist der erste Chip 1 größer als der zweite Chip 2. Daher ist anders als beim zweiten Chip 2 ein Teil der inneren Fläche 4 des ersten Chips 1 auch nach dem Verbinden der beiden Chips noch zugänglich. Wenn es möglich ist, ein Kontaktgebiet 5 des ersten Chips 1 auf diesem Teil der inneren Fläche 4 anzuordnen, so können auf diesem Kontaktgebiet 5 dritte Bonddrähte 12 für die Source bzw. das Gate des ersten Chips 1 angeordnet werden.In particular, the second contact area is at one end of the electrically conductive region of the intermediate piece 8th , even after connecting the two chips 1 and 2 still accessible, chosen so large that there is space on it for bonding bond wires 11 for connections to external connections of the component, for example after the casting is present. In this embodiment, the component according to the invention thus has the following connections: first bond wires 10 are for connecting the source or gate of the second chip 2 , ie the top chip 2 , directly on a contact area on the outer surface of the chip 2 pre-see. Second bond wires 11 make the connection of the drain second chip 2 to the outside world. In the embodiment shown is the first chip 1 larger than the second chip 2 , Therefore, it is different from the second chip 2 part of the inner surface 4 of the first chip 1 still accessible after connecting the two chips. If possible, a contact area 5 of the first chip 1 on this part of the inner surface 4 to arrange so on this contact area 5 third bond wires 12 for the source or the gate of the first chip 1 to be ordered.

Daß es durch die Verwendung eines leitfähigen Bereiches auf dem Zwischenstück 8 nicht zu unerwünschten elektrischen Verbindungen oder Kurzschlüssen mit oder auf dem ersten Chip 1 kommt, wird dadurch verhindert, daß zwischen dem Zwischenstück 8 und der inneren Oberfläche 4 des ersten Chips 1 ein Isolierkleber 6 verwendet wird. Darüber hinaus wirkt zusätz lich eine Passivierschicht 9 als Isolator auf der inneren Fläche 4 des ersten Chips. Diese Passivierschicht 9 besteht vorzugsweise aus Fotoimid.That it is through the use of a conductive area on the adapter 8th not to undesired electrical connections or short circuits with or on the first chip 1 comes, is prevented between the intermediate piece 8th and the inner surface 4 of the first chip 1 an insulating glue 6 is used. A passivation layer also acts 9 as an insulator on the inner surface 4 of the first chip. This passivation layer 9 consists preferably of photoimide.

Der erste Chip 1 wird über ein Lot 13 mit einem Kühlkörper 14, der üblicherweise aus Cu besteht, elektrisch und mechanisch verbunden. Der Kühlkörper aus Cu 14 dient gleichzeitig als Drain-Anschluß D1 des ersten Chips 1.The first chip 1 is about a solder 13 with a heat sink 14 , which usually consists of Cu, electrically and mechanically connected. The heat sink made of Cu 14 also serves as the drain connection D1 of the first chip 1 ,

In 2A bis 2C sind verschiedene Ausführungsformen des erfindungsgemäßen Zwischenstücks 8 dargestellt. In der ersten Ausführungsform nach 2A besteht das Zwischenstück 8 vollständig aus einem Metall, insbesondere aus Cu und Al, oder aus Metallegierungen. Die Metallschicht kann zusätzlich vernickelt sein. Diese Ausführungsform ist besonders für Anwendungen geeignet, bei denen die gesamte innere Fläche 4 des zweiten Chips 2 elektrisch nach außen verbunden werden soll.In 2A to 2C are different embodiments of the intermediate piece according to the invention 8th shown. In the first embodiment according to 2A there is the intermediate piece 8th made entirely of a metal, in particular of Cu and Al, or of metal alloys. The metal layer can also be nickel-plated. This embodiment is particularly suitable for applications in which the entire inner surface 4 of the second chip 2 to be electrically connected to the outside.

Eine weitere Ausführungsform des Zwischenstücks 8, die in 2B gezeigt ist, besteht aus einem Siliziumchip 17, der vorzugsweise n+-dotiert ist. Der Siliziumchip 17 ist mit einer Metallisierung 16 auf seiner Oberseite versehen, um die Leitfähigkeit des Zwischenstücks 8 zu optimieren. Die Metallisierungsschicht 16 besteht dabei vorzugsweise aus Al, Ti, Ni, Ag, Au oder einer Schichtfolge aus diesen. Daß der Siliziumchip 17 auch zur weiteren Verbesserung der Leitfähigkeit des Zwischenstücks mit einer Metallisierung 16 auf Vorder- und Rückseite versehen werden kann, ist aus 2C ersichtlich.Another embodiment of the intermediate piece 8th , in the 2 B shown consists of a silicon chip 17 , which is preferably n + -doped. The silicon chip 17 is with a metallization 16 provided on its top to increase the conductivity of the adapter 8th to optimize. The metallization layer 16 consists preferably of Al, Ti, Ni, Ag, Au or a layer sequence of these. That the silicon chip 17 also to further improve the conductivity of the intermediate piece with a metallization 16 can be provided on the front and back is off 2C seen.

Bei allen Ausführungsformen des Zwischenstückes 8 gilt, daß die metallische Oberfläche dabei sowohl für Drahtbonden als auch für Chipbonden geeignet sein muß.In all embodiments of the intermediate piece 8th applies that the metallic surface must be suitable for both wire and chip bonding.

Anwendungen eines Bauelements mit einem Aufbau mit dem erfindungsgemäßen Zwischenstück 8 sind in den 3 und 4 gezeigt. In 3A ist eine Halbbrücke mit zwei gleichen MOS FETs dargestellt, bei der die beiden MOSFETs einmal dem zweiten Chip 2 in 1 und einmal dem ersten Chip 1 in 1 entsprechen. Gate und Source werden über Bonddrähte 10 nach außen verbunden. Der Mittelabgriff, d.h. der Drain-Anschluß D2 des zweiten Chips 2 und der Source-Anschluß S1 des ersten Chips 1 werden über das Zwischenstück 8 gemeinsam nach außen geführt und mit dem Bonddraht 11 verbunden. Der Drain- Anschluß D1 des ersten Chips l erfolgt wie oben beschrieben über den Kühlkörper der Halbbrücke.Applications of a component with a structure with the intermediate piece according to the invention 8th are in the 3 and 4 shown. In 3A a half-bridge with two identical MOS FETs is shown, where the two MOSFETs are the second chip 2 in 1 and once the first chip 1 in 1 correspond. Gate and source are over bond wires 10 connected to the outside. The center tap, ie the drain terminal D2 of the second chip 2 and the source terminal S1 of the first chip 1 are about the intermediate piece 8th led out together and with the bond wire 11 connected. The drain connection D1 of the first chip 1 takes place as described above via the heat sink of the half-bridge.

In 3B ist ein niederohmiger MOSFET mit zwei Einzel-MOSFETs dargestellt, die parallel geschaltet sind. Dabei entspricht ein MOSFET dem oberen Chip 2 und ein MOSFET dem unteren Chip 1. Der Source-Anschluß S2 des zweiten Chips 2 erfolgt über einen Bonddraht 10, der Drain-Anschluß 15 des ersten Chips 1 erfolgt über den (nicht dargestellten) Kühlkörper.In 3B a low-resistance MOSFET is shown with two individual MOSFETs, which are connected in parallel. A MOSFET corresponds to the upper chip 2 and a MOSFET the bottom chip 1 , The source terminal S2 of the second chip 2 takes place via a bond wire 10 , the drain connector 15 of the first chip 1 takes place via the heat sink (not shown).

In 4A und 4B sind weitere Anwendungen des erfindungsgemäßen Bauelements dargestellt. In 4A ist ein Kaskoden-Schaltnetzteil-IC mit Leistungstransistor gezeigt. Der Leistungstransistor bildet dabei den ersten, unteren Chip 1, da bei ihm die Wärmeableitung sichergestellt sein muß und damit ein guter Wärmekontakt zu dem Kühlkörper 14 bestehen muß. Der Steuer- oder Schaltnetzteil-IC bildet den zweiten, oberen Chip 2.In 4A and 4B further applications of the component according to the invention are shown. In 4A A cascode switching power supply IC with a power transistor is shown. The power transistor forms the first, lower chip 1 , since with him the heat dissipation must be ensured and thus good thermal contact with the heat sink 14 must exist. The control or switching power supply IC forms the second, upper chip 2 ,

4B zeigt einen IGBT mit Freilaufdiode, wobei der IGBT dem ersten, unteren Chip 1 entspricht und die Freilaufdiode dem zweiten, oberen Chip 2 entspricht. 4B shows an IGBT with freewheeling diode, the IGBT the first, lower chip 1 corresponds and the freewheeling diode to the second, upper chip 2 equivalent.

Ganz besonders eignet sich das erfindungsgemäße Bauelement also für Bauformen, die nicht gekühlt werden müssen, wie z.B. SMD- Bauelemente, da die Anforderungen an die Wärmeableitung von dem oberen Chip 2 nicht zu hoch sein dürfen: Durch die "Chip-on-Chip-" Montage ist es nicht möglich, Wärme in effek tiver Weise vom zweiten Chip 2 in 1 zum Kühlkörper 14 abzuführen.The component according to the invention is therefore particularly suitable for types of construction which do not have to be cooled, such as SMD components, since the requirements for heat dissipation from the upper chip 2 must not be too high: Due to the "chip-on-chip" assembly, it is not possible to effectively remove heat from the second chip 2 in 1 to the heat sink 14 dissipate.

Das Verfahren zum Herstellen des erfindungsgemäßen Bauelements entspricht dem des "TEMPFET". Das Zwischenstück kann dabei auch analog einer Standard – Siliziumscheibe ausgebildet sein und beim Die-Bonden genauso wie eine gesägte Siliziumscheibe verarbeitet werden. The process of making the Component according to the invention corresponds to that of the "TEMPFET". The intermediate piece can can also be designed analogously to a standard silicon wafer and processed in die bonding just like a sawn silicon wafer become.

11
erster Chipfirst chip
22
zweiter Chipsecond chip
33
äußere Fläche eines Chipsouter surface of a crisps
44
innere Fläche eines Chipsinner area of a chip
55
Kontaktgebiet auf einem ChipContact area on a chip
66
Isolierkleberinsulating adhesive
77
Leitkleberconductive adhesive
88th
Zwischenstückconnecting piece
99
Passivierschicht, Isolator (Fotoimid)Passivation layer, Isolator (photoimide)
1010
erste Bonddrähte G2/S2 für Gate/Source vom zweiten Chipfirst Bond wires G2 / S2 for Gate / source from the second chip
1111
zweite BonddrähteD2 für Drain vom zweiten Chipsecond BonddrähteD2 for drain from the second chip
1212
dritte BonddrähteS1/G1 für Gate/Source vom ersten Chipthird BonddrähteS1 / G1 for gate / source from the first chip
1313
Lotsolder
1414
Kühlkörper aus CuHeatsink off Cu
1515
Drain-Anschluß D1Drain connection D1
1616
Metallschichtmetal layer
1717
n+-Sin + -Si
1818
Al-SchichtAl layer

Claims (5)

Halbleiterbauelement mit einem ersten Chip (1) und einem zweiten Chip (2), die übereinander angeordnet sind, wobei wenigstens einer der Chips mindestens ein Kontaktgebiet (5) auf einer inneren Oberfläche (4) aufweist, gekennzeichnet durch ein Zwischenstück (8), das zwischen dem ersten (1) und dem zweiten Chip (2) angeordnet ist und mindestens einen Abschnitt, der seitlich über mindestens einen der zwei Chips (1, 2) hinausragt, und mindestens einen elektrisch leitfähigen Bereich umfasst, der einerseits mit dem mindestens einen Kontaktgebiet (5) auf einer inneren Oberfläche (4) des ersten und/oder zweiten Chips (1, 2) elektrisch verbunden ist und andererseits ein Kontaktgebiet (5) auf dem seitlich den mindestens einen zwei Chips (1, 2) hinausrangenden Abschnitt aufweist.Semiconductor component with a first chip ( 1 ) and a second chip ( 2 ) which are arranged one above the other, at least one of the chips having at least one contact region ( 5 ) on an inner surface ( 4 ), characterized by an intermediate piece ( 8th ) between the first ( 1 ) and the second chip ( 2 ) is arranged and at least one section that laterally over at least one of the two chips ( 1 . 2 ) protrudes, and comprises at least one electrically conductive area, which on the one hand with the at least one contact area ( 5 ) on an inner surface ( 4 ) of the first and / or second chip ( 1 . 2 ) is electrically connected and on the other hand a contact area ( 5 ) on the side of which at least one two chips ( 1 . 2 ) has a protruding section. Bauelement nach Anspruch 1, dadurch gekenneichnet, daß das Zwischenstück (8) aus Cu besteht.Component according to Claim 1, characterized in that the intermediate piece ( 8th ) consists of Cu. Bauelement nach Anspruch 1, dadurch gekenneichnet, daß das Zwischenstück (8) ein Siliziumchip (17) mit einer Metallisierung (16) auf seiner Oberseite ist.Component according to Claim 1, characterized in that the intermediate piece ( 8th ) a silicon chip ( 17 ) with a metallization ( 16 ) is on its top. Bauelement nach Anspruch 1, dadurch gekenneichnet, daß Glas Zwischenstück (8) ein Siliziumchip (17) mit einer Metallisierung (16) auf beiden Seiten ist.Component according to Claim 1, characterized in that glass intermediate piece ( 8th ) a silicon chip ( 17 ) with a metallization ( 16 ) is on both sides. Bauelement nach Anspruch 1, dadurch gekenneichnet, daß das Zwischenstück (8) so weit aus dem Bauelement herausragt, daß der leitfähige Bereich seitlich neben den zwei Chips (1, 2) Platz zum Draht-Bonden bietet.Component according to Claim 1, characterized in that the intermediate piece ( 8th ) so far from that Component protrudes that the conductive area on the side next to the two chips ( 1 . 2 ) Offers space for wire bonding.
DE19902462A 1999-01-22 1999-01-22 Semiconductor component with chip-on-chip structure Expired - Fee Related DE19902462B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19902462A DE19902462B4 (en) 1999-01-22 1999-01-22 Semiconductor component with chip-on-chip structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19902462A DE19902462B4 (en) 1999-01-22 1999-01-22 Semiconductor component with chip-on-chip structure

Publications (2)

Publication Number Publication Date
DE19902462A1 DE19902462A1 (en) 2000-08-10
DE19902462B4 true DE19902462B4 (en) 2004-02-05

Family

ID=7895069

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19902462A Expired - Fee Related DE19902462B4 (en) 1999-01-22 1999-01-22 Semiconductor component with chip-on-chip structure

Country Status (1)

Country Link
DE (1) DE19902462B4 (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10038968A1 (en) * 2000-08-10 2002-03-07 Infineon Technologies Ag Circuit arrangement with at least two semiconductor bodies and a heat sink
JP3850739B2 (en) * 2002-02-21 2006-11-29 三菱電機株式会社 Semiconductor device
DE10336237A1 (en) * 2003-08-07 2005-03-10 Infineon Technologies Ag Rectifier with self controlling regulator has MOSFET with integrated reverse diode and chips mounted on the MOSFET and on a control unit in chip on chip technology
DE602004011195T2 (en) 2004-05-31 2009-01-08 Stmicroelectronics S.R.L., Agrate Brianza Vertical conductive power electronics device module and corresponding mounting method
DE102004056984A1 (en) * 2004-11-25 2006-06-08 Siemens Ag Converter arrangement
DE102007002807B4 (en) * 2007-01-18 2014-08-14 Infineon Technologies Ag chip system
DE102007018914B4 (en) 2007-04-19 2019-01-17 Infineon Technologies Ag Semiconductor device with a semiconductor chip stack and method for producing the same
US10084441B2 (en) 2016-12-15 2018-09-25 Infineon Technologies Dresden Gmbh Electronic switching and reverse polarity protection circuit
DE102020108916A1 (en) * 2020-03-31 2021-09-30 Infineon Technologies Ag Package with clip and connector over electronic components

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502289A (en) * 1992-05-22 1996-03-26 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502289A (en) * 1992-05-22 1996-03-26 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing

Also Published As

Publication number Publication date
DE19902462A1 (en) 2000-08-10

Similar Documents

Publication Publication Date Title
DE112006002488B4 (en) Semiconductor package
DE102005057401B4 (en) Semiconductor component and method for its production
DE102005054872B4 (en) Vertical power semiconductor device, semiconductor device and method of making the same
DE102006008632B4 (en) Power semiconductor device and method for its production
DE10310809B4 (en) Power semiconductor device
DE102014118836B4 (en) SEMICONDUCTOR PACKAGING ARRANGEMENT AND SEMICONDUCTOR PACKAGE
DE102007012154B4 (en) Semiconductor module with semiconductor chips and method for producing the same
DE102006037118B3 (en) Semiconductor switching module for vehicle electrical systems with a plurality of semiconductor chips, use of such a semiconductor switching module and method for producing the same
DE102006038479B4 (en) Power semiconductor module with two multiple power semiconductor devices
DE102015101086B4 (en) SEMICONDUCTOR POWER MODULE ARRANGEMENT
DE102014101591A1 (en) Power transistor assembly and thus provided assembly
DE102007032775B4 (en) power amplifier
DE112020003763T5 (en) SEMICONDUCTOR COMPONENT
DE19902462B4 (en) Semiconductor component with chip-on-chip structure
DE102015103555B4 (en) electronic component
DE102017120747B4 (en) Top cooling SMD package and method of providing it
DE102021005969A1 (en) LEADFRAME HOUSING WITH ADJUSTABLE CLIP
DE102015104995B4 (en) Compound semiconductor device with a multi-stage carrier
DE102014107084B4 (en) Hybrid semiconductor package and method
DE112020002845T5 (en) SEMICONDUCTOR DEVICE
DE10316136A1 (en) Encapsulated power semiconductor arrangement
DE102007002807B4 (en) chip system
DE102014116793B4 (en) Power semiconductor module and method for producing a power semiconductor module
DE102020123717A1 (en) Semiconductor device
DE102007044046B4 (en) Method for internal contacting of a power semiconductor module

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee