DE19826546A1 - Dual damascene structure with improved control of the etching stop - Google Patents
Dual damascene structure with improved control of the etching stopInfo
- Publication number
- DE19826546A1 DE19826546A1 DE19826546A DE19826546A DE19826546A1 DE 19826546 A1 DE19826546 A1 DE 19826546A1 DE 19826546 A DE19826546 A DE 19826546A DE 19826546 A DE19826546 A DE 19826546A DE 19826546 A1 DE19826546 A1 DE 19826546A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- dielectric layer
- etch stop
- dielectric
- spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000005530 etching Methods 0.000 title claims abstract description 23
- 230000009977 dual effect Effects 0.000 title abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 77
- 125000006850 spacer group Chemical group 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000007943 implant Substances 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 24
- 238000002513 implantation Methods 0.000 claims description 23
- 230000000873 masking effect Effects 0.000 claims description 22
- 239000000376 reactant Substances 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 19
- 229910052757 nitrogen Inorganic materials 0.000 claims description 18
- -1 nitrogen ions Chemical class 0.000 claims description 13
- 239000000126 substance Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 3
- 239000010703 silicon Substances 0.000 claims 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 2
- 229910052796 boron Inorganic materials 0.000 claims 2
- 229910052698 phosphorus Inorganic materials 0.000 claims 2
- 239000011574 phosphorus Substances 0.000 claims 2
- 239000005368 silicate glass Substances 0.000 claims 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 239000011521 glass Substances 0.000 claims 1
- 230000001131 transforming effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 239000003518 caustics Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Description
Die Erfindung betrifft allgemein ein Halbleiterbauelement und dessen Fertigungsverfahren, sie betrifft insbesondere eine Mehrebenen-Metalli sierungs- und Zwischenverbindungskomponente sowie dessen Fertigungs verfahren.The invention relates generally to a semiconductor component and its Manufacturing process, it relates in particular to a multi-level metalli sation and interconnection component and its production method.
Mit der Zunahme des Integrationsgrads bei integrierten Schaltungen wächst naturgemäß auch die Anzahl von Zwischenverbindungen, die zum Verbinden von Bauelementen untereinander benötigt werden. Aus diesem Grund wird allmählich die Verwendung von zwei oder mehr Metallschichten bei der Fertigung integrierter Schaltungen die Norm. Wenn der Integrationsgrad weiter zunimmt, läßt sich eine hohe Ferti gungsausbeute und hohe Zuverlässigkeit schwierig erreichen. Bei der "Damaszener-Verarbeitung" handelt es sich um eine Fertigungsmethode, welche die Erzeugung von Zwischenverbindungsleitungen in der Weise beinhaltet, daß zunächst in einer ebenen dielektrischen Schicht ein Graben geätzt und der Graben dann mit Metall gefüllt wird. Das Ver fahren ist imstande, Kupfermetall, welches nicht einfach zu ätzen ist, in das Halbleiterbauelement einzubringen. Deshalb stellt dieses Verfahren die beste Wahl in der Fertigungsindustrie für Zwischenverbindungen im Größenbereich unterhalb eines Viertelmikrometers dar. With the increase in the degree of integration in integrated circuits naturally also the number of interconnections grows are required to connect components to one another. Out because of this, gradually the use of two or more Metal layers are the norm in the manufacture of integrated circuits. If the degree of integration continues to increase, a high ferti Difficult to achieve yield and high reliability. In the "Damascus processing" is a manufacturing method which the generation of interconnect lines in the manner involves first in a flat dielectric layer Trench is etched and the trench is then filled with metal. The Ver is able to drive copper metal, which is not easy to etch, into introduce the semiconductor device. That is why this procedure the best choice in the interconnect manufacturing industry Size range below a quarter micrometer.
Die konventionelle Damaszener-Verarbeitungsmethode weist eine Reihe von Problemen auf. Beispielsweise läßt sich die Tiefe von Grabenleitun gen nur schwierig steuern, das Profil von Durchgangsöffnungs-Seiten wänden (den Seitenwänden sogenannter "Vias") läßt sich nur schwierig normen, und das Verarbeitungsfenster ist sehr schmal.The conventional damascene processing method has a number of problems on. For example, the depth of the trench line difficult to control the profile of through-hole sides walls (the side walls of so-called "vias") is difficult standards, and the processing window is very narrow.
Fig. 1A bis 1D sind Querschnittansichten, welche die Fertigungs schritte gemäß einem herkömmlichen Doppel-Damaszener-Verarbeitungs verfahren veranschaulichen. Wie in Fig. 1A gezeigt ist, wird auf ein Halbleitersubstrat 100 eine Isolierschicht 102 niedergeschlagen. An schließend dient eine Maske zum Definieren des Musters der Verbin dung auf der Isolierschicht 102. Zum Ausbilden eines Grabens 104 in der Isolierschicht 102 wird ein Ätzprozeß ausgeführt. Fig. 1A to 1D are cross-sectional views showing the manufacturing steps illustrate the process according to a conventional damascene processing double. As shown in FIG. 1A, an insulating layer 102 is deposited on a semiconductor substrate 100 . A mask then serves to define the pattern of the connection on the insulating layer 102 . An etching process is performed to form a trench 104 in the insulating layer 102 .
Gemäß Fig. 1B wird auf der Isolierschicht 102 eine dicke Photoresist- Schicht 106 gebildet, wodurch der Graben 104 ausgefüllt wird. An schließend erfolgen Definitions- und Ätzprozesse, um die Oberfläche der Isolierschicht 102 in dem Graben 104 freizulegen und dadurch einen ersten Durchgang oder ein erstes "Via" 108 zu bilden.According to Fig. 1B, a thick photoresist layer 106 is formed on the insulating layer 102, which is filled in the trench 104th Definition and etching processes then take place in order to expose the surface of the insulating layer 102 in the trench 104 and thereby form a first passage or a first “via” 108 .
Dann erfolgt gemäß Fig. 1C ein Ätzprozeß, um solche Teile der Iso lierschicht 102 zu entfernen, die in dem ersten Durchgang 108 freilie gen, so daß ein zweiter Durchgang 108' entsteht, welcher das Halb leitersubstrat 100 freilegt.Then, as shown in FIG. 1C, there is an etching process to remove those parts of the insulating layer 102 which are exposed in the first passage 108 , so that a second passage 108 'is formed which exposes the semiconductor substrate 100 .
Als nächstes wird die Photoresistschicht 106 gemäß Fig. 1D entfernt, um einen dritten Durchgang 110 mit zwei unterschiedlichen Breiten zu erhalten. Über der gesamten Struktur wird eine (nicht gezeigte) leitende Schicht gebildet. Anschließend erfolgt ein Polierprozeß, um die leitende Schicht oberhalb der Isolierschicht 102 zu beseitigen. Dies vervollstän digt die Ausbildung der Doppel-Dameszener-Struktur.Next, the photoresist layer 106 is removed as shown in FIG. 1D to obtain a third pass 110 with two different widths. A conductive layer (not shown) is formed over the entire structure. A polishing process is then carried out to remove the conductive layer above the insulating layer 102 . This completes the formation of the double checker structure.
Das Verfahren zum Fertigen der Doppel-Damaszener-Struktur gemäß dem Stand der Technik ist nicht frei von Mängeln. Nachdem der Graben ausgebildet ist, muß ein Photolithographieschritt durchgeführt werden, um den ersten Durchgang zu bilden. Die Breite des ersten Durchgangs ist geringer als diejenige des Grabens, so daß es möglicherweise zu einer Fehlausrichtung des Musters während der Definierungs-Prozedur kommt. Außerdem besteht aufgrund des größeren Breitenverhältnisses des zweiten Durchgangs die Schwierigkeit, den Durchgang zu ätzen und auszubilden.The procedure for manufacturing the double damascene structure according to the state of the art is not free from defects. After the trench a photolithography step must be carried out, to form the first pass. The width of the first pass is less than that of the trench, so it may be too misalignment of the pattern during the definition procedure is coming. In addition, there is due to the larger width ratio the second pass the difficulty of etching the pass and to train.
Fig. 2A bis 2E sind Querschnittansichten der Fertigungsschritte gemäß einem weiteren konventionellen Doppel-Damaszener-Verarbei tungsverfahrens. Wie in Fig. 2A gezeigt ist, wird auf einem Halbleiter substrat 200 eine Isolierschicht 202 niedergeschlagen. Dann wird mit Hilfe einer Maske das Muster für die Verbindung auf der Isolierschicht 202 definiert. Zur Ausbildung eines Grabens 204 in der Isolierschicht 202 und zum Freilegen der Oberfläche des Halbleitersubstrats 200 wird ein Ätzprozeß ausgeführt. Fig. 2A to 2E are cross-sectional views of the manufacturing steps in accordance with another conventional dual damascene process ing procedure. As shown in FIG. 2A, an insulating layer 202 is deposited on a semiconductor substrate 200 . The pattern for the connection on the insulating layer 202 is then defined using a mask. An etching process is performed to form a trench 204 in the insulating layer 202 and to expose the surface of the semiconductor substrate 200 .
Als nächstes wird gemäß Fig. 2B über der Isolierschicht 202 eine Photoresist-Schicht 206 ausgebildet, welche den Durchgang 204 ausfüllt. Dann wird gemäß Fig. 2C mit Hilfe einer Maske das Muster für den Graben 208 innerhalb der Photoresist-Schicht 206 definiert, und das nicht benötigte Photoresist 206 wird entfernt, um Teile der Isolierschicht 202 freizulegen. Der Photoresist-Stopfen 206' bleibt in dem Durchgang 204. Die Breite des Grabens 208 ist größer als diejenige des Durchgangs 204.Next, FIG invention. 2B formed over the insulating layer 202, a photoresist layer 206 which fills the passageway 204. Then, as shown in FIG. 2C, the pattern for the trench 208 within the photoresist layer 206 is defined using a mask, and the unnecessary photoresist 206 is removed to expose parts of the insulating layer 202 . The photoresist plug 206 'remains in the passage 204 . The width of the trench 208 is larger than that of the passage 204 .
Bezugnehmend auf Fig. 2D erfolgt dann ein Ätzschritt für die Isolier schicht 202, um einen Graben 208' zu bilden, wobei das Grabenmuster 208 innerhalb der Photoresist-Schicht 206 genutzt wird.Referring to FIG. 2D, there is then an etching step for the insulating layer 202 to form a trench 208 ′, the trench pattern 208 being used within the photoresist layer 206 .
Als nächstes wird gemäß Fig. 2E die Photoresist-Schicht 206 sowie der Photoresist-Stopfen 206' entfernt. Auf der gesamten Struktur wird eine (nicht gezeigte) leitende Schicht ausgebildet, anschließend erfolgt der Polierprozeß um die leitende Schicht oberhalb der Isolierschicht 202 zu beseitigen. Dies vervollständigt die Ausbildung der Doppel-Damaszener- Struktur.Next, FIG invention. 2E, the photoresist layer 206 and the photoresist plug 206 'removed. A conductive layer (not shown) is formed on the entire structure, followed by the polishing process to remove the conductive layer above the insulating layer 202 . This completes the formation of the double damascene structure.
Auch das oben beschriebene Verfahren weist Nachteile auf. Beispiels weise gibt es innerhalb der Isolierschicht keine Ätz-Stoppschicht, und deshalb kann es während des Ätzvorgangs für den Graben zu einem Überätzen kommen. Wenn der Integrationsgrad für integrierte Schaltun gen größer wird, ist es immer schwieriger, den Photoresist-Stopfen innerhalb des Durchgangs zu entfernen. Darüber hinaus verwendet dieses Verfahren auch mehrere Photolithographie- und Ätzschritte, mit denen eine Fehlausrichtung während der Herstellungsprozeduren für den Durchgang und den Graben einhergeht.The method described above also has disadvantages. Example wise there is no etch stop layer within the insulating layer, and therefore, it may become one during the trench etch Come overetch. If the level of integration for integrated circuits becomes larger, the photoresist stopper is becoming increasingly difficult to remove within the passageway. Also used this process also involves multiple photolithography and etching steps who are misaligned during manufacturing procedures for the Passage and the ditch goes hand in hand.
Der Erfindung liegt die Aufgabe zugrunde, eine Doppel-Damaszener- Struktur und ein Fertigungsverfahren für eine solche Struktur anzugeben, beinhaltend einen Schritt der Stickstoff-Implantation zur Ausbildung einer Ätz-Stoppschicht. Die vorliegende Erfindung verbessert die Beherr schung des Ätz-Endes während des Ätzvorgangs, mit dessen Hilfe der Graben ausgebildet wird. Darüber hinaus wird eine Polysilizium- oder Siliziumnitritschicht als Maske verwendet, um die Fehlausrichtung während der Ausbildung des Durchgangs und des Grabens zu verrin gern.The invention has for its object a double damascene Specify structure and a manufacturing process for such a structure, including a step of nitrogen implantation for training an etch stop layer. The present invention improves the control creation of the etching end during the etching process, with the help of which Trench is formed. In addition, a polysilicon or Silicon nitride layer used as a mask to prevent misalignment during the formation of the passage and digging gladly.
Gelöst wird diese Aufgabe durch Schaffung eines neuen Verfahrens zum Ausbilden einer Doppel-Damaszener-Struktur. Eine dielektrische Schicht wird über einem Halbleitersubstrat ausgebildet, und auf der dielek trischen Schicht wird eine gemusterte Maskenschicht gebildet. Zum Implantieren von Stickstoffgasen oder -ionen wird ein erster Implantier schritt ausgeführt, und anschließend folgt ein Wärme-Glühschritt, um eine erste Ätz-Stoppschicht in der dielektrischen Schicht auszubilden. Die erste Ätz-Stoppschicht besitzt eine Durchgangsöffnung an der Stelle, die der Maskenschicht entspricht. Es wird eine gemusterte Photoresist- Schicht gebildet. Dann wird an der Seitenwand der Photoresist-Schicht ein Distanzelement gebildet, wobei die Distanzschicht unter der Photore sist-Schicht verbleibt. Es wird ein zweiter Implantierschritt durchgeführt, um eine zweite Ätz-Stoppschicht auf der dielektrischen Schicht auszubil den, die zweite Ätz-Stoppschicht besitzt eine Grabenöffnung. Anschlie ßend werden die Distanzschicht, das Distanzelement und die Masken schicht entfernt. Teile der dielektrischen Schicht werden entfernt, um den Graben und den Durchgang zu bilden, wozu anisotrop geätzt wird. In dem Graben und dem Durchgang wird eine leitende Schicht gebildet, um die Doppel-Damaszener-Struktur zu bilden, die mit dem Halbleiter substrat gekoppelt ist.This task is solved by creating a new process for Form a double damascene structure. A dielectric layer is formed over a semiconductor substrate, and on the dielek a patterned mask layer is formed. To the Implanting nitrogen gases or ions becomes a first implant step followed by a heat-annealing step to form a first etch stop layer in the dielectric layer. The first etch stop layer has a through hole at the point which corresponds to the mask layer. It is a patterned photoresist Layer formed. Then on the sidewall of the photoresist layer a spacer element is formed, the spacer layer under the photore sist layer remains. A second implantation step is carried out to form a second etch stop layer on the dielectric layer the second etch stop layer has a trench opening. Then The spacer layer, the spacer element and the masks become esse layer removed. Parts of the dielectric layer are removed to to form the trench and the passage, for which anisotropic etching is carried out. A conductive layer is formed in the trench and the passage to form the double damascene structure with the semiconductor substrate is coupled.
Die Erfindung löst die angegebene Aufgabe und erreicht weitere Ziele durch Schaffung eines weiteren neuen Verfahrens zur Bildung einer Doppel-Damaszener-Struktur. Über einem Halbleitersubstrat wird eine dielektrische Schicht gebildet. Auf der dielektrischen Schicht wird eine Maskenschicht mit einer Öffnung gebildet. An der Seitenwand der Öffnung wird ein Distanzelement gebildet. In der dielektrischen Schicht wird eine Implantier-Stoppschicht gebildet, indem zuerst ein Implantier schritt erfolgt, um Stickstoffatome zu implantieren. Die Implantier- Stoppschicht wird an der Stelle ausgebildet, die der durch das Distanz element gebildeten Öffnung entspricht. Das Distanzelement wird ent fernt, und in der Maskenschicht wird eine weitere Grabenöffnung ausge bildet. Es wird ein zweiter Implantierschritt ausgeführt, um eine Ätz- Stoppschicht innerhalb der dielektrischen Schicht auszubilden. Die Ätz- Stoppschicht wird an der Stelle gebildet, die der Öffnung der Masken schicht entspricht. Zum Reduzieren der Antiimplantierfähigkeit der Implantier-Stoppschicht wird ein dritter Implantierschritt ausgeführt. Die Implantier-Stop-Schicht wird transformiert in eine unzusammenhängende Struktur oder oxidähnliche Struktur. Dann wird zur Bildung eines Gra bens und eines Durchgangs ein anisotroper Ätzschritt ausgeführt. Der Durchgang legt das Halbleitersubstrat frei. Schließlich wird eine leitende Schicht in dem Graben und in dem Durchgang ausgebildet. Dies ver vollständigt die Ausbildung der Doppel-Damaszener-Struktur. The invention achieves the stated object and achieves further goals by creating another new process for forming a Double damascene structure. One is placed over a semiconductor substrate dielectric layer formed. On the dielectric layer is a Mask layer formed with an opening. On the side wall of the A spacing element is formed in the opening. In the dielectric layer an implant stop layer is formed by first implanting step to implant nitrogen atoms. The implant Stop layer is formed at the point caused by the distance element formed opening corresponds. The spacer is removed distant, and another trench opening is made in the mask layer forms. A second implantation step is carried out in order to Form stop layer within the dielectric layer. The caustic Stop layer is formed at the point where the mask opens layer corresponds. To reduce the anti-implantability of the A third implantation step is carried out. The Implant-stop layer is transformed into an unrelated one Structure or oxide-like structure. Then a Gra an anisotropic etching step. Of the Passage exposes the semiconductor substrate. Eventually becomes a senior Layer formed in the trench and in the passage. This ver completes the formation of the double damascene structure.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:In the following, exemplary embodiments of the invention are described with reference to the Drawing explained in more detail. Show it:
Fig. 1A bis 1D (Stand der Technik) Querschnittansichten der Ferti gungsschritte eines herkömmlichen Doppel-Damaszener-Verarbeitungs verfahrens; FIGS. 1A to 1D (prior art) are cross sectional views of the pro duction steps of a conventional dual damascene processing procedure;
Fig. 2A bis 2E (Stand der Technik) Querschnittansichten der Ferti gungsschritte eines weiteren herkömmlichen Doppel-Damaszener-Ver arbeitungsverfahrens; Figs. 2A to 2E (prior art) are cross-sectional views of the pro duction steps of another conventional dual damascene Ver processing procedure;
Fig. 3A bis 3I Querschnittansichten, die die Prozeßschritte einer bevorzugten Ausführungsform des Verfahrens zum Fertigen der Doppel- Damaszener-Struktur zeigen; Figs. 3A to 3I are cross sectional views, the damascene structure showing the process steps of a preferred embodiment of the method for fabricating the double;
Fig. 4A bis 4G Querschnittansichten, welche die Prozeßschritte einer weiteren bevorzugten Ausführungsform des Verfahrens zum Fertigen der Doppel-Damaszener-Struktur veranschaulichen. FIGS. 4A to 4G are cross sectional views illustrating the process steps of another preferred embodiment of the method for fabricating the dual damascene structure.
Fig. 3A bis 3I sind Querschnittansichten zum Veranschaulichen der Prozeßschritte einer bevorzugten Ausführungsform des erfindungsge mäßen Verfahrens zum Fertigen der Doppel-Damaszener-Struktur. Figs. 3A to 3I are cross-sectional views illustrating the process steps of a preferred embodiment of the erfindungsge MAESSEN method for fabricating the dual damascene structure.
Bezugnehmend auf Fig. 3A wird auf einem Halbleitersubstrat 300 eine dielektrische Schicht 302 gebildet. Es gibt zahlreiche mögliche auf dem Substrat auszubildende Bauelemente, diese sind jedoch nicht dargestellt, um die Figuren zu vereinfachen. Die dielektrische Schicht 302 ist eine Schicht aus Siliziumdioxid oder Borphosphorsilikatglas mit einer Dicke von etwa 20000 Å. Eine Maskierschicht 304 wird anschließend auf der dielektrischen Schicht 302 ausgebildet. Referring to Fig. 3A, a dielectric layer 302 is formed on a semiconductor substrate 300.. There are numerous possible devices to be formed on the substrate, but these are not shown to simplify the figures. The dielectric layer 302 is a layer of silicon dioxide or borophosphosilicate glass with a thickness of approximately 20,000 Å. A masking layer 304 is then formed on the dielectric layer 302 .
Gemäß Fig. 3B erfolgt ein erster Implantierschritt I31, um mit Hilfe der Maskierschicht 304 in der dielektrischen Schicht 302 Reaktionsmittel zu implantieren, zum Beispiel Stickstoffgase oder -ionen. Anschließend wird ein Glühschritt bei einer Temperatur von etwa 350-450°C aus geführt, um eine erste Ätz-Stoppschicht 306, zum Beispiel eine Silizium nitridschicht, mit einer Tiefe von etwa 9000-10000 Å zu bilden. Der Bereich für die Glühtemperatur wird derart gesteuert, daß die Glühtem peratur nicht die Diffusion der Dotierstoffe beeinflußt. Das US-Patent 5 314 843 offenbart ein Implantierverfahren, bei dem die Implantierener gie derart gesteuert wird, daß Reaktionsmittel mit vorbestimmter Tiefe in vorbestimmter Konzentration implantiert werden.According to FIG. 3B is carried out a first implantation step I 31 to implant with the aid of the masking layer 304 in the dielectric layer 302 reactant, for example nitrogen gases or ions. An annealing step is then performed at a temperature of about 350-450 ° C to form a first etch stop layer 306 , for example a silicon nitride layer, with a depth of about 9000-10000 Å. The range for the annealing temperature is controlled so that the annealing temperature does not affect the diffusion of the dopants. US Pat. No. 5,314,843 discloses an implantation method in which the implantation technology is controlled in such a way that reactants are implanted at a predetermined depth in a predetermined concentration.
Anschließend wird gemäß Fig. 3C, nachdem die erste Ätz-Stoppschicht 306 ausgebildet ist, eine Distanzschicht 308 aus beispielsweise Titan nitrid oder ein Polysilizium-Distanzelement gebildet, beispielsweise durch chemisches Niederschlagen aus der Dampfphase (CVD- Verfahren), und zwar auf der dielektrischen Schicht 302 und der Mas kenschicht 304. Anschließend wird über der Distanzschicht 308 eine Photoresist-Schicht 309 gebildet.Subsequently, as shown in FIG. 3C, after the first etch stop layer is formed 306, a spacer layer 308, nitride of, for example titanium or a polysilicon spacer is formed, for example, by chemical deposition from the vapor phase (CVD method), on the dielectric layer 302 and the mask layer 304 . A photoresist layer 309 is then formed over the spacer layer 308 .
Als nächstes werden gemäß Fig. 3D Teile der Distanzschicht 308 und die Photoresist-Schicht 309 entfernt, bis die Oberfläche der Maskier schicht 304 freiliegt, wobei ein Distanzelement 308' an der Seitenwand der Maske 304 gebildet wird und ein Distanzelement 308'' unterhalb der zweiten Photoresist-Schicht 309 stehenbleiben. Die erste Photoresist- Schicht 304, das Distanzelement 308' und das Distanzelement 308'' bilden eine Grabenmaske.Next, Fig are in accordance. 3D parts of the spacer layer 308 and the photoresist layer 309 removed until the surface of the masking layer 304 is exposed, wherein a distance element 'is formed on the side wall of the mask 304 and a spacer 308' 308 'below the second Photoresist layer 309 remain. The first photoresist layer 304 , the spacer 308 'and the spacer 308 ''form a trench mask.
Wie in Fig. 3E gezeigt ist, wird eine zweite Implantierung durch geführt, um Reaktionsmittel in der dielektrischen Schicht 302 zu im plantieren, beispielsweise Stickstoffionen. Anschließend wird bei einer Temperatur von etwa 350-450°C ein Glühschritt durchgeführt, um eine zweite Ätz-Stoppschicht 310 zu bilden, in diesem Beispiel eine Silizium nitrid-Schicht bei einer Tiefe von etwa 1000-2000 Å, wozu die Graben maske verwendet wird. Wiederum zeigt das US-Patent 5 314 843 ein Implantierverfahren für die Steuerung der Implantierenergie in der Weise, daß Reaktionsmittel mit vorbestimmter Tiefe in vorbestimmter Konzentration implantiert werden.As shown in FIG. 3E, a second implantation is performed to implant reactants, such as nitrogen ions, in the dielectric layer 302 . Subsequently, an annealing step is carried out at a temperature of approximately 350-450 ° C. to form a second etch stop layer 310 , in this example a silicon nitride layer at a depth of approximately 1000-2000 Å, for which the trench mask is used . Again, U.S. Patent 5,314,843 shows an implantation method for controlling implant energy such that reactants are implanted at a predetermined depth in a predetermined concentration.
Als nächstes wird gemäß Fig. 3F die Grabenmaske entfernt. Die erste Ätz-Stoppschicht 306 und die zweite Ätz-Stoppschicht 310 sind innerhalb der dielektrischen Schicht 302 ausgebildet. Die erste Ätz-Stoppschicht 306 besitzt eine Öffnung, die zur Ausbildung eines Durchgangs geformt ist, die zweite Ätz-Stoppschicht 310 besitzt eine Öffnung, die zur Aus bildung eines Grabens verwendet wird. Die Größe der Öffnung der ersten Ätz-Stoppschicht 306 entspricht der Maskenschicht 304, und die Größe der zweiten Ätz-Stoppschicht 310 entspricht der Größe der Öffnung innerhalb der Grabenmaske. Daher ist die Größe des Grabens größer als diejenige des Durchgangs (des "Vias").Next, the trench mask is removed as shown in FIG. 3F. The first etch stop layer 306 and the second etch stop layer 310 are formed within the dielectric layer 302 . The first etch stop layer 306 has an opening that is shaped to form a passage, the second etch stop layer 310 has an opening that is used to form a trench. The size of the opening of the first etch stop layer 306 corresponds to the mask layer 304 , and the size of the second etch stop layer 310 corresponds to the size of the opening within the trench mask. Therefore, the size of the trench is larger than that of the vias.
Bezugnehmend auf die Fig. 3G werden Teile der dielektrischen Schicht 302 entfernt, zum Beispiel durch anisotropes Ätzen und unter Verwen dung der ersten und der zweiten Ätz-Stoppschichten 306 und 310 als Stoppschichten mit der Aufgabe, die unter ihnen befindliche dielektrische Schicht 302 vor Ätzung zu schützen. Darüber hinaus besitzen die erste und die zweite Ätz-Stoppschicht 306 und 310 Öffnungen, so daß hier durch der Graben/Durchgang 312 und der Graben 313 während des Ätzvorgangs ausgebildet werden. Ferner wird durch den Durchgang 312 das Substrat freigelegt.Referring to FIG. 3G, portions of the dielectric layer 302 are removed, for example, by anisotropic etching and using the first and second etch stop layers 306 and 310 as stop layers with the task of closing the dielectric layer 302 below them before etching protect. In addition, the first and second etch stop layers 306 and 310 have openings so that the trench / passage 312 and the trench 313 are formed here during the etching process. Passage 312 also exposes the substrate.
Als nächstes wird gemäß Fig. 3H über der in Fig. 3G gezeigten Schicht eine leitende Schicht 314 ausgebildet. Die leitende Schicht 314 wird aus Metall gebildet, beispielsweise Kupfer, Aluminium, einer Alu miniumlegierung und einer Aluminium-Kupfer-Legierung.Next, Fig formed. 3H through the in Fig. 3G layer shown a conductive layer 314 according to. The conductive layer 314 is formed from metal, for example copper, aluminum, an aluminum alloy and an aluminum-copper alloy.
Gemäß Fig. 3I wird die leitende Schicht 314 über der zweiten Ätz- Stoppschicht 310 entfernt, beispielsweise durch chemisch-mechanisches Polieren, um eine Verbindungsstruktur 314' in dem Graben/Durchgang 312 und dem Graben 313 auszubilden. Dies vervollständigt die Aus bildung der Doppel-Dameszener-Struktur.Referring to FIG. 3I, the conductive layer 314 is removed over the second etch stop layer 310 to form, for example, by chemical mechanical polishing to a connecting structure 314 'in the trench / passage 312 and the trench 313th This completes the formation of the double checker structure.
Fig. 4A bis 4G sind Querschnittansichten, welche die Prozeßschritte einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Fertigungsverfahrens für eine Doppel-Damaszener-Struktur zeigen. FIGS. 4A to 4G are cross-sectional views showing double damascene structure showing the process steps of another preferred embodiment of the manufacturing method of the invention for a.
Zunächst auf Fig. 4A bezugnehmend, wird auf einem Halbleitersubstrat 400 eine dielektrische Schicht 402 gebildet. Es gibt zahlreiche auf dem Substrat ausgebildete Bauelemente oder Bauelement-Teile, die jedoch in den Figuren nicht dargestellt sind, um die Figuren nicht zu überlasten. Die dielektrische Schicht 402 ist zum Beispiel eine Schicht aus Silizium dioxid oder Borphosphorsilikatglas mit einer Dicke von etwa 20000 Å. Auf der dielektrischen Schicht 402 wird eine Maskierschicht 404 mit einer Öffnung gebildet.Referring first to FIG. 4A, a dielectric layer 402 is formed on a semiconductor substrate 400 . There are numerous components or component parts formed on the substrate, but these are not shown in the figures in order not to overload the figures. The dielectric layer 402 is, for example, a layer of silicon dioxide or borophosphosilicate glass with a thickness of approximately 20,000 Å. A masking layer 404 with an opening is formed on the dielectric layer 402 .
Gemäß Fig. 4B wird mit Hilfe des CVD-Verfahrens (chemisches Nie derschlagen aus der Dampfphase) eine Distanzschicht 406 aus zum Beispiel Titannitrid oder Polysilizium auf der in Fig. 4A dargestellten Struktur gebildet.According to FIG. 4B, a spacer layer 406 made of, for example, titanium nitride or polysilicon is formed on the structure shown in FIG. 4A with the aid of the CVD method (chemical deposition from the vapor phase).
Wie in Fig. 4C gezeigt ist, werden Teile der Distanzschicht 406 ent fernt, beispielsweise mit Hilfe eines Rückätzverfahrens, um ein Distanz element 406' auf der Seitenwand der Maskierschicht 404 in der Öffnung auszubilden. Dann wird ein erster Implantierschritt I41 ausgeführt, um Reaktionsmittel, beispielsweise Stickstoffionen, in die dielektrische Schicht 402 einzubringen und eine Implantier-Stopp-Schicht 408 aus zum Beispiel Siliziumnitrid mit einer Tiefe von etwa 1000-2000 Å unter Verwendung der Maske 404 und des Distanzelements 406 auszubilden. Das US-Patent 5 314 843 offenbart die Steuerung bei einem Implantier verfahren, um die Implantierenergie so zu steuern, daß Reaktionsmittel in einer vorbestimmten Tiefe mit vorbestimmter Konzentration implan tiert werden. Die Größe der Implantier-Stoppschicht 408 ist die gleiche wie die der in dem Distanzelement 406' und der Maskierschicht 404 gebildeten Öffnung.As shown in FIG. 4C, parts of the spacer layer 406 are removed, for example using an etch-back method, in order to form a spacer element 406 'on the side wall of the masking layer 404 in the opening. A first implantation step I 41 is then carried out to introduce reactants, for example nitrogen ions, into the dielectric layer 402 and an implant stop layer 408 , for example made of silicon nitride, with a depth of approximately 1000-2000 Å using the mask 404 and the spacer To train 406 . U.S. Patent 5,314,843 discloses control in an implantation procedure to control implantation energy so that reagents are implanted at a predetermined depth with a predetermined concentration. The size of the implant stop layer 408 is the same as that of the opening formed in the spacer 406 'and the masking layer 404 .
Sodann wird gemäß Fig. 4D das Distanzelement 406' entfernt, und anschließend wird ein weiterer Definierungsschritt ausgeführt, um in der Maskierschicht 406' eine Grabenöffnung auszubilden. Es erfolgt ein zweiter Implantierprozeß I42 zum Implantieren von Reaktionsmitteln, beispielsweise Stickstoffionen, in der dielektrischen Schicht 402. Dann erfolgt ein Glühprozeß mit einer höheren Temperatur, um eine Ätz- Stoppschicht 410 auszubilden, zum Beispiel eine Siliziumnitridschicht, die eine Tiefe von etwa 9000-10000 Å aufweist. Wiederum offenbart das US-Patent 5 314 843 ein Implantierverfahren, bei dem die Implantier energie so gesteuert wird, daß Reaktionsmittel in vorbestimmter Tiefe mit vorbestimmter Konzentration implantiert werden. Weil die Implan tier-Stoppschicht 408 und die Maskierschicht 404 während des zweiten Implantiervorgangs I42 als Barrierenschichten verwendet werden können, wird die Ätz-Stoppschicht 410 nicht hinter der Implantier-Stoppschicht 408 und der Maskierschicht 404 gebildet.Then, as shown in FIG. 4D, the spacer 406 'is removed, and then another definition step is performed to form a trench opening in the masking layer 406 '. A second implantation process I 42 takes place for implanting reaction agents, for example nitrogen ions, in the dielectric layer 402 . A higher temperature annealing process is then performed to form an etch stop layer 410 , for example a silicon nitride layer, which is about 9000-10000 Å deep. Again, U.S. Patent 5,314,843 discloses an implantation method in which the implantation energy is controlled so that reactants are implanted at a predetermined depth with a predetermined concentration. Because the implant stop layer 408 and the masking layer 404 can be used as barrier layers during the second implantation process I 42 , the etching stop layer 410 is not formed behind the implant stop layer 408 and the masking layer 404 .
Anschließend wird gemäß Fig. 4E der dritte Implantierschritt I43 aus geführt, um die Implantier-Stoppschicht 408 zu einer unzusammen hängenden Struktur 408 umzuformen, indem beispielsweise Sauerstoff gase in die Implantier-Stoppschicht 408 implantiert werden, ohne daß der Hochtemperatur-Glühschritt ausgeführt wird, sondern stattdessen eine Schicht ähnlich der dielektrischen Schicht 402 während des Hoch temperatur-Glühschritts gebildet wird. Dieser dritte Implantierschritt I43 zerstört die Kristallstruktur des Siliziumnitrids oder reduziert die Sili ziumnitridschicht zu einer oxidähnlichen Struktur. Hierdurch erhält sie die Barrierenfähigkeit der Implantier-Stoppschicht 408. Figure I 43. Then, in accordance with. 4E, the third implantation step performed to reshape the Implantier stop layer 408 to a unzusammen hanging structure 408 by, for example, oxygen gases in the Implantier stop layer are implanted 408 without the high-temperature annealing step is performed, instead, a layer similar to dielectric layer 402 is formed during the high temperature annealing step. This third implantation step I 43 destroys the crystal structure of the silicon nitride or reduces the silicon nitride layer to an oxide-like structure. In this way, it obtains the barrier ability of the implant stop layer 408 .
Anschließend werden gemäß Fig. 4F Teile der dielektrischen Schicht 402 entfernt, beispielsweise mit Hilfe anisotropen Ätzens, um das Halb leitersubstrat 400 freizulegen, wozu die Maskierschicht 404 und die Ätz- Stoppschicht 410 als Barrierenschicht benutzt werden. Deshalb werden die dielektrische Schicht 402 unterhalb der Maskierschicht 404 und der Ätz-Stoppschicht 410 nicht entfernt, und schließlich wird ein Graben/Durchgang 412 sowie ein Graben 413 ausgebildet. Fig subsequently invention. 4F portions of the dielectric layer 402 removed, for example by means of anisotropic etching to the semiconductor substrate 400 to expose, to which the masking layer 404 and the etching stop layer 410 are used as a barrier layer. Therefore, the dielectric layer 402 below the masking layer 404 and the etch stop layer 410 are not removed, and finally a trench / via 412 and a trench 413 are formed.
Als nächstes wird gemäß Fig. 4G eine leitende Schicht, beispielsweise eine Metallschicht, über der in Fig. 4F dargestellten Struktur gebildet. Das für die leitende Schicht verwendete Material kann Kupfer, Alumini um, eine Aluminiumlegierung oder eine Aluminium-Kupfer-Legierung sein. Die leitende Schicht über der Maskierschicht 404 wird entfernt, zum Beispiel mittels chemisch-mechanischen Polierens, um eine Ver bindungsstruktur 414 in dem Graben/Durchgang 412 und in dem Graben 413 zu bilden. Dies vervollständigt die Ausbildung der Doppel-Damas zener-Struktur.Next, FIG invention. 4G, a conductive layer, for example a metal layer formed over the embodiment shown in Fig. 4F structure. The material used for the conductive layer can be copper, aluminum, an aluminum alloy or an aluminum-copper alloy. The conductive layer over the masking layer 404 is removed, for example by chemical mechanical polishing, to form a connection structure 414 in the trench / passage 412 and in the trench 413 . This completes the formation of the double damascene structure.
Die kennzeichnenden Merkmale der vorliegenden Erfindung beinhalten den Einsatz von zwei Implantierschritten zur Ausbildung der zwei Ätz- Stoppschichten innerhalb der dielektrischen Schicht. Die Erfindung trifft im Gegensatz zum Stand der Technik nicht auf Schwierigkeiten beim Beherrschen des Anhaltens des Ätzvorgangs.The distinctive features of the present invention include the use of two implantation steps to form the two etching Stop layers within the dielectric layer. The invention meets in contrast to the prior art not on difficulties in Master the etching stop.
Weitere besondere Merkmale der Erfindung beinhalten die Schaffung einer Doppel-Damaszener-Struktur und deren Fertigungsverfahren. Die Erfindung macht Gebrauch von dem Distanzelement als Grabenmaske, während im Stand der Technik zwei Masken verwendet werden. Die Fehlausrichtung des konventionellen Verfahrens findet bei der Erfindung nicht statt.Other particular features of the invention include creation a double damascene structure and its manufacturing process. The Invention uses the spacer element as a trench mask, while two masks are used in the prior art. The Misalignment of the conventional method takes place in the invention not instead.
Claims (76)
ein Halbleitersubstrat (300);
eine dielektrische Schicht (302), die auf dem Halbleitersubstrat gebildet ist;
eine erste Ätz-Stoppschicht (306), die in der dielektrischen Schicht gebil det ist und eine erste Öffnung aufweist;
eine zweite Ätz-Stoppschicht (310), die auf der dielektrischen Schicht ausgebildet ist und eine zweite Öffnung an einer Stelle entsprechend der ersten Öffnung der ersten Ätz-Stoppschicht (306) aufweist; und
eine Verbindungsstruktur (314), die in der dielektrischen Schicht (302), der ersten Ätz-Stoppschicht (306) und der zweiten Ätz-Stoppschicht (310) ausgebildet ist.1. Double damascene structure comprising:
a semiconductor substrate ( 300 );
a dielectric layer ( 302 ) formed on the semiconductor substrate;
a first etch stop layer ( 306 ) formed in the dielectric layer and having a first opening;
a second etch stop layer ( 310 ) formed on the dielectric layer and having a second opening at a location corresponding to the first opening of the first etch stop layer ( 306 ); and
a connection structure ( 314 ) formed in the dielectric layer ( 302 ), the first etch stop layer ( 306 ) and the second etch stop layer ( 310 ).
ein Halbleitersubstrat;
eine auf dem Halbleitersubstrat ausgebildete dielektrische Schicht;
eine erste in der dielektrischen Schicht gebildete Siliziumnitridschicht, die eine erste Öffnung aufweist und gebildet ist durch Implantieren erster Reaktionsmittel in die dielektrische Schicht sowie durch Ausführen eines ersten Glühschritts; und
eine zweite in der dielektrischen Schicht gebildete Siliziumnitridschicht mit einer zweiten Öffnung an der Stelle, die der ersten Öffnung der ersten Siliziumnitridschicht entspricht, wobei die zweite Siliziumnitrid schicht gebildet ist durch Implantieren zweiter Reaktionsmittel in die dielektrische Schicht und Ausführen eines zweiten Glühschritts, und wobei die Größe der zweiten Öffnung größer ist als die der ersten Öffnung.15. Double damascene structure comprising:
a semiconductor substrate;
a dielectric layer formed on the semiconductor substrate;
a first silicon nitride layer formed in the dielectric layer, which has a first opening and is formed by implanting first reactants in the dielectric layer and by performing a first annealing step; and
a second silicon nitride layer formed in the dielectric layer having a second opening at the location corresponding to the first opening of the first silicon nitride layer, the second silicon nitride layer being formed by implanting second reactants into the dielectric layer and performing a second annealing step, and wherein the size the second opening is larger than that of the first opening.
Schaffen eines Halbleitersubstrats;
Ausbilden einer dielektrischen Schicht auf dem Halbleitersubstrat; Ausbilden einer gemusterten Maskierschicht auf der dielektrischen Schicht;
Ausführen eines ersten Implantierschritts, um in der dielektrischen Schicht eine erste Ätz-Stoppschicht zu bilden, die eine Durchgangs öffnung besitzt;
Ausbilden einer Distanzschicht auf der Maskierschicht;
Ausbilden einer gemusterten Photoresist-Schicht auf der Distanzschicht;
Entfernen von Teilen der Photoresist- und Distanzschicht, um ein Distanzelement an dem Seitenwand der Maskierschicht zu bilden und die Maskierschicht unterhalb der Photoresist-Schicht stehen zu lassen;
Ausführen eines zweiten Implantierschritts, um eine zweite Ätz-Stopp schicht auf der dielektrischen Schicht zu bilden, wobei die zweite Ätz- Stoppschicht eine Grabenöffnung aufweist;
Entfernen der Distanzschicht, des Distanzelements und der Maskier schicht;
Entfernen von Teilen der dielektrischen Schicht, um Teile des Halb leitersubstrats, der ersten Ätz-Stoppschicht und der zweiten Ätz-Stopp schicht freizulegen;
Ausbilden einer leitenden Schicht auf dem Halbleitersubstrat, der ersten Ätz-Stoppschicht und der zweiten Ätz-Stoppschicht; und
Entfernen der leitenden Schicht oberhalb der zweiten Ätz-Stoppschicht, um die Doppel-Damaszener-Struktur zu bilden. 26. A method of forming a double damascene structure comprising the steps of:
Creating a semiconductor substrate;
Forming a dielectric layer on the semiconductor substrate; Forming a patterned masking layer on the dielectric layer;
Performing a first implant step to form a first etch stop layer in the dielectric layer having a through opening;
Forming a spacer layer on the masking layer;
Forming a patterned photoresist layer on the spacer layer;
Removing portions of the photoresist and spacer layers to form a spacer on the side wall of the masking layer and to leave the masking layer below the photoresist layer;
Performing a second implantation step to form a second etch stop layer on the dielectric layer, the second etch stop layer having a trench opening;
Removing the spacer layer, the spacer element and the masking layer;
Removing portions of the dielectric layer to expose portions of the semiconductor substrate, the first etch stop layer and the second etch stop layer;
Forming a conductive layer on the semiconductor substrate, the first etch stop layer and the second etch stop layer; and
Remove the conductive layer above the second etch stop layer to form the double damascene structure.
ein Halbleitersubstrat (400);
eine dielektrische Schicht (402), die auf dem Halbleitersubstrat gebildet ist;
einen Durchgang, der in der dielektrischen Schicht gebildet ist und das Halbleitersubstrat freilegt;
einen Graben, der in der dielektrischen Schicht gebildet ist;
eine Ätz-Stoppschicht, die an der Grenzfläche von Graben und dielek trischer Schicht gebildet ist; und
eine Verbindungsstruktur, die in dem Graben und dem Durchgang gebil det ist.45. Double damascene structure comprising:
a semiconductor substrate ( 400 );
a dielectric layer ( 402 ) formed on the semiconductor substrate;
a via formed in the dielectric layer and exposing the semiconductor substrate;
a trench formed in the dielectric layer;
an etch stop layer formed at the trench-dielectric layer interface; and
a connection structure formed in the trench and the passage.
Bereitstellen eines Halbleitersubstrats;
Ausbilden einer dielektrischen Schicht auf dem Halbleitersubstrat;
Ausbilden einer Maskierschicht mit einer ersten Öffnung auf der dielek trischen Schicht;
Ausbilden eines Distanzelements auf der Seitenwand der ersten Öffnung;
Ausführen eines ersten Implantationsschritts zur Bildung einer Implan tier-Stoppschicht in der dielektrischen Schicht bei einer ersten Tiefe unter der Oberseite der dielektrischen Schicht;
Entfernen des Distanzelements und Definieren einer zweiten Öffnung in der Maskierschicht;
Ausführen eines zweiten Implantationsschritts zum Bilden einer Ätz- Stoppschicht in der dielektrischen Schicht bei einer zweiten Tiefe unter der Oberseite der dielektrischen Schicht;
Ausführen eines dritten Implantationsschritts zum Verringern der Anti- Implantierfähigkeit der Implantier-Stoppschicht;
Entfernen von Teilen der dielektrischen Schicht zur Bildung eines Grabens und eines Durchgangs, wobei der Durchgang das Halbleiter substrat freilegt;
Ausbilden einer leitenden Schicht in dem Graben und dem Durchgang und auch der leitenden Schicht; und
Entfernen der leitenden Schicht und der Maskierschicht auf der dielek trischen Schicht.54. Method of forming a double damascene structure, comprising the steps:
Providing a semiconductor substrate;
Forming a dielectric layer on the semiconductor substrate;
Forming a masking layer with a first opening on the dielectric layer;
Forming a spacer on the side wall of the first opening;
Performing a first implantation step to form an implant stop layer in the dielectric layer at a first depth below the top of the dielectric layer;
Removing the spacer and defining a second opening in the masking layer;
Performing a second implantation step to form an etch stop layer in the dielectric layer at a second depth below the top of the dielectric layer;
Performing a third implantation step to reduce the anti-implantability of the implant stop layer;
Removing portions of the dielectric layer to form a trench and a via, the via exposing the semiconductor substrate;
Forming a conductive layer in the trench and via and also the conductive layer; and
Removing the conductive layer and the masking layer on the dielectric layer.
Ausbilden einer Distanzschicht auf dem Halbleitersubstrat; und
Entfernen von Teilen der Distanzschicht, um das Distanzelement an der Seitenwand der Öffnung auszubilden. 58. The method of claim 54, wherein the step of forming the spacer includes the following substeps:
Forming a spacer layer on the semiconductor substrate; and
Removing portions of the spacer layer to form the spacer on the side wall of the opening.
Implantieren von Sauerstoffgasen in die Stelle, die der Implantier- Stoppschicht entspricht, um dadurch die Implantier-Stoppschicht in eine unzusammenhängende Struktur zu transformieren.74. The method of claim 54, wherein the third implant step comprises:
Implanting oxygen gases in the location corresponding to the implant stop layer, thereby transforming the implant stop layer into a disjoint structure.
Implantieren von Sauerstoffgasen in die Stelle, die der Implantier- Stoppschicht entspricht, und Ausführen eines Glühschritts, um die Im plantier-Stoppschicht in eine oxidähnliche Struktur zu transformieren.75. The method of claim 54, wherein the third implant step comprises:
Implanting oxygen gases in the location corresponding to the implant stop layer and performing an annealing step to transform the implant stop layer into an oxide-like structure.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW087101688A TW366563B (en) | 1998-02-09 | 1998-02-09 | Double damascene structure and the manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19826546A1 true DE19826546A1 (en) | 1999-08-19 |
Family
ID=21629471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19826546A Withdrawn DE19826546A1 (en) | 1998-02-09 | 1998-06-15 | Dual damascene structure with improved control of the etching stop |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2000243829A (en) |
| DE (1) | DE19826546A1 (en) |
| FR (1) | FR2774808A1 (en) |
| TW (1) | TW366563B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1657745A1 (en) * | 2004-11-16 | 2006-05-17 | ATMEL Germany GmbH | Integrated circuit and method of manufacturing an integrated circuit on a semiconductive substrate |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514365B2 (en) | 2005-11-16 | 2009-04-07 | United Microelectronics Corp. | Method of fabricating opening and plug |
| JP2008210893A (en) | 2007-02-23 | 2008-09-11 | Fujitsu Ltd | Semiconductor device and method for manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143231A (en) * | 1987-11-27 | 1989-06-05 | Nec Corp | Manufacture of semiconductor device |
| JP2934353B2 (en) * | 1992-06-24 | 1999-08-16 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
| US5741626A (en) * | 1996-04-15 | 1998-04-21 | Motorola, Inc. | Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC) |
| US5741741A (en) * | 1996-05-23 | 1998-04-21 | Vanguard International Semiconductor Corporation | Method for making planar metal interconnections and metal plugs on semiconductor substrates |
-
1998
- 1998-02-09 TW TW087101688A patent/TW366563B/en active
- 1998-05-14 JP JP10131822A patent/JP2000243829A/en active Pending
- 1998-06-15 DE DE19826546A patent/DE19826546A1/en not_active Withdrawn
- 1998-06-17 FR FR9807632A patent/FR2774808A1/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1657745A1 (en) * | 2004-11-16 | 2006-05-17 | ATMEL Germany GmbH | Integrated circuit and method of manufacturing an integrated circuit on a semiconductive substrate |
| US7320922B2 (en) | 2004-11-16 | 2008-01-22 | Atmel Germany Gmbh | Integrated circuit and method for manufacturing an integrated circuit on a semiconductor chip |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2774808A1 (en) | 1999-08-13 |
| JP2000243829A (en) | 2000-09-08 |
| TW366563B (en) | 1999-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69029595T2 (en) | Semiconductor devices with a tungsten contact and its manufacturing process | |
| DE69211093T2 (en) | Method for producing an integrated circuit with self-aligned contacts between closely spaced structures | |
| DE3851163T2 (en) | Contact in a hole in a semiconductor and process for its manufacture. | |
| DE69025886T2 (en) | Procedure for partially filling contacts or bushings of different depths | |
| DE19700868C2 (en) | Method of making connections in a semiconductor device | |
| DE69120153T2 (en) | Method of lowering low resistance material in a contact hole | |
| DE69025300T2 (en) | Integrated circuit with a planarized dielectric layer | |
| DE69133316T2 (en) | Method of manufacturing a semiconductor device | |
| DE69112293T2 (en) | Method for the selective packaging of an electroconductive structure in a semiconductor device. | |
| DE68927353T2 (en) | Process for producing planar insulation | |
| DE112006003206B4 (en) | Method for forming a semiconductor device | |
| DE68917614T2 (en) | Method of aligning and making a spigot. | |
| DE10256346A1 (en) | Semiconductor device e.g. digital to analog converter has connection contact plug with copper layer filled in connection contact plug, which is provided on intermediate electrode so as to connect lower and upper electrodes | |
| DE3834241A1 (en) | SEMICONDUCTOR DEVICE | |
| DE3419080A1 (en) | METHOD FOR PRODUCING A FIELD EFFECT TRANSISTOR | |
| DE19620022A1 (en) | Method for producing a diffusion barrier metal layer in a semiconductor device | |
| DE10244570B4 (en) | Liner layer with low step coverage to improve contact resistance in W contacts | |
| DE3783608T2 (en) | PLANARIZATION METHOD FOR THE PRODUCTION OF CONTACT HOLES IN SILICON BODIES. | |
| DE19626039C2 (en) | Method of making a metal line | |
| DE3855889T2 (en) | A METHOD FOR PRODUCING SELF-ALIGNING SEMICONDUCTOR ARRANGEMENTS | |
| DE19531602C2 (en) | Connection structure of a semiconductor device and its manufacturing method | |
| DE69119953T2 (en) | Semiconductor circuit trace | |
| DE10334406B4 (en) | Method of forming a contact in a semiconductor process | |
| DE3888511T2 (en) | Process for making electrical contacts in integrated circuits. | |
| DE4408564C2 (en) | Method for producing a multilayer line structure in a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8130 | Withdrawal |