DE19820792C2

DE19820792C2 - Circuit arrangement for doubling a clock frequency

Info

Publication number: DE19820792C2
Application number: DE1998120792
Authority: DE
Inventors: Klaus Maier
Original assignee: Robert Bosch GmbH
Current assignee: Maier Klaus 73525 Schwaebisch Gmuend De
Priority date: 1998-05-09
Filing date: 1998-05-09
Publication date: 2000-02-24
Anticipated expiration: 2018-05-10
Also published as: DE19820792A1

Description

State of the art

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Verdoppeln der Taktfrequenz eines getakteten Eingangssignals, wobei Schaltungsmittel das Eingangssignal in zwei zeitlich gegeneinander versetzte Teilsignale aufteilen und den zwei Eingängen eines ODER-Gatters zuführen und wobei ein Tiefpaßfilter das Ausgangssignal des ODER-Gatters in ein sinusförmiges Signal umformt, dessen Frequenz der doppelten Taktfrequenz des Eingangssignals entspricht.The present invention relates to a circuit arrangement to double the clock frequency of a clocked Input signal, wherein switching means the input signal in two temporally offset partial signals divide and feed the two inputs of an OR gate and wherein a low pass filter the output signal of the OR gate converted into a sinusoidal signal, the Frequency of twice the clock frequency of the input signal corresponds.

Eine derartige Schaltungsanordnung ist aus dem Patent Abstract of Japan E-1572, June 30, 1994, Vol. 18, No. 350, JP 6-90147 bekannt. Bei dieser Schaltungsanordnung wird das Eingangssignal in zwei Signalanteile aufgeteilt und eines dieser beiden Signalanteile über ein Laufzeitglied geführt, so daß zwischen den beiden an den Eingängen des ODER-Gatters anliegenden Teilsignalen ein zeitlicher Versatz besteht.Such a circuit arrangement is from the patent Abstract of Japan E-1572, June 30, 1994, Vol. 18, No. 350, JP 6-90147 known. With this circuit arrangement, the Input signal divided into two signal components and one these two signal components are routed via a delay element, so that between the two at the inputs of the OR gate there is a time offset in the partial signals present.

In der digitalen Signalverarbeitung, beispielsweise bei Multiplexvorgängen, kommt es vor, daß die Taktfrequenz eines Signals verdoppelt werden muß. Es soll daher eine mit möglichst geringem schaltungstechnischen Aufwand realisierbare Schaltungsanordnung zum Verdoppeln einer Taktfrequenz angegeben werden.In digital signal processing, for example at Multiplexing, it happens that the clock frequency of one Signal must be doubled. There should therefore be one with as little circuit complexity as possible Realizable circuit arrangement for doubling one Clock frequency can be specified.

Advantages of the invention

Gemäß den Merkmalen des Anspruchs 1 besteht eine solche Schaltungsanordnung darin, daß Schaltungsmittel vorgesehen sind, welche aus dem Eingangssignal, dessen Taktfrequenz verdoppelt werden soll, eine invertierte und eine nicht invertierte Signalkomponente ableiten und daß eine Differenziereinrichtung vorhanden ist, welche die beiden Signalkomponenten differenziert und ausschließlich die positiven oder negativen, zeitlich gegeneinander versetzten Teilsignale der differenzierten Signalkomponenten an die Eingänge des ODER-Gatters durchschaltet.According to the features of claim 1 there is one Circuit arrangement in that circuit means are provided are which from the input signal, its clock frequency should be doubled, one inverted and one not derive inverted signal component and that a Differentiation device is present, which is the two Signal components differentiated and only the positive or negative, staggered in time Partial signals of the differentiated signal components to the Inputs of the OR gate switched through.

Zweckmäßigerweise wird gemäß einem Unteranspruch dem Tiefpaßfilter eine Einrichtung nachgeschaltet, welche das sinusförmige Signal in ein rechteckförmiges Signal umwandelt.Advantageously, according to a subclaim Low pass filter downstream of a device that sinusoidal signal into a rectangular signal converts.

Die erfindungsgemäße Schaltungsanordnung erzeugt ein Taktsignal mit doppelter Taktfrequenz, dessen Tastverhältnis 1 : 1 beträgt, auch wenn das Tastverhältnis des Eingangssignaltaktes nicht 1 : 1 ist. Außerdem verarbeitet die Schaltungsanordnung Eingangssignale mit verschiedenen Taktfrequenzen, ohne daß Umschaltungen oder Veränderungen an der Schaltungsanordnung vorgenommen werden müssen.The circuit arrangement according to the invention generates a Clock signal with double clock frequency, its duty cycle Is 1: 1, even if the duty cycle of the Input signal clock is not 1: 1. In addition, the Circuit arrangement input signals with different Clock frequencies without switching or changes the circuit arrangement must be made.

Description of an embodiment

Anhand eines in der Zeichnung dargestellten Ausführungsbeispiels wird nachfolgend die Erfindung näher erläutert. Es zeigen: Using one shown in the drawing The invention is described in more detail below explained. Show it:

Fig. 1 ein Blockschaltbild zur Taktfrequenzverdopplung und Fig. 1 is a block diagram for clock frequency doubling and

Fig. 2 Signalzustandsdiagramme bezogen auf die Schaltungsanordnung in Fig. 1. FIG. 2 shows signal state diagrams based on the circuit arrangement in FIG. 1.

Bei der in Fig. 1 dargestellten Schaltungsanordnung zum Verdoppeln einer Taktfrequenz liegt am Eingang einer Eingangsstufe ES ein getaktetes Eingangssignal an, das z. B. den in Fig. 2 in Zeile 1 dargestellten Verlauf hat. Dieses getaktete Eingangssignal 1 hat die Taktfrequenz 1/T. Die Eingangsstufe ES teilt das Eingangssignal 1 in zwei Signalkomponenten 1.1 und 1.2 auf, wobei die Signalkomponente 1.1 gegenüber dem Eingangssignal 1 nicht invertiert und die Signalkomponente 1.2 invertiert ist. Dadurch ergeben sich die in der Fig. 2 dargestellten Signalverläufe 1.1 und 1.2 der beiden Signalkomponenten am Ausgang der Eingangsstufe Es.In the circuit arrangement shown in FIG. 1 for doubling a clock frequency, a clocked input signal is present at the input of an input stage ES. B. has the course shown in Fig. 2 in line 1 . This clocked input signal 1 has the clock frequency 1 / T. The input stage ES divides the input signal 1 into two signal components 1.1 and 1.2 , the signal component 1.1 not being inverted with respect to the input signal 1 and the signal component 1.2 being inverted. This results in the signal curves 1.1 and 1.2 shown in FIG. 2 of the two signal components at the output of the input stage Es.

Die beiden Signalkomponenten 1.1 und 1.2 werden jeweils einem Differenzierer D1 und D2 zugeführt. Durch die Differenzierung der Signalkomponente 1.1 ergibt sich der in Fig. 2 dargestellte Signalverlauf 2.1 und durch Differenzierung der Signalkomponente 1.2 ergibt sich der Signalverlauf 2.2. Die beiden Differenzierer D1 und D2 unterdrücken aber die negativen Teilsignale, die in der Fig. 2 in den Zeilen 2.1 und 2.2 strichliert dargestellt sind.The two signal components 1.1 and 1.2 are each fed to a differentiator D1 and D2. The signal curve 2.1 shown in FIG. 2 results from the differentiation of the signal component 1.1 and the signal curve 2.2 results from the differentiation of the signal component 1.2 . However, the two differentiators D1 and D2 suppress the negative partial signals, which are shown in dashed lines in FIG. 2 in lines 2.1 and 2.2 .

Die positiven Teilsignale an den Ausgängen der Differenzierer D1 und D2 werden einem ODER-Gatter OR zugeführt. Durch die ODER-Verknüpfung der beiden Teilsignale 2.1 und 2.2 entsteht am Ausgang des ODER-Gatters OR ein in der Fig. 2 dargestellter Signalverlauf 3. Statt nur die positiven Teilsignale aus den Differenzierern D1 und D2 an das ODER-Gatter OR durchzuschalten, können auch nur die negativen Teilsignale dem ODER-Gatter OR zugeführt werden. Das Ausgangssignal 3 des ODER-Gatters OR wird einem Tiefpaßfilter TP zugeführt. Dieses Tiefpaßfilter TP unterdrückt in dem Ausgangssignal 3 des ODER-Gatters OR die harmonischen Spektralanteile, so daß am Ausgang ein sinusförmiges Signal 4 mit doppelter Frequenz des Eingangssignals 1 erscheint. In der Fig. 2 ist dieses sinusförmige Signal in der Zeile 4 dargestellt.The positive partial signals at the outputs of the differentiators D1 and D2 are fed to an OR gate OR. The OR combination of the two partial signals 2.1 and 2.2 creates a signal curve 3 shown in FIG. 2 at the output of the OR gate OR. Instead of only connecting the positive partial signals from the differentiators D1 and D2 to the OR gate OR, only the negative partial signals can also be supplied to the OR gate OR. The output signal 3 of the OR gate OR is fed to a low-pass filter TP. This low-pass filter TP suppresses the harmonic spectral components in the output signal 3 of the OR gate OR, so that a sinusoidal signal 4 appears at the output with twice the frequency of the input signal 1 . This sinusoidal signal is shown in line 4 in FIG .

Eine dem Tiefpaßfilter TP nachgeschaltete Einrichtung SR formt das sinusförmige Ausgangssignal 4 des Tiefpaßfilters TP in ein rechtförmiges Signal 5 um, dessen Tastverhältnis 1 : 1 ist und das nun eine Taktfrequenz 2/T aufweist, die doppelt so groß ist wie die des Eingangssignals 1. Das in der Fig. 2 in der Zeile 5 dargestellte Signal hat stets ein Tastverhältnis von 1 : 1, unabhängig davon, welches Tastverhältnis das Eingangssignal 1 aufweist. Die Einrichtung SR besteht beispielsweise aus einem Komparator mit Entscheiderschwellen, die bei Nulldurchgängen des sinusförmigen Signals 4 einen sprungartigen Anstieg oder Abfall des Signals 5 bewirken.A device SR connected downstream of the low-pass filter TP converts the sinusoidal output signal 4 of the low-pass filter TP into a legal signal 5 , whose duty cycle is 1: 1 and which now has a clock frequency 2 / T which is twice as large as that of the input signal 1 . The signal shown in FIG. 2 in line 5 always has a pulse duty factor of 1: 1, regardless of which pulse duty factor the input signal 1 has. The device SR consists, for example, of a comparator with decision thresholds, which cause the signal 5 to jump or fall when the sinusoidal signal 4 crosses zero.

Claims

1. Circuit arrangement for doubling the clock frequency of a clocked input signal, circuit means dividing the input signal into two temporally offset partial signals and feeding the two inputs of an OR gate and a low-pass filter converting the output signal of the OR gate into a sinusoidal signal, the frequency of which corresponds to twice the clock frequency of the input signal, characterized in that the switching means consist of an input stage (Es) which derives an inverted and a non-inverted signal component ( 1.1 , 1.2 ) from the input signal ( 1 ), and a differentiating device (D1, D2) , which differentiates the two signal components ( 1.1 , 1.2 ), and that the differentiating device (D1, D2) exclusively the positive or negative partial signals ( 2.1 , 2.2 ) of the differentiated signal components ( 1.1 , 1.2 ) which are offset in time from one another to the inputs of the OR- Gatters (OR) ages.

2. Circuit arrangement according to claim 1, characterized in that the low-pass filter (TP) is followed by a device (SR) which converts the sinusoidal signal ( 4 ) into a rectangular signal ( 5 ).