DE19734728C1 - Integrated circuit arrangement with at least two differently doped regions which are electrically connected to one another, and method for their production - Google Patents

Integrated circuit arrangement with at least two differently doped regions which are electrically connected to one another, and method for their production

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DE19734728C1 DE1997134728 DE19734728A DE19734728C1 DE 19734728 C1 DE19734728 C1 DE 19734728C1 DE 1997134728 DE1997134728 DE 1997134728 DE 19734728 A DE19734728 A DE 19734728A DE 19734728 C1 DE19734728 C1 DE 19734728C1
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Description

Die Erfindung betrifft eine Schaltungsanordnung mit zwei un­ terschiedlich dotierten miteinander verbundenen Gebieten, bei deren Herstellung ein Austausch von Dotierstoffen durch Dif­ fusion zwischen den Gebieten vermieden wird.The invention relates to a circuit arrangement with two un differently doped interconnected areas, at the manufacture of an exchange of dopants by Dif fusion between the areas is avoided.

Bei bestimmten Schaltungsanordnungen, z. B. einem Inverter, müssen eine erste Gateelektrode eines ersten Transistors und eine zweite Gateelektrode eines zweiten Transistors elek­ trisch miteinander verbunden werden. Wird die elektrische Verbindung dadurch hergestellt, daß die beiden Gateelektroden in einem Bereich aneinander angrenzen, so hat sie einen nach­ teiligen großen elektrischen Widerstand. Sind die Gateelek­ troden zudem von entgegengesetzten Leitfähigkeitstypen do­ tiert, so bildet sich in diesem Bereich eine unerwünschte Di­ ode aus. Diese Probleme treten generell bei Schaltungsanord­ nungen auf, bei denen zwei unterschiedlich dotierte Gebiete elektrisch miteinander verbunden werden.In certain circuit arrangements, e.g. B. an inverter, need a first gate electrode of a first transistor and a second gate electrode of a second transistor elek be connected with each other. Will the electrical Connection established in that the two gate electrodes adjoining each other in one area, it has one after partial large electrical resistance. Are the gate elek troden also of opposite conductivity types do tiert, so an undesirable Di forms in this area ode out. These problems generally occur with circuit arrangements on two differently endowed areas be electrically connected to each other.

Um den elektrischen Widerstand zu verringern und gegebenen­ falls die Diode zu überbrücken, kann eine niederohmige Struk­ tur aus Silizid gebildet werden, die die erste Gateelektrode und die zweite Gateelektrode überlappt. Nachteilig ist dabei allerdings, daß bei Temperaturbelastungen von Prozeßschrit­ ten, die nach der Silizidbildung folgen, wie z. B. das Ver­ fließen eines Zwischenoxids, Dotierstoffe zwischen den beiden Gateelektroden über den schnellen Diffusionspfad des Silizi­ des ausgetauscht werden. Dies führt bei unterschiedlicher Do­ tierung hinsichtlich Dotierstoffkonzentration und/oder Leit­ fähigkeitstyp zu veränderten Dotierungen der Gateelektroden und damit zur ungewollten Veränderung von Transistoreigen­ schaften (siehe z. B. H. Hayashida, Dopant Redistribution in Dual Gate W-Polycide CMOS and its Improvement by RTA, 1989 Symposium on VLSI-Technology, Digest of Technical Papers, Seiten 29,30, May 1989 und C. Chu, IEEE Transactions on Electron Devices, Vol. 39, No. 10, Oct. 1992).To reduce the electrical resistance and given if the diode has to be bridged, a low-resistance struc be formed from silicide, which is the first gate electrode and the second gate electrode overlaps. The disadvantage is however, that with process process temperature loads ten that follow after silicide formation, such as. B. the Ver flow of an intermediate oxide, dopants between the two Gate electrodes over the rapid diffusion path of the silicon the be exchanged. This leads to different Thursdays tation with regard to dopant concentration and / or conductivity ability type to change doping of the gate electrodes and thus to the unwanted change of transistor own (see e.g. H. Hayashida, Dopant Redistribution in  Dual Gate W-Polycide CMOS and its Improvement by RTA, 1989 Symposium on VLSI-Technology, Digest of Technical Papers, Pages 29.30, May 1989 and C. Chu, IEEE Transactions on Electron Devices, Vol. 39, No. 10, Oct. 1992).

Alternativ kann jede Gateelektrode mit einem elektrischen Kontakt versehen werden. Die elektrische Verbindung wird über eine Metallbahn hergestellt, die an jeden Kontakt angrenzt. Nachteilig ist der dadurch entstehende hohe Platzbedarf pro Transistor, da eine Ebene, in der sich die beiden Gateelek­ troden befinden, als Verdrahtungsebene ungenutzt bleibt.Alternatively, each gate electrode can have an electrical Contact. The electrical connection is made via made a metal track that is adjacent to each contact. The resulting high space requirement per is disadvantageous Transistor as a level in which the two gate elec electrodes are left unused as the wiring level.

In US 5 438 214 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Gateelektroden eines NMOS- Transistors und eines PMOS-Transistors elektrisch miteinander verbunden sind. Über den beiden Gateelektroden, die nicht an einander angrenzen, ist eine metallische Schicht angeordnet, die die beiden Gateelektroden elektrisch miteinander verbin­ det.In US 5 438 214 an integrated circuit arrangement is wrote in the two of opposite to each other Conductivity types doped gate electrodes of an NMOS Transistor and a PMOS transistor electrically with each other are connected. Over the two gate electrodes that are not on border one another, a metallic layer is arranged, that electrically connect the two gate electrodes det.

In US 5 355 010 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Gateelektroden eines PMOS- Transistors eines NMOS-Transistors elektrisch miteinander verbunden sind. Über den beiden Gateelektroden, die aneinan­ der angrenzen, ist eine Silizidschicht angeordnet, die homo­ gen p-dotiert ist.In US 5 355 010 an integrated circuit arrangement is be wrote in the two of opposite to each other Conductivity types doped gate electrodes of a PMOS Transistors of an NMOS transistor electrically with each other are connected. Above the two gate electrodes that line up the border, a silicide layer is arranged, the homo gene is p-doped.

In US 5 294 822 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Source/Drain-Gebiete eines NMOS- Transistors und eines PMOS-Transistors elektrisch miteinander verbunden sind. Über den beiden Source/Drain-Gebieten ist ei­ ne Schicht aus Polysilizium angeordnet. Zwei Hälften der Schicht aus Polysilizium sind von zueinander entgegengesetz­ ten Leitfähigkeitstypen dotiert. Der Leitfähigkeitstyp jeder Hälfte entspricht dem Leitfähigkeitstyp desjenigen Sour­ ce/Drain-Gebiets, an dem die Hälfte angrenzt. Über der Schicht aus Polysilizium ist eine Silizidschicht angeordnet.In US 5 294 822 an integrated circuit arrangement is wrote in the two of opposite to each other Conductivity types doped source / drain regions of an NMOS Transistor and a PMOS transistor electrically with each other are connected. Above the two source / drain areas is ei ne layer of polysilicon arranged. Two halves of the Polysilicon layers are opposed to each other  doped conductivity types. The conductivity type everyone Half corresponds to the conductivity type of that sour ce / drain area to which half adjoins. Above the Layer of polysilicon is arranged a silicide layer.

In US 5 633 523 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Gateelektroden eines PMOS- Transistors und eines NMOS-Transistors elektrisch miteinander verbunden sind. Die beiden Gateelektroden grenzen aneinander an. Über den Gateelektroden ist eine Silizidschicht angeord­ net, die im Bereich, in dem die beiden Gateelektroden anein­ ander angrenzen, besonders dünn ist. Die Dicke der Silizid­ schicht in diesem Bereich ist kleiner als die Größe eines Si­ lizidkristalliten, um Diffusion von Dotierstoff zwischen den beiden Gateelektroden zu verringern.In US 5 633 523 an integrated circuit arrangement is wrote in the two of opposite to each other Conductivity types doped gate electrodes of a PMOS Transistor and an NMOS transistor electrically with each other are connected. The two gate electrodes are adjacent to one another on. A silicide layer is arranged over the gate electrodes net, in the area where the two gate electrodes are attached border, is particularly thin. The thickness of the silicide layer in this area is smaller than the size of a Si licide crystallites to diffusion of dopant between the to reduce both gate electrodes.

In der europäischen Patentanmeldung 0 098 737 A2 ist eine in­ tegrierte Schaltungsanordnung beschrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Ga­ teelektroden eines NMOS-Transistors und eines PMOS- Transistors miteinander verbunden sind. Die Gateelektroden grenzen aneinander an. In einem Bereich, in dem die Gateelek­ troden aneinander angrenzen, wird durch Silizierung eine Struktur aus Silizid erzeugt.In European patent application 0 098 737 A2 there is a tegrierte circuitry described, in which two of mutually opposite conductivity types doped Ga electrodes of an NMOS transistor and a PMOS Transistors are interconnected. The gate electrodes adjoin each other. In an area where the gate elec adjoin each other by siliconization Structure made of silicide.

In der deutschen Patentanmeldung DE 41 21 051 A1 ist eine in­ tegrierte Schaltungsanordnung beschrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Ga­ teelektroden eines MNOS-Transistors und eines NMOS- Transistors elektrisch miteinander verbunden sind. Die beiden Gateelektrsden grenzen aneinander an. Mindestens über dem Be­ reich, in dein die Gateelektroden aneinander angrenzen, ist eine durchgängige Silizidschicht angeordnet. In German patent application DE 41 21 051 A1 there is a tegrierte circuitry described, in which two of mutually opposite conductivity types doped Ga electrodes of an MNOS transistor and an NMOS Transistors are electrically connected. The two Gate electrodes are adjacent to one another. At least over the Be rich in which the gate electrodes are adjacent to one another arranged a continuous silicide layer.  

In der deutschen Patentschrift DE 195 35 629 C1 wird ein Verfahren zur Herstellung einer integrierten Schaltungsanord­ nung beschrieben, bei dem zur Herstellung zweier von zueinan­ der entgegengesetzten Leitfähigkeitstypen dotierter Gateelek­ troden eines PMOS-Transistors eines NMOS-Transistors eine Si­ liziumschicht abgeschieden und so strukturiert wird, daß sie getrennte Teilgebiete umfaßt, die nachfolgend unterschiedlich dotiert werden. Durch ganzflächige Abscheidung einer elek­ trisch leitfähigen Schicht und gemeinsame Strukturierung der elektrisch leitfähigen Schicht und der strukturierten Silizi­ umschicht werden die Gateelektroden und eine Metallisie­ rungsebene, über die die Gateelektroden elektrisch verbunden werden, gebildet.In the German patent DE 195 35 629 C1 a Method of making an integrated circuit arrangement described in which two of each other of the opposite conductivity types of doped gate electrodes trode a PMOS transistor of an NMOS transistor an Si silicon layer is deposited and structured so that it includes separate sub-areas, which are different below be endowed. By separating an elec tric conductive layer and common structuring of the electrically conductive layer and the structured silicon the gate electrodes and a metallic layer are coated tion level via which the gate electrodes are electrically connected are formed.

In US-4 041 518 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Source/Drain-Gebiete eines NMOS- FET und eines PMOS-Transistors elektrisch miteinander verbun­ den sind. Die beiden Source/Drain-Gebiete werden jeweils von einer Struktur kontaktiert, die vom selben Leitfähigkeitstyp dotiert ist wie das Source/Drain-Gebiet, das sie kontaktiert. Die beiden Strukturen grenzen aneinander an. Im Bereich, in dem die beiden Strukturen aneinander angrenzen, ist ein Kon­ takt aus Aluminium angeordnet.In US-4 041 518 an integrated circuit arrangement is wrote in the two of opposite to each other Conductivity types doped source / drain regions of an NMOS FET and a PMOS transistor electrically connected to each other they are. The two source / drain regions are each of contacted a structure that is of the same conductivity type is doped like the source / drain region that it contacts. The two structures are adjacent to each other. In the area in which the two structures adjoin is a con arranged in aluminum.

Der Erfindung liegt das Problem zugrunde, eine integrierte Schaltungsanordnung mit erhöhter Packungsdichte und minde­ stens zwei unterschiedlich dotierten Gebieten, die miteinan­ der verbunden sind, anzugeben, bei der die Diffusion der Do­ tierstoffe zwischen den beiden Gebieten bei der Herstellung der Schaltungsanordnung verhindert werden kann. Ferner soll ein Herstellungsverfahren für eine solche Schaltungsanordnung angegeben werden. The problem underlying the invention is an integrated one Circuit arrangement with increased packing density and min at least two differently endowed areas, which coexist which are connected to indicate where the diffusion of the Do animal substances between the two areas in the manufacture the circuit arrangement can be prevented. Furthermore should a manufacturing method for such a circuit arrangement can be specified.  

Dieses Problem wird gelöst durch eine Schaltungsanordnung ge­ mäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 7. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.This problem is solved by a circuit arrangement according to claim 1 and a method for their production according Claim 7. Further embodiments of the invention are based the other claims.

In einer erfindungsgemäßen Schaltungsanordnung sind nieder­ ohmige Strukturen jeweils an einem Gebiet angeordnet. Die niederohmigen Strukturen grenzen nicht aneinander an. Die elektrische Verbindung zwischen zwei Gebieten wird über einen Metallkontakt hergestellt, der nach Erzeugung eines Zwi­ schenoxids gebildet wird. Da nach Erzeugung des Metallkontak­ tes keine Prozeßschritte mit hohen Temperaturen mehr durchge­ führt werden müssen, wird eine Diffusion der Dotierstoffe zwischen den beiden Gebieten verhindert. Da die niederohmigen Strukturen nicht aneinander angrenzen, findet in vorhergehen­ den Prozeßschritten ebenfalls keine Diffusion der Dotierstof­ fe statt. In a circuit arrangement according to the invention are low ohmic structures arranged in one area. The low-resistance structures do not adjoin each other. The electrical connection between two areas is via a Metal contact made, which after generation of a Zwi is formed. Because after creating the metal contact no more process steps with high temperatures Diffusion of the dopants is required prevented between the two areas. Because the low impedance Do not adjoin structures, see previous the process steps also no diffusion of the dopant fe instead.  

Es liegt im Rahmen der Erfindung, daß die beiden Gebiete nicht aneinander angrenzen. Ist ein Abstand zwischen den bei­ den Gebieten gering, und sind die Gebiete über eine die bei­ den Gebiete überlappende elektrische Verbindung miteinander verbunden, so kann bei hohen Temperaturen eine Diffusion der Dotierstoffe über die Verbindung stattfinden.It is within the scope of the invention that the two areas do not adjoin each other. Is a distance between the at the areas are small, and are the areas above one in the electrical connection overlapping the areas connected, a diffusion of the at high temperatures Dopants take place over the compound.

Es ist vorteilhaft, zur Erzeugung der niederohmigen Struktu­ ren vorher in einem ersten Bereich eine schützende Struktur zu erzeugen. Der erste Bereich überlappt die beiden Gebiete. Anschließend wird Metall abgeschieden und selektiv siliziert, wodurch im ersten Bereich kein Silizid entsteht. Dadurch ent­ stehen zwei voneinander getrennte niederohmige Strukturen. Der Metallkontakt wird in einem späteren Prozeßschritt in ei­ nem Bereich erzeugt, der den ersten Bereich und die niede­ rohmigen Strukturen überlappt.It is advantageous to generate the low-resistance structure a protective structure in a first area to create. The first area overlaps the two areas. Then metal is deposited and selectively siliconized, whereby no silicide is formed in the first area. This ent there are two separate, low-resistance structures. The metal contact is in a later process step in egg area that creates the first area and the lower area rough structures overlapped.

Sind die Längen der Gebiete besonders groß, so können zur Verbesserung der elektrischen Verbindung mehrere gleichartige Metallkontakte erzeugt werden. Statt wenigen großen Metall­ kontakten ist es vorteilhaft mehrere kleine Metallkontakte zu erzeugen, da sonst beim chemisch-mechanischen Polieren des Metalls aus dem die Metallkontakte hergestellt werden, eine Oberfläche des Metallkontaktes nicht eben wird. Dieser Effekt wird als "Dishing" bezeichnet.If the lengths of the areas are particularly long, then Improving the electrical connection of several similar Metal contacts are generated. Instead of a few large metals contacts it is advantageous to have several small metal contacts generate, otherwise the chemical-mechanical polishing of the Metal from which the metal contacts are made, one The surface of the metal contact does not become flat. This effect is called "dishing".

Da auch eine Diffusion der Dotierstoffe ohne einen schnellen Diffusionspfad direkt zwischen den beiden aneinander angren­ zenden Gebieten stattfindet, ist es vorteilhaft, bei beson­ ders langen Gebieten die Gebiete so zu erzeugen, daß inner­ halb des ersten Bereichs die Gebiete in zweiten Bereichen nicht aneinander angrenzen.Since also a diffusion of the dopants without a quick Attach the diffusion path directly between the two areas, it is advantageous to long areas to produce the areas so that inner half of the first area the areas in second areas do not adjoin each other.

Um das Ätzen einer Vertiefung in dem Zwischenoxid für den Me­ tallkontakt durch einen Ätzstop zu beenden, ist es vorteil­ haft, wenn die beiden Gebiete unterhalb des zu erzeugenden Metallkontaktes aneinander angrenzen. Die beiden Gebiete die­ nen als Ätzstop, da das Zwischenoxid selektiv zum Material der beiden Gebiete geätzt werden kann.To etch a recess in the intermediate oxide for the Me It is advantageous to end tall contact with an etch stop is liable if the two areas below the to be generated  Adjacent metal contact. The two areas the NEN as an etch stop, since the intermediate oxide is selective to the material of the two areas can be etched.

Gleichzeitig mit dem Metallkontakt können auch Kontakte für weitere Gebiete erzeugt werden. Um eine vollständige Auffül­ lung der dazu erzeugten Vertiefungen zu gewährleisten, ist es vorteilhaft, wenn entweder die Breite oder die Länge der Ver­ tiefungen gleich groß sind. Darüber hinaus ist es vorteilhaft, wenn Flächen der Vertiefungen in etwa übereinstimmen, da die Ätzrate von der Größe der Flächen abhängt. Eine gleiche Ätz­ rate ist insbesondere dann wichtig, wenn die beiden Gebiete und/oder die weiteren Gebiete flach sind, da wegen der endli­ chen Selektivität des Ätzprozesses sonst die beiden Gebiete oder die weiteren Gebiete durchätzt werden können.At the same time as the metal contact, contacts for additional areas are created. To complete a replenishment It is to ensure the development of the wells created for this purpose advantageous if either the width or the length of the ver depressions are the same size. In addition, it is advantageous if areas of the depressions roughly match, since the Etching rate depends on the size of the areas. An equal etch Rate is especially important if the two areas and / or the other areas are flat because of the endli Chen selectivity of the etching process otherwise the two areas or the other areas can be etched through.

Der Metallkontakt kann auch zur Kontaktierung der beiden Ge­ biete mit anderen Elementen der Schaltungsanordnung dienen.The metal contact can also be used to contact the two Ge offer serve with other elements of the circuit arrangement.

Die Erfindung bezieht sich insbesondere auf eine integrierte Schaltungsanordnung mit mindestens zwei MOS-Transistoren, de­ ren Gateelektroden die beiden Gebiete sind. Die weiteren Ge­ biete sind in diesem Fall z. B. Source/Drain-Gebiete der bei­ den MOS-Transistoren. Alternativ können die beiden Gebiete jeweils ein Source/Drain-Gebiet, ein Abschluß von Sour­ ce/Drain-Gebieten, ein Anschluß von Bipolartransitoren und/oder eine Gateelektrode sein. Die Anschlüsse enthalten oft dotiertes Polysilizium. Die zwei MOS-Transistoren können z. B. planare und/oder vertikale Transistoren sein.The invention particularly relates to an integrated Circuit arrangement with at least two MOS transistors, de Ren gate electrodes are the two areas. The other Ge offer in this case z. B. source / drain regions of the at the MOS transistors. Alternatively, the two areas one source / drain region each, a termination of sour ce / drain areas, a connection of bipolar transistors and / or a gate electrode. The connections included often doped polysilicon. The two MOS transistors can e.g. B. planar and / or vertical transistors.

Im folgenden wird die Erfindung anhand der Ausführungsbei­ spiele, die in den Figuren dargestellt sind, näher erläutert.In the following the invention is based on the embodiment games, which are shown in the figures, explained in more detail.

Fig. 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem in oder über einer Schicht des Substrats eine isolie­ rende Struktur, zwei MOS-Transistoren mit Source/Drain Gebie­ ten (in dieser Figur nicht sichtbar), Gatedielektrikum und Gateelektroden, eine schützende Struktur und niederohmige Strukturen erzeugt wurden. Das Getedielektrikum wurde auf ei­ ner Oberfläche des Substrats aufgewachsen. Fig. 1 shows a cross section through a first substrate, after in or over a layer of the substrate an insulating structure, two MOS transistors with source / drain regions (not visible in this figure), gate dielectric and gate electrodes, a protective structure and low-resistance structures were created. The seed dielectric was grown on a surface of the substrate.

Fig. 2 zeigt den Querschnitt aus Fig. 1, nachdem ein Zwi­ schenoxid, ein Metallkontakt und Kontakte (in dieser Figur nicht sichtbar) erzeugt wurden. FIG. 2 shows the cross section from FIG. 1 after an intermediate oxide, a metal contact and contacts (not visible in this figure) have been produced.

Fig. 3 zeigt eine Aufsicht auf das erste Substrat aus Fig. 2. Das Zwischenoxid ist nicht dargestellt. Der Metallkontakt überlappt einen ersten Bereich. FIG. 3 shows a top view of the first substrate from FIG. 2. The intermediate oxide is not shown. The metal contact overlaps a first area.

Fig. 4 zeigt eine Aufsicht auf ein zweites Substrat, nachdem eine isolierende Struktur, zwei MOS-Transistoren mit Sour­ ce/Drain Gebieten, Gatedielektrikum und Gateelektroden, nie­ derohmige Strukturen, ein Zwischenoxid (in dieser Figur nicht dargestellt), einen ersten Bereich überlappende Metallkontak­ te und Kontakte erzeugt wurden. Fig. 4 shows a plan view of a second substrate after an insulating structure, two MOS transistors with source / drain regions, gate dielectric and gate electrodes, non-resistive structures, an intermediate oxide (not shown in this figure), a metal contact overlapping a first region te and contacts were created.

Fig. 5 zeigt eine Aufsicht auf ein drittes Substrat, nachdem eine isolierende Struktur, zwei MOS-Transistoren mit Sour­ ce/Drain Gebieten, Gatedielektrikum und Gateelektroden, nie­ derohmige Strukturen, ein Zwischenoxid (in dieser Figur nicht dargestellt), einen ersten Bereich überlappende, nicht an zweite Bereiche angrenzende Metallkontakte und Kontakte er­ zeugt wurden. Fig. 5 shows a plan view of a third substrate having an insulating structure, two MOS transistors with sour / drain regions, gate dielectric and gate electrodes, never-impedance structures, an intermediate oxide (not shown in this figure), a first portion overlapping, metal contacts and contacts not adjacent to second areas were created.

In einem ersten Ausführungsbeispiel verlaufen parallel zu ei­ ner Oberfläche O eines ersten Substrats 1 aus Silizium eine x-Achse x und eine y-Achse y (s. Fig. 1). Die x-Achse x ver­ läuft senkrecht zur y-Achse y.In a first exemplary embodiment, an x-axis x and a y-axis y run parallel to a surface O of a first silicon substrate 1 (see FIG. 1). The x-axis x ver runs perpendicular to the y-axis y.

An der Oberfläche O sind zwei zueinander komplementäre, planare Transistoren angeordnet. Ihre Herstellung erfolgt z. B. nach dem Stand der Technik. Dazu wird in einer Schicht S des Substrats 1 eine isolierende Struktur I gebildet, die die zu erzeugenden Transistoren voneinander isoliert. Die isolierende Struktur I umgibt Source/Drain-Gebiete S/D der Transistoren und ist zwischen den Source/Drain-Gebieten S/D bezüglich der x-Achse x ca. 1 µm lang. Auf der Oberfläche O wird ein Gatedielektrikum Gd erzeugt. Über dem Gatedielektri­ kum Gd wird aneinander angrenzend eine erste Gateelektrode Ga1 und eine zweite Gateelektrode Ga2 erzeugt (s. Fig. 1). Eine Grenzlinie zwischen der ersten Gateelektrode Ga1 und der zweiten Gateelektrode Ga2 verläuft parallel zur y-Achse y entlang einem Teil einer Mittellinie der isolierenden Struk­ tur I. Mit Hilfe einer Maske werden die erste Gateelektrode Ga1, die zweite Gateelektrode Ga2 und das Gatedielektrikum Gd strukturiert. Anschließend werden die erste Gateelektrode Ga1 mit Hilfe einer Maske mit Dotierstoff von einem ersten Leit­ fähigkeitstyp und die zweite Gateelektrode Ga2 mit Hilfe ei­ ner Maske mit Dotierstoff von einem zweiten, zum ersten Leit­ fähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert. Gleichzeitig werden auch die Source/Drain-Gebiete S/D implan­ tiert. An senkrecht zur Oberfläche O verlaufende Flächen der ersten Gateelektrode Ga1 und der zweiten Gateelektrode Ga2 werden durch Abscheidung und Rückätzen von SiO2 Spacer (nicht dargestellt) erzeugt.Two mutually complementary, planar transistors are arranged on the surface O. They are manufactured e.g. B. according to the prior art. For this purpose, an insulating structure I is formed in a layer S of the substrate 1 , which isolates the transistors to be produced from one another. The insulating structure I surrounds the source / drain regions S / D of the transistors and is between the source / drain regions S / D with respect to the x-axis x approx. 1 μm long. A gate dielectric Gd is generated on the surface O. A first gate electrode Ga1 and a second gate electrode Ga2 are produced adjacent to one another above the gate dielectric Gd (see FIG. 1). A boundary line between the first gate electrode Ga1 and the second gate electrode Ga2 runs parallel to the y-axis y along part of a center line of the insulating structure I. The first gate electrode Ga1, the second gate electrode Ga2 and the gate dielectric Gd are structured using a mask. Subsequently, the first gate electrode Ga1 is doped with the aid of a mask with dopant of a first conductivity type and the second gate electrode Ga2 with the aid of a mask with dopant of a second conductivity type opposite to the first conductivity type. At the same time, the source / drain regions S / D are also implanted. Surfaces of the first gate electrode Ga1 and the second gate electrode Ga2 running perpendicular to the surface O are produced by deposition and etching back of SiO 2 spacers (not shown).

Anschließend wird eine schützende Struktur Ss durch Abschei­ den von SiO2 in einer Dicke von 70 nm und Ätzen mit Hilfe ei­ ner ersten Maske (nicht dargestellt) erzeugt (s. Fig. 1). Die schützende Struktur Ss bedeckt einen ersten Bereich B1, der die erste Gateelektrode Ga1 und die zweite Gateelektrode Ga2 im Bereich der Grenzlinie überlappt. Die schützende Struktur Ss ist bezüglich der y-Achse y ca. 0.6 µm breit und bezüglich der x-Achse x ca. 0.3 µm lang.A protective structure Ss is then produced by depositing SiO 2 in a thickness of 70 nm and etching with the aid of a first mask (not shown) (see FIG. 1). The protective structure Ss covers a first region B1 which overlaps the first gate electrode Ga1 and the second gate electrode Ga2 in the region of the boundary line. The protective structure Ss is about 0.6 µm wide with respect to the y-axis y and about 0.3 µm long with respect to the x-axis x.

Anschließend wird Titan in einer Dicke von 40 nm abgeschieden und selektiv siliziert. Dadurch entstehen an einer freilie­ genden Oberfläche der ersten Gateelektrode Ga1 eine erste niederohmige Struktur St1 und an einer freiliegenden Oberflä­ che der zweiten Gateelektrode Ga2 eine zweite niederohmige Struktur St2. Die Spacer verhindern eine Silizidbildung an den senkrecht zur Oberfläche O verlaufenden Flächen der er­ sten Gateelektrode Ga1 und der zweiten Gateelektrode Ga2 und damit einen Kurzschluß mit den Source/Drain-Gebieten S/D. Im ersten Bereich B1 findet keine Silizidbildung statt, da dort die schützende Struktur Ss die Oberfläche O schützt. Metall, das bei der Silizidbildung nicht reagiert hat, wird mit z. B. zunächst H2O2/H2O, dann NH4OH/H2O2/H2O und dann wieder H2O2/H2O entfernt (s. Fig. 1). Die erste niederohmige Struk­ tur St1 und die zweite niederohmige Struktur St2 grenzen nicht aneinander an.Titanium is then deposited to a thickness of 40 nm and selectively siliconized. This creates a first low-resistance structure St1 on an exposed surface of the first gate electrode Ga1 and a second low-resistance structure St2 on an exposed surface of the second gate electrode Ga2. The spacers prevent silicide formation on the surfaces of the first gate electrode Ga1 and the second gate electrode Ga2 running perpendicular to the surface O and thus a short circuit with the source / drain regions S / D. No silicide formation takes place in the first area B1, since the protective structure Ss protects the surface O there. Metal that has not reacted during the silicide formation is z. B. first H 2 O 2 / H 2 O, then NH 4 OH / H 2 O 2 / H 2 O and then again H 2 O 2 / H 2 O (see FIG. 1). The first low-resistance structure St1 and the second low-resistance structure St2 do not adjoin one another.

Anschließend wird ein Zwischenoxid Z erzeugt, indem ca. 150 nm undotiertes SiO2 in einem CVD-Verfahren und 1600 nm Borphos­ phorsilikatglas abgeschieden und nach einem Temperschritt durch ein chemisch-mechanisches Polieren planarisiert wird (s. Fig. 2).Subsequently, an intermediate oxide Z is generated by depositing approx. 150 nm undoped SiO 2 in a CVD process and 1600 nm borophosphosilicate glass and planarizing after a tempering step by chemical-mechanical polishing (see FIG. 2).

Anschließend werden mit Hilfe einer zweiten Maske (nicht dar­ gestellt) Vertiefungen geätzt, bis Teile der Source/Drain- Gebiete S/D, ein Teil der ersten Gateelektrode Ga1 und ein Teil der zweiten Gateelektrode Ga2 freigelegt werden. Zur Er­ zeugung eines Metallkontaktes K, der die erste Gateelektrode Ga1 mit der zweiten Gateelektrode Ga2 elektrisch verbindet, und von Kontakten K* der Source/Drain-Gebiete S/D werden zu­ nächst 45 nm Titan, dann 100 nm Titannitrid und dann 650 nm Wolfram abgeschieden und ganzflächig plasmaunterstützt zu­ rückgeätzt, bis das Zwischenoxid Z freigelegt wird. (s. Fig. 2). Dabei sind N2/Ar/H2/WF6 als Ätzmittel geeignet. Der Me­ tallkontakt K überlappt den ersten Bereich B1 quer (s. Fig. 3). Um eine vollständige Auffüllung der Vertiefungen zu ge­ währleisten, stimmen eine Breite B entlang der y-Achse y des Metallkontaktes K und eine Breite B* entlang der y-Achse y der Kontakte K* im wesentlichen überein und betragen ca. 0.4 µm.Subsequently, depressions are etched using a second mask (not shown) until parts of the source / drain regions S / D, part of the first gate electrode Ga1 and part of the second gate electrode Ga2 are exposed. To create a metal contact K, which electrically connects the first gate electrode Ga1 to the second gate electrode Ga2, and contacts K * of the source / drain regions S / D, 45 nm titanium, then 100 nm titanium nitride and then 650 nm tungsten are next deposited and etched back plasma-assisted over the entire surface until the intermediate oxide Z is exposed. (see Fig. 2). N 2 / Ar / H 2 / WF 6 are suitable as etchants. The metal contact K overlaps the first region B1 transversely (see FIG. 3). In order to ensure complete filling of the depressions, a width B along the y-axis y of the metal contact K and a width B * along the y-axis y of the contacts K * essentially match and are approximately 0.4 μm.

In einem zweiten Ausführungsbeispiel werden für ein zweites Substrat 1' Source/Drain-Gebiete S/D', eine isolierende Struktur, ein Gatedielektrikum, eine erste Gateelektrode Ga1', eine zweite Gateelektrode Ga2', eine schützende Struk­ tur, eine erste niederohmige Struktur St1', eine zweite nie­ derohmige Struktur St2' und ein Zwischenoxid gebildet. Die erste Gateelektrode Ga1', die zweite Gateelektrode Ga2' und die schützende Struktur sind im Vergleich zu der ersten Ga­ teelektrode Ga1, der zweiten Gateelektrode Ga2 und der schüt­ zenden Struktur des ersten Ausführungsbeispiels entlang der y-Achse y wesentlich länger (s. Fig. 4). Durch maskiertes Ät­ zen werden Vertiefungen für mehrere Metallkontakte K' sowie für Kontakte K*' der Source/Drain-Gebiete erzeugt. Analog wie im ersten Ausführungsbeispiel werden die Metallkontakte K' und die Kontakte K*' durch Abscheidung von 45 nm Titan, dann 100 nm Titannitrid und dann 650 nm Wolfram und ganzflächigem plasmaunterstütztem Rückätzen, bis das Zwischenoxid freige­ legt wird, erzeugt (s. Fig. 4).In a second exemplary embodiment, for a second substrate 1 'source / drain regions S / D', an insulating structure, a gate dielectric, a first gate electrode Ga1 ', a second gate electrode Ga2', a protective structure, a first low-resistance structure St1 ', a second non-resistive structure St2' and an intermediate oxide are formed. The first gate electrode Ga1 ', the second gate electrode Ga2' and the protective structure are considerably longer in comparison with the first gate electrode Ga1, the second gate electrode Ga2 and the protective structure of the first exemplary embodiment along the y-axis y (see FIG. 4). Masked etching creates recesses for a plurality of metal contacts K 'and for contacts K *' of the source / drain regions. Analogously to the first exemplary embodiment, the metal contacts K 'and the contacts K *' are produced by depositing 45 nm titanium, then 100 nm titanium nitride and then 650 nm tungsten and full-area plasma-assisted etching back until the intermediate oxide is exposed (see FIG. 4).

In einem dritten Ausführungsbeispiel werden analog wie im er­ sten Ausführungsbeispiel für ein drittes Substrat 1'' Sour­ ce/Drain-Gebiete S/D'', eine isolierende Struktur, und ein Gatedielektrikum erzeugt. Eine erste Gateelektrode Ga1'' und eine zweite Gateelektrode Ga2'' werden durch Abscheiden von Polysilizium und anschließendem maskiertem Ätzen erzeugt, wo­ durch die erste Gateelektrode Ga1'' und die zweite Gateelek­ trode Ga2'' innerhalb eines zum zweiten Ausführungsbeispiel analogen ersten Bereichs B1'' in zweiten Bereichen B2'' nicht aneinander angrenzen.In a third exemplary embodiment, an insulating structure and a gate dielectric are generated analogously to the first exemplary embodiment for a third substrate 1 '' source / drain regions S / D ''. A first gate electrode Ga1 ″ and a second gate electrode Ga2 ″ are produced by deposition of polysilicon and then masked etching, where through the first gate electrode Ga1 ″ and the second gate electrode Ga2 ″ within a first region B1 ′ which is analogous to the second exemplary embodiment. 'Do not adjoin each other' in second areas B2 '.

Anschließend werden analog wie im zweiten Ausführungsbeispiel eine schützende Struktur, eine erste niederohmige Struktur St1'', eine zweite niederohmige Struktur St2'', ein Zwi­ schenoxid, Metallkontakte K'' und Kontakte K*'' erzeugt. Die Metallkontakte K'' sind zwischen den zweiten Bereichen B2'' angeordnet.Then be analogous to the second embodiment a protective structure, a first low-resistance structure St1 '', a second low-resistance structure St2 '', an intermediate is oxide, metal contacts K '' and contacts K * '' generated. The Metal contacts K '' are between the second areas B2 '' arranged.

Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete, Bereiche, Strukturen und Kontakte an die jeweiligen Erforder­ nisse angepaßt werden.Many variations of the exemplary embodiments are conceivable which are also within the scope of the invention. In particular  the dimensions of the layers, areas, Areas, structures and contacts to the respective requirements nisse be adjusted.

Abgeschiedene Materialien, wie Wolfram oder Borsilikatglas, können sowohl rückgeätzt als auch chemisch-mechanisch poliert werden.Deposited materials, such as tungsten or borosilicate glass, can be etched back as well as chemically-mechanically polished become.

Claims (16)

1. Integrierte Schaltungsanordnung mit mindestens zwei unter­ schiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind,
  • - bei der ein erstes Gebiet (Ga1) mit einer ersten niede­ rohmigen Struktur (St1) versehen ist,
  • - bei der ein zweites Gebiet (Ga2) mit einer zweiten niede­ rohmigen Struktur (St2) versehen ist,
  • - bei der die erste niederohmige Struktur (St1) nicht an die zweite niederohmige Struktur (St2) angrenzt,
  • - bei der die erste niederohmige Struktur (St1) mit der zwei­ ten niederohmigen Struktur (St2) über einen Metallkontakt (K) miteinander verbunden sind, der innerhalb eines Zwi­ schenoxids (Z) angeordnet ist.
1. Integrated circuit arrangement with at least two differently doped areas which are electrically connected to one another,
  • in which a first region (Ga1) is provided with a first, low, tubular structure (St1),
  • a second region (Ga2) is provided with a second, low, tubular structure (St2),
  • - in which the first low-resistance structure (St1) does not adjoin the second low-resistance structure (St2),
  • - In which the first low-resistance structure (St1) with the two th low-resistance structure (St2) are connected to one another via a metal contact (K) which is arranged within an intermediate oxide (Z).
2. Schaltungsanordnung nach Anspruch 1, bei der das erste Ge­ biet (Ga1) an das zweite Gebiet (Ga2) angrenzt.2. Circuit arrangement according to claim 1, wherein the first Ge offers (Ga1) adjacent to the second area (Ga2). 3. Schaltungsanordnung nach Anspruch 1 oder 2,
  • - bei der das erste Gebiet (Ga1) von einem ersten Leitfähig­ keitstyp dotiert ist,
  • - bei der das zweite Gebiet (Ga2) von einem zweiten, zum er­ sten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert ist.
3. Circuit arrangement according to claim 1 or 2,
  • - in which the first region (Ga1) is doped with a first conductivity type,
  • - In which the second region (Ga2) is doped by a second conductivity type opposite to the first conductivity type.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, bei der die erste niederohmige Struktur (St1) und die zweite niederohmige Struktur (St2) Silizid enthalten.4. Circuit arrangement according to one of claims 1 to 3, which is the first low-resistance structure (St1) and the second low-resistance structure (St2) contain silicide. 5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, bei der die erste niederohmige Struktur (St1') und die zweite niederohmige Struktur (St2') über mehrere Metallkontakte (K') miteinander verbunden sind. 5. Circuit arrangement according to one of claims 1 to 4, which is the first low-resistance structure (St1 ') and the second low-resistance structure (St2 ') over several metal contacts (K ') are connected to each other.   6. Schaltungsanordnung nach Anspruch 5, bei der das erste Ge­ biet (Ga1'') und das zweite Gebiet (Ga2'') in zwischen den Metallkontakten (K'') angeordneten zweiten Bereichen (B2'') nicht aneinander angrenzen.6. Circuit arrangement according to claim 5, wherein the first Ge offers (Ga1 '') and the second region (Ga2 '') in between the Metal contacts (K '') arranged second areas (B2 '') do not adjoin each other. 7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6,
  • - bei der das erste Gebiet (Ga1) eine erste Gateelektrode (Ga1) eines ersten MOS-Transistors ist,
  • - bei der das zweite Gebiet (Ga2) eine zweite Gateelektrode (Ga2) eines zweiten MOS-Transistors ist.
7. Circuit arrangement according to one of claims 1 to 6,
  • in which the first region (Ga1) is a first gate electrode (Ga1) of a first MOS transistor,
  • - In which the second region (Ga2) is a second gate electrode (Ga2) of a second MOS transistor.
8. Verfahren zur Herstellung einer integrierten Schaltungsan­ ordnung mit mindestens zwei unterschiedlich dotierten Ge­ bieten, die elektrisch miteinander verbunden sind,
  • - bei dem ein erstes Gebiet (Ga1) und ein zweites Gebiet (Ga2) erzeugt werden,
  • - bei dem das erste Gebiet (Ga1) mit einer ersten niederohmi­ gen Struktur (St1) versehen wird,
  • - bei dem das zweite Gebiet (Ga2) mit einer zweiten niede­ rohmigen Struktur (St2) versehen wird,
  • - bei dem die erste niederohmige Struktur (St1) und die zwei­ te niederohmige Struktur (St2) so erzeugt werden, daß sie nicht aneinanderangrenzen,
  • - bei der ein Zwischenoxid (Z) erzeugt wird,
  • - bei dem nach Erzeugung des Zwischenoxids (Z) innerhalb des Zwischenoxids (Z) ein Metallkontakt (K) erzeugt wird, der mit der ersten niederohmigen Struktur (St1) und mit der zweiten niederohmigen Struktur (St2) überlappt.
8. A method for producing an integrated circuit arrangement with at least two differently doped Ge, which are electrically connected to one another,
  • - in which a first region (Ga1) and a second region (Ga2) are generated,
  • - in which the first region (Ga1) is provided with a first low-resistance structure (St1),
  • - in which the second region (Ga2) is provided with a second, low, tubular structure (St2),
  • in which the first low-resistance structure (St1) and the second low-resistance structure (St2) are produced in such a way that they do not adjoin one another,
  • - in which an intermediate oxide (Z) is generated,
  • - In which, after generation of the intermediate oxide (Z), a metal contact (K) is produced within the intermediate oxide (Z), which overlaps with the first low-resistance structure (St1) and with the second low-resistance structure (St2).
9. Verfahren nach Anspruch 8, bei dem das erste Gebiet (Ga1) und das zweite Gebiet (Ga2) so erzeugt werden, daß sie an­ einander angrenzen.9. The method according to claim 8, wherein the first region (Ga1) and the second region (Ga2) are generated to be on adjoin each other. 10. Verfahren nach Anspruch 8 oder 9,
  • - bei dem das erste Gebiet (Ga1) so erzeugt wird, daß es von einem ersten Leitfähigkeitstyp dotiert ist,
  • - bei dem das zweite Gebiet (Ga2) so erzeugt wird, daß es von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetz­ ten Leitfähigkeitstyp dotiert ist.
10. The method according to claim 8 or 9,
  • in which the first region (Ga1) is produced in such a way that it is doped with a first conductivity type,
  • - In which the second region (Ga2) is generated so that it is doped by a second conductivity type opposed to the first conductivity type.
11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem die erste niederohmige Struktur (St1) und die zweite niede­ rohmige Struktur (St2) durch selektive Silizierung gebildet werden.11. The method according to any one of claims 8 to 10, wherein the first low-resistance structure (St1) and the second low rough structure (St2) formed by selective siliconization become. 12. Verfahren nach einem der Ansprüche 8 bis 11,
  • - bei dem mehrere Metallkontakte (K') erzeugt werden, die die erste niederohmige Struktur (St1') und die zweite niede­ rohmige Struktur (St2') miteinander verbinden.
12. The method according to any one of claims 8 to 11,
  • - In which a plurality of metal contacts (K ') are produced which connect the first low-resistance structure (St1') and the second low-resistance structure (St2 ') to one another.
13. Verfahren nach Anspruch 12, bei dem das erste Gebiet (Ga1'') und das zweite Gebiet (Ga2'') so erzeugt werden, daß sie innerhalb zweiter Bereiche (B2''), die zwischen den Metallkontakten (K'') angeordnet sind, nicht aneinander an­ grenzen.13. The method of claim 12, wherein the first region (Ga1 '') and the second region (Ga2 '') are generated that they are within two areas (B2 '') that are between the Metal contacts (K '') are arranged, not to each other limit. 14. Verfahren nach einem der Ansprüche 8 bis 13,
  • - bei dem nach Erzeugung des ersten Gebiet (Ga1) und des zweiten Gebiet (Ga2) eine schützende Struktur (Ss) gebildet wird, die das erste Gebiet (Ga1) und das zweite Gebiet (Ga2) in einem ersten Bereich (B1) überlappt,
  • - bei dem anschließend Metall abgeschieden und siliziert wird, wodurch die erste niederohmige Struktur (St1) und die zweite niederohmige Struktur (St2) entstehen,
  • - bei dem nach der Erzeugung des Zwischenoxids (Z) mit Hilfe einer Maske geätzt wird, bis in einem Bereich, der den er­ sten Bereich (B1) überlappt, die erste niederohmige Struk­ tur (St1) und die zweite niederohmige Struktur (St2) frei­ gelegt werden,
  • - bei dem anschließend leitendes Material abgeschieden wird, wodurch der Metallkontakt (K) entsteht.
14. The method according to any one of claims 8 to 13,
  • in which, after the production of the first region (Ga1) and the second region (Ga2), a protective structure (Ss) is formed which overlaps the first region (Ga1) and the second region (Ga2) in a first region (B1),
  • in which metal is subsequently deposited and siliconized, whereby the first low-resistance structure (St1) and the second low-resistance structure (St2) are formed
  • - In which after the generation of the intermediate oxide (Z) is etched with the aid of a mask, in a region which overlaps the first region (B1), the first low-resistance structure (St1) and the second low-resistance structure (St2) are free be placed,
  • - In the subsequent conductive material is deposited, creating the metal contact (K).
15. Verfahren nach einem der Ansprüche 8 bis 14,
  • - bei dem nach Erzeugung des Zwischenoxids (Z) für Kontakte (K*) von Source/Drain-Gebieten (S/D) und für den Metallkon­ takt (K) mit Hilfe einer Maske Vertiefungen geätzt werden,
  • - bei dem durch Abscheiden und ganzflächiges Rückätzen oder chemisch-mechanisches Polieren von Metall der Metallkontakt (K) sowie die Kontakte (K*) entstehen,
  • - bei dem die Kontakte (K*) und der Metallkontakt (K) so er­ zeugt werden, daß ihre Abmessungen entlang einer y-Achse (y), die parallel zu einer Oberfläche (O) eines Substrats (1) verläuft, im wesentlichen übereinstimmen.
15. The method according to any one of claims 8 to 14,
  • - In which, after generation of the intermediate oxide (Z) for contacts (K *) of source / drain regions (S / D) and for the metal contact (K), depressions are etched using a mask,
  • - in which the metal contact (K) and the contacts (K *) are formed by deposition and etching back over the entire surface or chemical-mechanical polishing of metal,
  • - In which the contacts (K *) and the metal contact (K) are created so that their dimensions along a y-axis (y), which runs parallel to a surface (O) of a substrate ( 1 ), substantially match .
16. Verfahren nach einem der Ansprüche 8 bis 15,
  • - bei dem das erste Gebiet (Ga1) als erste Gateelektrode (Ga1) eines ersten MOS-Transistors erzeugt wird,
  • - bei dem das zweite Gebiet (Ga2) als zweite Gateelektrode (Ga2) eines zweiten MOS-Transistors erzeugt wird.
16. The method according to any one of claims 8 to 15,
  • in which the first region (Ga1) is produced as the first gate electrode (Ga1) of a first MOS transistor,
  • - In which the second region (Ga2) is generated as a second gate electrode (Ga2) of a second MOS transistor.
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