DE19720204A1 - Manufacturing method of semiconductor memory device with capacitor - Google Patents

Manufacturing method of semiconductor memory device with capacitor

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Abstract

The manufacturing method involves forming on the substrate a first insulator, overlaying the transfer transistor and forming a first conductive layer. At least the first insulator is electrically coupled with one of the drain and source of the transfer transistor. A stack layer is formed on a second insulator and a third insulator is formed on the stack layer sidewall. A fourth insulator is formed on the second and third insulator surface. The third and fourth insulator and insulator located below the third insulator until the first conductive layer surface are removed to form an opening. On the stack layer and first conductive layer surface is formed a second conductive layer, which fills the opening approximately. The second conductive layer is patterned, to separate the portion located above the stack layer. The stack layer is then removed and insulator located below the stack layer until the first conductive layer surface is removed. The first and second conductive layers are patterned, to make one end of the second conductive layer connect to the upper surface of the first conductive layer. The first conductive layer constitutes a trunk-type like conductive , and the second conductive layer constitutes a branch-type like conductive layer, and the first and second conductive layer constitute a storage electrode of the storage capacitor. The second insulator is then removed and a dielectric is formed on exposed surface of the first and second conductive layer, forming one dielectric. On one surface of the dielectric a third conductive layer is formed to constitute an opposed electrode of the storage capacitor.

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrich­ tung. Insbesondere betrifft die vorliegende Erfindung den Aufbau eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM = dynamic random access memory) bzw. einer Zelle hiervon, welche im wesentlichen aus einem Übertragungstran­ sistor und einem Ladungsspeicherkondensator aufgebaut ist.The invention relates to a semiconductor memory device tung. In particular, the present invention relates to the Building a dynamic memory with random access (DRAM = dynamic random access memory) or a cell of these, which essentially consist of a transmission oil sistor and a charge storage capacitor is constructed.

Fig. 8 ist ein Schaltkreisdiagramm einer Speicherzelle für eine DRAM-Vorrichtung. Wie in der Zeichnung darge­ stellt, besteht die DRAM-Zelle im wesentlichen aus einem Übertragungstransistor T und einem Ladungsspeicherkondensa­ tor C. Eine Source des Übertragungstransistor T ist mit ei­ ner entsprechenden Bitleitung BL verbunden und ein Drain hiervon ist mit einer Speicherelektrode 6 des Ladungsspei­ cherkondensators C verbunden. Ein Gate des Übertragungs­ transistors T ist mit einer entsprechenden Wortleitung WL verbunden. Eine gegenüberliegende Elektrode oder Gegenelek­ trode 8 des Kondensators C ist mit einer Konstant-Energie­ versorgung verbunden. Zwischen der Speicherelektrode 6 und der Gegenelektrode 8 ist ein dielektrischer Film 7 angeord­ net. Fig. 8 is a circuit diagram of a memory cell for a DRAM device. As shown in the drawing, the DRAM cell consists essentially of a transfer transistor T and a charge storage capacitor C. A source of the transfer transistor T is connected to a corresponding bit line BL and a drain thereof is connected to a storage electrode 6 of the charge storage capacitor C. connected. A gate of the transmission transistor T is connected to a corresponding word line WL. An opposite electrode or counter electrode 8 of the capacitor C is connected to a constant energy supply. A dielectric film 7 is arranged between the storage electrode 6 and the counter electrode 8 .

Bei einem DRAM-Herstellungsprozeß wird für ein übliches DRAM hauptsächlich ein zweidimensionaler Kondensator (Planartyp-Kondensator genannt) mit einer Speicherkapazität von unter 1Mb (Megabit) verwendet. Im Falle eines DRAM mit einer Speicherzelle, die einen Planartyp-Kondensator ver­ wendet, werden elektrische Ladungen auf der Hauptoberfläche eines Halbleitersubstrates gespeichert, so daß die Haupt­ oberfläche einen großen Flächenbereich haben muß. Diese Art von Speicherzelle ist somit nicht für ein DRAM geeignet, das einen hohen Integrationsgrad hat. Für ein höher inte­ griertes DRAM, beispielsweise ein DRAM mit mehr als 4M Bits Speicherkapazität, wurde daher ein dreidimensionaler Kon­ densator, Stapeltyp oder Grabentyp genannt, eingeführt.In a DRAM manufacturing process, for a common one DRAM mainly a two-dimensional capacitor (Called planar type capacitor) with a storage capacity of less than 1Mb (megabits). In the case of a DRAM with a memory cell that ver a planar type capacitor turns, electric charges are on the main surface of a semiconductor substrate, so that the main surface must have a large area. This kind memory cell is therefore not suitable for a DRAM, that has a high degree of integration. For a higher inte free DRAM, for example a DRAM with more than 4M bits  Storage capacity, was therefore a three-dimensional Kon capacitor, called stack type or trench type.

Bei den Kondensatoren des Stapel- oder Grabentyps ist es möglich geworden, in einem gleichen oder ähnlichen Volu­ men höhere Speicherkapazität zu erhalten. Um jedoch eine Halbleitervorrichtung mit einer noch höheren Integrations­ rate zu erzielen, beispielsweise einen VLSI-Schaltkreis (very-large-scale integration) mit einer Kapazität von 64 Megabit, ist ein Kondensator mit einer einfachen dreidimen­ sionalen Struktur, also beispielsweise vom Stapeltyp oder Grabentyp unzureichend.For stack or trench type capacitors it has become possible in the same or similar volu to get higher storage capacity. However, around one Semiconductor device with an even higher integration rate, for example a VLSI circuit (very-large-scale integration) with a capacity of 64 Megabit, is a capacitor with a simple three dimensions sional structure, for example of the stack type or Inadequate trench type.

Eine Lösung zur Verbesserung der Kapazität eines Kon­ densators ist die Verwendung eines sogenannten Stapelkon­ densators des Flossentyps, wie er von Ema et al. in "3-Di­ mensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, Seiten 592 bis 595, Dezember 1988 vorgeschlagen wird. Dieser Stapelkondensator des Flossentyps umfaßt Elektroden und dielektrische Filme, welche sich in einer Flossenform in einer Mehrzahl von übereinandergestapelten Schichten erstrecken. DRAMs mit Stapelkondensatoren des Flossentyps sind auch in den US- PSen 5,071,783; 5,126,810; 5,196,365; und 5,206,787 offen­ bart.A solution to improve the capacity of a con is the use of a so-called stacking con fin-type capacitors as described by Ema et al. in "3-Di Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs ", International Electron Devices Meeting, pages 592 to 595, December 1988 is proposed. This stack capacitor the fin type includes electrodes and dielectric films, which is in a fin shape in a plurality of extend stacked layers. DRAMs with Stack capacitors of the fin type are also used in the US PSs 5,071,783; 5,126,810; 5,196,365; and 5,206,787 beard.

Ein anderer Lösungsansatz zur Verbesserung der Kapazi­ tät eines Kondensators ist die Verwendung eines sogenannten Stapelkondensator des Zylindertyps, wie er von Wakamiya et al. in "Novel Stacked Capacitor Cell for 64-Mb DRAM" 1989 Symposium on VLSI Technology Digest of Technical Papers, Seiten 69 bis 70 vorgeschlagen wurde. Dieser Stapelkonden­ sator des Zylindertyps umfaßt Elektroden und dielektrische Filme, welche sich in zylindrischer Form erstrecken, um die Oberflächenbereiche der Elektroden zu erhöhen. Ein DRAM mit einem Stapelkondensator des Zylindertyps ist in der US-PS 5,077,688 offenbart. Another approach to improve capacity A capacitor is the use of a so-called Cylinder type stacked capacitor as described by Wakamiya et al. in "Novel Stacked Capacitor Cell for 64-Mb DRAM" 1989 Symposium on VLSI Technology Digest of Technical Papers, Pages 69 to 70 has been proposed. This stacked condensate Cylinder-type sensors include electrodes and dielectric Films that extend in a cylindrical shape around the To increase surface areas of the electrodes. A DRAM with a stacked capacitor of the cylinder type is in US-PS 5,077,688.  

Mit dem Trend in Richtung erhöhter Intergrationsdichte muß die Größe einer DRAM-Zelle in einer Ebene (die Fläche, welche eine Ebene einnimmt) weiter verringert werden. All­ gemein gesagt, eine Verringerung der Größe der Zelle führt zu einer Verringerung in der Ladungsspeicherkapazität (Kapazität). Wenn weiterhin die Kapazität verringert wird, steigt die Wahrscheinlichkeit von Fehlern aufgrund einfal­ lender α-Strahlen an. Von daher besteht nach wie vor eine Notwendigkeit, eine neue Struktur des Speicherkondensators auszulegen, mit welcher gleiche Kapazität, jedoch ein ge­ ringerer Flächenbedarf in einer Ebene möglich ist, sowie ein Bedarf nach einem geeigneten Verfahren zur Herstellung einer derartigen Struktur.With the trend towards increased integration density the size of a DRAM cell in one plane (the area, which occupies a level) can be further reduced. All Generally speaking, a reduction in the size of the cell results to a decrease in charge storage capacity (Capacity). If capacity continues to decrease, the likelihood of errors increases due to lender α rays. Therefore, there is still one Need a new structure of the storage capacitor to interpret with the same capacity, but a ge less space is possible on one level, as well a need for a suitable manufacturing process such a structure.

Von daher ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleiter-Speichervor­ richtung zu schaffen, mit dem die Herstellung eines Spei­ cherkondensators für eine derartige Speichervorrichtung mit vergrößerter Fläche für die Ladungsspeicherung möglich ist.It is therefore an object of the present invention a method of manufacturing a semiconductor memory to create direction with which the production of a Spei cherkondensators for such a storage device enlarged area for charge storage is possible.

Die Lösung dieser Aufgabe erfolgt durch die in den un­ abhängigen Ansprüchen angegebenen Merkmale.This problem is solved by the in the un dependent claims specified features.

Gemäß einer bevorzugten Ausführungsform der Erfindung wird ein Verfahren zur Herstellung einer Halbleiter-Spei­ chervorrichtung mit einem Kondensator geschaffen. Die Halb­ leiter-Speichervorrichtung umfaßt ein Substrat, einen Über­ tragungstransistor auf dem Substrat und einen Ladungsspei­ cherkondensator, der elektrisch mit einer der Source- /Drainregionen des Übertragungstransistors verbunden ist. Das Verfahren umfaßt die Ausbildung einer ersten isolieren­ den Schicht über dem Substrat, welche den Übertragungstran­ sistor abdeckt und die Ausbildung einer ersten leitfähigen Schicht, welche zumindest durch die erste isolierende Schicht hindurchtritt und elektrisch mit einer der Source- /Drainregionen des Übertragungstransistors verbunden ist. Eine zweite isolierende Schicht wird dann ausgebildet und eine Stapelschicht wird oberhalb der zweiten isolierenden Schicht gebildet. Eine dritte isolierende Schicht wird an den Seitenwänden der Stapelschicht ausgeformt und eine vierte isolierende Schicht wird auf den Oberflächen der zweiten und dritten isolierenden Schichten ausgebildet. Die dritten und vierten isolierenden Schichten und die isolie­ rende Schicht unterhalb der dritten isolierenden Schicht werden entfernt, bis die Oberfläche der ersten leitfähigen Schicht freiliegt, wodurch eine Öffnung gebildet wird. Eine zweite leitfähige Schicht wird auf den Oberflächen der Sta­ pelschicht der zweiten isolierenden Schicht ausgebildet und füllt hierbei die Öffnung. Der Abschnitt der zweiten leit­ fähigen Schicht oberhalb der Stapelschicht wird entfernt, gefolgt von einer Entfernung der Stapel schichten und des Abschnittes der zweiten isolierenden Schicht unterhalb der Stapelschichten, bis die Oberfläche der ersten leitfähigen Schicht freiliegt. Die ersten und zweiten leitfähigen Schichten werden so definiert, daß ein Ende der zweiten leitfähigen Schicht mit der oberen Oberfläche der ersten leitfähigen Schicht verbunden wird, so daß die erste leit­ fähige Schicht eine stammartige leitfähige Schicht und eine zweite leitfähige Schicht eine zweigartige leitfähige Schicht bilden und die ersten und zweiten leitfähigen Schichten in Kombination eine Speicherelektrode des La­ dungsspeicherkondensators bilden. Die zweite isolierende Schicht wird dann entfernt. Auf den freiliegenden Oberflä­ chen der ersten und zweiten leitfähigen Schicht wird eine dielektrische Schicht ausgebildet und auf der Oberfläche der dielektrischen Schicht wird eine dritte leitfähige Schicht ausgebildet, welche die Gegenelektrode des La­ dungsspeicherkondensators bildet.According to a preferred embodiment of the invention discloses a method of manufacturing a semiconductor memory Device created with a capacitor. The half conductor memory device includes a substrate, a jumper Carrier transistor on the substrate and a charge chip capacitor which is electrically connected to one of the source / Drain regions of the transmission transistor is connected. The method involves forming a first isolate the layer over the substrate which is the transfer oil sistor covers and the formation of a first conductive Layer which is at least insulated by the first Layer passes and electrically with one of the source / Drain regions of the transmission transistor is connected.  A second insulating layer is then formed and a stacking layer is made above the second insulating one Layer formed. A third insulating layer is on molded the side walls of the stacked layer and a fourth insulating layer is on the surfaces of the second and third insulating layers. The third and fourth insulating layers and the isolie layer below the third insulating layer are removed until the surface of the first conductive Layer is exposed, whereby an opening is formed. A second conductive layer is on the surfaces of the Sta layer of the second insulating layer and fills the opening. The section of the second leit capable layer above the stacking layer is removed, followed by removal of the stacked layers and the Section of the second insulating layer below the Stack layers until the surface of the first conductive Layer exposed. The first and second conductive Layers are defined so that one end of the second conductive layer with the top surface of the first conductive layer is connected so that the first conductive capable layer, a stem-like conductive layer and a second conductive layer a branch-like conductive Form layer and the first and second conductive Layers in combination a storage electrode of La form storage capacitor. The second isolating Layer is then removed. On the exposed surface Chen the first and second conductive layer is a dielectric layer formed and on the surface the dielectric layer becomes a third conductive Layer formed which the counter electrode of the La tion storage capacitor.

Gemäß eines Aspektes der Erfindung ist die stammartige leitfähige Schicht elektrisch mit einer der Source-/Drain­ regionen des Übertragungstransistors verbunden und kann im Querschnitt T- oder U-förmig sein. Die zweigartige leitfä­ hige Schicht ist im wesentlichen hohlzylindrisch mit L-för­ migem Querschnitt.According to one aspect of the invention, the stem-like conductive layer electrically with one of the source / drain regions of the transmission transistor connected and can in Cross section be T or U-shaped. The branch-like guide  hige layer is essentially hollow cylindrical with L-för cross section.

Gemäß eines weiteren Aspektes der Erfindung wird eine Ätzschutzschicht oberhalb der ersten isolierenden Schicht ausgebildet und eine fünfte isolierende Schicht über der Ätzschutzschicht vor der Ausbildung der ersten leitfähigen Schicht, welche durch die fünfte isolierende Schicht und die Ätzschutzschicht hindurch geht. Die fünfte isolierende Schicht wird mit der zweiten isolierenden Schicht entfernt.According to a further aspect of the invention, a Etching protection layer above the first insulating layer formed and a fifth insulating layer over the Etching protection layer before the formation of the first conductive Layer, which by the fifth insulating layer and the protective layer goes through. The fifth isolating Layer is removed with the second insulating layer.

Gemäß eines weiteren Aspektes der Erfindung werden mehrfache isolierende Schichten, Stapelschichten und leit­ fähige Schichten ausgebildet, um zusätzliche zweigartige leitfähige Schichten zu definieren. Somit bildet die erste leitfähige Schicht eine stammartige leitfähige Schicht, während die anderen leitfähigen Schichten wenigstens zwei Schichten von zweigartigen leitfähigen Schichten bilden, wobei jede zweigartige leitfähige Schicht im wesentlichen parallel zur anderen ausgerichtet ist und jede ein Ende hat, das mit der oberen Oberfläche der ersten leitfähigen Schicht verbunden ist. Alle verbleibenden isolierenden Schichten über der ersten isolierenden Schicht hinaus wer­ den entfernt und eine dielektrische Schicht wird über den freiliegenden Oberflächen der stammartigen leitfähigen Schicht und der zweigartigen leitfähigen Schichten ausge­ bildet.According to another aspect of the invention multiple insulating layers, stacking layers and conductive capable layers formed to additional branch-like to define conductive layers. Thus, the first forms conductive layer a stem-like conductive layer, while the other conductive layers are at least two Form layers of branch-like conductive layers, each branch-like conductive layer essentially is aligned parallel to each other and each has one end has that with the top surface of the first conductive Layer is connected. Any remaining isolating Layers beyond the first insulating layer the removed and a dielectric layer is over the exposed surfaces of the stem-like conductive Layer and the branch-like conductive layers out forms.

Gemäß eines weiteren Aspektes der Erfindung wird der Abschnitt der zweiten leitfähigen Schicht oberhalb der Sta­ pelschicht durch chemisch/mechanisches Polieren oder durch Ätzen entfernt.According to a further aspect of the invention, the Section of the second conductive layer above the sta layer by chemical / mechanical polishing or by Etching removed.

Gemäß einer zweiten bevorzugten Ausführungsform der Er­ findung wird ein Verfahren zur Herstellung einer Halblei­ ter-Speichervorrichtung mit einem Kondensator geschaffen. Die Halbleiter-Speichervorrichtung umfaßt ein Substrat, ei­ nen Übertragungstransistor auf dem Substrat und einen La­ dungsspeicherkondensator, der elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors verbunden ist. Über dem Substrat wird eine erste isolierende Schicht ausgebildet, welche den Übertragungstransistor abdeckt. Ei­ ne erste leitfähige Schicht wird ausgebildet, welche sich zumindest durch die erste isolierende Schicht erstreckt und elektrisch mit einer der Source-/Drainregionen des Übertra­ gungstransistors verbunden ist. Eine zweite isolierende Schicht und eine Stapelschicht werden oberhalb der zweiten isolierenden Schicht ausgebildet. An Seitenwänden der Sta­ pelschicht wird eine dritte isolierende Schicht ausgebildet und eine vierte isolierende Schicht wird an den Oberflächen der zweiten und dritten isolierenden Schicht ausgebildet. Die dritten und vierten isolierenden Schichten und die iso­ lierende Schicht unterhalb der dritten isolierenden Schicht werden entfernt, so daß die Oberfläche der ersten leitfähi­ gen Schicht freigelegt wird und eine Öffnung gebildet wird. Eine zweite leitfähige Schicht wird auf der Oberseite der Stapelschicht und der zweiten isolierenden Schicht ausge­ bildet und füllt die Öffnung. Die zweite leitfähige Schicht wird durch Entfernen des Abschnittes oberhalb der Stapel­ schicht definiert. Die Stapelschicht wird entfernt und eine fünfte isolierende Schicht wird auf den Oberflächen der zweiten leitfähigen Schicht und der zweiten isolierenden Schicht ausgebildet. Die fünfte isolierende Schicht wird geätzt, bis die Oberfläche der ersten leitfähigen Schicht freiliegt, wodurch eine zweite Öffnung gebildet wird. Auf der Oberfläche der fünften isolierenden Schicht und in der zweiten Öffnung wird eine dritte leitfähige Schicht ausge­ bildet. Die dritten, zweiten und ersten leitfähigen Schich­ ten werden so definiert, daß die jeweiligen Enden der drit­ ten und zweiten leitfähigen Schichten mit der oberen Ober­ fläche der ersten leitfähigen Schicht verbunden sind. Die erste leitfähige Schicht bildet eine stammartige leitfähige Schicht und die zweite leitfähige Schicht bildet eine erste zweigartige leitfähige Schicht, und die dritte leitfähige Schicht bildet eine zweite zweigartige leitfähige Schicht. Die ersten, zweiten und dritten leitfähigen Schichten bil­ den zusammen eine Speicherelektrode des Ladungsspeicherkon­ densators. Die fünfte und zweite isolierende Schichten wer­ den entfernt. Über freiliegenden Oberflächen der ersten, zweiten und dritten leitfähigen Schichten wird eine dielek­ trische Schicht ausgebildet und eine vierte leitfähige Schicht wird über der Oberfläche der dielektrischen Schicht ausgebildet, was zu der Ausbildung einer Gegenelektrode für den Ladungsspeicherkondensator führt.According to a second preferred embodiment of the Er Invention is a method for producing a semi-lead ter storage device with a capacitor created. The semiconductor memory device comprises a substrate, egg  NEN transfer transistor on the substrate and a La storage capacitor that is electrically connected to one of the Source / drain regions of the transfer transistor connected is. A first insulating layer is placed over the substrate formed, which covers the transmission transistor. Egg ne first conductive layer is formed, which is extends at least through the first insulating layer and electrically with one of the source / drain regions of the transfer Gung transistor is connected. A second isolating one Layer and a stack layer are above the second insulating layer formed. On the side walls of the Sta a third insulating layer is formed and a fourth insulating layer is on the surfaces the second and third insulating layers. The third and fourth insulating layers and the iso layer below the third insulating layer are removed so that the surface of the first conductive gene layer is exposed and an opening is formed. A second conductive layer is placed on top of the Stacked layer and the second insulating layer forms and fills the opening. The second conductive layer is done by removing the section above the stack layer defined. The stacking layer is removed and one fifth insulating layer is on the surfaces of the second conductive layer and the second insulating Layer formed. The fifth insulating layer is etched until the surface of the first conductive layer exposed, forming a second opening. On the surface of the fifth insulating layer and in the second opening, a third conductive layer is made forms. The third, second and first conductive layers ten are defined so that the respective ends of the third th and second conductive layers with the top top Surface of the first conductive layer are connected. The the first conductive layer forms a stem-like conductive Layer and the second conductive layer forms a first branch-like conductive layer, and the third conductive  Layer forms a second branch-like conductive layer. The first, second and third conductive layers bil together a storage electrode of the charge storage con sensors. The fifth and second insulating layers who the removed. Over exposed surfaces of the first, second and third conductive layers is a dielek tric layer and a fourth conductive Layer becomes over the surface of the dielectric layer trained, resulting in the formation of a counter electrode for leads the charge storage capacitor.

Gemäß eines weiteren Aspektes der vorliegenden Erfin­ dung definieren mehrfache isolierende Schichten, Stapel­ schichten und leitfähige Schichten, welche entsprechend ausgebildet werden, zusätzliche zweigartige leitfähige Schichten. Somit bildet die erste leitfähige Schicht eine stammartige leitfähige Schicht, während die anderen leitfä­ higen Schichten wenigstens zwei zweigartige leitfähige Schichten bilden, wobei jede zweigartige leitfähige Schicht im wesentlichen parallel zur anderen verläuft und jede ein Ende hat, das mit den oberen Oberflächen der ersten leitfä­ higen Schicht verbunden ist. Alle verbleibenden isolieren­ den Schichten über die erste isolierende Schicht hinaus werden entfernt und eine dielektrische Schicht wird auf den freiliegenden Oberflächen der stammartigen leitfähigen Schicht und der zweigartigen leitfähigen Schicht ausgebil­ det, wobei dann eine weitere leitfähige Schicht als Gegen­ elektrode auf der dielektrischen Schicht ausgebildet wird.According to another aspect of the present invention dung define multiple insulating layers, stacks layers and conductive layers, which accordingly are formed, additional branch-like conductive Layers. The first conductive layer thus forms one stem-like conductive layer, while the other conductive layers at least two branch-like conductive Form layers, each branch-like conductive layer runs essentially parallel to each other and each one End that has the top surfaces of the first conductive layer is connected. Isolate any remaining the layers beyond the first insulating layer are removed and a dielectric layer is placed on the exposed surfaces of the stem-like conductive Layer and the branch-like conductive layer det, then another conductive layer as a counter electrode is formed on the dielectric layer.

Weitere Einzelheiten, Aspekte und Vorteile der vorlie­ genden Erfindung ergeben sich aus der nachfolgenden Be­ schreibung von Ausführungsformen anhand der Zeichnungen.Further details, aspects and advantages of this ing invention emerge from the following Be Description of embodiments with reference to the drawings.

Es zeigt: It shows:  

Fig. 1A bis 1H Querschnittsdarstellungen einer ersten Ausführungsform eines erfindungsgemäßen Verfahrens zur Her­ stellung einer Halbleiter-Speichervorrichtung; Figs. 1A to 1H are cross sectional views of a first embodiment of an inventive method for the manufacture position of a semiconductor memory device;

Fig. 2A bis 2E Querschnittsdarstellungen einer zweiten Ausführungsform eines erfindungsgemäßen Verfahrens zur Her­ stellung einer Halbleiter-Speichervorrichtung; Figs. 2A to 2E are cross sectional views of a second embodiment of an inventive method for Her position of a semiconductor memory device;

Fig. 3 eine Querschnittsdarstellung einer dritten Aus­ führungsform eines erfindungsgemäßen Verfahrens zur Her­ stellung einer Halbleiter-Speichervorrichtung; Fig. 3 is a cross-sectional view of a third imple mentation of a method according to the invention for the manufacture position of a semiconductor memory device;

Fig. 4A bis 4D Querschnittsdarstellungen einer vierten Ausführungsform eines erfindungsgemäßen Verfahrens zur Her­ stellung einer Halbleiter-Speichervorrichtung; FIGS. 4A to 4D are cross-sectional views of a fourth embodiment of an inventive method for Her position of a semiconductor memory device;

Fig. 5A und 5B Querschnittsdarstellungen einer fünften Ausführungsform eines erfindungsgemäßen Verfahrens zur Her­ stellung einer Halbleiter-Speichervorrichtung; FIGS. 5A and 5B are cross-sectional views of a fifth embodiment of an inventive method for Her position of a semiconductor memory device;

Fig. 6 eine Querschnittsdarstellung einer sechsten Aus­ führungsform eines erfindungsgemäßen Verfahrens zur Her­ stellung einer Halbleiter-Speichervorrichtung; Fig. 6 guiding form a cross-sectional view of a sixth from an inventive method for Her position of a semiconductor memory device;

Fig. 7A bis 7E Querschnittsdarstellungen einer siebten Ausführungsform eines erfindungsgemäßen Verfahrens zur Her­ stellung einer Halbleiter-Speichervorrichtung; und FIGS. 7A to 7E are cross sectional views of a seventh embodiment of a method according to the invention for the manufacture position of a semiconductor memory device; and

Fig. 8 den Schaltkreisaufbau der bekannten Speicher­ zelle einer DRAM-Vorrichtung. Fig. 8 shows the circuit structure of the known memory cell of a DRAM device.

Eine erste Ausführungsform eines erfindungsgemäßen Ver­ fahrens zur Herstellung einer Halbleiter-Speichervorrich­ tung mit einem Ladungsspeicherkondensator des Baumtyps wird nachfolgend unter Bezug auf die Fig. 1A bis 1H beschrie­ ben. A first embodiment of a method according to the invention for producing a semiconductor memory device with a charge storage capacitor of the tree type is described below with reference to FIGS . 1A to 1H.

Gemäß Fig. 1A wird eine Oberfläche eines Silizium­ substrates 10 durch ein LOCOS-Verfahren (local oxidation of silicon) thermisch oxidiert und hierdurch wird ein Feldoxi­ dationsfilm 12 mit einer Dicke von beispielsweise ungefähr 3000 Å ausgebildet. Nachfolgend wird ein Gateoxidationsfilm 14 mit einer Dicke von beispielsweise ungefähr 150 Å da­ durch ausgebildet, daß das Siliziumsubstrat 10 wieder dem thermischen Oxidationsprozeß unterworfen wird. Nachfolgend wird ein Polysiliziumfilm mit einer Dicke von beispielswei­ se ungefähr 2000 Å auf der gesamten Oberfläche des Silizi­ umsubstrates 10 durch chemische Dampfabscheidung (CVD) oder chemische Niederdruck-Dampfabscheidung (LPCVD) abgeschie­ den. Um einen Polysiliziumfilm mit geringem Widerstand zu erhalten, werden geeignete Verunreinigungen, beispielsweise Phosphorionen in den Polysiliziumfilm eindiffundiert. Be­ vorzugt wird eine Schicht aus einem hochschmelzenden Metall über dem Polysiliziumfilm abgeschieden, wonach ein Temper­ prozeß durchgeführt wird, um Polycid (engl. polycide) zu bilden, so daß der Filmwiderstand weiter abgesenkt wird. Das hochschmelzende oder schwerschmelzende Metall kann Wolfram sein und seine Dicke beträgt beispielsweise unge­ fähr 2000 Å. Nachfolgend wird das Polycid einem Musterer­ zeugungs- oder Musterungsprozeß unterworfen, um Gateelek­ troden (oder Wortleitungen) WL1 bis WL4 zu bilden, wie in Fig. 1A gezeigt. Nachfolgend werden beispielsweise Arsen­ ionen in das Siliziumsubsrat 10 mit einer Energie von unge­ fähr 70 KeV eindiffundiert, um eine Verunreinigungskonzen­ tration von ungefähr 1×10¹⁵ Atome/cm² zu erhalten. Hierbei werden die Wortleitungen WL1 bis WL4 als Maskenfilme ver­ wendet. Danach werden Drainregionen 16a und 16b und Source­ regionen 18a und 18b in dem Siliziumsubstrat 10 ausgebil­ det.Referring to FIG. 1A, a surface of a silicon substrate 10 is thermally oxidized by a LOCOS method (local oxidation of silicon), and thereby a Feldoxi 12 is formed with a thickness of, for example, about 3000 Å dationsfilm. Subsequently, a gate oxidation film 14 having a thickness of, for example, about 150 Å is formed by subjecting the silicon substrate 10 to the thermal oxidation process again. Subsequently, a polysilicon film having a thickness of about 2000 Å, for example, is deposited on the entire surface of the silicon substrate 10 by chemical vapor deposition (CVD) or low pressure chemical vapor deposition (LPCVD). In order to obtain a polysilicon film with low resistance, suitable impurities, for example phosphorus ions, are diffused into the polysilicon film. A layer of a high-melting metal is preferably deposited over the polysilicon film, after which an annealing process is carried out to form polycide, so that the film resistance is further reduced. The refractory or refractory metal can be tungsten and its thickness is about 2000 Å, for example. Subsequently, the polycide is subjected to a patterning or patterning process to form gate electrodes (or word lines) WL1 to WL4, as shown in Fig. 1A. Below, for example, arsenic ions are diffused into the silicon substrate 10 with an energy of approximately 70 KeV in order to obtain an impurity concentration of approximately 1 × 10¹⁵ atoms / cm². Here, the word lines WL1 to WL4 are used as mask films. Thereafter, drain regions 16 a and 16 b and source regions 18 a and 18 b are formed in the silicon substrate 10 .

Gemäß Fig. 1B wird eine isolierende Schicht 20 aus bei­ spielsweise Borphosphorsilikatglas (BPSG) mit einer Dicke von ungefähr 7000 Å durch CVD abgeschieden. Danach wird ei­ ne Ätzschutzschicht 22, beispielsweise eine Siliziumnitrid­ schicht mit einer Dicke von ungefähr 1000 Å ebenfalls durch CVD abgeschieden. Danach werden unter Verwendung herkömmli­ cher Photolithographie- und Ätztechniken ausgewählte Ab­ schnitte der Ätzschutzschicht 22, der egalisierenden iso­ lierenden Schicht 20 und der Gateoxidschicht 14 aufeinan­ derfolgend geätzt. Somit werden Kontaktlöcher 24a und 24b für Speicherelektroden auf der oberen Oberfläche der Ätz­ schutzschicht 22 ausgebildet, die sich zur Oberfläche der Drainregionen 16a und 16b erstrecken. Nachfolgend wird mit­ tels CVD eine Polysiliziumschicht 26 auf der Oberfläche der Ätzschutzschicht 22 abgeschieden. Bevorzugt können Arsen­ ionen in die Polysiliziumschicht 26 implantiert werden, um die Leitfähigkeit zu erhöhen. Wie in Fig. 1B gezeigt, füllt die Polysiliziumschicht 26 die Kontaktlöcher 24a und 24b vollständig und deckt auch die Oberfläche der Ätzschutz­ schicht 22 ab. Danach wird eine dicke isolierende Schicht 28 aus beispielsweise Siliziumdioxid mit einer Dicke von ungefähr 7000 Å auf der Oberfläche der Polysiliziumschicht 26 abgeschieden.According to FIG. 1B, an insulating layer 20 is deposited from at play as borophosphosilicate glass (BPSG) with a thickness of about 7000 angstroms by CVD. Thereafter, an etch protection layer 22 , for example a silicon nitride layer with a thickness of approximately 1000 Å, is also deposited by CVD. Then, using conventional photolithography and etching techniques, selected portions of the etch protection layer 22 , the leveling insulating layer 20, and the gate oxide layer 14 are successively etched. Thus, contact holes 24 a and 24 b for storage electrodes are formed on the upper surface of the etching protective layer 22 , which extend to the surface of the drain regions 16 a and 16 b. Subsequently, a polysilicon layer 26 is deposited on the surface of the etching protection layer 22 using CVD. Arsenic ions can preferably be implanted in the polysilicon layer 26 in order to increase the conductivity. As shown in FIG. 1B, the polysilicon layer 26 completely fills the contact holes 24 a and 24 b and also covers the surface of the etching protection layer 22 . A thick insulating layer 28 of, for example, silicon dioxide with a thickness of approximately 7000 Å is then deposited on the surface of the polysilicon layer 26 .

Gemäß Fig. 1C wird in einem nachfolgenden Schritt ein CVD-Verfahren durchgeführt, um aufeinanderfolgend eine iso­ lierende Schicht und eine Polysilizium-Opferschicht abzu­ scheiden. Sodann werden herkömmliche Photolithographie- und Ätzprozesse durchgeführt, um ausgewählte Teile der isolie­ renden Schicht und der Polysilizium-Opferschicht wegzuät­ zen, um feste zylindrische isolierende Schichten 30a und 30b und Polysilizium-Opferschichten 32a und 32b zu bilden, wie in der Zeichnung gezeigt. Die isolierenden Schichten 30a und 30b können beispielsweise Siliziumnitridschichten sein, die mit einer Dicke von annähernd 1000 Å abgeschieden werden. Die Dicke der Polysilizium-Opferschichten 32a und 32b kann beispielsweise annähernd 1000 Å betragen. Die iso­ lierende Schicht 30a und die Polysilizium-Opferschicht 32a bilden in Kombination eine Stapelschicht 30a, 32a, welche bevorzugt oberhalb der entsprechenden Drainregion 16a ange­ ordnet ist. Auf ähnliche Weise bilden die isolierende Schicht 30b und die Polysilizium-Opferschicht 32b in Kombi­ nation eine andere Stapelschicht 30b, 32b, welche bevor­ zugt oberhalb der entsprechenden Drainregion 16b angeord­ net ist.Referring to FIG. 1C is carried out in a subsequent step, a CVD method, to sequentially an iso lating layer and an ERS sacrificial polysilicon layer separate. Conventional photolithography and etching processes are then carried out in order to remove selected parts of the insulating layer and the polysilicon sacrificial layer in order to form solid cylindrical insulating layers 30 a and 30 b and polysilicon sacrificial layers 32 a and 32 b, as in the drawing shown. The insulating layers 30 a and 30 b can be silicon nitride layers, for example, which are deposited with a thickness of approximately 1000 Å. The thickness of the polysilicon sacrificial layers 32 a and 32 b can be approximately 1000 Å, for example. The insulating layer 30 a and the polysilicon sacrificial layer 32 a form in combination a stack layer 30 a, 32 a, which is preferably arranged above the corresponding drain region 16 a. Similarly, the insulating layer form 30 b and the sacrificial polysilicon layer 32 b in combi nation another stack layer 30 b, 32 b, which before Trains t above the respective drain region 16 b angeord net is.

Gemäß Fig. 1D werden in einem nachfolgenden Schritt Si­ liziumdioxid-Abstandshalter 34a und 34b an den Seitenwänden der Stapelschichten 30a, 32a und 30b, 32b abgeschieden. In dieser Ausführungsform können die Siliziumdioxid-Abstands­ halter 34a und 34b durch die nachfolgenden Schritte ausge­ bildet werden: zunächst wird eine Siliziumdioxidschicht mit einer Dicke von annähernd 1000 Å abgeschieden und sodann wird diese Siliziumdioxidschicht zurückgeätzt. Dann wird CVD durchgeführt, um eine isolierende Schicht 36, bei­ spielsweise aus Siliziumnitrid mit einer Dicke von bei­ spielsweise annähernd 2000 Å abzuscheiden. Sodann wird ein chemisch/mechanischer Poliervorgang (CMP) durchgeführt, um die isolierende Schicht 36 zu polieren, bis die oberen Oberflächen der Stapelschichten 30a, 32a und 30b, 32b frei­ liegen.Referring to FIG. 1D liziumdioxid spacers are in a subsequent step Si 34 a and 34 b on the side walls of the stack of layers 30 a, 32 a and 30 b, b 32 deposited. In this embodiment, the silicon dioxide spacers 34 a and 34 b can be formed by the following steps: first, a silicon dioxide layer with a thickness of approximately 1000 Å is deposited and then this silicon dioxide layer is etched back. CVD is then performed to deposit an insulating layer 36 , for example of silicon nitride, with a thickness of, for example, approximately 2000 Å. Then, a chemical / mechanical polishing (CMP) is performed to polish the insulating layer 36 until the upper surfaces of the stack of layers 30 a, 32 a and 30 b, 32 b are exposed.

Gemäß Fig. 1E werden in einem nachfolgenden Schritt die Siliziumdioxid-Abstandshalter 34a und 34b zurückgeätzt, wo­ bei die Stapelschichten 30a, 32a und 30b, 32b und die iso­ lierende Schicht 36 als Maskierungsschichten dienen. Sodann wird mit den gleichen Stapelschichten 30a, 32a und 30b, 32b und der isolierenden Schicht 36 als Masken die isolierende Schicht 28 geätzt, bis die Oberfläche der Polysilizium­ schicht 26 freiliegt. Unter Verwendung der Polysilizium-Op­ ferschichten 32a, 32b als Masken wird dann die isolierende Schicht 36 entfernt. Somit werden Öffnungen 38a und 38b ausgebildet. Gemäß Fig. 1F wird in einem nachfolgenden Schritt eine Polysiliziumschicht 40 auf den Oberflächen der Stapelschichten 30a, 32a und 30b, 32b und der isolierenden Schicht 28 abgeschieden, und zwar mit einer Dicke von bei­ spielsweise annähernd 1000 Å, wobei auch die Öffnungen 38a und 38b gefüllt werden. Um die Leitfähigkeit der Polysili­ ziumschicht 40 zu erhöhen, können beispielsweise Arsenionen in diese Polysiliziumschicht 40 implantiert werden. Sodann werden die Polysiliziumschichten 40 und die Polysilizium- Opferschichten 32a, 32b durch ein CMP-Verfahren poliert, bis die oberen Oberflächen der isolierenden Schichten 30a und 30b freiliegen.Referring to FIG. 1E, the silicon dioxide spacers in a subsequent step 34 a and 34 b etched back, where, in the stack layers 30 a, 32 a and 30 b, 32 b and 36 serve the iso-regulating layer as masking layers. Then the insulating layer 28 is etched with the same stack layers 30 a, 32 a and 30 b, 32 b and the insulating layer 36 as masks until the surface of the polysilicon layer 26 is exposed. The insulating layer 36 is then removed using the polysilicon op layers 32 a, 32 b as masks. Thus openings 38 a and 38 b are formed. According to Fig. 1F, a polysilicon layer in a subsequent step 40 to the surfaces of the stack of layers 30 a, 32 a and 30 b, 32 b and the insulating layer 28 is deposited, with a thickness of at play, approximately 1,000 angstroms, wherein the Openings 38 a and 38 b are filled. In order to increase the conductivity of the polysilicon layer 40 , arsenic ions can be implanted in this polysilicon layer 40 , for example. Then the polysilicon layers 40 and the polysilicon sacrificial layers 32 a, 32 b are polished by a CMP process until the upper surfaces of the insulating layers 30 a and 30 b are exposed.

Gemäß Fig. 1G wird in einem nachfolgenden Schritt mit der Polysiliziumschicht 40 als Maske ein Naßätzen durchge­ führt, um die isolierenden Schichten 30a und 30b und dann die darunter liegende isolierende Schicht 28 zu entfernen. Sodann werden herkömmliche Photolithographie- und Ätzpro­ zesse durchgeführt, um aufeinanderfolgend die Polysilizium­ schicht 40, die isolierende Schicht 28 und die Polysilizi­ umschicht 26 zu ätzen, so daß die Speicherelektroden der Ladungsspeicherkondensatoren in jeder Speichereinheit ge­ bildet werden. Durch die obigen Schritte werden die Polysi­ liziumschichten 40 und 26 in Abschnitte 40a, 40b und 26a und 26b unterteilt. Sodann wird wieder ein Naßätzvorgang an dem Wafer mit der Ätzschutzschicht 22 als Ätzendpunkt durchgeführt, um den Rest der isolierenden Schicht 28 zu entfernen. Die Herstellung der Speicherelektroden für die Ladungsspeicherkondensatoren in dem DRAM ist dann abge­ schlossen. Gemäß Fig. 1G weist jede Speicherelektrode eine stammartige Polysiliziumschicht 26a/26b und eine zweig­ artige Polysiliziumschicht 40a/40b mit L-förmigem Quer­ schnitt auf. Die stammartigen Polysiliziumschicht 26a/26b sind elektrisch mit den Drainregionen 16a und 16b der Über­ tragungstransistoren in dem DRAM verbunden und haben je­ weils T-förmigen Querschnitt. Die zweigartigen Polysilizi­ umschichten 40a/40b haben im wesentlichen Hohlzylinderform, wobei die horizontalen Querschnitte kreisförmig, rechteck­ förmig oder sonstwie sein können, was von den Formen der jeweiligen Stapelschichten 30a, 32a und 30b, 32b abhängt.According to FIG. 1G, a wet etching is carried out in a subsequent step with the polysilicon layer 40 as a mask in order to remove the insulating layers 30 a and 30 b and then the insulating layer 28 underneath. Then, conventional photolithography and etching processes are carried out to sequentially etch the polysilicon layer 40 , the insulating layer 28 and the polysilicon layer 26 so that the storage electrodes of the charge storage capacitors are formed in each storage unit. Through the above steps, the polysilicon layers 40 and 26 are divided into sections 40 a, 40 b and 26 a and 26 b. A wet etching process is then carried out again on the wafer with the etching protection layer 22 as the etching end point in order to remove the rest of the insulating layer 28 . The manufacture of the storage electrodes for the charge storage capacitors in the DRAM is then completed. Referring to FIG. 1G, each memory electrode is a stem-type polysilicon layer 26 a / 26 b and a branch-like polysilicon layer 40 a / 40 b of L-shaped cross-section. The stem-like polysilicon layer 26 a / 26 b are electrically connected to the drain regions 16 a and 16 b of the transmission transistors in the DRAM and each have a T-shaped cross section. The branch-like polysilicon layers 40 a / 40 b have a substantially hollow cylindrical shape, the horizontal cross sections being circular, rectangular or otherwise, depending on the shapes of the respective stack layers 30 a, 32 a and 30 b, 32 b.

Die zweigartigen Polysiliziumschichten 40a und 40b ver­ laufen zunächst vertikal von den oberen Oberflächen der stammartigen Polysiliziumschichten 26a und 26b über einen bestimmten Betrag nach oben und verlaufen dann horizontal nach außen. Aufgrund der besonderen Formgebung der Spei­ cherelektrode des Kondensators gemäß der vorliegenden Er­ findung werden die Speicherelektroden nachfolgend als "baumartige Speicherelektroden" bezeichnet und die so auf­ gebauten Kondensatoren werden als "Ladungsspeicherkondensa­ toren des Baumtyps" bezeichnet.The branch-like polysilicon layers 40 a and 40 b ver initially run vertically from the upper surfaces of the stem-like polysilicon layers 26 a and 26 b upwards by a certain amount and then run horizontally outwards. Due to the special shape of the storage electrode of the capacitor according to the present invention, the storage electrodes are referred to below as "tree-like storage electrodes" and the capacitors thus constructed are referred to as "charge storage capacitors of the tree type".

Gemäß Fig. 1H werden in einem nachfolgenden Schritt dielektrische Filme 42a und 42b auf den freiliegenden Ober­ flächen der Speicherelektroden 26a, 40a und 26b, 40b ausge­ bildet. Die dielektrischen Filme 42a und 42b können bei­ spielsweise aus Siliziumdioxid, Siliziumnitrid, NO (Siliziumnitrid/Siliziumdioxid), ONO (Siliziumdioxid/Sili­ ziumnitrid/Siliziumdioxid) oder dergleichen sein. Sodann wird eine Gegenelektrode 44 aus Polysilizium über der Ober­ fläche der dielektrischen Filme 42a und 42b ausgebildet. Der Vorgang zur Ausbildung der Gegenelektrode 44 umfaßt zu­ nächst das Abscheiden einer Polysiliziumschicht durch CVD mit einer Dicke von beispielsweise annähernd 1000 Å, einen zweiten Schritt des Eindiffundierens von Verunreinigungen des N-Typs in die Polysiliziumschicht, um die Leitfähigkeit zu erhöhen und einen dritten Schritt des Durchführens eines herkömmlichen Photolithographie- und Ätzprozesses, um aus­ gewählte Teile der Polysiliziumschicht wegzuätzen. Die Her­ stellung des Ladungsspeicherkondensators des Baumtyps in dem DRAM ist hierdurch abgeschlossen.According to Fig. 1H, dielectric in a subsequent step films 42 a and 42 b on the exposed upper surfaces of the storage electrodes 26 a, 40 a and 26 b, 40 b forms out. The dielectric films 42 a and 42 b can, for example, be made of silicon dioxide, silicon nitride, NO (silicon nitride / silicon dioxide), ONO (silicon dioxide / silicon nitride / silicon dioxide) or the like. Then, a counter electrode 44 made of polysilicon is formed over the upper surface of the dielectric films 42 a and 42 b. The process of forming the counter electrode 44 first includes depositing a polysilicon layer by CVD with a thickness of, for example, approximately 1000 Å, a second step of diffusing N-type impurities into the polysilicon layer to increase conductivity, and a third step of Performing a conventional photolithography and etching process to etch away selected portions of the polysilicon layer. This completes the manufacture of the tree-type charge storage capacitor in the DRAM.

Obgleich in Fig. 1H nicht gezeigt, ist zur Endherstel­ lung des DRAM-Chips eine Mehrzahl von nachfolgenden Schrit­ ten notwendig, unter anderem die Herstellung von Bitleitun­ gen, Kontaktkissen, Zwischenverbindungen, Passivierungen und eine Verpackung. Diese Schritte verwenden jedoch nur herkömmliche Techniken und haben mit dem Gegenstand der vorliegenden Erfindung nichts unmittelbar zu tun; eine de­ taillierte Beschreibung hiervon entfällt daher. Although not shown in FIG. 1H, a plurality of subsequent steps are necessary for the final manufacture of the DRAM chip, including the production of bit lines, contact pads, interconnections, passivations and packaging. However, these steps only use conventional techniques and have nothing directly to do with the subject matter of the present invention; a detailed description of this is therefore omitted.

In der voranstehenden ersten Ausführungsform hat die stammartige Polysiliziumschicht eine feste Struktur mit T- förmigem Querschnitt. In der nachfolgenden Ausführungsform wird ein anderes Herstellungsverfahren zur Herstellung ei­ ner Speicherelektrode mit einer anderen Struktur verwendet, bei der die stammartige Polysiliziumschicht einen hohlen Aufbau hat, so daß der Oberflächenbereich der Speicherelek­ trode vergrößert ist.In the above first embodiment, the stem-like polysilicon layer a solid structure with T- shaped cross section. In the following embodiment another manufacturing process for manufacturing egg uses a storage electrode with a different structure, in which the stem-like polysilicon layer has a hollow Has structure so that the surface area of the storage elec trode is enlarged.

Die Fig. 2A bis 2E zeigen eine zweite Ausführungs­ form eines erfindungsgemäßen Verfahrens zur Herstellung ei­ ner erfindungsgemäßen Halbleiter-Speichervorrichtung mit einem Ladungsspeicherkondensator des Baumtyps. Figs. 2A to 2E show a second execution of a method according to the invention for the manufacture of egg ner according to the invention semiconductor memory device having a charge storage capacitor of the tree type.

Die Speicherelektrode des Baumtyps gemäß der zweiten Ausführungsform basiert auf dem Waferaufbau von Fig. 1A, wonach dann ein anderes Herstellungsverfahren verwendet wird, um eine DRAM-Speicherelektrode mit unterschiedlichem Aufbau herzustellen. Elemente in den Fig. 2A bis 2E, die identisch zu denjenigen in Fig. 1A sind, sind mit gleichen Bezugszeichen versehen.The tree-type memory electrode according to the second embodiment is based on the wafer structure of Fig. 1A, after which another manufacturing method is then used to manufacture a DRAM memory electrode of different structure. Elements in FIGS. 2A to 2E that are identical to those in FIG. 1A are provided with the same reference symbols.

Gemäß den Fig. 2A und 1A wird ein CVD-Verfahren durchgeführt, um eine isolierende Schicht 46 aus beispiels­ weise BPSG mit einer Dicke von annähernd 7000 Å abzuschei­ den. Sodann wird eine Ätzschutzschicht 48 aus beispielswei­ se Siliziumnitrid mit einer Dicke von ungefähr 1000 Å abge­ schieden. Sodann werden herkömmliche Photolithographie- und Ätzvorgänge verwendet, um ausgewählte Abschnitte der Ätz­ schutzschicht 48, der isolierenden Schicht 46 und der Gate­ oxidschicht 14 aufeinanderfolgend wegzuätzen, um Speicher­ elektroden-Kontaktlöcher 50a und 50b zu bilden, die sich von der oberen Oberfläche der Ätzschutzschicht 48 zur obe­ ren Oberfläche der Drainregionen 16a und 16b erstrecken. Sodann wird eine Polysiliziumschicht 52 auf der Ätzschutz­ schicht 48 abgeschieden. Dann wird ein dicke isolierende Schicht 54 aus beispielsweise Siliziumdioxid auf der Ober­ fläche der Polysiliziumschicht 52 mit einer Dicke von annä­ hernd 7000 Å abgeschieden. Ein CVD-Verfahren wird wieder durchgeführt, um eine isolierende Schicht und eine Polysi­ lizium-Opferschicht aufeinanderfolgend auf der Oberseite der isolierenden Schicht 54 abzuscheiden und sodann werden herkömmliche Photolithographie- und Ätzprozesse durchge­ führt, um die isolierende Schicht und die Polysilizium-Op­ ferschicht zu definieren, so daß die isolierende Schicht 56 und die Polysilizium-Opferschicht 58 gemäß der Zeichnung hergestellt werden. Die isolierende Schicht 56 kann bei­ spielsweise eine Siliziumnitridschicht mit einer Dicke von beispielsweise 1000 Å sein. Die isolierende Schicht 46 und die Polysilizium-Opferschicht 58 bilden in Kombination eine Stapelschicht 56, 58, welche bevorzugt oberhalb von und in einer Position entsprechend der Stelle zwischen zwei be­ nachbarten Ladungsspeicherkondensatoren angeordnet ist.Referring to FIGS. 2A and 1A is carried out, a CVD method, an insulating layer 46 as abzuschei example of BPSG with a thickness of approximately 7000 Å to. Then an etch protection layer 48 made of, for example, silicon nitride is deposited with a thickness of approximately 1000 Å. Then, conventional photolithography and etching processes are used to successively etch away selected portions of the etching protective layer 48 , the insulating layer 46 and the gate oxide layer 14 in order to form storage electrode contact holes 50 a and 50 b, which are formed from the upper surface of the etching protective layer 48 extend to the upper surface of the drain regions 16 a and 16 b. A polysilicon layer 52 is then deposited on the etch protection layer 48 . Then, a thick insulating layer 54 of, for example, silicon dioxide is deposited on the surface of the polysilicon layer 52 with a thickness of approximately 7000 Å. A CVD process is again performed to successively deposit an insulating layer and a polysilicon sacrificial layer on top of the insulating layer 54, and then conventional photolithography and etching processes are performed to define the insulating layer and the polysilicon sacrificial layer so that the insulating layer 56 and the polysilicon sacrificial layer 58 are produced according to the drawing. The insulating layer 56 can be, for example, a silicon nitride layer with a thickness of, for example, 1000 Å. The insulating layer 46 and the polysilicon sacrificial layer 58 in combination form a stack layer 56 , 58 , which is preferably arranged above and in a position corresponding to the location between two adjacent charge storage capacitors.

Gemäß Fig. 2B werden in einem nachfolgenden Schritt Si­ liziumdioxid-Abstandshalter 60a und 60b an den jeweiligen Seitenwänden der Stapelschicht 56 und 58 abgeschieden. In dieser Ausführungsform werden die Siliziumdioxid-Abstands­ halter 60a und 60b durch die nachfolgenden Schritte ausge­ bildet: zunächst wird eine Siliziumdioxidschicht mit einer Dicke von annähernd 1000 Å abgeschieden und sodann zurück­ geätzt. Danach wird ein CVD-Verfahren durchgeführt, um eine isolierende Schicht 62 aus beispielsweise Siliziumnitrid mit einer Dicke von annähernd 2000 Å abzuscheiden. Sodann wird CMP durchgeführt, die isolierende Schicht 62 zu polie­ ren, bis zumindest die obere Oberfläche der Stapelschicht 56, 58 freiliegt.According to Fig. 2B liziumdioxid-spacers 60 a in a subsequent step b Si and 60 to the respective side walls of the stack layer is deposited 56, and 58. In this embodiment, the silicon dioxide spacers 60 a and 60 b are formed by the following steps: first, a silicon dioxide layer with a thickness of approximately 1000 Å is deposited and then etched back. A CVD process is then performed to deposit an insulating layer 62 of, for example, silicon nitride with a thickness of approximately 2000 Å. CMP is then performed to polish the insulating layer 62 until at least the top surface of the stack layer 56 , 58 is exposed.

Gemäß Fig. 2C werden unter Verwendung der Stapelschich­ ten 56, 58 und der isolierenden Schicht 62 als Ätzmasken die Siliziumdioxid-Abstandshalter 60a und 60b weggeätzt. Sodann wird wieder unter Verwendung der Stapelschichten 56, 58 und der isolierenden Schicht 62 als Ätzmaske die isolie­ rende Schicht 54 geätzt, bis die Oberfläche der Polysilizi­ umschicht 52 erreicht ist. Sodann wird unter Verwendung der Polysilizium-Opferschicht 58 als Ätzmaske die isolierende Schicht 62 weggeätzt. Somit werden Öffnungen 64a und 64b gebildet.According to Fig. 2C, the Stapelschich be using th 56, 58 and the insulating layer 62 as etching masks, the silicon dioxide spacer 60 a and b are etched away 60. Then the insulating layer 54 is etched again using the stack layers 56 , 58 and the insulating layer 62 as an etching mask until the surface of the polysilicon layer 52 is reached. The insulating layer 62 is then etched away using the polysilicon sacrificial layer 58 as an etching mask. Thus, openings 64 a and 64 b are formed.

Gemäß Fig. 2D wird eine Schicht aus Polysilizium 66 mit beispielsweise einer Dicke von annähernd 1000 Å auf der Oberfläche der Stapelschichten 56, 58 und der isolierenden Schicht 54 abgeschieden, wobei die Öffnungen 64a und 64b gefüllt werden. Sodann wird CMP durchgeführt, um die Poly­ siliziumschicht und die Polysilizium-Opferschicht 58 zu po­ lieren, bis zumindest die obere Oberfläche der isolierenden Schicht 56 freiliegt, so daß Polysiliziumschichten 66a und 66b gebildet werden. Um die Leitfähigkeit der Polysilizium­ schichten zu erhöhen, können beispielsweise Arsenionen in die Polysiliziumschichten implantiert werden.Referring to FIG. 2D, a layer of polysilicon 66 having for example a thickness of approximately 1,000 angstroms on the surface of the stack of layers 56, 58 and the insulating layer 54 is deposited, the openings 64 a and 64 b are filled. CMP is then carried out in order to polish the poly silicon layer and the polysilicon sacrificial layer 58 until at least the upper surface of the insulating layer 56 is exposed, so that polysilicon layers 66 a and 66 b are formed. In order to increase the conductivity of the polysilicon layers, arsenic ions can be implanted in the polysilicon layers, for example.

Gemäß Fig. 2E wird in einem nachfolgenden Schritt unter Verwendung der Polysiliziumschichten 66a und 66b als Masken ein Naßätzvorgang durchgeführt, um aufeinanderfolgend die isolierende Schicht und die darunter liegende isolierende Schicht 54 zu entfernen. Sodann werden herkömmliche Photo­ lithographie und Ätzprozesse durchgeführt, um die Polysili­ ziumschichten 66a und 66b und die Polysiliziumschicht 52 zu ätzen, so daß die Speicherelektroden der Ladungsspeicher­ kondensatoren jeder Speichereinheit definiert werden. Die Polysiliziumschichten 66a und 66b werden oberhalb der je­ weiligen Drainregionen 16a und 16b geätzt. Die Polysilizi­ umschicht 52 wird zwischen den Drainregionen 16a und 16b geätzt. Durch die obigen Schritte werden die Polysilizium­ schichten 66a und 66b bzw. 52 in Abschnitte 66a und 66b bzw. 52a und 52b unterteilt. Sodann wird an dem Wafer wie­ der ein Naßätzvorgang durchgeführt, wobei die Ätzschutz­ schicht 48 als Ätzendpunkt dient, um den Rest der isolie­ renden Schicht 54 zu entfernen. Die Herstellung der Spei­ cherelektroden in den Ladungsspeicherkondensatoren des DRAMs ist hiermit abgeschlossen. Gemäß Fig. 2E umfaßt die Spei­ cherelektrode eine stammartige Polysiliziumschicht 52a/52b und eine zweigartige Polysiliziumschicht 66a/66b mit L-för­ migem Querschnitt. Die stammartigen Polysiliziumschichten 52a und 52b sind elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden und haben U-förmigen Querschnitt. Die zweigartigen Polysilizi­ umschichten 66a und 66b haben im wesentlichen Hohlzylinder­ form, wobei der horizontale Querschnitt kreisförmig, recht­ eckförmig oder sonstwie sein kann. Die zweigartigen Polysi­ liziumschichten 66a und 66b verlaufen zunächst vertikal über eine bestimmte Distanz von der oberen Umfangsoberflä­ che der stammartigen Polysiliziumschichten 52a, 52b nach oben und dann horizontal nach innen. Die nachfolgenden Ver­ arbeitungs- bzw. Bearbeitungsschritte unterscheiden sich nicht von herkömmlichen Prozessen und werden von daher nicht beschrieben.According to FIG. 2E, a wet etching process is carried out in a subsequent step using the polysilicon layers 66 a and 66 b as masks in order to successively remove the insulating layer and the insulating layer 54 underneath. Conventional photo lithography and etching processes are then carried out in order to etch the polysilicon layers 66 a and 66 b and the polysilicon layer 52 , so that the storage electrodes of the charge storage capacitors of each storage unit are defined. The polysilicon layers 66 a and 66 b are etched above the respective drain regions 16 a and 16 b. The polysilicon layer 52 is etched between the drain regions 16 a and 16 b. Through the above steps, the polysilicon layers 66 a and 66 b and 52 are divided into sections 66 a and 66 b or 52 a and 52 b. A wet etch is then performed on the wafer, with the etch protection layer 48 serving as the etch end point to remove the rest of the insulating layer 54 . This completes the production of the storage electrodes in the charge storage capacitors of the DRAM. According to Fig. 2E comprises the SpeI cherelektrode a stem-like polysilicon layer 52 a / 52 b and a branch-like polysilicon layer 66 a / 66 b with L-för migem cross section. The stem-like polysilicon layers 52 a and 52 b are electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM and have a U-shaped cross section. The branch-like polysilicon layers 66 a and 66 b have a substantially hollow cylindrical shape, the horizontal cross section being circular, quite angular or otherwise. The branch-like polysilicon layers 66 a and 66 b initially run vertically over a certain distance from the upper peripheral surface of the stem-like polysilicon layers 52 a, 52 b upwards and then horizontally inwards. The following processing steps do not differ from conventional processes and are therefore not described.

Die voranstehenden ersten und zweiten Ausführungsformen haben zweigartige Elektrodenschichten mit L-förmigen Quer­ schnitten. Im Querschnitt bilden die zweigartigen Elektro­ denschichten zwei derartiger Zweige. Die Erfindung ist je­ doch nicht auf eine derartige Formgebung beschränkt. Die Anzahl der L-förmigen Zweige, die sich im Querschnitt der zweigartigen Elektrodenschicht zeigen, kann auch nur eine betragen. In der nachfolgenden Ausführungsform wird ein Verfahren zur Herstellung einer Speicherelektrode mit einer zweigartigen Elektrode beschrieben, welche im Querschnitt einen einzigen L-förmigen Zweig hat.The foregoing first and second embodiments have branch-like electrode layers with an L-shaped cross cut. In cross section form the branch-like electrical layers of two such branches. The invention is ever but not limited to such a shape. The Number of L-shaped branches that are in cross-section of the branch-like electrode layer can show only one be. In the following embodiment, a Method for producing a storage electrode with a described branch-like electrode, which in cross section has a single L-shaped branch.

Fig. 3 zeigt eine dritte Ausführungsform eines erfin­ dungsgemäßen Verfahrens zur Herstellung einer Halbleiter- Speichervorrichtung mit einem Ladungsspeicherkondensator des Baumtyps. Fig. 3 shows a third embodiment of an inventive method for manufacturing a semiconductor memory device with a charge storage capacitor of the tree type.

Die Speicherelektrode des Baumtyps der dritten Ausfüh­ rungsform basiert auf der Waferstruktur von Fig. 2D und verwendet ein unterschiedliches Herstellungsverfahren zur Erzeugung einer DRAM-Speicherelektrode mit unterschiedli­ cher Struktur. Elemente in Fig. 3, die identisch zu denje­ nigen in Fig. 2D sind, sind mit gleichen Bezugszeichen ver­ sehen. Gemäß Fig. 2D zusammen mit Fig. 3 wird mit den Poly­ siliziumschichten 66a und 66b als Masken ein Naßätzvorgang durchgeführt, um aufeinanderfolgend die isolierende Schicht 56 und die darunterliegende Schicht 54 zu entfernen. Sodann werden herkömmliche Photolithographie- und Ätzprozesse durchgeführt, um die Polysiliziumschichten 66a und 66b und die Polysiliziumschicht 52 zu ätzen, um eine Speicherelek­ trode in dem Ladungsspeicherkondensator einer jeden Spei­ chereinheit zu definieren. Die Polysiliziumschichten 66a und 66b werden geätzt, um ein vertikales Ende einer jeden Schicht zu entfernen. Die Polysiliziumschicht 52 wird ge­ ätzt, um einen Bereich zwischen den Drainregionen 16a und 16b zu entfernen. Durch die obigen Schritte wird die Poly­ siliziumschicht 52 in Abschnitte 52a und 52b unterteilt und die Polysiliziumschichten 66a und 66b haben nur noch ein Ende, das mit den jeweiligen Polysiliziumschichten 52a und 52b verbunden ist. Sodann wird wieder ein Naßätzvorgang durchgeführt, wobei die Ätzschutzschicht 48 als Ätzendpunkt dient, um die verbleibende isolierende Schicht 54 zu ent­ fernen. Die Herstellung der Speicherelektroden der Ladungs­ speicherkondensatoren in dem DRAM ist hierdurch abgeschlos­ sen. Wie in Fig. 3 gezeigt, umfaßt die Ladungsspeicherelek­ trode eine stammartige Polysiliziumschicht 52a/52b und eine zweigartige Polysiliziumschicht 66a/66b mit einem L-förmi­ gen Querschnitt. Die stammartigen Polysiliziumschichten 52a, 52b sind elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden und ha­ ben T-förmige Querschnitte. Die zweigartigen Polysilizium­ schichten 66a und 66b mit jeweils einem einzigen Zweig mit L-förmigem Querschnitt verlaufen zunächst vertikal nach oben über einen bestimmten Betrag von der oberen Umfangs­ kante der stammartigen Polysiliziumschichten 52a und 52b und dann horizontal in Richtung einer anderen Umfangskante der jeweiligen stammartigen Polysiliziumschichten 52a und 52b. Die nachfolgenden Bearbeitungsschritte unterscheiden sich nicht von herkömmlichen Schritten und werden daher nicht näher beschrieben.The tree type memory electrode of the third embodiment is based on the wafer structure of FIG. 2D and uses a different manufacturing method to produce a DRAM memory electrode with a different structure. Elements in Fig. 3 that are identical to those in Fig. 2D are seen with the same reference numerals. According to FIG. 2D together with FIG. 3, a wet etching process is carried out with the poly silicon layers 66 a and 66 b as masks in order to successively remove the insulating layer 56 and the layer 54 underneath. Conventional photolithography and etching processes are then performed to etch the polysilicon layers 66 a and 66 b and the polysilicon layer 52 to define a storage electrode in the charge storage capacitor of each storage unit. The polysilicon layers 66 a and 66 b are etched to remove a vertical end of each layer. The polysilicon layer 52 is etched to remove an area between the drain regions 16 a and 16 b. Through the above steps, the poly silicon layer 52 in portions 52 a and b divided 52 and the polysilicon layers 66 a and 66 b have only one end with the respective polysilicon layers 52 a and b connected 52nd A wet etching process is then carried out again, the etching protection layer 48 serving as the etching end point in order to remove the remaining insulating layer 54 . The manufacture of the storage electrodes of the charge storage capacitors in the DRAM is hereby completed. As shown in Fig. 3, the charge storage electrode comprises a stem-like polysilicon layer 52 a / 52 b and a branch-like polysilicon layer 66 a / 66 b with an L-shaped cross section. The stem-like polysilicon layers 52 a, 52 b are electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM and have T-shaped cross sections. The branch-like polysilicon layers 66 a and 66 b, each with a single branch with an L-shaped cross section, initially run vertically upward over a certain amount from the upper peripheral edge of the stem-like polysilicon layers 52 a and 52 b and then horizontally in the direction of another peripheral edge of the respective stem-like polysilicon layers 52 a and 52 b. The subsequent processing steps do not differ from conventional steps and are therefore not described in more detail.

In den voranstehenden ersten, zweiten und dritten Aus­ führungsformen hat die Speicherelektrode nur eine einzige zweigartige Elektrodenschicht mit L-förmigem Querschnitt. Die Anzahl der zweigartigen Elektrodenschichten mit L-för­ migem Querschnitt ist jedoch nicht auf eins beschränkt und kann zwei, drei oder mehr pro Speicherelektrode betragen. In der nachfolgenden Ausführungsform wird eine Speicherelek­ trode mit zwei zweigartigen Elektrodenschichten mit jeweils L-förmigem Querschnitt beschrieben.In the previous first, second and third offs The storage electrode has only one design branch-like electrode layer with an L-shaped cross section. The number of branch-like electrode layers with L-för However, cross section is not limited to one and can be two, three or more per storage electrode. In in the following embodiment, a memory elec trode with two branch-like electrode layers, each with L-shaped cross section described.

Die Fig. 4A bis 4D zeigen diese vierte Ausführungs­ form eines erfindungsgemäßen Verfahrens zur Herstellung ei­ ner Halbleiter-Speichervorrichtung mit einem Ladungsspei­ cherkondensator des Baumtyps. FIGS. 4A to 4D show this fourth execution of a method according to the invention for the manufacture of egg ner semiconductor memory device having a Ladungsspei cherkondensator of the tree type.

Die Speicherelektrode des Baumtyps gemäß der vierten Ausführungsform basiert auf der Waferstruktur von Fig. 1F, wobei jedoch ein anderes Herstellungsverfahren verwendet wird, um eine DRAM-Speicherelektrode mit unterschiedlichem Aufbau zu erhalten. Elemente in den Fig. 4A bis 4D, die identisch zu denjenigen in Fig. 1F sind, sind mit den glei­ chen Bezugszeichen versehen.The tree-type memory electrode according to the fourth embodiment is based on the wafer structure of FIG. 1F, but another manufacturing method is used to obtain a DRAM memory electrode of different construction. Elements in Figs. 4A to 4D which are identical to those in Fig. 1F are given the same reference numerals.

Gemäß Fig. 1F zusammen mit Fig. 4A wird in einem ersten Schritt unter Verwendung der Polysiliziumschicht 40 als Maske ein Naßätzvorgang durchgeführt, um die isolierenden Schichten 30a und 30b zu entfernen. Sodann wird eine iso­ lierende Schicht 68 aus beispielsweise Siliziumdioxid auf den Oberflächen der Polysiliziumschicht 40 und der isolie­ renden Schicht 28 abgeschieden. Sodann werden eine isolie­ rende Schicht und eine Polysilizium-Opferschicht aufeinan­ derfolgend auf der Oberfläche der isolierenden Schicht 68 abgeschieden. Unter Verwendung eines herkömmlichen Photoli­ thographie- und Ätzvorganges werden die isolierende Schicht und die Polysilizium-Opferschicht definiert, um isolierende Schichten 70a und 70b und Polysilizium-Opferschichten 72a und 72b gemäß der Zeichnung zu bilden. Die isolierenden Schichten 70a und 70b können beispielsweise aus Siliziumni­ trid sein, das mit einer Dicke von ungefähr 1000 Å abge­ schieden wird. Die Polysilizium-Opferschichten 72a und 72b werden mit einer Dicke von beispielsweise annähernd 1000 Å abgeschieden. Die isolierende Schicht 70a und die Polysili­ zium-Opferschicht 72a bilden zusammen eine Stapelschicht 70a, 72a, die bevorzugt oberhalb der entsprechenden Drain­ region 16a angeordnet ist. Ähnlich bilden die isolierende Schicht 70b und die Polysilizium-Opferschicht 72b zusammen eine andere Stapelschicht 70b, 72b, die bevorzugt oberhalb der entsprechenden Drainregion 16b angeordnet ist. Sodann werden Siliziumdioxid-Abstandshalter 74a und 74b an den je­ weiligen Seitenwänden der Stapelschichten 70a, 72a bzw. 70b, 72b ausgebildet. In dieser Ausführungsform werden die Siliziumdioxid-Abstandshalter 74a und 74b durch die nach­ folgenden Schritte ausgebildet: zunächst wird eine Silizi­ umdioxidschicht mit einer Dicke von beispielsweise annä­ hernd 1000 A abgeschieden, wonach dann die Siliziumdioxid­ schicht zurückgeätzt wird.According to FIG. 1F together with FIG. 4A, a wet etching process is carried out in a first step using the polysilicon layer 40 as a mask in order to remove the insulating layers 30 a and 30 b. An insulating layer 68 of, for example, silicon dioxide is then deposited on the surfaces of the polysilicon layer 40 and the insulating layer 28 . Then, an insulating layer and a polysilicon sacrificial layer are successively deposited on the surface of the insulating layer 68 . Using a conventional photolithography and etching process, the insulating layer and the polysilicon sacrificial layer are defined to form insulating layers 70 a and 70 b and polysilicon sacrificial layers 72 a and 72 b according to the drawing. The insulating layers 70 a and 70 b can be made of silicon nitride, for example, which is deposited with a thickness of approximately 1000 Å. The polysilicon sacrificial layers 72 a and 72 b are deposited with a thickness of approximately 1000 Å, for example. The insulating layer 70 a and the polysilicon sacrificial layer 72 a together form a stack layer 70 a, 72 a, which is preferably arranged above the corresponding drain region 16 a. Similarly, the insulating layer 70 b and the polysilicon sacrificial layer 72 b together form another stack layer 70 b, 72 b, which is preferably arranged above the corresponding drain region 16 b. Then silicon dioxide spacers 74 a and 74 b are formed on the respective side walls of the stack layers 70 a, 72 a and 70 b, 72 b. In this embodiment, the silicon dioxide spacers 74 a and 74 b are formed by the following steps: First, a silicon dioxide layer is deposited with a thickness of approximately 1000 A, for example, after which the silicon dioxide layer is then etched back.

Gemäß Fig. 4B wird in einem nachfolgenden Schritt CVD durchgeführt, um eine isolierende Schicht 76 aus beispiels­ weise Siliziumnitrid mit einer Dicke von annähernd 2000 Å abzuscheiden. Sodann wird CMP durchgeführt, um die isolie­ rende Schicht 76 zu polieren, bis zumindest die oberen Oberflächen der Stapelschichten 70a, 72a und 70b, 72b frei­ liegen. Sodann werden unter Verwendung der Stapelschichten 70a, 72a und 70b, 72b sowie der isolierenden Schicht 76 als Ätzmasken die Siliziumdioxid-Abstandshalter 74a und 74b durch Ätzen entfernt. Sodann werden unter Verwendung der Stapelschichten 70a, 72a und 70b, 72b und die isolierende Schicht 76 als Ätzmasken die isolierenden Schichten 68 und 28 geätzt, bis die Oberfläche der Polysiliziumschicht 26 erreicht ist, um Öffnungen 78a und 78b zu bilden.Referring to FIG. 4B is performed in a subsequent step, CVD, an insulating layer 76 of silicon nitride deposited as example with a thickness of approximately 2,000 Å. CMP is then performed to polish the isolie Rende layer 76, until at least the upper surfaces of the stack of layers 70 a, 72 a and 70 b, 72 b are exposed. Then the silicon dioxide spacers 74 a and 74 b are removed by etching using the stack layers 70 a, 72 a and 70 b, 72 b and the insulating layer 76 as etching masks. Then the insulating layers 68 and 28 are etched using the stack layers 70 a, 72 a and 70 b, 72 b and the insulating layer 76 as etching masks until the surface of the polysilicon layer 26 is reached to form openings 78 a and 78 b .

Gemäß Fig. 4C wird in einem nachfolgenden Schritt unter Verwendung der Polysilizium-Opferschichten 72a und 72b als Ätzmasken die isolierende Schicht 76 durch Ätzen entfernt. Dann wird eine Polysiliziumschicht 80 auf den Oberflächen der Stapelschichten 70a, 72a und 70b, 72b sowie der isolie­ renden Schicht 68 mit einer Dicke von beispielsweise annä­ hernd 1000 Å abgeschieden, wobei auch die Öffnungen 78a und 78b gefüllt werden. Um die Leitfähigkeit der Polysilizium­ schicht 80 zu erhöhen, können beispielsweise Arsenionen in diese Polysiliziumschicht 80 implantiert werden. Sodann wird CMP durchgeführt, um die Polysiliziumschicht 80 und die Polysilizium-Opferschichten 72a und 72b zu polieren, bis zumindest die oberen Oberflächen der isolierenden Schichten 70a und 70b freiliegen. Dann wird unter Verwen­ dung der Polysiliziumschicht 80 als Maske ein Näßätzen durchgeführt, um aufeinanderfolgend die isolierenden Schichten 70a und 70b und die darunter liegenden isolieren­ den Schichten 68 und 28 zu entfernen.Referring to FIG. 4C, in a subsequent step using the sacrificial polysilicon layers 72 a and 72 b as etching masks, the insulating layer 76 are removed by etching. Then a polysilicon layer 80 is deposited on the surfaces of the stack layers 70 a, 72 a and 70 b, 72 b and the insulating layer 68 with a thickness of approximately 1000 Å, for example, the openings 78 a and 78 b also being filled. In order to increase the conductivity of the polysilicon layer 80 , arsenic ions can, for example, be implanted in this polysilicon layer 80 . CMP is then performed to polish the polysilicon layer 80 and the polysilicon sacrificial layers 72 a and 72 b until at least the upper surfaces of the insulating layers 70 a and 70 b are exposed. Then, using the polysilicon layer 80 as a mask, wet etching is carried out in order to successively remove the insulating layers 70 a and 70 b and the insulating layers 68 and 28 underneath.

Gemäß Fig. 4D wird in einem nachfolgenden Schritt ein herkömmlicher Photolithographie- und Ätzprozeß durchge­ führt, um aufeinanderfolgend die Polysiliziumschicht 80, die isolierende Schicht 68, die Polysiliziumschicht 40, die isolierende Schicht 28 und die Polysiliziumschicht 26 zu ätzen, um eine Speicherelektrode des Ladungsspeicherkonden­ sators in jeder Speichereinheit zu definieren. Durch die obigen Schritte werden die Polysiliziumschichten 80, 40 und 26 in Abschnitte 80a, 80b, 40a, 40b und 26a, 26b unter­ teilt, wie in der Zeichnung gezeigt. Sodann wird ein Naßätzvorgang durchgeführt, um die verbleibenden isolieren­ den Schichten 68 und 28 zu entfernen, wobei die Ätzschutz­ schicht 22 als Ätzendpunkt verwendet wird. Die Herstellung einer Speicherelektrode für einen Ladungsspeicherkondensator in dem DRAM ist hiermit abgeschlossen. According to Figure 4D, in a subsequent step, a conventional photolithography and etching process, leads Runaway to etch consecutively the polysilicon layer 80, the insulating layer 68, the polysilicon layer 40, the insulating layer 28 and the polysilicon layer 26 to a storage electrode of the Ladungsspeicherkonden crystallizer. to be defined in each storage unit. Through the above steps, the polysilicon layers 80 , 40 and 26 are divided into sections 80 a, 80 b, 40 a, 40 b and 26 a, 26 b, as shown in the drawing. A wet etch is then performed to remove the remaining insulating layers 68 and 28 using the etch protection layer 22 as the etch end point. This completes the production of a storage electrode for a charge storage capacitor in the DRAM.

Gemäß Fig. 4D umfaßt die Speicherelektrode eine stamm­ artige Polysiliziumschicht 26a/26b und zwei zweigartige Po­ lysiliziumschichten 80a/80b bzw. 40a/40b mit jeweils L-för­ migem Querschnitt. Die stammartigen Polysiliziumschichten 26a und 26b sind elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden und haben T-förmigen Querschnitt. Die beiden zweigartigen Poly­ siliziumschichten 80a, 80b und 40a, 40b verlaufen im we­ sentlichen parallel zueinander und haben Hohlzylinderfor­ men, wobei ihre horizontalen Querschnitte kreisförmig, rechteckförmig oder sonstwie sein können. Die zweigartigen Polysiliziumschichten 80a, 80b und 40a, 40b verlaufen je­ weils vertikal nach oben von der oberen Oberfläche der Po­ lysiliziumschichten 26a und 26b über einen bestimmten Be­ trag und sodann horizontal nach außen. Die nachfolgenden Herstellungsschritte unterscheiden sich nicht von herkömm­ lichen Prozessen und werden von daher nicht näher im Detail beschrieben.Referring to FIG. 4D, the storage electrode comprises a stem-like polysilicon layer 26 a / 26 b and two branch-like Po lysiliziumschichten 80 a / 80 b and 40 a / 40 b, each having L-för migem cross section. The stem-like polysilicon layers 26 a and 26 b are electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM and have a T-shaped cross section. The two branch-like poly silicon layers 80 a, 80 b and 40 a, 40 b run essentially parallel to each other and have Hohl cylinderform men, wherein their horizontal cross-sections can be circular, rectangular or otherwise. The branch-like polysilicon layers 80 a, 80 b and 40 a, 40 b each run vertically upwards from the upper surface of the polysilicon layers 26 a and 26 b over a certain amount and then horizontally outwards. The subsequent manufacturing steps do not differ from conventional processes and are therefore not described in detail.

Wenn mehr als zwei zweigartige Elektrodenschichten ge­ wünscht sind, können weitere Zweige durch eine wiederholte Anwendung der Stapelschicht-Ausbildung gemäß dem oben be­ schriebenen Prozeß hergestellt werden.If more than two branch electrode layers ge are desired, additional branches can be repeated Application of the stacked layer formation according to the above be written process.

In den voranstehenden ersten bis vierten Ausführungs­ formen haben die zweigartigen Elektrodenschichten der Spei­ cherelektrode jeweils L-förmigen Querschnitt. Die vorlie­ gende Erfindung ist jedoch nicht auf eine derartige Formge­ bung beschränkt. Die zweigartigen Elektrodenschichten der Speicherelektrode können auch andere Querschnittsformen ha­ ben. In der nachfolgenden Ausführungsform hat eine zweigar­ tige Elektrodenschicht der Speicherelektrode einen L-förmi­ gen Querschnitt, wohingegen eine andere einen T-förmigen Querschnitt hat. In the foregoing first through fourth embodiments shape the branch-like electrode layers of the Spei cher electrode each L-shaped cross section. The present However, the present invention is not based on such a shape exercise limited. The branch-like electrode layers of the Storage electrode can also have other cross-sectional shapes ha ben. In the following embodiment, one has two term electrode layer of the storage electrode an L-shaped cross section, whereas another is a T-shaped Cross section.  

Die Fig. 5A und 5B zeigen eine fünfte Ausführungs­ form eines erfindungsgemäßen Verfahrens zur Herstellung ei­ ner Halbleiter-Speichervorrichtung mit einem Ladungsspei­ cherkondensator des Baumtyps. FIGS. 5A and 5B show a fifth execution of a method according to the invention for the manufacture of egg ner semiconductor memory device having a Ladungsspei cherkondensator of the tree type.

Die Speicherelektrode des Baumtyps gemäß der fünften Ausführungsform basiert auf der Waferstruktur von Fig. 1F, wobei ein unterschiedliches Herstellungsverfahren angewen­ det wird, um eine DRAM-Speicherelektrode mit unterschiedli­ chem Aufbau zu erzeugen. Elemente in den Fig. 5A und 5B, die identisch zu denjenigen in Fig. 1F sind, sind mit glei­ chen Bezugszeichen versehen.The tree-type memory electrode according to the fifth embodiment is based on the wafer structure of FIG. 1F, and a different manufacturing method is used to produce a DRAM memory electrode with a different structure. Elements in Figs. 5A and 5B which are identical to those in Fig. 1F are given the same reference numerals.

Gemäß Fig. 1F zusammen mit Fig. 5A wird zunächst unter Verwendung der Polysiliziumschicht 40 als Maske ein Naßät­ zen durchgeführt, um die isolierenden Schichten 30a und 30b zu entfernen. Sodann wird CVD durchgeführt, um eine isolie­ rende Schicht 82 aus beispielsweise Siliziumdioxid auf den Oberflächen der isolierenden Schicht 28 und der Polysilizi­ umschicht 40 abzuscheiden. Sodann wird ein herkömmlicher Photolithographie- und Ätzvorgang durchgeführt, um aufein­ anderfolgend ausgewählte Teile der isolierenden Schicht 82 und der isolierenden Schicht 28 zu ätzen, bis die Oberflä­ che der Polysiliziumschicht 26 erreicht ist, wodurch Öff­ nungen 84a und 84b gebildet werden. Die Öffnungen 84a und 84b sind bevorzugt jeweils an Stellen oberhalb der entspre­ chenden Drainregionen 16a und 16b angeordnet. Sodann wird CVD durchgeführt, um eine Polysiliziumschicht 68 mit einer Dicke von beispielsweise annähernd 1000 Ä auf der Oberflä­ che der isolierenden Schicht 82 abzuscheiden, wobei die Öffnungen 84a und 84b gefüllt werden. Um die Leitfähigkeit der Polysiliziumschicht 86 zu erhöhen, können beispielswei­ se Arsenionen in die Polysiliziumschicht 86 implantiert werden.According to FIG. 1F together with FIG. 5A, a wet etching is first carried out using the polysilicon layer 40 as a mask in order to remove the insulating layers 30 a and 30 b. CVD is then carried out in order to deposit an insulating layer 82, for example of silicon dioxide, on the surfaces of the insulating layer 28 and the polysilicon layer 40 . Then, a conventional photolithography and etching process is performed to etch aufein other following selected portions of the insulating layer 82 and the insulating layer 28 until the Oberflä surface of the polysilicon layer 26 is reached, thereby Publ voltages 84 a, and are formed 84 b. The openings 84 a and 84 b are preferably each arranged at locations above the corresponding drain regions 16 a and 16 b. CVD is then carried out in order to deposit a polysilicon layer 68 with a thickness of, for example, approximately 1000 Å on the surface of the insulating layer 82 , the openings 84 a and 84 b being filled. In order to increase the conductivity of the polysilicon layer 86 , arsenic ions can be implanted into the polysilicon layer 86 , for example.

Gemäß Fig. 5B werden in einem nachfolgenden Schritt herkömmliche Photolithographie- und Ätzprozesse durchge­ führt, um aufeinanderfolgend die Polysiliziumschicht 86, die isolierende Schicht 82, die Polysiliziumschicht 40, die isolierende Schicht 28 und die Polysiliziumschicht 26 weg­ zuätzen, um die Speicherelektrode des Ladungsspeicherkon­ densators in jeder Speichereinheit zu definieren. Durch die obigen Schritte werden die Polysiliziumschichten 86, 40 und 26 in Abschnitte 86a, 86b, 40a, 40b und 26a, 26b unter­ teilt, wie in der Zeichnung gezeigt. Sodann wird ein Naßätzvorgang unter Verwendung der Ätzschutzschicht 22 als Ätzendpunkt durchgeführt, um die isolierenden Schichten 82 und 28 zu entfernen. Die Herstellung der Speicherelektroden für die Ladungsspeicherkondensatoren in dem DRAM ist hier­ mit abgeschlossen. Gemäß Fig. 5B umfaßt die Speicherelek­ trode eine stammartige Polysiliziumschicht 26a/26b, eine zweigartige Polysiliziumschicht 40a/40b mit L-förmigem Querschnitt und eine weitere zweigartige Polysilizium­ schicht 86a/86b mit T-förmigem Querschnitt. Die stammarti­ gen Polysiliziumschichten 26a und 26b sind elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden und haben T-förmigen Querschnitt. Die zweigartigen Polysiliziumschichten 40a und 40b mit dem L- förmigen Querschnitt haben im wesentlichen Hohlzylinder­ form, wobei die horizontalen Querschnitte kreisförmig, rechteckförmig oder sonstwie sein können. Die zweigartigen Polysiliziumschichten 40a und 40b verlaufen vertikal nach oben über eine bestimmte Länge von der oberen Oberfläche der stammartigen Polysiliziumschichten 26a und 26b und ver­ laufen dann horizontal nach außen. Die vertikalen Ab­ schnitte der zweigartigen Polysiliziumschichten 86a und 86b haben im wesentlichen Hohlzylinderform, wobei ihre horizon­ talen Querschnitte kreisförmig, rechteckförmig oder sonst­ wie sein können. Die zweigartigen Polysiliziumschichten 86a und 86b erstrecken sich vertikal über einen bestimmten Be­ trag von der oberen Oberfläche der stammartigen Polysilizi­ umschichten 26a und 26b nach oben und dann horizontal nach außen. According to Fig. 5B conventional photolithography and etching processes are in a subsequent step Runaway leads to etch consecutively the polysilicon layer 86, the insulating layer 82, the polysilicon layer 40, the insulating layer 28 and the polysilicon layer 26 away to the storage electrode of the Ladungsspeicherkon densators in to define each storage unit. Through the above steps, the polysilicon layers 86 , 40 and 26 are divided into sections 86 a, 86 b, 40 a, 40 b and 26 a, 26 b, as shown in the drawing. A wet etch is then performed using the etch protection layer 22 as the etch end point to remove the insulating layers 82 and 28 . The production of the storage electrodes for the charge storage capacitors in the DRAM is also completed here. According to Fig. 5B comprises Speicherelek trode a stem-like polysilicon layer 26 a / b 26, a branch-like polysilicon layer 40 a / b 40 with L-shaped cross-section and a further branch-like polysilicon layer 86 a / b 86 with T-shaped cross section. The stem-like polysilicon layers 26 a and 26 b are electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM and have a T-shaped cross section. The branch-like polysilicon layers 40 a and 40 b with the L-shaped cross section have a substantially hollow cylindrical shape, wherein the horizontal cross sections can be circular, rectangular or otherwise. The branch-like polysilicon layers 40 a and 40 b extend vertically upwards over a certain length from the upper surface of the stem-like polysilicon layers 26 a and 26 b and then run horizontally outwards. From the vertical sections of the branch-like polysilicon layers 86 a and 86 b have a substantially hollow cylindrical shape, their horizontal cross-sections can be circular, rectangular or otherwise. The branch-like polysilicon layers 86 a and 86 b extend vertically over a certain amount from the upper surface of the stem-like polysilicon layers 26 a and 26 b upwards and then horizontally outwards.

In der nachfolgenden sechsten Ausführungsform wird ein weiteres Verfahren angewendet, um eine Speicherelektrode mit im Vergleich zu den bisherigen Ausführungsformen unter­ schiedlicher Struktur herzustellen. Zwar ist der Aufbau der Speicherelektrode dieser sechsten Ausführungsform ähnlich zu demjenigen der fünften Ausführungsform, jedoch unter­ scheidet er sich hiervon in der Ausbildung der zweigartigen Polysiliziumschicht, welche in dieser sechsten Ausführungs­ form eine Säulenform anstelle der T-förmigen Querschnitts­ form hat, wie sie in der fünften Ausführungsform verwendet wird.In the following sixth embodiment, a another method applied to a storage electrode with compared to the previous embodiments below different structure. The structure of the Storage electrode similar to this sixth embodiment to that of the fifth embodiment, but below he differs from this in the formation of the branch-like Polysilicon layer, which in this sixth embodiment form a columnar shape instead of the T-shaped cross section shape as used in the fifth embodiment becomes.

Die Speicherelektrode des Baumtyps gemäß der sechsten Ausführungsform basiert auf der Waferstruktur von Fig. 5A, wobei ein anderes Herstellungsverfahren verwendet wird, um eine DRAM-Speicherelektrode mit unterschiedlichem Aufbau herzustellen. Elemente in der die sechste Ausführungsform beschreibenden Fig. 6, die identisch zu denjenigen in Fig. 5A sind, sind mit gleichen Bezugszeichen versehen.The tree-type memory electrode according to the sixth embodiment is based on the wafer structure of FIG. 5A, and another manufacturing method is used to manufacture a DRAM memory electrode of different structures. Elements in FIG. 6 describing the sixth embodiment which are identical to those in FIG. 5A are provided with the same reference numerals.

Gemäß Fig. 5A zusammen mit Fig. 6 wird CMP verwendet, um die Polysiliziumschicht 86 zu polieren, bis zumindest die obere Oberfläche der isolierenden Schicht 82 freiliegt, um säulenförmige Polysiliziumschichten 88a und 88b gemäß der Zeichnung zu bilden. Danach wird ein Naßätzvorgang durchgeführt, wobei die Polysiliziumschicht 40 als Maske verwendet wird, um die isolierende Schicht 82 und freilie­ gende Abschnitte der isolierenden Schicht 28 zu entfernen. Herkömmliche Photolithographie- und Ätzvorgänge werden dann verwendet, um aufeinanderfolgend ausgewählte Abschnitte der Polysiliziumschicht 40, der isolierenden Schicht 28 und der Polysiliziumschicht 26 zu entfernen, bis die Oberfläche der Ätzschutzschicht 22 freiliegt. Eine Speicherelektrode in dem Ladungsspeicherkondensator einer jeden Speichereinheit wird hierdurch definiert. Durch die obigen Schritte werden die Polysiliziumschichten 40 und 26 in Abschnitte 40a, 40b und 26a, 26b unterteilt, wie in der Zeichnung gezeigt. So­ dann wird unter Verwendung der Ätzschutzschicht 22 als Ät­ zendpunkt wieder ein Naßätzvorgang durchgeführt, um die isolierende Schicht 28 zu entfernen. Die Herstellung der Speicherelektroden der Ladungsspeicherkondensatoren in dem DRAM ist hierdurch abgeschlossen. Gemäß Fig. 6 umfaßt die Speicherelektrode eine stammartige Polysiliziumschicht 26a/26b, eine zweigartige Polysiliziumschicht 40a/40b mit L-förmigem Querschnitt und eine säulenförmige zweigartige Polysiliziumschicht 88a/88b. Die stammartigen Polysilizium­ schichten 26a und 26b sind elektrisch mit den jeweiligen Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden. Die zweigartigen Polysiliziumschichten 40a und 40b mit der L-Form haben im wesentlichen Hohlzylin­ derform, wobei die horizontalen Querschnitte kreisförmig, rechteckförmig oder sonstwie sein können. Die zweigartigen Polysiliziumschichten 40a und 40b verlaufen vertikal nach oben über einen bestimmten Betrag von der oberen Oberfläche der stammartigen Polysiliziumschichten 26a und 26b aus und erstrecken sich dann horizontal nach außen. Die säulenför­ migen zweigartigen Polysiliziumschichten 88a und 88b ver­ laufen vertikal nach oben von der oberen Oberfläche der stammartigen Polysiliziumschichten 26a und 26b und haben horizontalen Querschnitt, der kreisförmig, rechteckförmig oder sonstwie sein kann.According to Fig. 5A with Fig. 6 CMP is used to polish the polysilicon layer 86, is exposed to at least the upper surface of the insulating layer 82 to columnar polysilicon layers 88 a and 88 b according to the drawing to form. A wet etch is then performed using the polysilicon layer 40 as a mask to remove the insulating layer 82 and exposed portions of the insulating layer 28 . Conventional photolithography and etching processes are then used to successively remove selected portions of polysilicon layer 40 , insulating layer 28, and polysilicon layer 26 until the surface of etch protection layer 22 is exposed. A storage electrode in the charge storage capacitor of each storage unit is hereby defined. Through the above steps, the polysilicon layers 40 and 26 are divided into sections 40 a, 40 b and 26 a, 26 b, as shown in the drawing. Then, using the protective layer 22 as the etching point, a wet etching process is again carried out in order to remove the insulating layer 28 . This completes the production of the storage electrodes of the charge storage capacitors in the DRAM. Referring to FIG. 6, the storage electrode comprises a stem-like polysilicon layer 26 a / b 26, a branch-like polysilicon layer 40 a / 40 b with L-shaped cross section and a column-shaped branch-like polysilicon layer 88 a / 88 b. The stem-like polysilicon layers 26 a and 26 b are electrically connected to the respective drain regions 16 a and 16 b of the transfer transistors in the DRAM. The branch-like polysilicon layers 40 a and 40 b with the L-shape have essentially Hohlzylin derform, wherein the horizontal cross-sections can be circular, rectangular or otherwise. The branch-like polysilicon layers 40 a and 40 b extend vertically upwards over a certain amount from the upper surface of the stem-like polysilicon layers 26 a and 26 b and then extend horizontally outwards. The pillar-shaped branch-like polysilicon layers 88 a and 88 b run vertically upward from the upper surface of the stem-like polysilicon layers 26 a and 26 b and have a horizontal cross section, which can be circular, rectangular or otherwise.

In den voranstehenden ersten bis sechsten Ausführungs­ formen berührt die Bodenoberfläche des horizontalen Ab­ schnittes der stammartigen Polysiliziumschicht die Ätz­ schutzschicht und weiterhin wird CMP verwendet, um die Po­ lysiliziumschicht oberhalb der Stapelschichten zu entfernen und zu unterteilen. Die vorliegende Erfindung ist jedoch nicht hierauf beschränkt. In der nachfolgenden siebten Aus­ führungsform, die unter Bezugnahme auf die Fig. 7A bis 7E beschrieben wird, wird die Bodenoberfläche des horizon­ talen Abschnittes der stammartigen Polysiliziumschicht von der Ätzschutzschicht um einen bestimmten Betrag entfernt ausgebildet, um den Oberflächenbereich der Speicherelek­ trode zu erhöhen. Auch wird eine andere Technik verwendet, um die Polysiliziumschicht oberhalb der Stapelschicht zu unterteilen.In the foregoing first to sixth embodiments, the bottom surface of the horizontal portion of the stem-like polysilicon layer touches the etching protective layer, and CMP is also used to remove and divide the polysilicon layer above the stack layers. However, the present invention is not limited to this. In the following seventh embodiment, which will be described with reference to FIGS. 7A to 7E, the bottom surface of the horizontal portion of the stem-like polysilicon layer is formed from the etching protection layer by a certain amount to increase the surface area of the storage electrode. Another technique is also used to subdivide the polysilicon layer above the stack layer.

Die Fig. 7A bis 7E zeigen eine siebte Ausführungs­ form eines erfindungsgemäßen Verfahrens zur Herstellung ei­ ner Halbleiter-Speichervorrichtung mit einem Ladungsspei­ cherkondensator des Baumtyps. FIGS. 7A to 7E show a seventh execution of a method according to the invention for the manufacture of egg ner semiconductor memory device having a Ladungsspei cherkondensator of the tree type.

Die Speicherelektrode des Baumtyps gemäß der siebten Ausführungsform basiert auf der Waferstruktur von Fig. 1A, wobei jedoch ein anderes Herstellungsverfahren verwendet wird, um eine DRAM-Speicherelektrode mit unterschiedlichem Aufbau zu erhalten. Elemente in den Fig. 7A bis 7E, die identisch zu denjenigen in Fig. 1A sind, sind mit den glei­ chen Bezugszeichen versehen.The tree-type memory electrode according to the seventh embodiment is based on the wafer structure of FIG. 1A, but another manufacturing method is used to obtain a DRAM memory electrode of different construction. Elements in Figs. 7A to 7E which are identical to those in Fig. 1A are given the same reference numerals.

Gemäß Fig. 7A zusammen mit Fig. 1A wird zunächst CVD durchgeführt, um eine isolierende Schicht 90, eine Ätz­ schutzschicht 92 und eine isolierende Schicht 94 abzuschei­ den. Die isolierende Schicht 90 kann beispielsweise eine BPSG-Schicht mit einer Dicke von annähernd 7000 Å sein. Die Ätzschutzschicht 92 ist beispielsweise eine Siliziumnitrid­ schicht mit einer Dicke von annähernd 1000 Å. Die isolie­ rende Schicht 94 ist beispielsweise eine Siliziumdioxid­ schicht mit einer Dicke von annähernd 1000 Å. Sodann werden herkömmliche Photolithographie- und Ätzvorgänge durchge­ führt, um aufeinanderfolgend selektiv die isolierende Schicht 94, die Ätzschutzschicht 92, und die isolierende Schicht 90 und die Gateoxidschicht 14 zu ätzen. Im Ergebnis werden Speicherelektroden-Kontaktlöcher 96a und 96b gebil­ det. Die Speicherelektroden-Kontaktlöcher 96a und 96b er­ strecken sich von einer oberen Oberfläche der isolierenden Schicht 94 zu einer oberen Oberfläche der Drainregionen 16a bzw. 16b. Sodann wird eine Polysiliziumschicht auf der Oberfläche der isolierenden Schicht 94 abgeschieden, welche die Speicherelektroden-Kontaktlöcher 96a und 96b füllt. So­ dann wird ein herkömmlicher Photolithographie- und Ätzvor­ gang wieder durchgeführt, um die Polysiliziumschicht zu de­ finieren, so daß eine Polysiliziumschicht 98 gemäß der Zeichnung gebildet wird. Um die Leitfähigkeit der Polysili­ ziumschicht zu erhöhen, können beispielsweise Arsenionen in diese Schicht implantiert werden. Gemäß Fig. 7A füllt die Polysiliziumschicht 98 die Speicherelektroden-Kontaktlöcher 96a und 96b und deckt auch die Oberfläche der isolierenden Schicht 94 ab. Sodann wird eine isolierende Schicht 100 aus beispielsweise Siliziumdioxid auf der Oberfläche der Poly­ siliziumschicht 98 mit einer Dicke von annähernd 7000 Å ab­ geschieden.According to FIG. 7A together with FIG. 1A, CVD is first carried out in order to deposit an insulating layer 90 , an etching protective layer 92 and an insulating layer 94 . The insulating layer 90 may be, for example, a BPSG layer approximately 7000 Å thick. The etch protection layer 92 is, for example, a silicon nitride layer with a thickness of approximately 1000 Å. The insulating layer 94 is, for example, a silicon dioxide layer with a thickness of approximately 1000 Å. Then, conventional photolithography and etching operations are performed to selectively selectively etch the insulating layer 94 , the protective etching layer 92 , and the insulating layer 90 and the gate oxide layer 14 . As a result, storage electrode contact holes 96 a and 96 b are formed. The storage electrode contact holes 96 a and 96 b extend from an upper surface of the insulating layer 94 to an upper surface of the drain regions 16 a and 16 b, respectively. Then a polysilicon layer is deposited on the surface of the insulating layer 94 , which fills the storage electrode contact holes 96 a and 96 b. So then a conventional photolithography and etching operation is performed again to de-define the polysilicon layer so that a polysilicon layer 98 is formed as shown in the drawing. To increase the conductivity of the polysilicon layer, arsenic ions can be implanted in this layer, for example. Referring to FIG. 7A, the polysilicon layer 98 fills the storage electrode contact holes 96 a and 96 b and the surface of the insulating cover layer 94. Then an insulating layer 100 of, for example, silicon dioxide is deposited on the surface of the polysilicon layer 98 with a thickness of approximately 7000 Å.

Gemäß Fig. 7B werden in einem nachfolgenden Schritt ei­ ne isolierende Schicht und eine Polysilizium-Opferschicht aufeinanderfolgend auf der Oberfläche der isolierenden Schicht 100 abgeschieden. Sodann wird ein herkömmlicher Photolithographie- und Ätzvorgang durchgeführt, um die iso­ lierende Schicht und die Polysilizium-Opferschicht zu defi­ nieren, so daß feste zylinderförmige isolierende Schichten 102a und 102b und Polysilizium-Opferschichten 104a und 104b gebildet werden, wie in der Zeichnung gezeigt. Die horizon­ talen Querschnitte der isolierenden Schichten 102a und 102b und der Polysilizium-Opferschichten 104a und 104b können kreisförmig, rechteckförmig oder sonstwie sein. Die isolie­ renden Schichten 102a und 102b sind beispielsweise Silizi­ umnitridschichten, die mit einer Dicke von annähernd 1000 Å abgeschieden werden. Die Polysilizium-Opferschichten 104a und 104b werden mit einer Dicke von beispielsweise annä­ hernd 1000 Å abgeschieden. Die isolierende Schicht 102a bildet zusammen mit der Polysilizium-Opferschicht 104a eine Stapelschicht 102a, 104a, welche bevorzugt oberhalb der entsprechenden Drainregion 16a angeordnet ist. Auf ähnliche Weise bildet die isolierende Schicht 102b zusammen mit der Polysilizium-Opferschicht 104b eine Stapelschicht 102b, 104b, welche bevorzugt oberhalb der entsprechenden Drainre­ gion 16b angeordnet ist. Nachfolgend werden Siliziumdioxid- Abstandshalter 106a und 106b an den Seitenwänden der Sta­ pelschichten 102a, 104 bzw. 102b, 104b abgeschieden. In dieser Ausführungsform werden die Siliziumdioxid-Abstands­ halter 106a und 106b durch zunächst Abscheiden einer Sili­ ziumdioxidschicht mit einer Dicke von beispielsweise annä­ hernd 1000 Å, gefolgt von einem Zurückätzen der Siliziumdi­ oxidschicht gebildet. Sodann wird CVD durchgeführt, um eine isolierende Schicht 108 aus beispielsweise Siliziumnitrid mit einer Dicke von annähernd 2000 Å abzuscheiden. Sodann wird CMP durchgeführt, um die isolierende Schicht 108 zu polieren, bis wenigstens die obere Oberfläche der Stapel­ schichten 102a, 104a und 102b, 104b freiliegen.Referring to FIG. 7B egg ne insulating layer in a subsequent step and a sacrificial polysilicon layer is deposited successively on the surface of the insulating layer 100. A conventional photolithography and etching process is then carried out in order to define the insulating layer and the polysilicon sacrificial layer, so that solid cylindrical insulating layers 102 a and 102 b and polysilicon sacrificial layers 104 a and 104 b are formed, as in FIG Drawing shown. The horizontal cross-sections of the insulating layers 102 a and 102 b and the polysilicon sacrificial layers 104 a and 104 b can be circular, rectangular or otherwise. The insulating layers 102 a and 102 b are, for example, silicon nitride layers which are deposited with a thickness of approximately 1000 Å. The polysilicon sacrificial layers 104 a and 104 b are deposited with a thickness of approximately 1000 Å, for example. The insulating layer 102 a forms, together with the polysilicon sacrificial layer 104 a, a stack layer 102 a, 104 a, which is preferably arranged above the corresponding drain region 16 a. In a similar way, the insulating layer 102 b forms, together with the polysilicon sacrificial layer 104 b, a stack layer 102 b, 104 b, which is preferably arranged above the corresponding drain region 16 b. Silicon dioxide spacers 106 a and 106 b are subsequently deposited on the side walls of the stack layers 102 a, 104 and 102 b, 104 b, respectively. In this embodiment, the silicon dioxide spacers 106 a and 106 b are formed by first depositing a silicon dioxide layer with a thickness of approximately 1000 Å, for example, followed by etching back the silicon dioxide layer. CVD is then performed to deposit an insulating layer 108 of, for example, silicon nitride, approximately 2000 Å thick. CMP is then performed to polish the insulating layer 108 until at least the upper surface of the stack of layers 102 a, 104 a and 102 b, 104 b are exposed.

Sodann werden in einem folgenden Schritt gemäß Fig. 7C unter Verwendung der Stapelschichten 102a, 104a und 102b, 104b und der isolierenden Schicht 108 als Ätzmasken die Si­ liziumdioxid-Abstandshalter 106a und 106b durch Ätzen ent­ fernt. Dann wird unter Verwendung der gleichen Stapel­ schichten 102a, 104a und 102b, 104b und der isolierenden Schicht 108 als Ätzmasken die isolierende Schicht 100 ge­ ätzt, bis die Oberfläche der Polysiliziumschicht 98 frei­ liegt. Sodann wird unter Verwendung der Polysilizium-Opfer­ schichten 104a und 104 als Ätzmasken die isolierende Schicht 108 durch Ätzen entfernt. Hierdurch werden Öffnun­ gen 110a und 110b gebildet. Then,. In a following step, as shown in FIG 7C, using the stack layers 102 a, 104 a and 102 b, 104 b and the insulating layer 108 as etching masks, the Si liziumdioxid spacer 106 a and 106 b by etching ent removed. Then, using the same stack layers 102 a, 104 a and 102 b, 104 b and the insulating layer 108 as etching masks, the insulating layer 100 is etched until the surface of the polysilicon layer 98 is exposed. Then, using the polysilicon sacrificial layers 104 a and 104 as etching masks, the insulating layer 108 is removed by etching. As a result, openings 110 a and 110 b are formed.

Gemäß Fig. 7D wird in einem nachfolgenden Schritt eine Polysiliziumschicht 112 auf den Oberflächen der Stapel­ schichten 102a, 104a und 102b, 104b sowie der isolierenden Schicht 100 mit beispielsweise einer Dicke von annähernd 1000 Å abgeschieden, wobei auch die Öffnungen 110a und 110b gefüllt werden. Um die Leitfähigkeit der Polysilizium­ schicht 112 zu erhöhen, können beispielsweise Arsenionen in die Polysiliziumschicht 112 implantiert werden. Sodann wird eine herkömmliche Photolithographie- und Ätzbearbeitung durchgeführt, um die Polysiliziumschicht 112 und die Poly­ silizium-Opferschichten 104a und 104 zu defieren. Als Er­ gebnis werden die Abschnitte oberhalb der isolierenden Schichten 102a und 102b in die Struktur gemäß der Zeichnung unterteilt.According to Fig. 7D, a polysilicon layer 112 is in a subsequent step to the surfaces of the stack of layers 102 a, 104 a and 102 b, 104 b, and the insulating layer 100 deposited with for example a thickness of approximately 1,000 Å, wherein the openings 110 a and 110 b can be filled. In order to increase the conductivity of the polysilicon layer 112 , arsenic ions can, for example, be implanted in the polysilicon layer 112 . A conventional photolithography and etching processing is then carried out in order to define the polysilicon layer 112 and the polysilicon sacrificial layers 104 a and 104 . As a result, the sections above the insulating layers 102 a and 102 b are divided into the structure according to the drawing.

Gemäß Fig. 7E wird in einem folgenden Schritt unter Verwendung der Polysiliziumschicht 112 und der Polysili­ zium-Opferschichten 104a und 104b als Masken ein Naßätzvor­ gang durchgeführt, um die isolierenden Schichten 102a und 102b und die darunter liegende isolierende Schicht 100 auf­ einanderfolgend wegzuätzen. Sodann wird ein herkömmlicher Photolithographie- und Ätzvorgang durchgeführt, um aufein­ anderfolgend die Polysiliziumschicht 112, die isolierende Schicht 100 und die Polysiliziumschicht 98 zu ätzen, so daß eine Speicherelektrode für den Ladungsspeicherkondensator einer jeden Speichereinheit definiert wird. Durch die obi­ gen Schritte werden die Polysiliziumschichten 112 und 98 in Abschnitte 112a, 112b und 98a, 98b unterteilt. Sodann wird unter Verwendung der Ätzschutzschicht 92 als Ätzendpunkt wieder ein Naßätzvorgang durchgeführt, um die isolierenden Schichten 100 und 94 zu entfernen. Die Herstellung einer Speicherelektrode des Ladungsspeicherkondensators in dem DRAM ist hierdurch abgeschlossen. Gemäß Fig. 7E beinhaltet die Speicherelektrode eine stammartige Polysiliziumschicht 98a/98b und eine zweigartige Polysiliziumschicht 112a/112b mit T-förmigem Querschnitt. Die stammartigen Polysilizium­ schichten 98a und 98b sind elektrisch mit den jeweiligen Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden. Ein Abstand zwischen den Bodenoberflä­ chen des horizontalen Abschnittes der stammartigen Polysi­ liziumschichten und den oberen Oberflächen der Ätzschutz­ schicht 92 vor, so daß der Oberflächenbereich der Speicher­ elektrode vergrößert ist. Die zweigartigen Polysilizium­ schichten 112a und 112b haben im wesentlichen Hohlzylinder­ form, wobei die horizontalen Querschnitte kreisförmig, rechteckförmig oder sonstwie sein können. Die zweigartigen Polysiliziumschichten 112a und 112b erstrecken sich im we­ sentlichen über eine bestimmte Länge von den oberen Ober­ flächen der stammartigen Polysiliziumschichten 98a und 98b nach oben und dann horizontal nach außen.According to Fig. 7E, the polysilicon layer 112 and the Polysili zium sacrificial layers 104 is in a following step using a and 104 b performed gear as masks a Naßätzvor to the insulating layers 102 a and 102 b and the underlying insulating layer 100 to successively to etch away. A conventional photolithography and etching process is then performed to successively etch polysilicon layer 112 , insulating layer 100 and polysilicon layer 98 so that a storage electrode for the charge storage capacitor of each storage unit is defined. Through the above steps, the polysilicon layers 112 and 98 are divided into sections 112 a, 112 b and 98 a, 98 b. Then, using the etch protection layer 92 as the etching end point, wet etching is performed again to remove the insulating layers 100 and 94 . This completes the production of a storage electrode of the charge storage capacitor in the DRAM. According to FIG. 7E, the storage electrode contains a stem-like polysilicon layer 98 a / 98 b and a branch-like polysilicon layer 112 a / 112 b with a T-shaped cross section. The stem-like polysilicon layers 98 a and 98 b are electrically connected to the respective drain regions 16 a and 16 b of the transfer transistors in the DRAM. A distance between the bottom surface of the horizontal portion of the stem-like polysilicon layers and the upper surfaces of the anti-etching layer 92 before, so that the surface area of the storage electrode is enlarged. The branch-like polysilicon layers 112 a and 112 b have an essentially hollow cylindrical shape, wherein the horizontal cross sections can be circular, rectangular or otherwise. The branch-like polysilicon layers 112 a and 112 b extend substantially over a certain length from the upper surfaces of the stem-like polysilicon layers 98 a and 98 b upwards and then horizontally outwards.

Dem Durchschnittsfachmann auf diesem Gebiet erschließt sich aus den oben erwähnten bevorzugten Ausführungsformen, daß diese auch in beliebiger Kombination miteinander ange­ wendet werden können, um Speicherelektroden und Speicher­ kondensatoren unterschiedlicher Strukturen auf einem DRAM- Chip zu bilden. Es versteht sich, daß die Strukturen dieser aus Kombinationen gebildeten Speicherelektroden und Spei­ cherkondensatoren im Rahmen der vorliegenden Erfindung lie­ gen.Opened up to the average specialist in this field derive from the preferred embodiments mentioned above, that these are also in any combination with each other can be applied to storage electrodes and storage capacitors of different structures on a DRAM To form chip. It is understood that the structures of this storage electrodes and memory formed from combinations cherkcapacitors within the scope of the present invention gene.

Obgleich in der beigefügten Zeichnung die Ausführungs­ formen der Drains in den Übertragungstransistoren als Dif­ fusionsbereiche in einem Siliziumsubstrat dargestellt wur­ den, sind auch andere Ausgestaltungen hiervon möglich, bei­ spielsweise Drainregionen des Grabenbereiches oder derglei­ chen.Although in the accompanying drawing the execution form the drains in the transfer transistors as Dif fusion areas was shown in a silicon substrate other configurations of this are also possible for example drain regions of the ditch area or the like chen.

Weiterhin versteht sich, daß die in der beigefügten Zeichnung dargestellten Elemente rein illustrativ und dar­ stellend sind und nicht im tatsächlichen Maßstab gezeichnet sind. Die Abmessungen der einzelnen Elemente sind somit als nicht einschränkend zu verstehen.Furthermore, it is understood that the in the attached Drawing shown elements are purely illustrative and are not drawn to the actual scale are. The dimensions of the individual elements are therefore as not to be understood as restrictive.

Claims (51)

1. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung mit einem Substrat, einem Übertragungs­ transistor auf dem Substrat und einem Ladungsspeicherkon­ densator, der elektrisch mit einer Source-/Drainregion des Übertragungstransistors verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:
  • (a) Ausbilden einer ersten isolierenden Schicht über dem Substrat, welche den Übertragungstransistor abdeckt;
  • (b) Ausbilden einer ersten leitfähigen Schicht, welche zumindest die erste isolierende Schicht durchtritt und elektrisch mit der Source-/Drainregion des Übertragungs­ transistors verbunden ist;
  • (c) Ausbilden einer zweiten isolierenden Schicht auf der ersten leitfähigen Schicht;
  • (d) Ausbilden einer Stapelschicht oberhalb der zweiten isolierenden Schicht;
  • (e) Ausbilden einer dritten isolierenden Schicht an Seitenwänden der Stapelschicht;
  • (f) Ausbilden einer vierten isolierenden Schicht auf freiliegenden Oberflächen der zweiten und dritten isolie­ renden Schichten;
  • (g) Entfernen der dritten und vierten isolierenden Schichten und eines Abschnittes der zweiten isolierenden Schicht unterhalb der dritten isolierenden Schicht, bis ein Abschnitt der Oberfläche der ersten leitfähigen Schicht freiliegt, wodurch eine Öffnung gebildet wird;
  • (h) Ausbilden einer zweiten leitfähigen Schicht auf den Oberflächen der Stapelschicht und der zweiten isolie­ renden Schicht und damit Ausfüllen der Öffnung;
  • (i) Entfernen eines Abschnittes der zweiten leitfähigen Schicht oberhalb der Stapelschicht;
  • (j) Entfernen der Stapelschicht;
  • (k) Entfernen eines Abschnittes der zweiten isolieren­ den Schicht unterhalb einer Region, in der die Stapel­ schicht angeordnet war, um die Oberfläche der ersten leit­ fähigen Schicht freizulegen;
  • (l) Definieren der ersten und zweiten leitfähigen Schichten derart, daß ein erstes Ende der zweiten leitfähi­ gen Schicht mit einer oberen Oberfläche der ersten leitfä­ higen Schicht verbunden wird, wodurch die erste leitfähige Schicht eine stammartige leitfähige Schicht und die zweite leitfähige Schicht eine zweigartige leitfähige Schicht bil­ det und die ersten und zweiten leitfähigen Schichten in Kombination eine Speicherelektrode des Ladungsspeicherkon­ densators bilden;
  • (m) Entfernen eines verbleibenden Abschnittes der zweiten isolierenden Schicht;
  • (n) Abbilden einer dielektrischen Schicht an freilie­ genden Oberflächen der ersten und zweiten leitfähigen Schichten; und
  • (o) Ausbilden einer dritten leitfähigen Schicht über einer Oberfläche der dielektrischen Schicht, um eine Gegen­ elektrode des Ladungsspeicherkondensators zu bilden.
1. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor on the substrate and a charge storage capacitor electrically connected to a source / drain region of the transfer transistor, the method comprising the following steps:
  • (a) forming a first insulating layer over the substrate covering the transfer transistor;
  • (b) forming a first conductive layer which passes through at least the first insulating layer and is electrically connected to the source / drain region of the transmission transistor;
  • (c) forming a second insulating layer on the first conductive layer;
  • (d) forming a stacked layer above the second insulating layer;
  • (e) forming a third insulating layer on sidewalls of the stack layer;
  • (f) forming a fourth insulating layer on exposed surfaces of the second and third insulating layers;
  • (g) removing the third and fourth insulating layers and a portion of the second insulating layer below the third insulating layer until a portion of the surface of the first conductive layer is exposed, thereby forming an opening;
  • (h) forming a second conductive layer on the surfaces of the stack layer and the second insulating layer and thus filling the opening;
  • (i) removing a portion of the second conductive layer above the stack layer;
  • (j) removing the stack layer;
  • (k) removing a portion of the second isolate the layer beneath a region where the stack layer was located to expose the surface of the first conductive layer;
  • (l) Defining the first and second conductive layers such that a first end of the second conductive layer is connected to an upper surface of the first conductive layer, whereby the first conductive layer is a stem-like conductive layer and the second conductive layer is a branch-like conductive layer Layer bil det and the first and second conductive layers in combination form a storage electrode of the charge storage capacitor;
  • (m) removing a remaining portion of the second insulating layer;
  • (n) imaging a dielectric layer on exposed surfaces of the first and second conductive layers; and
  • (o) forming a third conductive layer over a surface of the dielectric layer to form a counter electrode of the charge storage capacitor.
2. Verfahren nach Anspruch 1, wobei die stammartige leitfähige Schicht einen T-förmigen Querschnitt hat.2. The method of claim 1, wherein the stem-like conductive layer has a T-shaped cross section. 3. Verfahren nach Anspruch 1, wobei die stammartige leitfähige Schicht einen U-förmigen Querschnitt hat.3. The method of claim 1, wherein the stem-like conductive layer has a U-shaped cross section. 4. Verfahren nach Anspruch 1, wobei die zweigartige leitfähige Schicht eine hohlzylindrische Form mit L-förmi­ gem Querschnitt hat.4. The method of claim 1, wherein the branch-like conductive layer has a hollow cylindrical shape with L-shaped according to the cross section. 5. Verfahren nach Anspruch 4, wobei die zweigartige leitfähige Schicht ein ersten Segment und ein zweites Seg­ ment aufweist, wobei das erste Segment sich vertikal nach oben von der oberen Oberfläche der stammartigen leitfähigen Schicht erstreckt und sich das zweite Segment von einem En­ de des ersten Segmentes aus erstreckt. 5. The method of claim 4, wherein the branch-like conductive layer a first segment and a second seg ment, the first segment moving vertically from the top surface of the stem-like conductive Layer extends and the second segment extends from an En de of the first segment extends.   6. Verfahren nach Anspruch 5, wobei das zweite Segment der zweigartigen leitfähigen Schicht sich horizontal von dem Ende des ersten Segmentes nach außen erstreckt.6. The method of claim 5, wherein the second segment the branch-like conductive layer extends horizontally from extends outward from the end of the first segment. 7. Verfahren nach Anspruch 5, wobei das zweite Segment der zweigartigen leitfähigen Schicht sich horizontal von dem Ende des ersten Segmentes nach innen erstreckt.7. The method of claim 5, wherein the second segment the branch-like conductive layer extends horizontally from extends inward from the end of the first segment. 8. Verfahren nach Anspruch 5, wobei das erste Segment mit der stammartigen leitfähigen Schicht an einer Umfangs­ kante der stammartigen leitfähigen Schicht verbunden ist und wobei sich das zweite Segment der zweigartigen leitfä­ higen Schicht horizontal von dem Ende des ersten Segmentes in einer Richtung zur gegenüberliegenden Umfangskante der stammartigen leitfähigen Schicht erstreckt.8. The method of claim 5, wherein the first segment with the stem-like conductive layer on one circumference edge of the stem-like conductive layer is connected and wherein the second segment of the branch-like conductive layer horizontally from the end of the first segment in a direction to the opposite peripheral edge of the stem-like conductive layer extends. 9. Verfahren nach Anspruch 3, wobei der Schritt (b) das Ausbilden eines Abschnittes der ersten leitfähigen Schicht mit U-förmigem Querschnitt aufweist.9. The method of claim 3, wherein step (b) forming a portion of the first conductive Has layer with a U-shaped cross section. 10. Verfahren nach Anspruch 1, weiterhin mit dem Schritt des Ausbildens einer Ätzschutzschicht auf der iso­ lierenden Schicht nach dem Schritt (a) und vor dem Schritt (b).10. The method of claim 1, further comprising Step of forming an etch protection layer on the iso layer after step (a) and before the step (b). 11. Verfahren nach Anspruch 1, wobei der Schritt (i) weiterhin das Durchführen von chemisch/mechanischem Polie­ ren zum Wegpolieren eines Abschnittes der zweiten leitfähi­ gen Schicht oberhalb der Stapelschicht aufweist.11. The method of claim 1, wherein step (i) further performing chemical / mechanical polishing Ren to polish away a portion of the second conductive gene layer above the stack layer. 12. Verfahren nach Anspruch 1, wobei der Schritt (i) weiterhin das Wegätzen eines Abschnittes der zweiten leit­ fähigen Schicht oberhalb der Stapelschicht aufweist.12. The method of claim 1, wherein step (i) continue to etch away a section of the second lead capable layer above the stack layer. 13. Verfahren nach Anspruch 1, wobei der Schritt (d) die nachfolgenden Schritte aufweist:
Aufeinanderfolgendes Ausbilden einer ersten Film­ schicht und einer zweiten Filmschicht auf der zweiten iso­ lierenden Schicht, wobei die zweite Filmschicht leitfähiges Material und die erste Filmschicht isolierendes Material aufweist; und
Definieren der ersten und zweiten Filmschichten, um die Stapelschicht zu bilden.13. The method of claim 1, wherein step (d) comprises the following steps:
Sequentially forming a first film layer and a second film layer on the second insulating layer, the second film layer comprising conductive material and the first film layer insulating material; and
Define the first and second film layers to form the stack layer. 14. Verfahren nach Anspruch 1, weiterhin mit dem Aus­ bilden einer Ätzschutzschicht oberhalb der ersten isolie­ renden Schicht und Ausbilden einer fünften isolierenden Schicht oberhalb der Ätzschutzschicht nach dem Schritt (a) und vor dem Schritt (b), wobei
der Schritt (b) weiterhin das Ausbilden einer ersten leitfähigen Schicht aufweist, welche die fünfte isolierende Schicht und die Ätzschutzschicht durchtritt; und
wobei der Schritt (m) weiterhin den Schritt des Ent­ fernens der fünften isolierenden Schicht aufweist.14. The method of claim 1, further comprising forming an anti-etch layer above the first insulating layer and forming a fifth insulating layer above the anti-etch layer after step (a) and before step (b), wherein
step (b) further comprises forming a first conductive layer which passes through the fifth insulating layer and the etch protection layer; and
wherein step (m) further comprises the step of removing the fifth insulating layer. 15. Verfahren nach Anspruch 1, wobei die Schritte (c) bis (j) ein Verfahren zur Herstellung einer vordefinierten zweigartigen leitfähigen Schicht eines Ladungsspeicherkon­ densators definieren, und wobei das Verfahren nach Anspruch 1 weiterhin die Herstellung wenigstens einer zusätzlichen vordefinierten zweigartigen leitfähigen Schicht nach dem Schritt (j) aufweist,
wobei der Schritt (l) weiterhin das Definieren einer jeden zusätzlichen vordefinierten zweigartigen leitfähigen Schicht derart aufweist, daß ein jeweiliges erstes Ende ei­ ner jeden vordefinierten zweigartigen leitfähigen Schicht mit der oberen Oberfläche der ersten leitfähigen Schicht verbunden wird, um eine zusätzliche zweigartige leitfähige Schicht zu bilden, wobei
der Schritt (m) weiterhin das Entfernen verbleibender Abschnitte einer jeden isolierenden Schicht aufweist, und
der Schritt (n) weiterhin das Ausbilden einer dielek­ trischen Schicht auf freiliegenden Oberflächen einer jeden zusätzlichen zweigartigen leitfähigen Schicht aufweist.15. The method according to claim 1, wherein steps (c) to (j) define a method for producing a predefined branch-like conductive layer of a charge storage capacitor, and wherein the method according to claim 1 further comprises the production of at least one additional predefined branch-like conductive layer after the Step (j),
wherein step (l) further comprises defining each additional predefined branch-like conductive layer such that a respective first end of each predefined branch-like conductive layer is connected to the upper surface of the first conductive layer to form an additional branch-like conductive layer , in which
step (m) further comprises removing remaining portions of each insulating layer, and
the step (s) further comprises forming a dielectric layer on exposed surfaces of each additional branch-like conductive layer. 16. Verfahren nach Anspruch 15, wobei die stammartige leitfähige Schicht T-förmigen Querschnitt hat.16. The method of claim 15, wherein the stem-like conductive layer has a T-shaped cross section. 17. Verfahren nach Anspruch 15, wobei die stammartige leitfähige Schicht U-förmigen Querschnitt hat.17. The method of claim 15, wherein the stem-like conductive layer has a U-shaped cross section. 18. Verfahren nach Anspruch 15, wobei die zweigartige leitfähige Schicht hohlzylindrische Form mit L-förmigen Querschnitt hat.18. The method of claim 15, wherein the branch-like conductive layer hollow cylindrical shape with L-shaped Cross section. 19. Verfahren nach Anspruch 18, wobei die zweigartige leitfähige Schicht ein erstes Segment und ein zweites Seg­ ment aufweist, wobei sich das erste Segment vertikal nach oben von der oberen Oberfläche der stammartigen leitfähigen Schicht erstreckt und sich das zweite Segment von einem En­ de des ersten Segmentes aus erstreckt.19. The method of claim 18, wherein the branch-like conductive layer a first segment and a second seg ment, the first segment moving vertically from the top surface of the stem-like conductive Layer extends and the second segment extends from an En de of the first segment extends. 20. Verfahren nach Anspruch 19, wobei das zweite Seg­ ment der zweigartigen leitfähigen Schicht sich horizontal von dem Ende des ersten Segmentes nach außen erstreckt.20. The method of claim 19, wherein the second seg ment of the branch-like conductive layer is horizontal extends outward from the end of the first segment. 21. Verfahren nach Anspruch 19, wobei das zweite Seg­ ment der zweigartigen leitfähigen Schicht sich horizontal von dem Ende des ersten Segmentes nach innen erstreckt.21. The method of claim 19, wherein the second seg ment of the branch-like conductive layer is horizontal extends inward from the end of the first segment. 22. Verfahren nach Anspruch 19, wobei das zweite Seg­ ment der ersten zweigartigen leitfähigen Schicht sich hori­ zontal von dem Ende des ersten Segmentes nach außen er­ streckt.22. The method of claim 19, wherein the second seg ment of the first branch-like conductive layer zontal outward from the end of the first segment stretches. 23. Verfahren nach Anspruch 17, wobei der Schritt (b) das Ausbilden eines Abschnittes der ersten leitfähigen Schicht mit U-förmigem Querschnitt aufweist. 23. The method of claim 17, wherein step (b) forming a portion of the first conductive Has layer with a U-shaped cross section.   24. Verfahren nach Anspruch 15, weiterhin mit dem Schritt des Ausbildens einer Ätzschutzschicht auf der iso­ lierenden Schicht nach dem Schritt (a) und vor dem Schritt (b).24. The method of claim 15, further comprising Step of forming an etch protection layer on the iso layer after step (a) and before the step (b). 25. Verfahren nach Anspruch 15, wobei der Schritt (i) weiterhin das Durchführen von chemisch/mechanischem Polie­ ren zum Wegpolieren eines Abschnittes der zweiten leitfähi­ gen Schicht oberhalb der Stapelschicht aufweist.25. The method of claim 15, wherein step (i) further performing chemical / mechanical polishing Ren to polish away a portion of the second conductive gene layer above the stack layer. 26. Verfahren nach Anspruch 15, wobei der Schritt (i) weiterhin das Wegätzen eines Abschnittes der zweiten leit­ fähigen Schicht oberhalb der Stapelschicht aufweist.26. The method of claim 15, wherein step (i) continue to etch away a section of the second lead capable layer above the stack layer. 27. Verfahren nach Anspruch 15, weiterhin mit dem Aus­ bilden einer Ätzschutzschicht oberhalb der ersten isolie­ renden Schicht und Ausbilden einer fünften isolierenden Schicht oberhalb der Ätzschutzschicht nach dem Schritt (a) und vor dem Schritt (b), wobei
der Schritt (b) weiterhin das Ausbilden einer ersten leitfähigen Schicht aufweist, welche die fünfte isolierende Schicht und die Ätzschutzschicht durchtritt; und
wobei der Schritt (l) weiterhin den Schritt des Ent­ fernens der fünften isolierenden Schicht aufweist.27. The method of claim 15, further comprising forming an anti-etch layer above the first insulating layer and forming a fifth insulating layer above the anti-etch layer after step (a) and before step (b), wherein
step (b) further comprises forming a first conductive layer which passes through the fifth insulating layer and the etch protection layer; and
wherein step (l) further comprises the step of removing the fifth insulating layer. 28. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung mit einem Substrat, einem Übertragungs­ transistor auf dem Substrat und einem Ladungsspeicherkon­ densator, der elektrisch mit einer Source-/Drainregion des Übertragungstransistors verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:
  • (a) Ausbilden einer ersten isolierenden Schicht über dem Substrat, welche den Übertragungstransistor abdeckt;
  • (b) Ausbilden einer ersten leitfähigen Schicht, welche zumindest die erste isolierende Schicht durchtritt und elektrisch mit der Source-/Drainregion des Übertragungs­ transistors verbunden ist;
  • (c) Ausbilden einer zweiten isolierenden Schicht auf der ersten leitfähigen Schicht;
  • (d) Ausbilden einer Stapelschicht oberhalb der zweiten isolierenden Schicht;
  • (e) Ausbilden einer dritten isolierenden Schicht an Seitenwänden der Stapelschicht;
  • (f) Ausbilden einer vierten isolierenden Schicht auf freiliegenden Oberflächen der zweiten und dritten isolie­ renden Schichten;
  • (g) Entfernen der dritten und vierten isolierenden Schichten und eines Abschnittes der zweiten isolierenden Schicht unterhalb der dritten isolierenden Schicht, bis ein Abschnitt der Oberfläche der ersten leitfähigen Schicht freiliegt, wodurch eine Öffnung gebildet wird;
  • (h) Ausbilden einer zweiten leitfähigen Schicht auf den Oberflächen der Stapelschicht und der zweiten isolie­ renden Schicht und damit Ausfüllen der Öffnung;
  • (i) Entfernen eines Abschnittes der zweiten leitfähigen Schicht oberhalb der Stapelschicht;
  • (j) Entfernen der Stapelschicht;
  • (k) Ausbilden einer fünften isolierenden Schicht auf freiliegenden Oberflächen der zweiten leitfähigen Schicht und der zweiten isolierenden Schicht;
  • (l) Ätzen der fünften isolierenden Schicht, bis ein Abschnitt der Oberfläche der ersten leitfähigen Schicht freiliegt, wodurch eine zweite Öffnung gebildet wird;
  • (m) Ausbilden einer dritten leitfähigen Schicht auf der Oberfläche der fünften isolierenden Schicht und in der zweiten Öffnung;
  • (n) Definieren der dritten, zweiten und ersten leitfä­ higen Schichten derart, daß jeweils erste Enden der dritten und zweiten leitfähigen Schichten mit der oberen Oberfläche der ersten leitfähigen Schicht verbunden sind, wobei die erste leitfähige Schicht eine stammartige leitfähige Schicht bildet, die zweite leitfähige Schicht eine erste zweigartige leitfähige Schicht bildet und die dritte leit­ fähige Schicht eine zweite leitfähige Schicht bildet und die ersten, zweiten und dritten leitfähigen Schichten zu­ sammen eine Speicherelektrode des Ladungsspeicherkondensa­ tors bilden;
  • (o) Entfernen verbleibender Abschnitte der fünften und zweiten isolierenden Schichten;
  • (p) Ausbilden einer dielektrischen Schicht über frei­ liegende Oberflächen der ersten, zweiten und dritten leit­ fähigen Schichten; und
  • (q) Ausbilden einer vierten leitfähigen Schicht über der Oberfläche der dielektrischen Schicht, um eine Gegen­ elektrode des Ladungsspeicherkondensators zu bilden.
28. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor on the substrate, and a charge storage capacitor electrically connected to a source / drain region of the transfer transistor, the method comprising the steps of:
  • (a) forming a first insulating layer over the substrate covering the transfer transistor;
  • (b) forming a first conductive layer which passes through at least the first insulating layer and is electrically connected to the source / drain region of the transmission transistor;
  • (c) forming a second insulating layer on the first conductive layer;
  • (d) forming a stacked layer above the second insulating layer;
  • (e) forming a third insulating layer on sidewalls of the stack layer;
  • (f) forming a fourth insulating layer on exposed surfaces of the second and third insulating layers;
  • (g) removing the third and fourth insulating layers and a portion of the second insulating layer below the third insulating layer until a portion of the surface of the first conductive layer is exposed, thereby forming an opening;
  • (h) forming a second conductive layer on the surfaces of the stack layer and the second insulating layer and thus filling the opening;
  • (i) removing a portion of the second conductive layer above the stack layer;
  • (j) removing the stack layer;
  • (k) forming a fifth insulating layer on exposed surfaces of the second conductive layer and the second insulating layer;
  • (l) etching the fifth insulating layer until a portion of the surface of the first conductive layer is exposed, thereby forming a second opening;
  • (m) forming a third conductive layer on the surface of the fifth insulating layer and in the second opening;
  • (n) Defining the third, second and first conductive layers such that first ends of the third and second conductive layers are bonded to the top surface of the first conductive layer, the first conductive layer forming a stem-like conductive layer, the second conductive Layer forms a first branch-like conductive layer and the third conductive layer forms a second conductive layer and the first, second and third conductive layers together form a storage electrode of the charge storage capacitor;
  • (o) removing remaining portions of the fifth and second insulating layers;
  • (p) forming a dielectric layer over exposed surfaces of the first, second and third conductive layers; and
  • (q) forming a fourth conductive layer over the surface of the dielectric layer to form a counter electrode of the charge storage capacitor.
29. Verfahren nach Anspruch 28, wobei die stammartige leitfähige Schicht einen T-förmigen Querschnitt hat.29. The method of claim 28, wherein the stem-like conductive layer has a T-shaped cross section. 30. Verfahren nach Anspruch 28, wobei die stammartige leitfähige Schicht einen U-förmigen Querschnitt hat.30. The method of claim 28, wherein the stem-like conductive layer has a U-shaped cross section. 31. Verfahren nach Anspruch 28, wobei die erste zweig­ artige leitfähige Schicht eine hohlzylindrische Form mit L- förmigem Querschnitt hat.31. The method of claim 28, wherein the first branch like conductive layer a hollow cylindrical shape with L- shaped cross section. 32. Verfahren nach Anspruch 31, wobei die erste zweig­ artige leitfähige Schicht ein ersten Segment und ein zwei­ tes Segment aufweist, wobei das erste Segment sich vertikal nach oben von der oberen Oberfläche der stammartigen leit­ fähigen Schicht erstreckt und sich das zweite Segment von einem Ende des ersten Segmentes aus erstreckt.32. The method of claim 31, wherein the first branch like conductive layer a first segment and a two tes segment, the first segment being vertical upward from the top surface of the stem-like leit capable layer and the second segment of extends from one end of the first segment. 33. Verfahren nach Anspruch 31, wobei das zweite Seg­ ment der ersten zweigartigen leitfähigen Schicht sich hori­ zontal von dem Ende des ersten Segmentes nach außen er­ streckt. 33. The method of claim 31, wherein the second seg ment of the first branch-like conductive layer zontal outward from the end of the first segment stretches.   34. Verfahren nach Anspruch 31, wobei das zweite Seg­ ment der ersten zweigartigen leitfähigen Schicht sich hori­ zontal von dem Ende des ersten Segmentes nach innen er­ streckt.34. The method of claim 31, wherein the second seg ment of the first branch-like conductive layer zontal inward from the end of the first segment stretches. 35. Verfahren nach Anspruch 31, wobei das erste Seg­ ment mit der stammartigen leitfähigen Schicht an einer Um­ fangskante der stammartigen leitfähigen Schicht verbunden ist und wobei sich das zweite Segment der ersten zweigarti­ gen leitfähigen Schicht horizontal von dem Ende des ersten Segmentes in einer Richtung zur gegenüberliegenden Umfangs­ kante der stammartigen leitfähigen Schicht erstreckt.35. The method of claim 31, wherein the first seg ment with the stem-like conductive layer on a Um Lead edge of the stem-like conductive layer connected is and the second segment of the first two conductive layer horizontally from the end of the first Segment in one direction to the opposite circumference edge of the stem-like conductive layer. 36. Verfahren nach Anspruch 28, wobei die zweite zweigartige leitfähige Schicht T-förmigen Querschnitt hat.36. The method of claim 28, wherein the second branch-like conductive layer has a T-shaped cross section. 37. Verfahren nach Anspruch 28. wobei die zweite zweigartige leitfähige Schicht säulenförmig ist und sich vertikal von der oberen Oberfläche der stammartigen leitfä­ higen Schicht erstreckt.37. The method of claim 28, wherein the second branch-like conductive layer is columnar and itself vertically from the top surface of the stem-like guide layer. 38. Verfahren nach Anspruch 30, wobei der Schritt (b) das Ausbilden eines Abschnittes der ersten leitfähigen Schicht mit U-förmigem Querschnitt aufweist.38. The method of claim 30, wherein step (b) forming a portion of the first conductive Has layer with a U-shaped cross section. 39. Verfahren nach Anspruch 28, weiterhin mit dem Schritt des Ausbildens einer Ätzschutzschicht auf der iso­ lierenden Schicht nach dem Schritt (a) und vor dem Schritt (b).39. The method of claim 28, further comprising Step of forming an etch protection layer on the iso layer after step (a) and before the step (b). 40. Verfahren nach Anspruch 28, wobei der Schritt (i) weiterhin das Durchführen von chemisch/mechanischem Polie­ ren zum Wegpolieren eines Abschnittes der zweiten leitfähi­ gen Schicht oberhalb der Stapelschicht aufweist. 40. The method of claim 28, wherein step (i) further performing chemical / mechanical polishing Ren to polish away a portion of the second conductive gene layer above the stack layer.   41. Verfahren nach Anspruch 28, wobei der Schritt (i) weiterhin das Wegätzen eines Abschnittes der zweiten leit­ fähigen Schicht oberhalb der Stapelschicht aufweist.41. The method of claim 28, wherein step (i) continue to etch away a section of the second lead capable layer above the stack layer. 42. Verfahren nach Anspruch 28, wobei der Schritt (d) die nachfolgenden Schritte aufweist:
Aufeinanderfolgendes Ausbilden einer ersten Film­ schicht und einer zweiten Filmschicht auf der zweiten iso­ lierenden Schicht, wobei die zweite Filmschicht leitfähiges Material und die erste Filmschicht isolierendes Material aufweist; und
Definieren der ersten und zweiten Filmschichten, um die Stapelschicht zu bilden.42. The method of claim 28, wherein step (d) comprises the following steps:
Sequentially forming a first film layer and a second film layer on the second insulating layer, the second film layer comprising conductive material and the first film layer insulating material; and
Define the first and second film layers to form the stack layer. 43. Verfahren nach Anspruch 28, weiterhin mit dem Aus­ bilden einer Ätzschutzschicht oberhalb der ersten isolie­ renden Schicht und Ausbilden einer sechsten isolierenden Schicht oberhalb der Ätzschutzschicht nach dem Schritt (a) und vor dem Schritt (b), wobei
der Schritt (b) weiterhin das Ausbilden einer ersten leitfähigen Schicht aufweist, welche die sechste isolie­ rende Schicht und die Ätzschutzschicht durchtritt; und
wobei der Schritt (o) weiterhin den Schritt des Ent­ fernens der sechsten isolierenden Schicht aufweist.43. The method of claim 28, further comprising forming an anti-etch layer above the first insulating layer and forming a sixth insulating layer above the anti-etch layer after step (a) and before step (b), wherein
step (b) further comprises forming a first conductive layer which passes through the sixth insulating layer and the anti-etching layer; and
wherein step (o) further comprises the step of removing the sixth insulating layer. 44. Verfahren nach Anspruch 1,
wobei der Schritt (c) bis (j) ein Verfahren zur Her­ stellung einer vordefinierten zweigartigen leitfähigen Schicht des Ladungsspeicherkondensators definieren,
wobei das Verfahren nach Anspruch 1 weiterhin das Her­ stellen wenigstens einer weiteren vordefinierten zweigarti­ gen leitfähigen Schicht nach dem Schritt (j) beinhaltet,
wobei der Schritt (n) weiterhin das Definieren einer jeden zusätzlichen vordefinierten zweigartigen leitfähigen Schicht derart aufweist, daß jeweils erste Enden einer je­ den vordefinierten zweigartigen leitfähigen Schicht mit der oberen Oberfläche der ersten leitfähigen Schicht verbunden werden, um eine zusätzliche zweigartige leitfähige Schicht zu bilden,
wobei der Schritt (o) weiterhin das Entfernen verblei­ bender Bereiche einer jeden isolierenden Schicht aufweist; und
der Schritt (p) weiterhin das Ausbilden einer dielek­ trischen Schicht auf freiliegenden Oberflächen einer jeden zusätzlichen zweigartigen leitfähigen Schicht aufweist.44. The method according to claim 1,
wherein steps (c) to (j) define a method for producing a predefined branch-like conductive layer of the charge storage capacitor,
wherein the method of claim 1 further includes producing at least one further predefined bifurcate conductive layer after step (j),
the step (s) further comprising defining each additional predefined branch-like conductive layer such that first ends of each of the predefined branch-like conductive layers are connected to the upper surface of the first conductive layer to form an additional branch-like conductive layer,
wherein step (o) further comprises removing remaining areas of each insulating layer; and
step (p) further comprises forming a dielectric layer on exposed surfaces of each additional branch-like conductive layer. 45. Verfahren nach Anspruch 44, wobei die erste zweig­ artige leitfähige Schicht hohlzylindrische Form mit L-för­ migem Querschnitt hat.45. The method of claim 44, wherein the first branch like conductive layer hollow cylindrical shape with L-för cross section. 46. Verfahren nach Anspruch 45, wobei die erste zweig­ artige leitfähige Schicht ein erstes Segment und ein zwei­ tes Segment aufweist, wobei sich das erste Segment vertikal nach oben von der oberen Oberfläche der stammartigen leit­ fähigen Schicht erstreckt und sich das zweite Segment von einem Ende des ersten Segmentes aus erstreckt.46. The method of claim 45, wherein the first branch like conductive layer a first segment and a two tes segment, the first segment being vertical upward from the top surface of the stem-like leit capable layer and the second segment of extends from one end of the first segment. 47. Verfahren nach Anspruch 46, wobei das zweite Seg­ ment der ersten zweigartigen leitfähigen Schicht sich hori­ zontal von dem Ende des ersten Segmentes nach außen er­ streckt.47. The method of claim 46, wherein the second seg ment of the first branch-like conductive layer zontal outward from the end of the first segment stretches. 48. Verfahren nach Anspruch 46, wobei das zweite Seg­ ment der ersten zweigartigen leitfähigen Schicht sich hori­ zontal von dem Ende des ersten Segmentes nach innen er­ streckt.48. The method of claim 46, wherein the second seg ment of the first branch-like conductive layer zontal inward from the end of the first segment stretches. 49. Verfahren nach Anspruch 46, wobei das zweite Seg­ ment der ersten zweigartigen leitfähigen Schicht sich hori­ zontal von dem Ende des ersten Segmentes nach außen er­ streckt.49. The method of claim 46, wherein the second seg ment of the first branch-like conductive layer zontal outward from the end of the first segment stretches. 50. Verfahren nach Anspruch 44, wobei die zweite zweigartige leitfähige Schicht T-förmigen Querschnitt hat. 50. The method of claim 44, wherein the second branch-like conductive layer has a T-shaped cross section.   51. Verfahren nach Anspruch 44, wobei die zweite zweigartige leitfähige Schicht säulenförmig ist und sich vertikal nach oben von der oberen Oberfläche der stammarti­ gen leitfähigen Schicht erstreckt.51. The method of claim 44, wherein the second branch-like conductive layer is columnar and itself vertically upwards from the upper surface of the stem arti extends conductive layer.
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