DE19653656C2 - Semiconductor device and method for its production - Google Patents
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Description
Die vorliegende Erfindung betrifft eine Halbleitereinrichtung und insbesondere einen Metall- Oxid-Halbleiter ("MOS")-Transistor gemäß dem Patentanspruch 1 der auf einem Silizium-Auf- Isolator ("SOI")-Substrat ausgebildet ist und ein Verfahren zu dessen Herstellung gemäß dem Patentanspruch 8.The present invention relates to a semiconductor device and in particular to a metal Oxide semiconductor ("MOS") - transistor according to claim 1 which is based on a silicon Isolator ("SOI") - substrate is formed and a method for its production according to the Claim 8.
Ein herkömmliches Verfahren zur Herstellung eines MOS-Transistors auf einem derartigen SOI-Substrat wird in den Fig. 2A und 2B dargestellt. Wie in Fig. 2A gezeigt, wird ein SOI-Wafer 100, in dem eine Isolationsschicht 12 und eine dünne Si-Schicht auf einem Si- Grundsubstrat 11 ausgebildet werden, vorbereitet. Hierin wird das Grundsubstrat 11 in dem die Isolationsschicht 12 ausgebildet ist, auf ein Si-Substrat gebonded bzw. mit diesem verbun den und dann wird das Si-Substrat geschliffen, um eine dünne Si-Schicht zu bilden, wodurch der SOI-Wafer erhalten wird. Bevorzugt wird die Si-Schicht ausgebildet, um eine Dicke von 50 bis 150 nm zu haben.A conventional method for manufacturing a MOS transistor on such an SOI substrate is shown in FIGS. 2A and 2B. As shown in FIG. 2A, an SOI wafer 100 in which an insulation layer 12 and a thin Si layer are formed on a Si base substrate 11 is prepared. Herein, the base substrate 11 in which the insulation layer 12 is formed is bonded to an Si substrate and then the Si substrate is ground to form a thin Si layer, thereby obtaining the SOI wafer , The Si layer is preferably formed in order to have a thickness of 50 to 150 nm.
Dann werden Feldoxidbereiche 14 zur Trennung bzw. Isolation an vorbestimmten Abschnitten der Si-Schicht 13 ausgebildet, und eine Gateoxidschicht 15 und eine Polysiliziumschicht 16 werden auf der Si-Schicht ausgebildet.Then, field oxide regions 14 for separation are formed on predetermined portions of the Si layer 13 , and a gate oxide layer 15 and a polysilicon layer 16 are formed on the Si layer.
Wie in Fig. 2B gezeigt, werden die Polysiliziumschicht 16 und die Gateoxidschicht 15 strukturiert, um eine Gateelektrode 16A zu bilden. Um eine leicht dotierte Drain ("LDD") auszubilden, werden Verunreinigungsionen von geringer Konzentration in eine freigelegte Si- Schicht 13 implantiert um einen Verunreinigungsbereich 17 mit geringer Konzentration zu schaffen. Hierüber wird eine Isolationsschicht abgeschieden und anschließend anisotrop zu rückgeätzt, um Seitenwand-Abstandseinrichtungen bzw. -abstandshalter 18 an den beiden Seiten der Gateelektrode 16A zu bilden. Die Verunreinigungsionen von hoher Konzentration werden anschließend in eine freigelegte Si-Schicht unter Verwendung der Gateelektrode 16A und der Seitenwandabstandshalter als einer Maske implantiert, um einen Verunreinigungsbereich 19 hoher Konzentration zu schaffen, um einen Kontaktbereich 20 einer LDD-Struktur zu bilden.As shown in FIG. 2B, the polysilicon layer 16 and the gate oxide layer 15 are patterned to form a gate electrode 16 A. In order to form a lightly doped drain (“LDD”), impurity ions of low concentration are implanted in an exposed Si layer 13 in order to create an impurity region 17 with a low concentration. Here via an insulating layer is deposited and etched back to then anisotropically to or to form sidewall spacer means like spacers 18 on the two sides of the gate electrode 16 A. The impurity ions of a high concentration is then 16 A and the side wall spacers implanted in an exposed Si layer using the gate electrode as a mask, an impurity region to provide 19 high concentration to a contact region 20 to form an LDD structure.
Gemäß dem herkömmlichen Verfahren zu Herstellung eines MOS-Transistors ist jedoch die Tiefe der Übergangszone in dem MOS-Transistor entsprechend der Dicke der Si-Schicht 13 flach, da die Si-Schicht dünnausgebildet ist. Die Tiefe der ausgebildeten Übergangszone ist jedoch nicht ausreichend, was dazu führt, dass der Übergangswiderstand der Übergangszone erhöht ist.However, according to the conventional method of manufacturing a MOS transistor, since the Si layer is formed thin, the depth of the transition zone in the MOS transistor is shallow in accordance with the thickness of the Si layer 13 . However, the depth of the transition zone formed is not sufficient, which means that the transition resistance of the transition zone is increased.
EP 0 480 635 A1 offenbart eine Halbleitereinrichtung gemäß dem Oberbegriff von Patentan spruch 1, bei der eine Gateelektrode 20 als Maske zur Dotierung von n-Störstellenbereichen in ein SOI-Substrat vom p-Typ verwendet wird, um zusätzliche Source-/Drainbereiche einer mittleren Konzentration auszubilden. Anschließend werden vergleichsweise dünne Seitenwand abstandshalter an der Seitenwand der Gateelektrode 20 ausgebildet. Allerdings werden die Seitenwandabstandshalter nicht an der Seite der Leitungsschicht über der Trennschicht ausge bildet.EP 0 480 635 A1 discloses a semiconductor device according to the preamble of patent claim 1, in which a gate electrode 20 is used as a mask for doping n-impurity regions in a p-type SOI substrate in order to provide additional source / drain regions of a medium concentration train. Then, comparatively thin sidewall spacers are formed on the sidewall of the gate electrode 20 . However, the sidewall spacers are not formed on the side of the conduction layer above the separation layer.
DE 44 00 178 A1 offenbart ein Verfahren zur Herstellung eines integrierten Schaltkreises, bei dem auf einem Halbleiterwafer ein Muster von Gatterelektrodenstrukturen ausgebildet wird. Die Verwendung von Seitenwandabstandshalter ist nicht offenbart.DE 44 00 178 A1 discloses a method for producing an integrated circuit in a pattern of gate electrode structures is formed on a semiconductor wafer. The use of sidewall spacers is not disclosed.
Es ist Aufgabe der vorliegenden Erfindung, einen MOS-Transistor, der auf einem SOI-Substrat ausgebildet ist und ein Verfahren zu dessen Herstellung zur Verfügung zu stellen, bei welchem der Übergangswiderstand eines Übergangsbereiches verringert werden kann und dessen Funktionsgeschwindigkeit verbessert ist und welcher den oben aufgezeigten Nachteilen des Standes der Technik Abhilfe verschafft.It is an object of the present invention to provide a MOS transistor on an SOI substrate is trained and to provide a method for its production, in which the contact resistance of a transition area can be reduced and its Functional speed is improved and which the disadvantages of the above State of the art remedies.
Die oben genannte Aufgabe wird durch eine Halbleitereinrichtung gemäß dem Patentanspruch 1 bzw. ein Verfahren gemäß dem Patentanspruch 8 gelöst.The above object is achieved by a semiconductor device according to the claim 1 or a method according to claim 8 solved.
Zweckmäßige Ausführungsformen der erfindungsgemäßen Gegenstände ergeben sich aus den Unteransprüchen.Expedient embodiments of the objects according to the invention result from the Dependent claims.
Somit umfasst eine Ausführungsform einer erfindungsgemäßen Halbleitereinrichtung die folgenden Merkmale: Einen SOI-Wafer, der ein Si-Grundsubstrat und eine Isolierschicht sowie eine Si-Schicht enthält, wobei diese auf dem Si-Grundsubstrat ausgebildet sind; Feldoxidtrenn schichten die an ausgewählten Abschnitten der Si-Schicht ausgebildet sind; eine Gateelektrode, die auf der Si-Schicht ausgebildet ist; eine Leitungsschicht, die entfernt von der Gateelektrode ist, wobei die Leitungsschicht über der Si-Schicht und der Trennschicht ausgebildet ist; Seiten wandabstandshalter, die über der Si-Schicht zwischen der Gateelektrode und der Leitungs schicht und an einer Seite der Leitungsschicht über der Trennschicht ausgebildet sind; Störstel lenbereiche mit niederer Konzentration, die an der Si-Schicht unter den Seitenwandabstands haltern ausgebildet sind und Störstellenbereichen mit hoher Konzentration, die benachbart zu den Störstellenbereichen mit niederer Konzentration an der Si-Schicht unter der Leitungsschicht ausgebildet sind.Thus, an embodiment of a semiconductor device according to the invention comprises the following features: an SOI wafer, an Si base substrate and an insulating layer as well includes a Si layer formed on the Si base substrate; Feldoxidtrenn layers formed on selected portions of the Si layer; a gate electrode, which is formed on the Si layer; a conduction layer that is removed from the gate electrode wherein the conductive layer is formed over the Si layer and the separation layer; sides wall spacers over the Si layer between the gate electrode and the lead layer and are formed on one side of the conduction layer above the separation layer; Störstel len areas with low concentration, the Si layer below the side wall distance holders are formed and impurity areas with high concentration that are adjacent to the impurity areas with low concentration on the Si layer under the conduction layer are trained.
Ein erfindungsgemäßes Verfahren zur Herstellung eines Halbleiters umfasst somit die folgenden
Schritte:
Ein SOI-Substrat wird zur Verfügung gestellt, das ein Si-Grundsubstrat und eine Isolations
schicht sowie eine Si-Schicht enthält, die auf dem Si-Grundsubstrat ausgebildet werden, wobei
in der Si-Schicht Feldoxidtrennschichten ausgebildet werden; Leitungsschichten werden über
der Si-Schicht und der Trennschichten ausgebildet, wobei die Leitungsschichten voneinander
entfernt sind; eine Gateoxidschicht und eine Gateelektrode werden auf der Si-Schicht zwischen
den Leitungsschichten ausgebildet; Störstellen- bzw. Verunreinigungsbereiche mit geringer
Konzentration werden in der Si-Schicht an beiden Seiten der Gateelektrode ausgebildet; Seiten
wandabstandshalter bzw. -Abstandseinrichtungen werden über bzw. auf der Si-Schicht zwischen
der Gateelektrode und der Leitungsschicht und an einer Seite der Leitungsschicht über der
Isolationsschicht geschaffen; und Störstellenbereiche mit hoher Konzentration werden in den
Leitungsschichten und der darunter liegenden Si-Schicht benachbart zu jedem der Störstellen
geringer Konzentration ausgebildet.A method according to the invention for producing a semiconductor thus comprises the following steps:
An SOI substrate is provided which contains a Si base substrate and an insulation layer and an Si layer which are formed on the Si base substrate, field oxide separating layers being formed in the Si layer; Line layers are formed over the Si layer and the separation layers, the line layers being spaced apart; a gate oxide layer and a gate electrode are formed on the Si layer between the conductive layers; Impurity areas with low concentration are formed in the Si layer on both sides of the gate electrode; Side wall spacers or spacers are created over the Si layer between the gate electrode and the conductive layer and on one side of the conductive layer over the insulation layer; and high concentration impurity regions are formed in the wiring layers and the underlying Si layer adjacent to each of the low concentration impurities.
Die Aufgabe und Merkmale der Erfindung können besser unter Bezug auf die folgende, im einzelnen dargestellte Beschreibung, die beigefügten Ansprüche und die angefügten Darstellun gen verstanden werden, in denenThe object and features of the invention may be better understood with reference to the following, in detailed description, the appended claims and the appended representation be understood in which
Fig. 1A bis 1E querschnittliche Ansichten sind, die ein Verfahren zur Herstellung eines MOS-Transistors auf einem SOI-Substrat gemäß einer Ausführungsform der vorliegenden Erfindung darstellen; und Figures 1A to 1E cross-sectional views illustrating a method of manufacturing a MOS transistor on an SOI substrate according to an embodiment of the present invention. and
Fig. 2A und 2B querschnittliche Ansichten sind, die ein Verfahren zur Herstellung, eines MOS-Transistors auf einem SOI-Substrat gemäß dem Stand der Technik darstellen. . 2A and 2B are cross-sectional views are Figs, illustrating a method for producing, of a MOS transistor on an SOI substrate according to the prior art.
Bezugnehmend auf Fig. 1A wird gemäß einer Ausführungsform der Erfindung ein SOI-Wafer 200 zur Verfügung gestellt, der ein Si-Grundsubstrat 21, eine isolierende Schicht 22 und eine Si-Schicht 23 aufweist, die auf dem Si-Grundsubstrat 21 ausgebildet sind. Ein Feldoxid 24 zur Trennung bzw. Isolation zwischen den Bauelementen wird in einem vorbestimmten Abschnitt der Si-Schicht 23 mittels eines herkömmlichen selektiven Oxidationsverfahrens geschaffen und eine erste Polysiliziumschicht 25 wird auf dem SOI-Wafer 200 mit einer Dicke von weniger als ca. 500 nm, insbesondere ca. 200 bis ungefähr 500 nm, durch ein chemisches Dampfab scheidungsverfahren ("CVD-Verfahren") ausgebildet.Referring to FIG. 1A, an embodiment of the invention there is provided an SOI wafer 200 is available according to which has a Si base substrate 21, an insulating layer 22 and a Si layer 23 which are formed on the Si base substrate 21. A field oxide 24 for separation or isolation between the components is created in a predetermined section of the Si layer 23 by means of a conventional selective oxidation method and a first polysilicon layer 25 is deposited on the SOI wafer 200 with a thickness of less than approximately 500 nm. in particular about 200 to about 500 nm, formed by a chemical vapor deposition process ("CVD process").
Bezugnehmend auf Fig. 1B wird die Polysiliziumschicht 25 strukturiert, um nur über dem Abschnitt der Si-Schicht zurückgelassen zu werden, wo ein Störstellenbereich hoher Konzent ration ausgebildet werden soll und die Feldoxidtrennschicht 24 benachbart zu dem Abschnitt ist, in dem die Polysiliziumstruktur 25A ausgebildet wird. Ein Gateoxid 26 wird gleichmäßig mit einer Dicke von weniger als etwa 20 nm, insbesondere ca. 5 nm bis ungefähr 20 nm, über der freigeleg ten Si-Schicht 23, den Polysiliziumstrukturen 25A und dem Feldoxid 26 abgeschieden. Ein zweites Polysilizium 27 für eine Gateelektrode wird mit einer Dicke von weniger als ca. 400 nm, insbesondere mit einer Dicke von ungefähr 200 nm bis etwa 400 um, auf dem Gateoxid 26 abgeschieden. Referring to FIG. 1B, the polysilicon layer 25 is patterned to be left behind only on the portion of the Si layer is to be formed where an impurity of high concent ration and the Feldoxidtrennschicht 24 adjacent to the portion in which the polysilicon pattern 25 is formed A becomes. A gate oxide 26 is deposited uniformly with a thickness of less than approximately 20 nm, in particular approximately 5 nm to approximately 20 nm, over the exposed Si layer 23 , the polysilicon structures 25 A and the field oxide 26 . A second polysilicon 27 for a gate electrode is deposited on the gate oxide 26 with a thickness of less than approximately 400 nm, in particular with a thickness of approximately 200 nm to approximately 400 μm.
Bezugnehmend auf Fig. 1C wird die zweite Polysiliziumschicht 27 strukturiert, um eine Gateelektrode 27A zu bilden. Daraufhin werden Störstellenionen, z. B. Phosphorionen (P), in den Abschnitt der Si-Schicht zwischen der Polysiliziumstruktur 25A und der Gateelektrode 27A mit einer geringen Konzentration von weniger als 1 × 1017, bevorzugt 1011 bis etwa 1 × 1017 Atomen/Kubikzentimeter, mit einer Energie von ca. 50 bis etwa 100 KeV implantiert, um Störstellenbereiche 28 mit geringer Konzentration zu schaffen.Referring to Fig. 1C, the second polysilicon layer 27 is patterned to form a gate electrode 27 A. Thereupon impurity ions, e.g. B. phosphorus ions (P), in the portion of the Si layer between the polysilicon structure 25 A and the gate electrode 27 A with a low concentration of less than 1 × 10 17 , preferably 10 11 to about 1 × 10 17 atoms / cubic centimeter, with an energy of about 50 to about 100 KeV is implanted to create impurity regions 28 with low concentration.
Bezugnehmend auf Fig. 1D wird eine Isolationsschicht für eine Abstandseinrichtung, z. B. eine TEOS-Oxidschicht, gleichmäßig bis zu einer Dicke von näherungsweise weniger als 300 nm, insbesondere ungefähr 100 bis 200 nm über der sich ergebenden Struktur abgeschieden und dann isotrop geätzt um Seitenwandabstandseinrichtungen 29 an beiden Seiten der Gateelektrode 27A und der Polysiliziumstruktur 25A zu bilden. Als nächstes werden Störstellenionen z. B. Arsenionen (As), in die Polysiliziumstruktur 25A und die darunter liegende Si-Schicht 23B mit einer hohen Konzentration von weniger als ca. 1 × 1020, insbesondere 1 × 1013 bis 1 × 1019 Atomen/Kubikzentimeter mit einer Energie von ungefähr 80 bis 150 KeV implantiert, um Störstellenbereiche 30 hoher Konzentration zu schaffen und dadurch einen Übergangsbereich 31 einer LDD-Struktur zu bilden. Hierin weist der Übergangsbereich 31 den Störstellenbereich 28 geringer Konzentration und den Störstellenbereich 30 hoher Konzentration auf, die in der Si-Schicht 23 und der hoch dotierten Polysiliziumstruktur 25A ausgebildet sind. Bezugnehmend auf Fig. 1E wird, um die Leitfähigkeit der Polysiliziumstruktur 25A und der Gateelektrode 27 zu steigern, selektiv ein Metallsilizid 32 lediglich auf der Gateelektrode 27A und der Polysiliziumstruktur 25A mittels eines selektiven Abscheideverfahrens abgelagert. Ein Titansi lizid, ein Wolframsilizid, ein Tantalsilizid oder ein Molybdänsilizid sind für die Verwendung als Metallsilizid verfügbar und irgendeines davon oder mehrere können zu diesem Zweck verwendet werden.Referring to Fig. 1D, an insulation layer for a spacer, e.g. B. a TEOS oxide layer, deposited uniformly to a thickness of approximately less than 300 nm, in particular approximately 100 to 200 nm, over the resulting structure and then isotropically etched around sidewall spacers 29 on both sides of the gate electrode 27 A and the polysilicon structure 25 A to build. Next, impurity ions e.g. B. arsenic ions (As), in the polysilicon structure 25 A and the underlying Si layer 23 B with a high concentration of less than about 1 × 10 20 , in particular 1 × 10 13 to 1 × 10 19 atoms / cubic centimeter with a Energy of approximately 80 to 150 KeV is implanted to create high concentration impurity regions 30 and thereby form a transition region 31 of an LDD structure. Herein, the transition region 31 to the impurity region 28 of low concentration and the impurity region 30 of high concentration formed 25 A in the Si layer 23 and the highly doped polysilicon structure. Referring to FIG. 1E, in order to increase the conductivity of the polysilicon structure 25 A and the gate electrode 27 , a metal silicide 32 is selectively deposited only on the gate electrode 27 A and the polysilicon structure 25 A by means of a selective deposition process. A titanium silicide, a tungsten silicide, a tantalum silicide or a molybdenum silicide are available for use as a metal silicide and any one or more of them can be used for this purpose.
Somit wird für den MOS-Transistor, der auf dem SOI-Substrat nach dieser Erfindung ausgebil det ist, ein flacher Übergangsbereich ausgebildet und auch eine ausreichende Übergangstiefe sichergestellt, wodurch der Übergangswiderstand verringert wird.Thus, the MOS transistor formed on the SOI substrate according to this invention det, a flat transition area is formed and also a sufficient transition depth ensured, whereby the contact resistance is reduced.
Während die Erfindung unter Bezugnahme auf illustrative Ausführungsformen beschrieben worden ist, ist es nicht beabsichtigt, dass diese Beschreibung in einem einschränkenden Sinne ausgelegt wird. Verschiedene Modifikationen der dargestellten Ausführungsformen, wie auch andere Ausführungsformen nach der Erfindung wird dem Fachmann im Stand der Technik durch Bezugnahme auf diese Beschreibung ersichtlich. Es ist deshalb zu bedenken, dass die beigefügten Ansprüche sämtliche derartige Modifikationen oder Ausführungsformen abdecken werden, so dass sie in den Bereich der Erfindung fallen.While the invention is described with reference to illustrative embodiments , it is not intended that this description be taken in a limiting sense is interpreted. Various modifications to the illustrated embodiments as well other embodiments according to the invention will become apparent to those skilled in the art by reference to this description. It should therefore be borne in mind that the attached claims cover all such modifications or embodiments so that they fall within the scope of the invention.
Zusammenfassend betrifft die Erfindung eine Halbleitereinrichtung, die auf einem SOI-Wafer 200 ausgebildet ist sowie ein Verfahren zu dessen Herstellung. Der Halbleiter umfasst die folgenden Merkmale: einen SOI-Wafer 200, der ein Si-Grundsubstrat 21 und eine Isolations schicht 22 enthält, und eine Si-Schicht 23, die dem Si-Grundsubstrat ausgebildet sind; eine Feldoxidtrennschicht 24, die an dem ausgewählten Abschnitt Si-Schicht ausgebildet ist, eine Gateelektrode 27A, die auf der Si-Schicht ausgebildet ist; eine Leitungsschicht 25, die von der Gateelektrode 27 beabstandet ist, wobei die Leitungsschicht über der Si-Schicht und der Trennschicht 24 ausgebildet ist; Seitenwandabstandshalter 20, die über der Si-Schicht zwischen der Gateelektrode 27A und der Leitungsschicht 25 und an einer Seite der Leitung bzw. der Leitungsschicht über der Trennschicht geschaffen sind; Störstellenbereiche mit geringer Konzentration, die an der Si-Schicht unter den Seitenwandabstandshaltern ausgebildet sind, die zwischen der leitenden Schicht und der Gateelektrode ausgebildet sind; und Störstellenbereich 30, hoher Konzentration sind benachbart zu den Störstellenbereichen 28 geringer Konzentration an der Si-Schicht unter der Leitungsschicht ausgebildet.In summary, the invention relates to a semiconductor device which is formed on an SOI wafer 200 and to a method for its production. The semiconductor includes the following features: an SOI wafer 200 containing an Si base substrate 21 and an insulation layer 22 , and an Si layer 23 formed on the Si base substrate; a field oxide separation layer 24 formed on the selected portion of Si layer, a gate electrode 27 A formed on the Si layer; a conductive layer 25 spaced from the gate electrode 27 , the conductive layer being formed over the Si layer and the separation layer 24 ; Sidewall spacers 20 , which are created over the Si layer between the gate electrode 27 A and the line layer 25 and on one side of the line or line layer above the separating layer; Low concentration impurity regions formed on the Si layer under the sidewall spacers formed between the conductive layer and the gate electrode; and high concentration impurity region 30 are formed adjacent to the low concentration impurity region 28 on the Si layer under the conduction layer.
Claims (20)
einem SOI-Wafer (200), der ein Si-Grundsubstrat (21) enthält, auf dem eine Isolations schicht (22) und eine Si-Schicht (23) ausgebildet sind;
Trennschichtbereiche (24), die an ausgewählten Abschnitten der Si-Schicht (23) ausgebildet sind;
einer Gateelektrode (27A), die auf der Si-Schicht (23) gebildet ist;
Leitungsschichten (25A), die zu der Gateelektrode (27A) beabstandet sind und über der Iso lationsschicht (22) und der Trennschicht (24) ausgebildet sind;
Seitenwandabstandseinrichtungen (29), die über der Si-Schicht (23) zwischen der Ga teelektrode (27A) und den Leitungsschichten (25A) und seitlich über der Trennschicht (24) ausgebildet sind;
Störstellenbereiche (28) geringer Konzentration, die an der Si-Schicht (23) unter den Seitenwandabstandseinrichtungen (29) ausgebildet sind; und
Störstellenbereiche mit hoher Konzentration (30), die benachbart zu den Störstellenbe reichen mit geringer Konzentration (28) an der Si-Schicht (23) unter der Leitungsschicht (25A) ausgebildet sind,
dadurch gekennzeichnet, dass
die Leitungsschichten (25A) eine stark dotierte Polysiliziumschicht umfassen und dass die Dicke der Gateelektrode (27A) und die Dicke der stark dotierten Polysiliziumschicht ungefähr gleich ist.1. A semiconductor device having the following features:
an SOI wafer ( 200 ) containing an Si base substrate ( 21 ) on which an insulation layer ( 22 ) and an Si layer ( 23 ) are formed;
Interface regions ( 24 ) formed on selected portions of the Si layer ( 23 );
a gate electrode ( 27 A) formed on the Si layer ( 23 );
Line layers ( 25 A) which are spaced apart from the gate electrode ( 27 A) and are formed over the insulation layer ( 22 ) and the separating layer ( 24 );
Sidewall spacers ( 29 ) formed over the Si layer ( 23 ) between the gate electrode ( 27 A) and the conductive layers ( 25 A) and laterally over the separating layer ( 24 );
Low concentration impurity regions ( 28 ) formed on the Si layer ( 23 ) under the sidewall spacers ( 29 ); and
Impurity regions with high concentration ( 30 ), which are adjacent to the impurity regions with low concentration ( 28 ), are formed on the Si layer ( 23 ) under the line layer ( 25 A),
characterized in that
the line layers ( 25 A) comprise a heavily doped polysilicon layer and that the thickness of the gate electrode ( 27 A) and the thickness of the heavily doped polysilicon layer are approximately the same.
ein SOI-Substrat (200), das ein Si-Grundsubstrat (21) und eine Isolierschicht (22) und eine Si-Schicht (23) enthält, die auf dem Si-Grundsubstrat (21) ausgebildet sind, wobei die Si- Schicht (23) eine Trennschicht (24) enthält, wird ausgebildet;
Leitungsschichten (25A) über der Si-Schicht (23) und der Isolationsschicht (22) ausge bildet, wobei die Leitungsschichten (25A) zueinander beabstandet sind;
eine Gateoxidschicht (26) und eine Gateelektrode (27A) werden auf der Si-Schicht (23) zwischen den Leitungsschichten (25A) gebildet;
Störstellenbereiche mit geringer Konzentration (28) werden in der Si-Schicht (23) an beiden Seiten der Gateelektrode (27A) ausgebildet;
Seitenwandabstandseinrichtungen (29) werden über der Si-Schicht (23) zwischen der Gate elektrode (27A) und den Leitungsschichten (25A) und an beiden Seiten der Leitungsschichten (25A) über der Trennschicht (24) ausgebildet; und
Störstellenbereiche (30) mit hoher Konzentration werden in den Leitungsschichten (25A) und der darunter liegenden Si-Schicht benachbart zu jedem Störstellenbereich geringer Konzentrati on ausgebildet.8. A method of manufacturing a semiconductor device comprising the following steps:
an SOI substrate ( 200 ) containing an Si base substrate ( 21 ) and an insulating layer ( 22 ) and an Si layer ( 23 ) formed on the Si base substrate ( 21 ), the Si layer ( 23 ) contains a separation layer ( 24 ) is formed;
Forms line layers ( 25 A) over the Si layer ( 23 ) and the insulation layer ( 22 ), the line layers ( 25 A) being spaced apart;
a gate oxide layer ( 26 ) and a gate electrode ( 27 A) are formed on the Si layer ( 23 ) between the conductor layers ( 25 A);
Impurity regions with low concentration ( 28 ) are formed in the Si layer ( 23 ) on both sides of the gate electrode ( 27 A);
Sidewall spacers ( 29 ) are formed over the Si layer ( 23 ) between the gate electrode ( 27 A) and the wiring layers ( 25 A) and on both sides of the wiring layers ( 25 A) over the separation layer ( 24 ); and
Impurity areas ( 30 ) with high concentration are formed in the line layers ( 25 A) and the underlying Si layer adjacent to each impurity area of low concentration.
eine Polysiliziumschicht (25) wird über bzw. auf dem SOI-Substrat (200) abgeschieden;
die Polysiliziumschicht (25) wird strukturiert, um die Leitungsschichten (25A) über bzw. auf der I solationsschicht (22) und der Si-Schicht (23) auszubilden.9. The method of claim 8, wherein the step of forming the wiring layers comprises the following steps:
a polysilicon layer ( 25 ) is deposited over or on the SOI substrate ( 200 );
the polysilicon layer ( 25 ) is structured in order to form the conductor layers ( 25 A) above or on the insulation layer ( 22 ) and the Si layer ( 23 ).
eine Oxidschicht (26) wird auf bzw. über dem SOI-Wafer (200) abgelagert oder abgeschie den; und
die freigelegten Oberflächen der Gateelektroden (27A) und der Leitungsschichten (25A) wer den anisotrop geätzt, wodurch Seitenwandabstandseinrichtungen (29) über bzw. auf der Si-Schicht (23) zwischen der Gateelektrode (27A) und den Leitungsschichten (25A) und an einer Seite der Leitungen bzw. der Leitungsschichten (25A) über der Trennschicht (24) ausgebildet werden. 14. The method according to any one of claims 8 to 13, wherein the step of forming sidewall spacers ( 29 ) comprises the following steps:
an oxide layer ( 26 ) is deposited or deposited on the SOI wafer ( 200 ); and
the exposed surfaces of the gate electrodes ( 27 A) and the conductor layers ( 25 A) who are anisotropically etched, as a result of which side wall spacing devices ( 29 ) over or on the Si layer ( 23 ) between the gate electrode ( 27 A) and the conductor layers ( 25 A ) and on one side of the lines or the line layers ( 25 A) above the separating layer ( 24 ).
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