DE19653656A1 - Semiconductor device and method for its production - Google Patents
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Abstract
Description
Die vorliegende Erfindung betrifft eine Halbleitereinrichtung und insbesondere einen Metall-Oxid-Halbleiter ("MOS")-Transistor gemäß dem Patentanspruch 1 der auf einem Silicium-Auf-Isolator ("SOI")-Substrat ausgebildet ist, und ein Verfahren zu dessen Her stellung gemäß dem Patentanspruch 10.The present invention relates to a semiconductor device and in particular to one Metal-oxide-semiconductor ("MOS") transistor according to claim 1 which is based on a Silicon-on-insulator ("SOI") substrate is formed, and a method for the manufacture thereof position according to claim 10.
Da im allgemeinen ein MOS-Transistor, der auf einem SOI-Substrat ausgebildet ist, das die Kontaktkapazität verringert, die Standhaftigkeitsspannung einer Trennschicht bzw. einer Isolationsschicht verbessert, und ein Öffnen bzw. Aufschnappen verhindert, das einen parasitären Thyristor einschaltet, wird verglichen mit einem MOS-Transistor, der auf einem großen bzw. normalen Si-Substrat ausgebildet ist, verhindert, wobei er eine hervorragende Funktionsgeschwindigkeit einer Einrichtung und einen leichten Beständigkeitsmangel bei dem Integrationsgrad hat. In general, since a MOS transistor is formed on an SOI substrate that the Contact capacity reduced, the withstand voltage of a separation layer or Insulation layer improved, and opening or snapping prevents that parasitic thyristor turns on, is compared to a MOS transistor on a large or normal Si substrate is prevented, being an excellent Operating speed of a facility and a slight lack of resistance the degree of integration.
Ein herkömmliches Verfahren zur Herstellung eines MOS-Transistors auf einem derartigen SOI-Substrat wird in den Fig. 2A und 2B dargestellt. Wie in Fig. 2A gezeigt, wird ein SOI-Wafer 100, in dem eine Isolationsschicht 12 und eine dünne Si-Schicht auf einem Si-Grundsubstrat 11 ausgebildet werden, vorbereitet. Hierin wird das Grundsubstrat 11 in dem die Isolationsschicht 12 ausgebildet ist, auf ein Si-Substrat gebonded bzw. mit diesem verbunden und dann wird das Si-Substrat geschliffen, um eine dünne Si-Schicht zu bilden, wodurch der SOI-Wafer erhalten wird. Die Si-Schicht wird dünn ausgebildet, um eine elektrische Gatefelddominanz in einem Kanalbereich zu verbessern, die Durchdringung bzw. Durchstoßung zu steuern und eine Einrichtung genauestens auszubilden. Bevorzugt wird die Si-Schicht ausgebildet, um eine Dicke von 500 bis 1500 Å zu haben.A conventional method for manufacturing a MOS transistor on such an SOI substrate is shown in FIGS. 2A and 2B. As shown in FIG. 2A, an SOI wafer 100 in which an insulation layer 12 and a thin Si layer are formed on a Si base substrate 11 is prepared. Herein, the base substrate 11 in which the insulation layer 12 is formed is bonded to an Si substrate and then the Si substrate is ground to form a thin Si layer, whereby the SOI wafer is obtained. The Si layer is formed thin in order to improve an electrical gate field dominance in a channel region, to control the penetration or penetration and to form a device precisely. The Si layer is preferably formed to have a thickness of 500 to 1500 Å.
Dann wird ein Feldoxid 14 zur Trennung bzw. Isolation an dem vorbestimmten Abschnitt der Si-Schicht 13 ausgebildet, und ein Gateoxid 15 und eine Polisiliciumschicht 16 werden auf der Si-Schicht ausgebildet.Then, a field oxide 14 for isolation is formed on the predetermined portion of the Si layer 13 , and a gate oxide 15 and a polisilicon layer 16 are formed on the Si layer.
Wie in Fig. 2B gezeigt, werden die Polisiliciumschicht 16 und das Gateoxid 15 struktu riert, um eine Gateelektrode 16A zu bilden. Um eine leicht dotierte Drain ("LDD") auszu bilden, werden Verunreinigungsionen von geringer Konzentration in eine freigelegte Si-Schicht 13 implantiert, um einen Verunreinigungsbereich 17 mit geringer Konzentration zu schaffen. Eine Isolationsschicht wird über dem sich ergebenden abgeschieden und an schließend anisotrop insbesondere überlagernd geätzt, um Seitenwand-Abstandseinrichtun gen bzw. -abstandshalter 18 an den beiden Seiten der Gateelektrode 16A zu bilden. Die Verunreinigungsionen von hoher Konzentration werden in eine freigelegte Si-Schicht unter Verwendung der Gateelektrode 16A und der Seitenwandabstandshalter als einer Maske implantiert, um einen Verunreinigungsbereich 19 hoher Konzentration zu schaffen, wodurch ein Kontaktbereich 20 einer LDD-Struktur zu bilden.As shown in FIG. 2B, the polysilicon layer 16 and the gate oxide 15 are structured to form a gate electrode 16 A. In order to form a lightly doped drain ("LDD"), impurity ions of low concentration are implanted in an exposed Si layer 13 in order to create an impurity region 17 with a low concentration. An insulating layer is etched in particular superimposed over the resulting deposited and anisotropically to closing, in order gen sidewall Abstandseinrichtun or form like spacers 18 on the two sides of the gate electrode 16 A. The impurity ions of a high concentration be 16 A and the side wall spacers implanted in an exposed Si layer using the gate electrode as a mask, an impurity region to provide 19 high concentration to form an LDD structure by which a contact area twentieth
Gemäß dem herkömmlichen Verfahren zu Herstellung eines MOS-Transistors ist jedoch die Tiefe des Kontaktbereichs in dem MOS-Transistor entsprechend der Dicke der Si-Schicht 13 flach, da die Si-Schicht dünn ausgebildet ist. Die Tiefe des ausgebildeten Kontakt bereichs ist jedoch nicht ausreichend, was dazu führt, daß der Kontaktwiderstand des Kontaktbereichs erhöht ist.According to the conventional method of manufacturing a MOS transistor, however, the depth of the contact area in the MOS transistor corresponding to the thickness of the Si layer 13 is shallow because the Si layer is made thin. However, the depth of the formed contact area is not sufficient, which leads to the fact that the contact resistance of the contact area is increased.
Es ist eine Aufgabe der vorliegenden Erfindung einen MOS-Transistors der auf einem SOI-Substrat ausgebildet ist und ein Verfahren zu dessen Herstellung zur Verfügung zu stellen, die den Kontaktwiderstand eines Kontaktbereiches verringern können.It is an object of the present invention to provide a MOS transistor on an SOI substrate is trained and to provide a method for its production, that can reduce the contact resistance of a contact area.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen MOS-Transistor, der auf einem SOI-Substrat ausgebildet ist und ein Verfahren zu dessen Herstellung zur Verfügung zu stellen, die die dessen Funktionsgeschwindigkeit verbessern können.It is another object of the present invention to provide a MOS transistor an SOI substrate is formed and a method for its production is available to provide, which can improve its functional speed.
Es ist insbesondere eine Aufgabe der vorliegenden Erfindung den oben aufgezeigten Nachteilen des Standes der Technik wenigstens teilweise Abhilfe zu verschaffen.It is in particular an object of the present invention to point out the above To at least partially remedy disadvantages of the prior art.
Die oben genannten Aufgaben werden zumindest teilweise durch eine Halbleitereinrichtung gemäß dem Patentanspruch 1 bzw. ein Verfahren gemäß dem Patentanspruch 10 gelöst.The above tasks are at least partially accomplished by a semiconductor device solved according to claim 1 or a method according to claim 10.
Zweckmäßige Ausführungsformen der erfindungsgemäßen Gegenstände ergeben sich aus den Unteransprüchen.Appropriate embodiments of the objects according to the invention result from the subclaims.
Gemäß einer Ausführungsform der Erfindung wird eine Halbleitereinrichtung zur Verfü gung gestellt, die die folgenden Merkmale umfaßt: Einen SOI-Wafer, der ein Si-Grundsub strat und eine Isolierschicht sowie eine Si-Schicht enthält, wobei diese auf dem SI-Grund substrat ausgebildet sind; eine Isolationsschicht bzw. Trennschicht, die an einem ausgewähl ten Abschnitt der Si-Schicht ausgebildet ist; eine Gateelektrode, die auf der Si-Schicht ausgebildet ist; eine Leitungsschicht, die entfernt von der Gateelektrode ist, wobei die Leitungsschicht über bzw. auf der Si-Schicht und der Isolationsschicht ausgebildet ist; Seitenwandabstandshalter, die über der Si-Schicht zwischen der Gateelektrode und der Leitungsschicht und an einer Seite der Leitungsschicht über der Trennschicht bzw. Isola tionsschicht ausgebildet sind; Verunreinigungsbereiche mit niederer Konzentration, die an der Si-Schicht unter den Seitenwandabstandshaltern ausgebildet sind und Verunreinigungs bereichen mit hoher Konzentration, die benachbart zu den Verunreinigungsbereichen mit niederer Konzentration an der Si-Schicht unter der Leitungsschicht ausgebildet sind.According to one embodiment of the invention, a semiconductor device is available Provided, which includes the following features: An SOI wafer, the Si-Grundsub strat and contains an insulating layer and an Si layer, this on the SI base are formed substrate; an insulation layer or separation layer that selected on one th portion of the Si layer is formed; a gate electrode on the Si layer is trained; a conductive layer that is remote from the gate electrode, the Conductive layer is formed over or on the Si layer and the insulation layer; Sidewall spacers overlying the Si layer between the gate electrode and the Line layer and on one side of the line layer over the separation layer or Isola tion layer are formed; Contamination areas with low concentration, the the Si layer are formed under the sidewall spacers and impurities areas with high concentration that are adjacent to the contamination areas lower concentration are formed on the Si layer under the conduction layer.
Und es wird ferner ein Verfahren zur Herstellung eines Halbleiters zur Verfügung gestellt,
das die folgenden Schritte aufweist:
Ein SOI-Substrat wird zur Verfügung gestellt, das ein Si-Grundsubstrat und eine Isolations
schicht sowie eine Si-Schicht enthält, die auf dem Si-Grundsubstrat ausgebildet werden,
wobei die Si-Schicht mit einer Trennschicht bzw. Isolationsschicht ausgebildet wird,
Leitungsschichten werden über der Si-Schicht und der Trennschicht bzw. Isolationsschicht
ausgebildet, wobei die Leitungsschichten voneinander entfernt sind; eine Gateoxidschicht
und eine Gateelektrode werden auf der Si-Schicht zwischen den Leitungsschichten ausge
bildet; Verunreinigungsbereiche mit geringer Konzentration werden in der Si-Schicht an
beiden Seiten der Gateelektrode ausgebildet; Seitenwandabstandshalter bzw. -Abstandsein
richtungen werden über bzw. auf der Si-Schicht zwischen der Gateelektrode und der
Leitungsschicht und an einer Seite der Leitungsschicht über der Isolationsschicht geschaf
fen;
und Verunreinigungsbereiche mit hoher Konzentration werden in den Leitungsschichten und
der darunterliegenden Si-Schicht benachbart zu jedem der Verunreinigungsbereiche geringer
Konzentration ausgebildet.And there is also provided a method for producing a semiconductor, which has the following steps:
An SOI substrate is provided which contains a Si base substrate and an insulation layer and an Si layer which are formed on the Si base substrate, the Si layer being formed with a separating layer or insulation layer, which are conductor layers formed over the Si layer and the separating layer or insulation layer, the conductor layers being separated from one another; a gate oxide layer and a gate electrode are formed on the Si layer between the conductive layers; Low concentration impurity regions are formed in the Si layer on both sides of the gate electrode; Sidewall spacers are created over the Si layer between the gate electrode and the wiring layer and on one side of the wiring layer over the insulation layer;
and high concentration impurity regions are formed in the wiring layers and the underlying Si layer adjacent to each of the low concentration impurity regions.
Die Aufgaben und Merkmale der Erfindung können besser unter Bezug auf die folgende, im einzelnen dargestellte Beschreibung, die beigefügten Ansprüche und die angefügten Darstellungen verstanden werden, in denenThe objects and features of the invention may be better understood with reference to the following, the detailed description, the appended claims, and the appended claims Representations are understood in which
Fig. 1A-1E querschnittliche Ansichten sind, die ein Verfahren zur Herstellung eines MOS-Transistors auf einem SOI-Substrat gemäß einer Aus führungsform der vorliegenden Erfindung darstellen; und . 1A-1E are cross-sectional views Fig made pursuant to an imple mentation of the present invention illustrating a method for manufacturing a MOS transistor on a SOI substrate; and
Fig. 2A und 2B querschnittliche Ansichten sind, die ein Verfahren zur Herstellung, eines MOS-Transistors auf einem SOI-Substrat gemäß dem Stand der Technik darstellen. . 2A and 2B are cross-sectional views are Figs, illustrating a method for producing, of a MOS transistor on an SOI substrate according to the prior art.
Bezugnehmend auf Fig. 1A wird gemäß einer Ausführungsform der Erfindung ein SOI-Wafer 200 zur Verfügung gestellt, der ein Si-Grundsubstrat 21, eine isolierende Schicht 22 und eine Si-Schicht 23 aufweist, die auf dem Si-Grundsubstrat 21 ausgebildet sind. Ein Feldoxid 24 zur Trennung bzw. Isolation zwischen den Einrichtungen wird in einem vorbestimmten Abschnitt der Si-Schicht 23 mittels eines herkömmlichen selektiven Oxida tionsverfahrens geschaffen und eine erste Polisiliciumschicht 25 wird über bzw. auf dem SOI-Wafer 200 mit einer Dicke von weniger als ca. 5000 Å, insbesondere ca. 2000 bis ungefähr 5000 Å durch ein chemisches Dampfabscheidungsverfahren ("CVD-Verfahren") ausgebildet.Referring to FIG. 1A, an embodiment of the invention there is provided an SOI wafer 200 is available according to which has a Si base substrate 21, an insulating layer 22 and a Si layer 23 which are formed on the Si base substrate 21. A field oxide 24 for isolation between the devices is created in a predetermined portion of the Si layer 23 by a conventional selective oxidation method and a first polysilicon layer 25 is over or on the SOI wafer 200 with a thickness of less than approx 5000 Å, especially about 2000 to about 5000 Å, by a chemical vapor deposition ("CVD") process.
Bezugnehmend auf Fig. 1B wird die Polisiliciumschicht 25 strukturiert, um nur über dem Abschnitt Si-Schicht zurückgelassen zu werden, wo ein Verunreinigungsbereich hoher Konzentration ausgebildet werden soll und das Feldoxid 24 benachbart zu dem Abschnitt ist, wodurch eine Polisiliciumstruktur 25A ausgebildet wird. Hierin wird das Polisilicium muster bzw. die Polisiliciumstruktur 25A ausgebildet, um eine ausreichende Kontakttiefe sicherzustellen, die hiernach ausgebildet werden soll. Ein Gateoxid 26 wird gleichmäßig mit einer Dicke von weniger als etwa 200 Å, insbesondere ca. 50 bis ungefähr 200 Å über der freigelegten Si-Schicht 23 abgeschieden, die zwischen der Polisiliciumstruktur 25A, den Polisiliciumstrukturen 25A selbst und dem Feldoxid 26 vorkommen. Ein zweites Polisili cium 27 für eine Gateelektrode wird mit einer Dicke von weniger als ca. 4000 Å, ins besondere mit einer Dicke von ungefähr 2000 bis etwa 4000 Å dem Gateoxid 26 abgeschie den.Referring to FIG. 1B, the polysilicon layer 25 is patterned to be left only over the Si layer section where a high concentration impurity region is to be formed and the field oxide 24 is adjacent to the section, thereby forming a 25 A polysilicon structure. The polisilicon pattern or the polisilicon structure 25 A is formed therein in order to ensure a sufficient contact depth which is to be formed subsequently. A gate oxide 26 is deposited uniformly with a thickness of less than about 200 Å, in particular about 50 to about 200 Å, over the exposed Si layer 23 that occur between the 25 A polisilicon structure, the 25 A polisilicon structure itself and the field oxide 26 . A second polisili cium 27 for a gate electrode is deposited with a thickness of less than approximately 4000 Å, in particular with a thickness of approximately 2000 to approximately 4000 Å, the gate oxide 26 .
Bezugnehmend auf Fig. 1C wird die zweite Polisiliciumschicht 27 strukturiert, um eine Gateelektrode 27A zu bilden, die zwischen den Polisiliciumstrukturen 27A angeordnet ist. Daraufhin werden Verunreinigungsionen, z. B. Phosphorionen (P) in den Abschnitt der Si-Schicht zwischen der Polisiliciumstruktur 25A und der Gateelektrode 27A mit einer gerin gen Konzentration von weniger als 1 × 10¹⁷, bevorzugt 10¹¹ bis etwa 1 × 10¹⁷ Atomen/Kubikcentimeter mit einer Energie von ca. 50 bis etwa 100 KeV implantiert, um Ver unreinigungsbereiche 28 mit geringer Konzentration zu schaffen.Referring to FIG. 1C, the second polysilicon layer 27 is patterned to form a gate electrode 27 A, which is arranged between the polisilicon structures 27 A. Thereupon impurity ions, e.g. B. phosphorus ions (P) in the section of the Si layer between the polysilicon structure 25 A and the gate electrode 27 A with a low concentration of less than 1 × 10¹⁷, preferably 10¹¹ to about 1 × 10¹⁷ atoms / cubic centimeter with an energy of approx 50 to about 100 KeV implanted to create low concentration contamination areas 28 .
Bezugnehmend auf Fig. 1D wird eine Isolationsschicht für einen Abstandshalter bzw. eine Abstandseinrichtung, z. B. eine TEOS-Oxidschicht gleichmäßig bis zu einer Dicke von näherungsweise weniger als 3000 Å, insbesondere ungefähr 1000 bis 2000 Å über der sich ergebenden Struktur abgeschieden und dann isotrop geätzt um Seitenwandabstandsein richtungen 29 an beiden Seiten der Gateelektrode 27A und der Polisiliciumstruktur 20A zu bilden. Als nächstes werden Verunreinigungsionen z. B. Arsenionen (As) in die Polisilici umstruktur 25A und die darunterliegende Si-Schicht 23 mit einer hohen Konzentration von weniger als ca. 1 × 10²⁰, insbesonders 1 × 10¹³ bis 1 × 10¹⁹ Atomen/Kubicentimeter mit einer Energie von ungefähr 80 bis 150 KeV implantiert, um Verunreinigungsbereiche 30 hoher Konzentration zu schaffen und dadurch einen Kontaktbereich 31 einer LDD-Struktur zu bilden. Hierin weist der Kontaktbereich 31 den Verunreinigungsbereich 28 geringer Konzentration und den Verunreinigungsbereich 30 hoher Konzentration auf, die in der Si-Schicht 23 und der hoch dotierten Polisiliciumstruktur 25A ausgebildet sind. Bezugnehmend auf Fig. 1B wird, um die Leitfähigkeit der Polisiliciumstruktur 25A und der Gateelektrode 27 zu steigern, selektiv ein Metallsilicid 32 lediglich auf der Gateelektrode 27A und der Polysiliciumstruktur 25A mittels eines selektiven Abscheideverfahrens abgelagert. Ein Titansilicid, ein Wolframsilicid, ein Tantalsilicid oder ein Molybdänsilicid sind für die Verwendung als Metallsilicid verfügbar und irgendeines davon oder mehrere können verwendet werden. Referring. To Figure 1D, an insulating layer for a spacer or spacer means, such. B. a TEOS oxide layer evenly deposited to a thickness of approximately less than 3000 Å, in particular approximately 1000 to 2000 Å, over the resulting structure and then isotropically etched around side wall spacer devices 29 on both sides of the gate electrode 27 A and the polysilicon structure 20 A. to build. Next, impurity ions e.g. B. arsenic ions (As) in the polisilici structure 25 A and the underlying Si layer 23 with a high concentration of less than about 1 × 10²⁰, in particular 1 × 10¹³ to 1 × 10¹⁹ atoms / cubic centimeter with an energy of about 80 to 150 KeV implanted to create high concentration impurity regions 30 and thereby form a contact region 31 of an LDD structure. Herein, the area of contact at 31 the impurity area 28 of low concentration and the impurity region 30 of high concentration formed 25 A in the Si layer 23 and the highly doped silicon structure Poli. Referring to FIG. 1B, in order to increase the conductivity of the polysilicon structure 25 A and the gate electrode 27 , a metal silicide 32 is selectively deposited only on the gate electrode 27 A and the polysilicon structure 25 A by means of a selective deposition process. A titanium silicide, a tungsten silicide, a tantalum silicide or a molybdenum silicide are available for use as the metal silicide, and any one or more of them can be used.
Gemäß dem MOS-Transistor, der auf dem SOI-Substrat nach dieser Erfindung ausgebildet ist, wird der flache bzw. seichte Kontaktbereiche ausgebildet, wie auch die ausreichende Kontakttiefe sichergestellt wird, wodurch der Kontaktwiderstand verringert wird.According to the MOS transistor formed on the SOI substrate according to this invention is formed, the flat or shallow contact areas, as well as the sufficient Contact depth is ensured, whereby the contact resistance is reduced.
Während die Erfindung unter Bezugnahme auf illustrative Ausführungsformen beschrieben worden ist, ist es nicht beabsichtigt, daß diese Beschreibung in einem einschränkenden Sinne ausgelegt wird. Verschiedene Modifikationen der dargestellten Ausführungsformen, wie auch andere Ausführungsformen nach der Erfindung werden den Fachleuten im Stand der Technik durch Bezugnahme auf diese Beschreibung ersichtlich. Es ist deshalb zu bedenken, daß die beigefügten Ansprüche sämtliche derartige Modifikationen oder Aus führungsformen abdecken werden, so daß sie in den Bereich der Erfindung fallen.While the invention is described with reference to illustrative embodiments , this description is not intended to be in a limiting sense Senses is interpreted. Various modifications of the illustrated embodiments, as well as other embodiments according to the invention will become apparent to those skilled in the art the art by reference to this description. It is therefore too remember that the appended claims all such modifications or Aus leadership forms will cover so that they fall within the scope of the invention.
Die Erfindung betrifft eine Halbleitereinrichtung, die auf einem SOI-Wafer 200 ausgebildet ist sowie ein Verfahren zu dessen Herstellung. Der Halbleiter umfaßt die folgenden Merk male: einen SOI-Wafer 200, der ein Si-Grundsubstrat 21 und eine Isolationsschicht 22 enthält, und eine Si-Schicht 23, die dem Si-Grundsubstrat ausgebildet sind; eine Isolations- bzw. Trennschicht 24, die an dem ausgewählten Abschnitt Si-Schicht ausgebildet ist, eine Gateelektrode 27A, die auf der Si-Schicht ausgebildet ist; eine Leitungsschicht 25, die von der Gateelektrode 27 beabstandet ist, wobei die Leitungsschicht über der Si-Schicht und der Trennschicht ausgebildet ist; Seitenwandabstandshalter 20, die über der Si-Schicht zwischen der Gateelektrode 27A und der Leitungsschicht 25 und an einer Seite der Leitung bzw. der Leitungsschicht über der Trenn- bzw. Isolationsschicht geschaffen sind; Verunreinigungs bereiche mit geringer Konzentration, die an der Si-Schicht unter den Seitenwandabstands haltern ausgebildet sind, die zwischen der leitenden Schicht und der Gateelektrode ausge bildet sind; und Verunreinigungsbereich 30, hoher Konzentration sind benachbart zu den Verunreinigungsbereichen 28 geringer Konzentration an der Si-Schicht unter der Leitungs schicht ausgebildet.The invention relates to a semiconductor device which is formed on an SOI wafer 200 and to a method for producing the same. The semiconductor includes the following features: an SOI wafer 200 containing an Si base substrate 21 and an insulation layer 22 , and an Si layer 23 formed on the Si base substrate; an insulation layer 24 formed on the selected portion of Si layer, a gate electrode 27 A formed on the Si layer; a conductive layer 25 spaced apart from the gate electrode 27 , the conductive layer being formed over the Si layer and the separation layer; Sidewall spacers 20 , which are created over the Si layer between the gate electrode 27 A and the line layer 25 and on one side of the line or line layer above the separation or insulation layer; Contamination areas with low concentration, which are formed on the Si layer under the side wall spacers, which are formed between the conductive layer and the gate electrode; and high concentration impurity region 30 are formed adjacent to the low concentration impurity region 28 on the Si layer under the wiring layer.
Claims (22)
einem SOI-Wafer (200), der ein Si-Grundsubstrat (21) und eine Isolationsschicht (22) sowie eine Si-Schicht (23) enthält, die auf dem Si-Grundsubstrat ausgebildet sind;
eine Trennschicht (24), die an dem ausgewählten Abschnitt der Si-Schicht ausge bildet ist;
eine Gateelektrode (27A), die an bzw. auf der Si-Schicht gebildet ist;
einer Leitungsschicht (25), die von der Gateelektrode beabstandet ist, wobei die Leitungsschicht über bzw. auf der Si-Schicht (23) und der Trennschicht (24) ausge bildet ist;
Seitenwandabstandseinrichtungen (29), die über bzw. auf der Si-Schicht (23) zwi schen der Gateelektrode (27A) und der Leitungsschicht (25) und an einer Seite der Leitung bzw. Leitungsschicht über der Trennschicht (22) ausgebildet sind;
Verunreinigungsbereiche (28) geringer Konzentration, die an der Si-Schicht unter den Seitenwandabstandshaltern (29) ausgebildet sind; und
Verunreinigungsbereiche (30) mit hoher Konzentration, die benachbart zu dem Verunreinigungsbereichen mit geringer Konzentration an der Si-Schicht unter der Leitungsschicht (25) ausgebildet sind. 1. A semiconductor device having the following features:
an SOI wafer ( 200 ) containing an Si base substrate ( 21 ) and an insulation layer ( 22 ) and an Si layer ( 23 ) formed on the Si base substrate;
a release layer ( 24 ) formed on the selected portion of the Si layer;
a gate electrode ( 27 A) formed on the Si layer;
a conduction layer ( 25 ) spaced from the gate electrode, the conduction layer being formed over or on top of the Si layer ( 23 ) and the separating layer ( 24 );
Sidewall spacers ( 29 ) formed over or on the Si layer ( 23 ) between the gate electrode ( 27 A) and the wiring layer ( 25 ) and on one side of the wire or wiring layer over the separation layer ( 22 );
Low concentration impurity regions ( 28 ) formed on the Si layer under the sidewall spacers ( 29 ); and
High concentration impurity regions ( 30 ) formed adjacent to the low concentration impurity region on the Si layer under the wiring layer ( 25 ).
ein SOI-Substrat (200), das ein Si-Grundsubstrat (21) und eine Isolierschicht (22) und eine Si-Schicht (23) enthält, die auf dem Si-Grundsubstrat ausgebildet sind, wobei die Si-Schicht (23) eine Trennschicht (24) enthält, wird ausgebildet;
Leitungsschichten (25) werden über der Si-Schicht und der Isolationsschicht (22) ausgebildet, wobei die Leitungsschichten voneinander beabstandet sind;
eine Gateoxidschicht und eine Gateelektrode (27A) werden auf der Si-Schicht zwischen den Leitungsschichten gebildet;
Verunreinigungsbereiche (28) mit geringer Konzentration werden in der Si-Schicht an beiden Seiten der Gateelektrode (27A) ausgebildet;
Seitenwandabstandseinrichtungen (29) werden über bzw. auf der Si-Schicht zwischen der Gateelektrode (27A) und der Leitungsschicht und an beiden Seiten der Leitung bzw. Leitungsschicht über der Trennschicht bzw. dem Trehnfilm (24) ausgebildet; und
Verunreinigungsbereiche (30) mit hoher Konzentration werden in den Leitungs schichten und der darunterliegenden Si-Schicht benachbart zu jedem Verunreini gungsbereich geringer Konzentration ausgebildet.10. A method of manufacturing a semiconductor device comprising the following steps:
an SOI substrate ( 200 ) including an Si base substrate ( 21 ) and an insulating layer ( 22 ) and an Si layer ( 23 ) formed on the Si base substrate, the Si layer ( 23 ) being a Separating layer ( 24 ) is formed;
Line layers ( 25 ) are formed over the Si layer and the insulation layer ( 22 ), the line layers being spaced apart;
a gate oxide layer and a gate electrode ( 27 A) are formed on the Si layer between the conductive layers;
Impurity regions ( 28 ) with low concentration are formed in the Si layer on both sides of the gate electrode ( 27 A);
Sidewall spacers ( 29 ) are formed over or on the Si layer between the gate electrode ( 27 A) and the line layer and on both sides of the line or line layer over the separation layer or the treble film ( 24 ); and
High concentration impurity regions ( 30 ) are formed in the lead layers and the underlying Si layer adjacent to each low concentration impurity region.
eine Polisiliciumschicht wird über bzw. auf dem SOI-Substrat (200) abgeschieden;
die Polisiliciumschicht wird strukturiert, um die Leitungsschicht über bzw. auf der Isolationsschicht und der Si-Schicht auszubilden.11. The method of claim 10, wherein the step of forming the wiring layers comprises the steps of:
a polysilicon layer is deposited over or on the SOI substrate ( 200 );
the polysilicon layer is patterned to form the conduction layer over or on top of the insulation layer and the Si layer.
eine Oxidschicht wird auf bzw. über dem SOI-Wafer (200) abgelagert oder abge schieden; und
die freigelegten Oberflächen der Gateelektroden (27A) und der Leitungsschichten werden anisotrop geätzt, wodurch Seitenwandabstandhalter über bzw. auf der Si-Schicht zwischen der Gateelektrode (27A) und der Leitungsschicht und an einer Seite der Leitung bzw. Leitungsschicht über der Trennschicht ausgebildet werden.16. The method of any one of claims 10 to 15, wherein the step of forming sidewall spacers comprises the following steps:
an oxide layer is deposited on or above the SOI wafer ( 200 ); and
the exposed surfaces of the gate electrodes ( 27 A) and the conductor layers are anisotropically etched, as a result of which side wall spacers are formed above or on the Si layer between the gate electrode ( 27 A) and the conductor layer and on one side of the conductor or conductor layer above the separating layer .
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