DE19643185C2 - Dual-gate memory cell and method for producing a non-volatile memory cell - Google Patents
Dual-gate memory cell and method for producing a non-volatile memory cellInfo
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Description
Die Erfindung betrifft eine Dual-Gate-Speicherzelle mit einem Auswahltransistor und einem Speichertransistor. Weiterhin be trifft die Erfindung ein Verfahren zur Herstellung einer nicht flüchtigen Speicherzelle mit einem Floating-Gate, insbesondere einer Dual-Gate-Speicherzelle.The invention relates to a dual-gate memory cell with one Selection transistor and a memory transistor. Continue to be the invention does not apply to a method of making one volatile memory cell with a floating gate, in particular a dual gate memory cell.
Nichtflüchtige Speicherzellen zeichnen sich dadurch aus, daß der Informationsinhalt der Speicherzellen auch nach dem Ab schalten der Versorgungsspannung für lange Zeit erhalten bleibt. Bei Floating-Gate-Speicherzellen wird die Ladung in ei ner rundum isolierten Polysiliziumstruktur, dem sogenannten Floating-Gate gespeichert. Beim Programmieren und Löschen des Floating-Gates werden an ein darüberliegendes Control-Gate, aber auch an ein zugehöriges Drain-Gebiet relativ hohe Spannun gen angelegt. Die unterschiedlichen Anforderungen an elektrisch programmierbare nichtflüchtige Flash-Speicher in Bezug auf ma ximale Programmierzyklen, Nachbarstörabstand usw. führen dazu, daß verschiedene Ausführungsformen von Zellen gleichzeitig auf einem Chip bereitgestellt werden müssen.Non-volatile memory cells are characterized in that the information content of the memory cells even after the Ab switch the supply voltage received for a long time remains. With floating gate memory cells, the charge is in egg a completely insulated polysilicon structure, the so-called Floating gate saved. When programming and deleting the Floating gates are connected to an overlying control gate, but also relatively high voltage to an associated drain area gene created. The different requirements for electrical programmable non-volatile flash memory related to ma ximal programming cycles, neighboring signal-to-noise ratio etc. lead to that different embodiments of cells appear at the same time must be provided on a chip.
Bekannte Ausführungsformen sind die Stacked-Gate-Zelle, die Split-Gate-Zelle und die Dual-Gate-Zelle. Die einfachste Zelle ist die Stacked-Gate-Zelle, bei der das Control-Gate nur über das Floating-Gate den Transistorkanal steuert. Die Speicher funktion wird durch die Verschiebung der Einsatzspannung durch die nichtflüchtige Ladung im Floating-Gate erreicht. Um zu ver hindern, daß eine Speicherzelle mit negativer Einsatzspannung, wie sie beispielsweise bei zu starkem "Löschen" auftreten kann, immer leitend ist, wird ein Transistor in Serie geschaltet. Dieser kann durch das Control-Gate gesteuert werden. Eine sol che Ausführungsform wird mit der Split-Gate-Zelle erreicht. Al ternativ kann ein solcher in Serie geschalteter Transistor auch als getrennt ausgeführter Auswahltransistor ausgeführt sein. Solche Zellen werden als Dual-Gate-Zellen bezeichnet. Diese Zellen werden auch als FLOTOX-Speicherzellen bezeichnet.Known embodiments are the stacked gate cell Split gate cell and the dual gate cell. The simplest cell is the stacked gate cell, in which the control gate is only over the floating gate controls the transistor channel. The stores function is achieved by shifting the threshold voltage reached the non-volatile charge in the floating gate. To ver prevent a memory cell with negative threshold voltage, as can occur, for example, if the "delete" is too strong, a transistor is always connected in series. This can be controlled by the control gate. A sol Che embodiment is achieved with the split gate cell. Al Alternatively, such a transistor connected in series can also be designed as a separate selection transistor. Such cells are called dual-gate cells. This Cells are also called FLOTOX memory cells.
Bei bekannten Herstellungsverfahren wird zur Herstellung eines Floating-Gates eine dünne Polysiliziumschicht auf ein Gateoxid aufgebracht. Darauf wird ein Interpolydielektrikum aufgebracht und strukturiert. Nach einer Oxidation wird eine weitere Poly siliziumschicht zur Bildung eines Control-Gates aufgebracht und strukturiert. Zur Herstellung einer Dual-Gate-Zelle wird ein anderes Verfahren als zur Herstellung einer Stacked-Gate-Zelle angewandt. Insbesondere muß bei der Herstellung einer Dual- Gate-Zelle eine etwas größere Fläche zur Verfügung stehen, da der Auswahltransistor getrennt vom Control-Gate ausgebildet ist und zwischen diesen mindestens der phototechnisch auflösbare Abstand liegt.In known manufacturing processes for manufacturing a Floating gates a thin layer of polysilicon on a gate oxide upset. An interpolydielectric is applied to it and structured. After oxidation, another poly silicon layer applied to form a control gate and structured. To produce a dual gate cell, a different process than for the production of a stacked gate cell applied. In particular, when producing a dual Gate cell have a slightly larger area available because the selection transistor is formed separately from the control gate and between them at least the phototechnically resolvable one Distance is.
Aus JP 4-11781 (A) ist eine Split-Gate-Speicherzelle mit einem Auswahltransistor und einem Speichertransistor bekannt, wobei der Speichertransistor mit dem Floating-Gate und der Auswahl transistor mit dem Auswahl-Gate dicht benachbart zueienander angeordnet sind, und wobei der Auswahltransistor und der Spei chertransistor durch einen Mikrospalt zwischen einem Floating- Gate des Speichertransistors und einem Auswahl-Gate des Aus wahltransistors getrennt sind. Aus JP 8-125 045 (A) ist eine Speicherzelle mit zwei Floating-Gate-Elektroden bekannt, wobei die erste Floating-Gate-Elektrode durch einen isolatorgefüllten Mikrospalt von der zweiten Floating-Gate Elektrode getrennt ist und wobei eine Control-Gate-Elektrode die erste und die zweite Floating-Gate-Elektrode bedeckt.JP 4-11781 (A) describes a split-gate memory cell with one Selection transistor and a memory transistor known, wherein the memory transistor with the floating gate and the selection transistor with the selection gate closely adjacent to each other are arranged, and wherein the selection transistor and the Spei chertransistor through a micro gap between a floating Gate of the memory transistor and a select gate of the off Selection transistor are separated. JP 8-125 045 (A) is one Memory cell with two floating gate electrodes known, wherein the first floating gate electrode by an insulator-filled Micro gap is separated from the second floating gate electrode and wherein a control gate electrode the first and the second Floating gate electrode covered.
Der Erfindung liegt die Aufgabe zugrunde, eine Dual-Gate- Zelle der eingangs genannten Art zu schaffen, die eine beson ders kleine Fläche benötigt. Weiterhin soll ein Verfahren zur Herstellung einer solchen Dual-Gate-Zelle geschaffen werden, mit dem auch andere Ausführungsformen von nichtflüchtigen Spei cherzellen mit einem Floating-Gate hergestellt werden können.The object of the invention is to develop a dual-gate To create cell of the type mentioned that a particular which requires a small area. Furthermore, a method for Production of such a dual gate cell can be created with which other embodiments of non-volatile memory cher cells with a floating gate can be produced.
Die Lösung der Aufgabe erfolgt dadurch, daß der Speichertransi stor und der Auswahltransistor dicht benachbart zueinander an geordnet sind, und der Auswahltransistor und der Speichertran sistor durch einen Mikrospalt getrennt sind. Der Mikrospalt, der auch als Mikro-Trench bezeichnet wird, ist günstigerweise zwischen einem Floating-Gate des Speichertransi stors und einem Auswahl-Gate des Auswahltransistors angeordnet, wobei ein Control-Gate das Floating-Gate überdeckt und das Aus wahl-Gate zumindest teilweise überlappt. Diese Dual-Gate-Zelle ist extrem klein und weist die gleiche Funktionalität wie eine EEPROM-Speicherzelle auf.The problem is solved in that the memory transi stor and the selection transistor close to each other are ordered, and the selection transistor and the memory train sistor are separated by a micro-gap. The microgap, which is also called micro-trench, is conveniently between a floating gate of the memory transistor stors and a selection gate of the selection transistor arranged, a control gate covering the floating gate and the off choice gate at least partially overlapped. This dual gate cell is extremely small and has the same functionality as one EEPROM memory cell.
Bei dem erfindungsgemäßen Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle mit einem Floating-Gate wird ein Streuoxid zur Implantierung einer Kanaldotierung erzeugt, das Streuoxid in einem Tunnelbereich entfernt, ein Tunneloxid er zeugt, eine erste Polysiliziumschicht aufgebracht, in der er sten Polysiliziumschicht mit einer Mikrograben-Technik im Tun nelbereich ein schmaler Spalt erzeugt, ein Interpolydielektri kum, welches den Spalt bedeckt, aufgebracht und anschließend ggf. strukturiert, eine zweite Polysiliziumschicht aufgebracht, und eine Srukturierung zur Herstellung einer Split-Gate-Zelle, einer Dual-Gate-Zelle oder einer Stacked-Gate-Zelle durchge führt.In the inventive method for producing a non-volatile memory cell with a floating gate is a Scattered oxide for the implantation of a channel doping generates the Scattered oxide removed in a tunnel area, a tunnel oxide testifies, applied a first polysilicon layer in which he Most polysilicon layer with a micro-trench technology in action a narrow gap, an interpolydielectric cum, which covers the gap, applied and then possibly structured, a second polysilicon layer applied, and structuring to produce a split-gate cell, a dual gate cell or a stacked gate cell leads.
Nach dem Grundgedanken der Erfindung wird nach einem einheitli chen Verfahren für alle drei Zelltypen die abschließende Struk turierung so mit der darunterliegenden Interpolydielektrikum schicht und dem Tunnelbereich kombiniert, daß wahlweise entwe der eine Stacked-Gate-Zelle, eine Split-Gate-Zelle oder eine Dual-Gate-Zelle erzeugt wird. Ein weiterer Vorteil ist dabei, daß bei der Herstellung der Dual-Gate-Zelle die elektrische Isolation zwischen einem Auswahltransistor und dem Control-Gate selbstjustiert erfolgt, wodurch eine kleinere Fläche erreicht wird. Die Prozeßführung unterscheidet sich dabei durch die be schriebenen Schritte im Bereich der Strukturierung der Flash- Zellen von bekannten Verfahren. Die davor liegenden Prozeß schritte zur Erzeugung tiefer Wannen und von Feldoxid und auch die anschließenden Prozeßschritte zur Erzeugung von Drains der Transistoren und einer Metallisierung zur metallischen Kontak tierung sind bekannt.According to the basic idea of the invention, a single The final structure for all three cell types so with the underlying interpolydielectric layer and the tunnel area combined that either which is a stacked gate cell, a split gate cell or one Dual gate cell is generated. Another advantage is that in the manufacture of the dual-gate cell, the electrical Isolation between a selection transistor and the control gate takes place in a self-adjusted manner, whereby a smaller area is achieved becomes. The process management differs by the be written steps in the field of structuring the flash Cells of known methods. The process ahead steps to produce deep wells and field oxide and also the subsequent process steps for generating drains Transistors and a metallization for metallic contact tion are known.
Günstigerweise ist die erste Polysiliziumschicht dicker als die zweite Polysiliziumschicht. Diese Maßnahme wird deswegen ge troffen, da in manchen Bereichen bei der abschließenden Struk turierung der zweiten Polysiliziumschicht bereits ein Teil der ersten Polysiliziumschicht abgetragen wird. Die Dicken der Po lysiliziumschichten müssen so gewählt werden, daß bei diesem Ätzschritt das erste Polysilizium nicht bis zum darunter lie genden Gateoxid entfernt wird, da sonst beim anschließenden Entfernen des Interpolydielektrikums auch das Gateoxid entfernt würde. Durch die dickere erste Polysiliziumschicht wird außer dem ein besserer Kopplungsfaktor und eine größere Mantelfläche des Floating-Gates erreicht.The first polysilicon layer is advantageously thicker than that second polysilicon layer. This measure is therefore taken hit, because in some areas with the final structure The second polysilicon layer already forms part of the first polysilicon layer is removed. The thickness of the buttocks Silicon layers must be chosen so that this Do not etch the first polysilicon to the bottom Gate oxide is removed, otherwise during the subsequent Removing the interpoly dielectric also removes the gate oxide would. Due to the thicker first polysilicon layer is not which a better coupling factor and a larger lateral surface of the floating gate reached.
Die Mikrograben-Technik wird günstigerweise so umgesetzt, daß zunächst eine Zwischenschicht aufgebracht wird, auf der Zwi schenschicht ein Nitridspacer erzeugt wird und die Zwischen schicht außerhalb des Nitridspacers oxidiert wird. Der Nitrid spacer wird dann entfernt und die oxidierte Zwischenschicht als Maske für eine anisotrope Ätzung verwendet. Auf diese Weise läßt sich ein Spalt erzeugen, der auch Mikrotrench genannt wird, dessen Breite von der Breite des Spacers bestimmt wird und damit deutlich kleiner als eine phototechnisch erreichbare Strukturfeinheit ist. Weiterhin ist es günstig, nach der Erzeu gung des Mikrospalt eine Arsen-Implantation zur Sicherstellung des elektrischen Anschlusses zwischen Speichertransistor und Auswahltransistor durch Herstellung eines Implantationsgebiets zu erzeugen. Diese Implantation erfolgt durch die Spaltstruktur selbstjustiert, so daß eine weitere Phototechnik nicht notwen dig ist.The micro-trench technology is advantageously implemented in such a way that an intermediate layer is first applied, on which intermediate layer a nitride spacer is generated and the intermediate layer layer is oxidized outside of the nitride spacer. The nitride spacer is then removed and the oxidized intermediate layer as Mask used for anisotropic etching. In this way a gap can be created, also called a microtrench whose width is determined by the width of the spacer and thus significantly smaller than a phototechnically achievable one Structural fineness is. Furthermore, it is cheap, according to the generation arsenic implantation to ensure the micro gap the electrical connection between the memory transistor and Selection transistor by creating an implantation area to create. This implantation takes place through the split structure self-adjusted so that no further photo technology is necessary is dig.
Bevorzugt wird das Interpolydielektrikum nur dann strukturiert, wenn eine Split-Gate-Zelle hergestellt wird. Bei der Herstel lung der anderen Ausführungsformen der Speicherzellen kann man auf die Strukturierung des Interpolydielektrikums verzichten und alle Kontakte zum ersten Polysilizium mit der abschließen den Strukturierung realisieren. Das Interpolydielektrikum wird außerdem günstigerweise konform abgeschieden, da dadurch eine verbesserte Zuverlässigkeit insbesondere an den Kanten der er sten Polysiliziumschicht erreicht wird.The interpolydielectric is preferably only structured if when a split gate cell is made. At the manufacturer The other embodiments of the memory cells can be used dispense with the structuring of the interpolydielectric and complete all contacts to the first polysilicon with the implement the structuring. The interpolydielectric is also conveniently deposited conformally, as a result improved reliability especially at the edges of the he most polysilicon layer is reached.
Die abschließende Strukturierung besteht günstigerweise aus ei nem dreistufigen, isotropen Ätzprozeß, bei dem im ersten Schritt die zweite Polysiliziumschicht, im zweiten Schritt das Interpolydielektrikum und im dritten Schritt die erste Polysi liziumschicht strukturiert wird.The final structuring advantageously consists of egg nem three-stage, isotropic etching process, in which in the first Step the second polysilicon layer, in the second step that Interpolydielectric and in the third step the first Polysi silicon layer is structured.
Nachfolgend wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels weiter erläutert. Im einzel nen zeigen die schematischen Darstellungen in:The invention is based on one in the drawing illustrated embodiment further explained. In detail The schematic diagrams show:
Fig. 1 bis 5 verschiedene Stadien des Verfahrens zur Herstellung einer nichtflüchtigen Speicher zelle; Figs. 1 to 5 different stages of the method for producing a cell non-volatile memory;
Fig. 6 eine Split-Gate-Zelle mit dem zugehörigen Schaltsymbol; Fig. 6 is a split gate cell with the associated switching symbol;
Fig. 7 eine Dual-Gate-Zelle mit dem zugehörigen Schaltsymbol und Fig. 7 shows a dual gate cell with the associated circuit symbol and
Fig. 8 eine Stacked-Gate-Zelle mit dem zugehörigen Schaltsymbol. Fig. 8 shows a stacked gate cell associated with the circuit symbol.
Nach der üblichen Prozeßführung, bei der tiefe Wannen und ein Feldoxid hergestellt werden, wird ein Streuoxid 1 zur Implan tierung der Kanaldotierung für NMOS und PMOS Transistoren oxi diert. Mit einer Gateoxid Maske 2, auch Split-GOX-Mask genannt, wird das Streuoxid 1 in einem Tunnelbereich entfernt, in dem später ein dünnes Oxid erforderlich ist. Die Gateoxid Maske 2 wird mit einer ersten Phototechnik erzeugt. Fig. 1 stellt die sen Verfahrensstand dar.After the usual process control, in which deep wells and a field oxide are produced, a scatter oxide 1 for implantation of the channel doping for NMOS and PMOS transistors is oxidized. With a gate oxide mask 2 , also called split GOX mask, the scatter oxide 1 is removed in a tunnel area in which a thin oxide is later required. The gate oxide mask 2 is produced using a first photo technique. Fig. 1 represents the state of the process.
Dann wird ein Tunneloxid 3 oxidiert, welches gleichzeitig auch das Gateoxid für die Niedervolttransistoren bildet. In den Be reichen der Hochvolttransistoren wird das vorhandene Streuoxid 1 auf die gewünschte Dicke aufoxidiert. In diesen Bereichen setzt sich das Oxid aus dem Streuoxid 1 und dem Tunneloxid 3 zusammen. Dieser Verfahrensstand ist in Fig. 2 dargestellt.A tunnel oxide 3 is then oxidized, which at the same time also forms the gate oxide for the low-voltage transistors. Be in the high-voltage transistors, the existing leakage oxide 1 is oxidized to the desired thickness. In these areas, the oxide is composed of the scatter oxide 1 and the tunnel oxide 3 . This process status is shown in Fig. 2.
Darauf wird, wie in Fig. 3 dargestellt, eine erste Polysilizi umschicht 4 abgeschieden. Diese erste Polysiliziumschicht muß ausreichend dick sein. In der ersten Polysiliziumschicht 4 wird im Bereich des dünneren Tunneloxids 3 ein Mikrospalt erzeugt. Dies geschieht dadurch, daß zunächst eine Zwischenschicht 5 aufgebracht wird, auf der in bekannter Weise durch Nitridab scheidung an einer phototechnisch erzeugten Strukturkante ein dünner Nitridspacer 6 erzeugt wird. Dabei wird eine zweite Pho totechnik angewandt. Nach der Erzeugung des schmalen Nitrid spacers 6 wird die Zwischenschicht 5 oxidiert, wobei der Ni tridspacer 6 als Oxidationsbarriere wirkt. Als nächstes werden der Nitridspacer 6 und die darunter liegende, nicht oxidierte Zwischenschicht 5 entfernt, so daß die übrige Zwischenschicht 5 als Ätzmaske für eine anisotrope Grabenätzung dient.A first polysilicon layer 4 is deposited thereon, as shown in FIG. 3. This first polysilicon layer must be sufficiently thick. A micro-gap is generated in the first polysilicon layer 4 in the area of the thinner tunnel oxide 3 . This is done by first applying an intermediate layer 5 , on which, in a known manner, a thin nitride spacer 6 is produced on a phototechnically generated structural edge by nitride separation. A second photo technique is used. After formation of the thin nitride spacers 6, the intermediate layer 5 is oxidized, wherein the Ni tridspacer 6 acts as an oxidation barrier. Next, the nitride spacers 6 and the intermediate layer 5 underlying unoxidized be removed so that the rest of the intermediate layer 5 serves as an etching mask for an anisotropic trench etching.
Ein so erzeugter Mikrospalt 8 ist in Fig. 4 dargestellt. Mit den Pfeilen 7 ist eine selbstjustierte Arsenanschlußimplantie rung dargestellt, die in die Gräben eingebracht wird, um den elektrischen Anschluß zwischen Speichertransistor und Auswahl transistor sicherzustellen.A micro-gap 8 produced in this way is shown in FIG. 4. Arrows 7 show a self-aligned arsenic connection implantation which is introduced into the trenches in order to ensure the electrical connection between the storage transistor and the selection transistor.
Das Ergebnis der nächsten Schritte ist in Fig. 5 dargestellt. Auf die ersten Polysiliziumschicht 4 wird ein Interpolydielek trikum 10 konform aufgebracht, welches den Mikrospalt 8 konform bedeckt, aber nicht notwendigerweise auffüllt. In der Darstel lung in Fig. 5 ist der Mikrospalt 8 jedoch vollständig aufge füllt. Mit einer dritten Phototechnik wird das Interpolydielek trikum 10 überall dort entfernt, wo eine elektrische Verbindung zur ersten Polysiliziumschicht 4 erwünscht ist. Dabei wird das Interpolydielektrikum 10 in der Regel so strukturiert, daß es im Tunnelbereich, in dem nur das dünne Tunneloxid 3 vorhanden ist, übrig bleibt und außerhalb dieses Bereichs entfernt wird. Es folgt die Abscheidung einer zweiten, etwas dünneren Polysi liziumschicht 11, mit der die Mikrospalte 8 spätestens voll ständig aufgefüllt werden. Eine Maske 12 wird für eine vierte Phototechnik aufgebracht, mit der die Schichtfolge aus dünner zweiter Polysiliziumschicht 12, Interpolydielektrikum 10 und erster Polysiliziumschicht 4 in einem dreistufigen isotropen Ätzprozeß strukturiert wird. In Bereichen, wo zuvor mit der dritten Phototechnik das Interpolydielektrikum 10 entfernt wur de, wird bei dem ersten Ätzschritt auch schon ein Teil der dar unter liegenden dickeren Polysiliziumschicht 4 geätzt. Die Dic ken der Polysiliziumschichten 4 und 11 müssen daher so gewählt werden, daß bei diesem ersten Ätzschritt die dickere Polysili ziumschicht 4 nicht bis zum darunterliegenden Gateoxid 3 ent fernt wird. Nach der Strukturierung der Polysiliziumschichtfol ge kann durch eine fünfte Phototechnik und einen isotropen Ätz schritt die zweite Polysiliziumschicht 11 überall dort entfernt werden, wo die darunter liegende erste Polysiliziumschicht 4 kontaktiert werden soll, oder wo die Kapazität zwischen den Po lysiliziumschichten möglichst klein sein soll.The result of the next steps is shown in FIG. 5. On the first polysilicon layer 4 an Interpolydielek trikum 10 is applied conformally, which covers the micro gap 8 compliant, but not necessarily fills. In the presen- tation in Fig. 5, the micro gap 8 is completely filled up. With a third photo technique, the interpolydielek trikum 10 is removed wherever an electrical connection to the first polysilicon layer 4 is desired. The interpolydielectric 10 is generally structured such that it remains in the tunnel area in which only the thin tunnel oxide 3 is present and is removed outside this area. This is followed by the deposition of a second, somewhat thinner polysilicon layer 11 , with which the microgaps 8 are completely filled at the latest at the latest. A mask 12 is applied for a fourth photo technique, with which the layer sequence of thin second polysilicon layer 12 , interpolydielectric 10 and first polysilicon layer 4 is structured in a three-stage isotropic etching process. In areas where the interpolydielectric 10 was previously removed with the third photo technique, part of the thicker polysilicon layer 4 lying thereunder is already etched in the first etching step. The thickness of the polysilicon layers 4 and 11 must therefore be chosen so that in this first etching step the thicker polysilium layer 4 is not removed to the underlying gate oxide 3 . After the structuring of the polysilicon layer sequence, the second polysilicon layer 11 can be removed by means of a fifth photo technique and an isotropic etching step wherever the underlying first polysilicon layer 4 is to be contacted or where the capacitance between the polysilicon layers is to be as small as possible.
An dieser Stelle wird der Herstellungsprozeß für CMOS Transi storen und nichtflüchtige Speicherzellen mit der Erzeugung der Transistordrains und einer Metallisierung in bekannter Weise fortgesetzt.At this point, the manufacturing process for CMOS Transi interfere and non-volatile memory cells with the generation of the Transistor drains and a metallization in a known manner continued.
Durch die Justierung der Maske 12 gegenüber dem Tunnelbereich, dem Mikrospalt 8 und dem Interpolydielektrikum 10 wird wahlwei se eine Split-Gate-Zelle, eine Dual-Gate-Zelle oder eine Stac ked-Gate-Zelle hergestellt.By adjusting the mask 12 with respect to the tunnel area, the micro gap 8 and the interpolydielectric 10 , a split gate cell, a dual gate cell or a stacked gate cell is optionally produced.
In Fig. 6 ist eine Split-Gate-Zelle und im linken Bereich ein zugehöriges Schaltsymbol dargestellt. Diese Split-Gate-Zelle wird durch die in Fig. 5 dargestellte Justierung der Maske 12 erreicht. Ein Floating-Gate 13 wird aus einem Teilbereich der ersten Polysiliziumschicht 4 gebildet. Zur Herstellung der Split-Gate-Zelle ist eine vorhergehende Strukturierung des In terpolydielektrikum 10 notwendig, um die im linken Bereich dar gestellte Verbindung zwischen zweiter Polysiliziumschicht 11 und erster Polysiliziumschicht 4 zu erhalten.In Fig. 6 is a split-gate cell is shown an associated circuit symbol in the left pane. This split gate cell is achieved by the adjustment of the mask 12 shown in FIG. 5. A floating gate 13 is formed from a partial area of the first polysilicon layer 4 . To produce the split gate cell, a prior structuring of the interpolydielectric 10 is necessary in order to obtain the connection shown in the left-hand area between the second polysilicon layer 11 and the first polysilicon layer 4 .
Alternativ kann mit diesem Verfahren die in Fig. 7 dargestell te Dual-Gate-Zelle erzeugt werden. Im linken Bereich der Fig. 7 ist ein Schaltsymbol dieser Dual-Gate-Zelle dargestellt. Je weils links ist ein Auswahltransistor und jeweils rechts ein Speichertransistor angeordnet.Alternatively, the dual gate cell shown in FIG. 7 can be generated with this method. A circuit symbol of this dual-gate cell is shown in the left-hand area of FIG. 7. A selection transistor is arranged on the left and a memory transistor is arranged on the right.
Der Speichertransistor wird vom Floating-Gate 13 und einem da rüberliegenden Control-Gate gebildet, das von der zweiten Poly siliziumschicht 11 gebildet wird. Ein Auswahl-Gate des Auswahl transistors wird von einem Bereich der ersten Polysilizium schicht 4 gebildet, der vom Floating-Gate 13 durch den Mi krospalt 8 getrennt ist.The memory transistor is formed by the floating gate 13 and a control gate thereover, which is formed by the second polysilicon layer 11 . A selection gate of the selection transistor is formed by a region of the first polysilicon layer 4 , which is separated from the floating gate 13 by the micro gap 8 .
In Fig. 8 ist eine Stacked-Gate-Zelle dargestellt, die eben falls aus dem in den Fig. 1 bis 5 dargestellten Verfahren erzeugt werden kann. Bei der Dual-Gate-Zelle und bei der Stac ked-Gate-Zelle ist eine Strukturierung des Interpolydielektri kums nicht unbedingt notwendig, so daß erst bei der abschlie ßenden Strukturierung das Interpolydielektrikum zusammen mit der ersten Polysiliziumschicht und der zweiten Polysilizium schicht strukturiert wird. Bei der Staked-Gate-Zelle wird der Mikrospalt lediglich für die Trennung der Floating-Gates von in Richtung der Control-Gates benachbarten Speicherzellen benö tigt. Das Interpolydielektrikum 10 dient bei allen Speicherzel len zur Isolation von Floating-Gate 13 und Control-Gate. FIG. 8 shows a stacked gate cell, which can also be generated from the method shown in FIGS. 1 to 5. In the dual-gate cell and in the stacked-gate cell, a structuring of the interpolydielectric is not absolutely necessary, so that the interpolydielectric is only structured together with the first polysilicon layer and the second polysilicon layer during the final structuring. In the case of the staked gate cell, the micro gap is only required for the separation of the floating gates from memory cells adjacent in the direction of the control gates. The interpolydielectric 10 is used in all memory cells to isolate the floating gate 13 and control gate.
Mit dem in den Fig. 1 bis 5 beschriebenen Verfahren können also gleichzeitig alle drei Speicherzellen, die in den Fig. 6 bis 8 dargestellt sind, hergestellt werden. Dabei wird außer dem eine Dual-Gate-Zelle erzeugt, die besonders klein ist und den Auswahltransistor und den Speichertransistor in einer Struktur vereinigt.With the method described in FIGS. 1 to 5, all three memory cells, which are shown in FIGS. 6 to 8, can be produced simultaneously. In addition, a dual-gate cell is produced, which is particularly small and combines the selection transistor and the memory transistor in one structure.
Claims (8)
daß der Mikrospalt (8) zwischen einem Floating-Gate (13) des Speichertransistors und einem Auswahl-Gate des Auswahltransi tors angeordnet ist und
daß ein Control-Gate das Floating-Gate (13) bedeckt und das Auswahl-Gate zumindest teilweise überlappt.2. Dual-gate memory cell according to claim 1, characterized in that
that the micro gap ( 8 ) is arranged between a floating gate ( 13 ) of the memory transistor and a selection gate of the selection transistor and
that a control gate covers the floating gate ( 13 ) and at least partially overlaps the selection gate.
ein Streuoxid (1) zur Implantierung einer Kanaldotierung er zeugt wird,
das Streuoxid (1) in einem Tunnelbereich entfernt wird,
ein Tunneloxid (3) erzeugt wird,
eine erste Polysiliziumschicht (4) aufgebracht wird,
in der ersten Polysiliziumschicht (4) mit einer Mikrograben technik im Tunnelbereich ein Mikrospalt (8) erzeugt wird,
ein Interpolydielektrikum (10), welches den Mikrospalt (8) be deckt, aufgebracht und gegebenenfalls strukturiert wird,
eine zweite Polysiliziumschicht (11) aufgebracht wird,
dadurch gekennzeichnet,
daß für die Mikrograbentechnik zunächst eine Zwischenschicht (5) aufgebracht wird,
auf der Zwischenschicht (5) ein Nitridspacer (6) erzeugt wird, die Zwischenschicht (5) außerhalb des Nitridspacers oxidiert wird,
der Nitridspacer (6) entfernt und die oxidierte Zwischenschicht (5) als Maske für eine anisotrope Ätzung verwendet wird.3. A method for producing a non-volatile memory cell, in which
a scatter oxide ( 1 ) for implanting a channel doping is generated,
the scatter oxide ( 1 ) is removed in a tunnel area,
a tunnel oxide ( 3 ) is generated,
a first polysilicon layer ( 4 ) is applied,
A micro-gap ( 8 ) is produced in the first polysilicon layer ( 4 ) using micro-trench technology in the tunnel area,
an interpolydielectric ( 10 ) which covers the microgap ( 8 ), is applied and optionally structured,
a second polysilicon layer ( 11 ) is applied,
characterized,
that an intermediate layer ( 5 ) is first applied for micro-trench technology,
a nitride spacer ( 6 ) is produced on the intermediate layer ( 5 ), the intermediate layer ( 5 ) is oxidized outside the nitride spacer,
the nitride spacer ( 6 ) is removed and the oxidized intermediate layer ( 5 ) is used as a mask for anisotropic etching.
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