DE19640443B4 - Semiconductor device and its manufacturing method - Google Patents

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Abstract

Halbleitervorrichtung, die aufweist:
ein Halbleitersubstrat (1), das eine Hauptoberfläche und eins der Hauptoberfläche gegenüberliegende hintere Oberfläche aufweist;
eine Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, die auf der Hauptoberfläche des Halbleitersubstrats (1) angeordnet ist und eine niedrigere Störstellenkonzentration als das Halbleitersubstrat (1) aufweist und einen konkaven Abschnitt (50) auf einer Oberfläche von ihr aufweist;
einen Bodybereich (16) eines zweiten Leitfähigkeitstyps, der auf eine derartige Weise angeordnet ist, daß ein pn-Übergang, der mit der Halbleiterschicht (2) definiert ist, an einer Seitenwand (51) des konkaven Abschnitts (50) endet;
einen Sourcebereich (4) des ersten Leitfähigkeitstyps, der in dem Bodybereich (16) angeordnet ist, um einen Kanalbereich (5) an der Seitenwand (51) des konkaven Abschnitts (50) zu definieren;
einen Gateisolationsfilm (8), der so angeordnet ist, daß er mindestens den Kanalbereich (5) bedeckt; und
eine Gateelektrode, die entsprechend dem Kanalbereich (5) mit dem sich dazwischen befindenden Gateisolationsfilm (8) angeordnet...Semiconductor device comprising:
a semiconductor substrate (1) having a major surface and a rear surface opposite to the major surface;
a first conductivity type semiconductor layer (2) disposed on the main surface of the semiconductor substrate (1) and having a lower impurity concentration than the semiconductor substrate (1) and having a concave portion (50) on a surface thereof;
a body region (16) of a second conductivity type arranged in such a manner that a pn junction defined with the semiconductor layer (2) terminates at a side wall (51) of the concave portion (50);
a source region (4) of the first conductivity type disposed in the body region (16) to define a channel region (5) on the side wall (51) of the concave portion (50);
a gate insulating film (8) disposed so as to cover at least the channel region (5); and
a gate electrode disposed corresponding to the channel region (5) with the gate insulating film (8) therebetween.

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die als eine einzelne Einheit oder durch das Integrieren einer Leistungshalbleitervorrichtung für eine integrierte Schaltung eines Metalloxidhalbleitertyps bzw. ein MOS-IC, usw. geeignet verwendet wird.The The present invention relates to a semiconductor device known as a single unit or by integrating a power semiconductor device for one Integrated circuit of a metal oxide semiconductor type or a MOS-IC, etc. is suitably used.

In jüngster Zeit ist ein Leistungs-MOSFET eines vertikalen Typs aufgrund verschiedener Merkmale von ihm, wie zum Beispiel Hochfrequenzcharakteristiken, einer hohen Schaltgeschwindigkeit und einer niedrigen Ansteuerleistung, auf vielen industriellen Gebieten verwendet worden.In recently, Time is a power MOSFET of a vertical type due to various Characteristics of it, such as high-frequency characteristics, a high switching speed and a low drive power, used in many industrial fields.

Als ein Leistungs-MOSFET eines vertikalen Typs im Stand der Technik sind zum Beispiel in der PCT WO93/03502 A1 und der JP 62012167 A DMOS-Strukturen eines Typs mit einem konkaven Kanal offenbart worden. Die vorgeschlagene DMOS-Struktur weist eine konkave Struktur oder eine wannenförmige Vertiefungsstruktur auf, die durch eine Kombination eines Verfahrens einer Lokaloxidation von Silizium (LOCOS) und eines chemischen Wegätzens des ausgebildeten dicken Oxidfilms (sogenannter LOCOS-Oxidfilm) hergestellt wird, was die Beseitigung eines JFET-Widerstands mittels deren konkaver Ausgestaltung erzielt.As a power MOSFET of a vertical type in the prior art, for example, in PCT WO93 / 03502 A1 and the JP 62012167 A DMOS structures of a concave channel type have been disclosed. The proposed DMOS structure has a concave structure or trough-shaped recess structure made by a combination of a method of local oxidation of silicon (LOCOS) and chemical etching away of the formed thick oxide film (so-called LOCOS oxide film), which eliminates JFET Resistance achieved by means of their concave configuration.

Weiterhin offenbaren beide Veröffentlichungen ein Ausbilden einer Anfangsvertiefung, welches mittels eines Naßätzens und vor dem Ausbilden des zuvor erwähnten dicken Oxidfilms mittels eines LOCOS-Verfahrens durchgeführt wird. Das Ausbilden der Anfangsvertiefung kann die Herstellbarkeit der DMOS-Struktur eines Typs mit einem konkaven Kanal verbessern. Das heißt, wenn die konkave Ausgestaltung, de ren Seitenoberfläche das Kanalteil wird, alleinig durch ein LOCOS-Verfahren ausgebildet wird, würde sich die LOCOS-Oxidationszeitdauer verlängern, und würde der Winkel der Vertiefungsseitenoberfläche so weich weich ungefähr 30° sein, was es unmöglich machen würde, Zellen zu miniaturisieren, und die Verringerung des Durchlaßwiderstands würde nicht günstig sein. Weiterhin kann, wenn die konkave Ausgestaltung alleinig durch das LOCOS-Verfahren ausgebildet wird, da sich das Volumen von Si aufgrund einer Oxidation natürlich weitestgehend verdoppelt, das Kanalteil durch die Erhöhung des Si-Volumens mit einer Restspannung versehen sein. Deshalb ist das Ätzverfahren vor der LOCOS-Oxidation, das heißt, das Verfahren zum Ausbilden der Anfangsvertiefung, auf alle Fälle notwendig.Farther reveal both publications forming an initial recess, which by means of a wet etching and before forming the aforementioned thick oxide film is performed by a LOCOS method. The formation of the initial pit may affect the manufacturability of the DMOS structure of a concave channel type. That is, if the concave configuration, de ren side surface is the channel part, sole is formed by a LOCOS process, the LOCOS oxidation time would lengthen, and would the Angle of the recess side surface so soft soft about 30 °, what it is impossible would make Miniaturizing cells, and the reduction in on-state resistance would not Cheap be. Furthermore, if the concave configuration solely by the LOCOS method is formed because the volume of Si due to oxidation of course largely doubled, the channel part by increasing the Si volume to be provided with a residual stress. That is why the etching process before the LOCOS oxidation, that is, the method of forming the initial well, in any case necessary.

Jedoch verwendet die Halbleitervorrichtung, die in der zuvor erwähnten Veröffentlichung vorgeschlagen wird, wie es in den 22A und 22B dargestellt ist, eine quadratisch gemusterte FET-Zelle. Demgemäß ist die konkave Struktur, in welcher ein Gateisolationsfilm und eine Gateelektrode vergraben sind, als eine Vertiefungsausgestaltung vorgesehen, welche ein gitterähnliches Muster aufweist und sich über der Vorrichtungsoberfläche ausbreitet. Aufgrund dieser Vertiefungsausgestaltung ist an einem Eckabschnitt der Vertiefung eine dreidimensional geformte Struktur mit der Halbleiteroberfläche verbunden. In einer solchen Struktur ist es wahrscheinlich, da das elektrische Feld an den zuvor erwähnten dreidimensional geformten Abschnitt leicht konzentriert wird, wenn eine Spannung zwischen der Gateelektrode und der Halbleiteroberfläche (zum Beispiel einen Sourcebereich) angelegt wird, daß die Struktur eine Verringerung einer Gate/Source-Durchbruchsspannung aufweist.However, the semiconductor device proposed in the aforementioned publication uses as shown in FIGS 22A and 22B is shown, a square patterned FET cell. Accordingly, the concave structure in which a gate insulating film and a gate electrode are buried is provided as a recess configuration having a lattice-like pattern and spreading over the device surface. Due to this recess configuration, a three-dimensionally shaped structure is connected to the semiconductor surface at a corner portion of the recess. In such a structure, since the electric field is slightly concentrated to the aforementioned three-dimensionally shaped portion when a voltage is applied between the gate electrode and the semiconductor surface (for example, a source region), it is likely that the structure will decrease gate / source Breakdown voltage.

Im Hinblick auf die vorhergehenden Probleme ist es die Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, welche eine verbesserte Gate/Source-Durchbruchsspannung aufweist, sowie das zugehörige Herstellungsverfahren, Gemäß der vorliegenden Erfindung wird im Prinzip der Durchlaßwiderstand stark verringert, da ein Kanalbereich, der auf einer Halbleiteroberfläche ausgebildet ist, entlang der Vertiefungsform festgelegt ist. Außerdem wird eine Krümmung an jedem Eckabschnitt, die in einem Ebenenmuster der Vertiefung auftritt, so gebildet, daß sie die Form der Spitze eines dreidimensional hervorstehenden Abschnitts eines Halbleiterbereichs abrundet, welcher durch einen Winkel des Eckabschnitts und die Neigung der Vertiefung bestimmt ist. Folglich wird gemäß der Struktur, bei der ein Gateisolationsfilm (zum Beispiel Siliziumdioxid) auf dem Halbleiterbereich angeordnet ist und eine Gateelektrode auf dem Gateisolationsfilm angeordnet ist, wenn eine Spannung zwischen der Gateelektrode und einem Sourcebereich angelegt wird, die Konzentration des elektrischen Feldes an dem zuvor erwähnten dreidimensional hervorstehenden Abschnitt verringert, und ein Auftreten eines Fehlers von Charakteristiken der Gate/Source-Durchbruchsspannung wird unterdrückt.in the In view of the previous problems, it is the task of present invention to provide a semiconductor device which has an improved gate / source breakdown voltage, as well the associated Manufacturing method, according to the present Invention, the on-resistance is greatly reduced in principle, since a channel region formed on a semiconductor surface is set along the dimple shape. In addition, will a curvature at each corner portion occurring in a plane pattern of the recess, so formed that they the shape of the tip of a three-dimensional protruding section of a semiconductor region rounded by an angle of Corner section and the inclination of the recess is determined. consequently is according to the structure, in which a gate insulating film (for example, silicon dioxide) the semiconductor region is arranged and a gate electrode the gate insulating film is arranged when a voltage between the gate electrode and a source region is applied, the concentration of the electric field at the aforementioned three-dimensional protruding Section decreases, and an occurrence of an error of characteristics the gate / source breakdown voltage is suppressed.

Die vorliegende Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.The The present invention will be described below with reference to the description of FIG embodiments explained in more detail with reference to the accompanying drawings.

Es zeigt:It shows:

1A eine Draufsicht eines Teils eines Leistungs-MOSFET eines vertikalen Typs gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung; 1A a plan view of a portion of a power MOSFET a vertical type according to a first embodiment of the present invention Invention;

1B eine entlang einer Linie IB-IB in 1A genommene Querschnittsansicht; 1B one along a line IB-IB in 1A taken cross-sectional view;

2 eine zur Erklärung eines Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Draufsicht; 2 a plan view used to explain a manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

3 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 3 a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

4 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 4 a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

5 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete entlang einer Linie V-V in 6A genommene Querschnittsansicht; 5 1 to explain the manufacturing method of the power MOSFET according to the first embodiment of the present invention taken along a line VV in FIG 6A taken cross-sectional view;

6A eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Draufsicht; 6A a plan view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

6B eine zur Erklärung des Herstellungsverfahrens eines Leistungs-MOSFET eines vertikalen Typs gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung verwendete Draufsicht; 6B a plan view used to explain the manufacturing method of a vertical type power MOSFET according to a second embodiment of the present invention;

7 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete schematische Ansicht; 7 a schematic view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

8 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 8th a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

9 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 9 a cross-sectional view used to explain the manufacturing method of the power MOSFET according to the first embodiment of the present invention;

10 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 10 a cross-sectional view used to explain the manufacturing method of the power MOSFET according to the first embodiment of the present invention;

11 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 11 a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

12 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 12 a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

13 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete schematische Ansicht; 13 a schematic view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

14 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete schematische Ansicht; 14 a schematic view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

15 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 15 a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

16 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete schematische Ansicht; 16 a schematic view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

17A eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 17A a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

17B eine die Beziehung zwischen der konkaven Abmessung und dem Kanalsenkenbereich darstellende vergrößerte Querschnittsansicht von 17A; 17B FIG. 10 is an enlarged cross-sectional view of the relationship between the concave dimension and the channel sink area. FIG 17A ;

18 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 18 a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

19 eine die Beziehung zwischen der Konkavität und der Isolierschichtstruktur des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellende vergrößerte Querschnittsansicht; 19 10 is an enlarged cross sectional view showing the relationship between the concavity and the insulating layer structure of the vertical type power MOSFET according to the first embodiment of the present invention;

20 eine Querschnittsansicht zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der voriegenden Erfindung verwendete Querschnittsansicht; 20 a cross-sectional view for explan tion of the manufacturing method of the power MOSFET of a vertical type according to the first embodiment of the present invention used cross-sectional view;

21 eine zur Erklärung des Herstellungsverfahrens des Leistungs-MOSFET eines vertikalen Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendete Querschnittsansicht; 21 a cross-sectional view used to explain the manufacturing method of the vertical type power MOSFET according to the first embodiment of the present invention;

22A eine einen Teil eines Leistungs-MOSFET eines vertikalen Typs im Stand der Technik darstellende Draufsicht; 22A a plan view illustrating a portion of a vertical type power MOSFET in the prior art;

22B eine entlang einer Linie XXIIB-XXIIB in 22A genommene Querschnittsansicht; 22B one along a line XXIIB-XXIIB in 22A taken cross-sectional view;

23A eine einen Teil eines Leistungs-MOSFET eines vertikalen Typs gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellende Draufsicht; 23A a plan view illustrating a part of a vertical type power MOSFET according to the second embodiment of the present invention;

23B eine entlang einer Linie XXIIIB-XXIIIB in 23A genommene Querschnittsansicht; 23B one along a line XXIIIB-XXIIIB in 23A taken cross-sectional view;

24 einen Graph der Beziehung zwischen einem Krümmungsradius an einer Vertiefungsecke und einer Gate/Source-Durchbruchsspannung; 24 a graph of the relationship between a radius of curvature at a well corner and a gate / source breakdown voltage;

25 einen Graph zwischen einer konkaven Tiefe der Vertiefung und einem entsprechenden kritischen Krümmungsradius an der Vertiefungsecke; 25 a graph between a concave depth of the recess and a corresponding critical radius of curvature at the recess corner;

26 einen Graph der Beziehung zwischen einer Drain/Source-Durchbruchsspannung und einer relativen Position L eines Vertiefungsbodens und des Kanalsenkenbereichs; und 26 FIG. 4 is a graph showing the relationship between a drain-source breakdown voltage and a relative position L of a pit bottom and the channel sink area; FIG. and

27 einen Graph der Beziehung zwischen einer Position d, an der sich der Kanalsenkenbereich und ein Gateoxidfilm miteinander in Kontakt befinden, und eines sich ergebenden Durchlaßwiderstands. 27 FIG. 12 is a graph showing the relationship between a position d at which the channel sinking portion and a gate oxide film are in contact with each other and a resulting on-resistance. FIG.

Es folgt die Beschreibung von Ausführungsbeispielen der vorliegenden Erfindung unter Bezugnahme auf die beiliegende Zeichnung.It follows the description of embodiments the present invention with reference to the accompanying Drawing.

Nachstehend erfolgt die Beschreibung eines ersten Ausführungsbeispiels der vorliegenden Erfindung.below the description will be made of a first embodiment of the present invention Invention.

1A zeigt eine Draufsicht eines Leistungs-MOSFET bzw. Metalloxidhalbleiterfeldeffekttransistors eines vertikalen Typs, der aus zahlreichen quadratischen Einheitszellen besteht, gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung, und 1B zeigt eine Querschnittsansicht, die entlang einer Linie IB-IB in 1A genommen ist. Die 2 bis 21 zeigen erläuternde Ansichten der jeweiligen Schritte des Herstellungsverfahrens für den Leistungs-MOSFET eines vertikalen Typs. 1A FIG. 12 is a plan view of a vertical type MOSFET comprising a plurality of square unit cells according to the first embodiment of the present invention; and FIG 1B shows a cross-sectional view taken along a line IB-IB in 1A taken. The 2 to 21 show explanatory views of the respective steps of the manufacturing method for the power MOSFET of a vertical type.

Das Hauptteil (Einheitszellenteil) des Leistungs-MOSFET eines vertikalen Typs gemäß diesem Ausführungsbeispiel (das heißt, ein Gittermuster) ist aufgebaut, wie es in den 1A und 1B dargestellt ist, in welchen zahlreiche Einheitszellen 15 der Länge nach und der Breite nach mit einem Abstand (Einheitszellenabmessung) a ausgelegt sind.The main part (unit cell part) of the vertical type power MOSFET according to this embodiment (that is, a grid pattern) is constructed as shown in FIGS 1A and 1B is shown, in which numerous unit cells 15 lengthwise and widthwise at a pitch (unit cell dimension) a.

Wie es in 1B gezeigt ist, besteht ein Wafer 21 aus einem Halbleitersubstrat 1, das Silizium eines n+-Typs mit einer Störstellenkonzentration von ungefähr 1019 bis 1020 cm–3 und eine Dicke von 100 bis 300 μm aufweist, und einer Epitaxieschicht 2 eines n–-Typs, die mit einer Störstellenkonzentration von urgefähr 1016 cm–3 und einer Dicke von ungefähr 5 bis 20 μm (zum Beispiel 7 μm) auf dem Halbleitersubstrat 1 ausgebildet ist, und zahlreiche Einheitszellen 15 sind regelmäßig auf der Hauptoberfläche des Wafers 21 ausgelegt. Um eine U-Vertiefung (das heißt, eine konkave Struktur) 50 mit einem Abstand der Einheitszellenabmessung a (= ungefähr 12 μm) auszubilden, wird auf der Hauptoberfläche des Wafers 21 ein LOCOS-Oxidfilm mit einer Dicke von ungefähr 1 μm ausgebildet, und dann werden durch ein Durchführen einer Doppeldiffusion unter Verwendung des LOCOS-Oxidfilms als eine Doppeldiffusionsmaske ein Bodybereich 16 eines p-Typs mit einer Sperrschichtdicke von ungefähr 2 μm und ein Sourcebereich 4 des n+-Typs mit einer Sperrschichtdicke von ungefähr 0.5 μm mit dem Ergebnis zu einer U-Vertiefung (Konkavität) 50, die durch eine Erosion aufgrund des Ausbildens des LOCOS-Oxidfilms erzeugt wird, selbstausrichtend angeordnet, daß ein Kanal 5 definiert wird. Nach der Doppeldiffusion wird der LOCOS-Oxidfilm, welcher sowohl zum Ausbilden der U-Vertiefung 50 als auch als die Diffusionsmaske verwendet wird, entfernt, wird ein Gateoxidfilm 8 mit einer Dicke von ungefähr 60 nm auf der Innenwand der U-Vertiefung 50 ausgebildet, und auf dem Gateoxidfilm 8 werden eine Gateelektrode 9 aus Polysilizium mit einer Dicke von ungefähr 400 nm und ein Zwischenschichtisolationsfilm 18 aus Borphosphorsilikatglas (BPSG) mit einer Dicke von ungefähr 1 μm ausgebildet. Weiterhin wird ein ohmscher Kontakt zwischen einer Sourceelektrode 19, die auf dem Zwischenschichtisolationsfilm 18 und dem Sourcebereich 4 des n+-Typs ausgebildet ist, und einem Bodykontaktbereich 17 eines p+-Typs durch ein Kontaktloch erzeugt. Andererseits wird eine Drainelektrode 20 im allgemeinen auf der hinteren Oberfläche des Halbleitersubstrats 1 ausgebildet, um einen ohmschen Kontakt mit diesem zu erzeugen.As it is in 1B is shown, there is a wafer 21 from a semiconductor substrate 1 comprising n + -type silicon having an impurity concentration of about 10 19 to 10 20 cm -3 and a thickness of 100 to 300 μm, and an epitaxial layer 2 of an n - -type having an impurity concentration of approximately 10 16 cm -3 and a thickness of approximately 5 to 20 μm (for example, 7 μm) on the semiconductor substrate 1 is formed, and numerous unit cells 15 are regular on the main surface of the wafer 21 designed. To a U-well (that is, a concave structure) 50 with a pitch of the unit cell dimension a (= about 12 μm) becomes on the main surface of the wafer 21 formed a LOCOS oxide film having a thickness of about 1 micron, and then by performing a double diffusion using the LOCOS oxide film as a double diffusion mask, a body region 16 a p-type with a barrier layer thickness of about 2 μm and a source region 4 of the n + type with a barrier layer thickness of about 0.5 μm, resulting in a U-groove (concavity) 50 which is generated by erosion due to the formation of the LOCOS oxide film, self-aligning that a channel 5 is defined. After the double diffusion, the LOCOS oxide film is used to both form the U-well 50 as well as the diffusion mask is used, a gate oxide film is formed 8th with a thickness of about 60 nm on the inner wall of the U-well 50 formed, and on the gate oxide film 8th become a gate electrode 9 of polysilicon having a thickness of about 400 nm and an interlayer insulating film 18 made of borophosphosilicate glass (BPSG) with a thickness of approximately 1 μm. Furthermore, an ohmic contact between a source electrode 19 deposited on the interlayer insulation film 18 and the source area 4 of the n + type, and a body contact area 17 of a p + type generated by a contact hole. On the other hand, a drain electrode becomes 20 generally on the back surface of the semiconductor substrate 1 designed to make an ohmic contact with this.

Es wird nun ein Herstellungsverfahren des ersten Ausführungsbeispiels der vorliegenden Erfindung beschrieben.A manufacturing method of the first embodiment of the present invention will now be described described.

Zuallererst wird, wie es in den 2 und 3 gezeigt ist, ein Wafer 21 vorgesehen, bei welchem eine Epitaxieschicht 2 eines n–-Typs mittels eines homoöepitaxialen Wachstums auf der Hauptoberfläche des (100)-ausgerichteten Siliziumsubstrats 1 des n+-Typs ausgebildet ist. Die Störstellenkonzentration des Siliziumsubstrats 1 des n+-Typs beträgt ungefähr 1019 bis 1020 cm–3 und die Dicke der Epitaxieschicht 2 beträgt ungefähr 5 bis 20 μm und ihre Störstellenkonzentration beträgt ungefähr 1015 bis 1016 cm–3. Wie es in 4 gezeigt ist, werden ein Anschlußflächenoxidfilm 60 einer Dicke von ungefähr 60 nm und ein Feldoxidfilm (nicht gezeigt) durch thermische Oxidation der Hauptoberfläche des Wafers 21 ausgebildet und nachfolgend wird ein Photoresist- bzw. Photolackfilm 61 abgeschieden und mittels bekannter Photolithographieverfahren gemustert, um ein Muster auszubilden, das in dem Mittenteil eines Bereichs geöffnet ist, in dem eine Zelle auszubilden ist. Dann werden Borionen (B+) unter Verwendung des Photoresistfilms 61 als Maske in die Epitaxieschicht 2 implantiert.First of all, as it is in the 2 and 3 shown is a wafer 21 provided in which an epitaxial layer 2 of an n - type by means of homoeoepitaxial growth on the main surface of the (100) -oriented silicon substrate 1 of the n + type is formed. The impurity concentration of the silicon substrate 1 of the n + type is about 10 19 to 10 20 cm -3 and the thickness of the epitaxial layer 2 is about 5 to 20 μm, and its impurity concentration is about 10 15 to 10 16 cm -3 . As it is in 4 is shown, a pad oxide film 60 a thickness of about 60 nm and a field oxide film (not shown) by thermal oxidation of the main surface of the wafer 21 is formed and subsequently a photoresist or photoresist film 61 deposited and patterned by known photolithography methods to form a pattern opened in the center part of a region in which a cell is to be formed. Then boron ions (B + ) are formed by using the photoresist film 61 as a mask in the epitaxial layer 2 implanted.

Wie es in 5 dargestellt ist, wird nach einem Entfernen des Photoresistfilms 61 ein Diffusionsbereich 62 des p-Typs (ein tiefer p-Senkenbereich) mit einer Sperrschichtdicke von ungefähr 3 μm mittels thermischer Diffusion ausgebildet. Dieser Diffusionsbereich 62 des p-Typs bildet letztlich ein Teil eines Bodybereichs 16 (später beschrieben) des p-Typs und spielt eine Rolle bei einem Verbessern der Stoßspannungsfestigkeit der Vorrichtung durch stabiles Bewirken eines Durchbruchs an dem Bodenteil des Diffusionsbereichs 62 des p-Typs, wenn eine hohe Spannung zwischen der Drainelektrode und der Sourceelektrode angelegt wird.As it is in 5 is shown after removal of the photoresist film 61 a diffusion area 62 of the p-type (a deep p-well region) having a barrier layer thickness of about 3 μm is formed by thermal diffusion. This diffusion area 62 The p-type ultimately forms part of a body region 16 (described later) of the p-type and plays a role in improving the surge resistance of the device by stably causing breakdown at the bottom part of the diffusion region 62 of the p-type when a high voltage is applied between the drain electrode and the source electrode.

Weiterhin wird, wie es in 5 dargestellt ist, ein Siliziumnitridfilm 63 mit einer Dicke von ungefähr 200 nm auf die Hauptoberfläche des Wafers 21 abgeschieden. Dann wird, wie es in der Draufsicht in 6A (5 zeigt einen Querschnitt, der entlang einer Linie V-V in 6A genommen ist) dargestellt ist, ein Siliziumnitridfilm 63 so gemustert, daß er vertikal und parallel zu einer Ausrichtung von <011> verläuft, um ein gitterähnliches Öffnungsmuster mit einer Abmessung a (Abmessung einer Einheitszelle 15) auszubilden. Das Öffnungsmuster ist ein Muster, bei welchem jeder Eckabschnitt 63A gekrümmt (abgerundet) ist.Furthermore, as it is in 5 is shown, a silicon nitride film 63 with a thickness of about 200 nm on the main surface of the wafer 21 deposited. Then, as it is in the top view 6A ( 5 shows a cross section taken along a line VV in 6A is taken), a silicon nitride film 63 patterned to be vertical and parallel to an orientation of <011> to form a grid-like aperture pattern having a dimension a (dimension of a unit cell 15 ) train. The opening pattern is a pattern in which each corner portion 63A curved (rounded) is.

Dann wird der Anschlußflächenoxidfilm 60 unter Verwendung des Siliziumnitridfilms 63 als Maske geätzt. Diesem nachfolgend wird, wie es in 7 dargestellt ist, ein chemisches Trockenätzen (CDE) auf dem sich ergebenden Wafer 21 durchgeführt. Das heißt, chemisch aktive Stoffe werden durch ein Erzeugen von Plasma innerhalb einer Entladungskammer 702 erzeugt, in welche Kohlenstofftetrafluorid und Sauerstoffgase zugeführt werden, die aktiven Stoffe werden in eine Reaktionskammer 703 befördert und eine Anfangsvertiefung 64 wird durch chemisches Trockenätzen der Epitaxieschicht 2 des n–-Typs innerhalb der Reaktionskammer 703 isotrop ausgebildet.Then, the pad oxide film becomes 60 using the silicon nitride film 63 etched as a mask. This will follow as it is in 7 a dry chemical etch (CDE) is shown on the resulting wafer 21 carried out. That is, chemically active substances are generated by generating plasma within a discharge chamber 702 produced, in which carbon tetrafluoride and oxygen gases are supplied, the active substances are in a reaction chamber 703 promoted and an initial well 64 becomes by chemical dry etching the epitaxial layer 2 of the n - type within the reaction chamber 703 isotropic.

Als nächstes wird, wie es in 8 dargestellt ist, der Teil der Vertiefung 64 unter Verwendung des Siliziumnitridfilms 63 als Oxidationsmaske thermisch oxidiert, Dies ist ein Oxidationsverfahren, das als LOCOS-Verfahren bzw, Verfahren einer Lokaloxidation von Silizium bzw. Isoplariarverfahren bekannt ist. Durch diese Oxidation wird ein LOCOS-Oxidfilm 65 derart auf der Oberfläche des Wafers 21 ausgebildet, daß er eine gitterähnliche Oberflächenmusterform aufweist, und nachfolgend wird die Form einer U-Vertiefung (konkaven Struktur) 50, das heißt, eine wannenförmige Vertiefungsstruktur, durch Erosion der Oberfläche der Epitaxieschicht 2 des n–-Typs aufgrund des Wachstums des LOCOS-Oxidfilms 65 definiert.Next, as it is in 8th is shown, the part of the depression 64 using the silicon nitride film 63 thermally oxidized as an oxidation mask. This is an oxidation process known as the LOCOS process or the process of local oxidation of silicon or isoplariar processes. This oxidation becomes a LOCOS oxide film 65 such on the surface of the wafer 21 formed to have a lattice-like surface pattern shape, and subsequently, the shape of a U-well (concave structure) 50 that is, a trough-shaped depression structure, by erosion of the surface of the epitaxial layer 2 of the n - type due to the growth of the LOCOS oxide film 65 Are defined.

Bei dem vorhergehenden Verfahren werden die Bedingungen des chemischen Trockenätzens und der LOCOS ausgewählt, um einen Neigungswinkel θ der Seitenwand der U-Vertiefung 50 mit dem Ergebnis zu steuern (8), daß der Flächenindex des Kanalausbildungsteils auf der Seitenwandoberfläche der U-Vertiefung 50 ungefähr (111) sein kann. Ein Berechnungsergebnis der Beziehung zwischen der Tiefe der Anfangsvertiefung 64 und dem Winkel, der nach der LOCOS durch die Seitenwand der Vertiefung 50 und die Hauptoberfläche des Substrats ausgebildet wird, ist in ISPSD'93, Seiten 135 bis 140, beschrieben. Gemäß diesem Ergebnis wird der Winkel zwischen der Seitenwand der Vertiefung 50 und der Hauptoberfläche des Substrats durch ein Ändern der Ätztiefe gesteuert, die durch das chemische Trockenätzen und die Zeit einer LOCOS erzielt wird.In the foregoing method, the conditions of chemical dry etching and LOCOS are selected to have an inclination angle θ of the sidewall of the U-groove 50 to control with the result ( 8th ) that the area index of the channel forming part on the sidewall surface of the U-groove 50 can be about (111). A calculation result of the relationship between the depth of the initial pit 64 and the angle following the LOCOS through the side wall of the recess 50 and the major surface of the substrate is formed is described in ISPSD'93, pages 135-140. According to this result, the angle between the side wall of the recess 50 and the main surface of the substrate are controlled by changing the etching depth achieved by the dry chemical etching and the time of LOCOS.

Innenwandoberflächen der U-Vertiefung 50, die durch die LOCOS ausgebildet sind, wie es zuvor beschrieben worden ist, weisen eine hohe Flachheit und wenige Defekte auf und der Oberflächenzustand von ihr ist so gut wie der der Hauptoberfläche des Wafers 21 in dem Anfangszustand, der in 2 dargestellt ist.Inner wall surfaces of the U-well 50 formed by the LOCOS as described above have high flatness and few defects, and the surface state thereof is as good as that of the main surface of the wafer 21 in the initial state, the in 2 is shown.

Dann werden, wie es in 9 dargestellt ist, Borionen durch den dünnen Anschlußflächenoxidfilm 60 unter Verwendung des LOCOS-Oxidfilms 65 als Diffusionsmaske implantiert. Zu dieser Zeit bildet das Grenzteil zwischen dem LOCOS-Oxidfilm 65 und dem Anschlußflächenoxidfilm 60 eine Selbstausrichtungsposition, um einen Bereich genau zu definieren, in welchen Borionen implantiert werden.Then, as it is in 9 boron ions are shown through the thin pad oxide film 60 using the LOCOS oxide film 65 implanted as a diffusion mask. At this time, the boundary part forms between the LOCOS oxide film 65 and the pad oxide film 60 a self-alignment position to accurately define a region in which boron ions are implanted.

Dann wird, wie es in 10 dargestellt ist, eine thermische Diffusion angewendet, um die implantierten Borionen mit einer Sperrschichtdicke von ungefähr 3 μm in die Epitaxieschicht 2 zu diffundieren. Als Ergebnis dieser thermischen Diffusion werden der Diffusionsbereich 62 des p-Typs, der zuvor in dem Verfahren ausgebildet worden ist, das in 5 dargestellt ist, und der Bordiffusionsbereich (p-Kanalsenkenbereich), in welchen in dem verfahren, das in 9 dargestellt ist, Borionen implantiert worden sind, zu einem zusammengesetzten Bereich 16 des p-Typs (das heißt, dem Bodybereich des p-Typs) integriert, von dem beide Enden durch die Positionen der Seitenwände der U-Vertiefung 50 selbstausgerichtet und definiert sind.Then, as it is in 10 is shown applied a thermal diffusion to the implanted boron ions with a barrier layer thickness of about 3 microns in the epitaxial layer 2 to diffuse. As a result of this thermal diffusion, the diffusion region becomes 62 of the p-type previously formed in the process described in U.S. Pat 5 and the boron diffusion region (p-channel sink region) in which the process described in US Pat 9 is shown, boron ions have been implanted, to a composite area 16 of the p-type (that is, the p-type body region), both ends of which are defined by the positions of the side walls of the U-groove 50 self-aligned and defined.

Nachfolgend werden, wie es in 11 dargestellt ist, nach einem Ausbilden eines Photoresistfilms 66, welcher derart gemustert ist, daß er das Mittenteil der Oberfläche des Bodybereichs 16 des p-Typs bedeckt, der von dem LOCOS-Oxidfilm 65 umgeben ist, der in dem gitterähnlichen Muster auf der Hauptoberfläche des Wafers 21 ausgebildet ist, Phosphorionen (oder Arsenionen) unter Verwendung des Photoresistfilms 66 und des LOCOS-Oxidfilms 65 als Diffusionsmaske durch den dünnen Anschlußflächenoxidfilm 60 implantiert. Bei diesem Verfahren bildet, wie bei dem Verfahren, das in 9 dargestellt ist, bei welchem Borionen implantiert worden sind, das Grenzteil zwischen dem LOCOS-Oxidfilm 65 und dem Anschlußflächenoxidfilm 60 eine Selbstausrichtungsposition, wodurch der Ionenimplantationsbereich genau definiert werden kann.Below are how it is in 11 after forming a photoresist film 66 which is patterned to be the middle part of the surface of the body area 16 of the p-type covered by the LOCOS oxide film 65 surrounded in the grid-like pattern on the main surface of the wafer 21 is formed, phosphorus ions (or arsenic ions) using the photoresist film 66 and the LOCOS oxide film 65 as a diffusion mask through the thin pad oxide film 60 implanted. In this process, as in the process described in 9 is shown in which boron ions have been implanted, the boundary part between the LOCOS oxide film 65 and the pad oxide film 60 a self-aligning position whereby the ion implantation area can be accurately defined.

Das nächste Verfahren besteht darin, wie es in 12 gezeigt ist, eine thermische Diffusion anzuwenden, um sowohl einen Sourcebereich 4 des n+-Typs einer Sperrschichtdicke von ungefähr 0.5 bis 1 μm auszubilden als auch einen Kanal 5 zu definieren. Die Endoberfläche, die sich in Kontakt mit der U-Vertiefung 50 in dem Bereich des Sourcebereichs 4 des n+-Typs befindet, ist an der Position der Seitenwand der U-Vertiefung 50 selbstausgerichtet und definiert.The next procedure is how it works in 12 is shown to apply thermal diffusion to both a source region 4 n + type of a barrier layer thickness of about 0.5 to 1 microns form as well as a channel 5 define. The end surface, which is in contact with the U-well 50 in the region of the source region 4 of the n + type is at the position of the sidewall of the U-groove 50 self-aligned and defined.

Die Verfahren, die in den 9 bis 12 dargestellt sind, legen die Sperrschichtdicke und die Form des Bodybereichs 16 des p-Typs fest. Hierbei ist ein Punkt, daß die Form des Bodybereichs 16 des p-Typs aufgrund der Selbstausrichtung und der thermischen Diffusion perfekt symmetrisch bezüglich der U-Vertiefung 50 ist.The procedures used in the 9 to 12 Shown are the barrier layer thickness and the shape of the body area 16 of the p-type. Here is a point that the shape of the body area 16 Due to self-alignment and thermal diffusion, the p-type is perfectly symmetrical with respect to the U-groove 50 is.

Als nächstes wird, wie es in 13 dargestellt ist, eine Innenwand 51 der U-Vertiefung 50 durch ein Entfernen des LOCOS-Oxidfilms 65 freigelegt, während die freigelegte Siliziumoberfläche innerhalb einer wäßrigen Lösung 700, die Fluorwasserstoffsäure enthält, fertigbearbeitet bzw. geschliffen wird.Next, as it is in 13 is shown, an inner wall 51 the U-well 50 by removing the LOCOS oxide film 65 exposed while the exposed silicon surface within an aqueous solution 700 containing hydrofluoric acid, finished or ground.

Nach der Beendigung des vorhergehenden Verfahrens wird der Wafer 21 aus der wäßrigen Lösung 700 genommen und in. Reinluft getrocknet.After the completion of the previous process, the wafer becomes 21 from the aqueous solution 700 taken and dried in. clean air.

Dann wird, wie es in 15 dargestellt ist, ein temporärer Oxidfilm 600 auf der Seitenwandoberfläche 51 der U-Vertiefung 50 (das heißt, der Oberfläche des Bodybereichs 16 des p-Typs, an der der Kanal 5 auszubilden ist) ausgebildet. Durch dieses thermische Oxidationsverfahren wird die Flachheit der Oberfläche, an der der Kanal 5 auszubilden ist, bezüglich atomarer Größenordnung verbessert. Wie es in 14 dargestellt ist, wird dieses thermische Oxidationsverfahren durch ein langsames Einbringen eines Quarzwaferträgers 603, der den Wafer 21 hält, in einen Oxidationsofen 601 durchgeführt, welcher innerhalb der Sauerstoffatmosphäre an einer Temperatur von ungefähr 1000°C gehalten wird. Dann wird der so ausgebildete Oxidfilm 600 entfernt, wie es in 16 dargestellt ist. Ebenso wie bei dem Entfernen des Lokaloxidfilms 65, das zuvor beschrieben worden ist, wird das Entfernen des Oxidfilms 600 ebenso durchgeführt, während die freigelegte Siliziumoberfläche mit Sauerstoff innerhalb einer wäßrigen Lösung 700, die Fluorwasserstoffsäure enthält und mit Ammoniumfluorid auf einen Säuregehalt/Alkaligehalt von ungefähr pH5 eingestellt ist, fertigbearbeitet wird. Die Innenwandoberfläche 51 der U-Vertiefung 50, die durch dieses Verfahren ausgebildet ist, ist eine gute Siliziumoberfläche mit einer hohen Flachheit und wenigen Defekten.Then, as it is in 15 is shown, a temporary oxide film 600 on the sidewall surface 51 the U-well 50 (that is, the surface of the body area 16 of the p-type at which the channel 5 is to be trained) is formed. Through this thermal oxidation process, the flatness of the surface at which the channel 5 is to be trained, in terms of atomic order improved. As it is in 14 is shown, this thermal oxidation process by slow introduction of a quartz wafer carrier 603 that the wafer 21 stops in an oxidation furnace 601 which is maintained within the oxygen atmosphere at a temperature of about 1000 ° C. Then, the thus formed oxide film 600 removed as it is in 16 is shown. As with the removal of the local oxide film 65 which has been described above, the removal of the oxide film 600 also carried out while the exposed silicon surface with oxygen within an aqueous solution 700 containing hydrofluoric acid and adjusted with ammonium fluoride to an acid content / alkali content of approximately pH5. The inner wall surface 51 the U-well 50 formed by this method is a good silicon surface with a high flatness and few defects.

Wie es in 17A dargestellt ist, wird dann ein Gateoxidfilm 8 mit einer Dicke von ungefähr 60 nm auf der Seitenwandoberfläche und der Bodenwandoberfläche der U-Vertiefung 50 durch thermische Oxidation ausgebildet.As it is in 17A is then a gate oxide film 8th having a thickness of about 60 nm on the sidewall surface and the bottom wall surface of the U-well 50 formed by thermal oxidation.

Dieses thermische Oxidationsverfahren wird, wie es zuvor beschrieben und wie es in 14 dargestellt ist, durch ein langsames Einbringen eines Wafers 21 in einen Oxidationsofen 601 durchgeführt, welcher innerhalb der Sauerstoffatmosphäre an einer Temperatur von ungefähr 1000°C gehalten wird. Bei diesem thermischen Oxidationsverfahren kann, da der Anfangsschritt der Oxidation bei einer verhältnismäßig niedrigen Temperatur durchgeführt wird, die Streuung von Störstellen innerhalb des Bodybereichs 16 des p-Typs und des Sourcebereichs 4 des n+-Typs nach außerhalb des Wafers 21 während des thermischen Oxidationsverfahrens unterdrückt werden. Die Filmqualität und Dickegleichmäßigkeit des Gateoxidfilms 8, die Grenzflächenzustandsdichte der Grenzfläche, an der der Kanal 5 auszubilden ist, und die Trägerbeweglichkeit sind so hoch wie jene des DMOSFET bzw. doppelt diffundierten Metalloxidralbleiterfeldeffekttransistors eines planaren Typs im Stand der Technik.This thermal oxidation process is as described previously and as it is described in 14 is shown by a slow introduction of a wafer 21 in an oxidation furnace 601 which is maintained within the oxygen atmosphere at a temperature of about 1000 ° C. In this thermal oxidation method, since the initial step of oxidation is carried out at a relatively low temperature, the scattering of impurities within the body region can occur 16 of the p-type and the source region 4 of the n + type to the outside of the wafer 21 be suppressed during the thermal oxidation process. The film quality and thickness uniformity of the gate oxide film 8th , the interface state density of the interface at which the channel 5 and the carrier mobility are as high as those of the prior art DMOSFET and planar type double diffused metal oxide semiconductor field effect transistor.

Weiterhin wird bei den vorhergehenden Verfahren die Position des Bodens der U-Vertiefung 50, welche durch das Verfahren des chemischen Trockenätzens, das LOCOS-Verfahren und das Gateoxidationsverfahren definiert ist, derart gesteuert, daß die Tiefe von der Hauptoberfläche zu einer Grenzfläche 72 zwischen dem Gateoxidfilm 8 und Silizium (einer Grenzfläche, welche an dem Boden der U-Vertiefung 50 angeordnet ist und im wesentlichen parallel zu der Siliziumhauptoberfläche verläuft) 0.2 μm oder mehr flacher als die Sperrschichtdicke des p-Kanalsenkenbereichs (das heißt, eines pn-Übergangs 73 zwischen dem Bodybereich 16 des p-Typs und der Epitaxieschicht 2 des n–-Typs ist, welcher im wesentlichen parallel zu der Hauptoberfläche verläuft und sich in der Nähe der U-Vertiefung 50 befindet) ist. 17B, welche eine vergrößerte Ansicht um das Kanalausbildungsteil ist, zeigt die Beziehung zwischen der Tiefe einer Grenzfläche 72 an dem Vertiefungsboden (einer Tangentiallinie L2) und dem Boden eines pn-Übergangs 73 (einer Tangentiallinie L3). Weiterhin wird, wie es in 17B dargestellt ist, angenommen, daß: ein Punkt A als ein Schnittpunkt einer Linie L1, die an einer Grenzfläche 71 zwischen dem Gateoxidfilm und Silizium an der Seitenwand der U-Vertiefung 50 eine Tangente bildet, und einer Linie L2 definiert ist, die an der Grenzfläche 72 an dem Boden der U-Vertiefung 50 eine Tangente bildet; ein Punkt B als ein Schnittpunkt eines Lotes vom Punkt A zu der Innenwand der U-Vertiefung 50 definiert ist; und ein Punkt C als ein Endpunkt definiert ist, an dem der Bodybereich 16 des p-Typs an der Seitenwand der U-Vertiefung 50 endet und sich der Bodybereich 16 des p-Typs und der Gateoxidfilm innerhalb der Vertiefung 50 zueinander in Kontakt befinden, wobei der Punkt B so festgelegt ist, daß er tiefer als der Punkt C liegt. Da die Position der Grenzfläche 72 an dem Boden der U-Vertiefung 50 durch Verfahren eines chemischen Trockenätzens, einer LOCOS und einer Gateoxidation festgelegt ist, die alle Trockenverfahren sind, ist die Steuerbarkeit der Position der Grenzfläche 72 hierbei äußerst hoch und die positionelle Beziehung zwischen dem Endpunkt C, der Grenzfläche 72 und dem Hoden 73 des p-Kanalsenkenbereichs wird zuverlässig genau gesteuert. (Ein Oxidfilmentfernungsverfahren wird durch Naßätzen durchgeführt, aber in der Praxis wird die Vertiefungstiefe durch die zuvor erwähnten drei Trockenverfahren bestimmt, da die Ätzselektivität des entfernten Oxidfilms zu Silizium hoch ist.)Furthermore, in the preceding Ver drive the position of the bottom of the U-well 50 , which is defined by the dry chemical etching method, the LOCOS method and the gate oxidation method, is controlled such that the depth from the main surface to an interface 72 between the gate oxide film 8th and silicon (an interface located at the bottom of the U-well 50 is disposed and extends substantially parallel to the main silicon surface) 0.2 μm or more shallower than the junction thickness of the p-channel sink region (that is, a pn junction 73 between the body area 16 of the p-type and the epitaxial layer 2 of the n - -type which is substantially parallel to the main surface and in the vicinity of the U-groove 50 is). 17B , which is an enlarged view around the channel forming part, shows the relationship between the depth of an interface 72 at the bottom of the well (a tangential line L2) and the bottom of a pn junction 73 (a tangential line L3). Furthermore, as it is in 17B is assumed, that: a point A as an intersection of a line L1, which at an interface 71 between the gate oxide film and silicon on the sidewall of the U-well 50 forms a tangent, and a line L2 is defined at the interface 72 at the bottom of the U-well 50 forms a tangent; a point B as an intersection of a perpendicular from the point A to the inside wall of the U-depression 50 is defined; and a point C is defined as an end point at which the body region 16 of the p-type on the sidewall of the U-groove 50 ends and the body area 16 of the p-type and the gate oxide film within the recess 50 are in contact with each other, wherein the point B is set so that it is lower than the point C. Because the position of the interface 72 at the bottom of the U-well 50 by dry chemical etching methods, a LOCOS and a gate oxidation, which are all dry processes, is the controllability of the position of the interface 72 This is extremely high and the positional relationship between the end point C, the interface 72 and the testicle 73 of the p-channel sink area is reliably accurately controlled. (An oxide film removal process is performed by wet etching, but in practice, the pit depth is determined by the aforementioned three dry methods since the etching selectivity of the removed oxide film to silicon is high.)

Dann wird, wie es in 18 dargestellt ist, eine Gateelektrode 9 durch Abscheiden eines Polysiliziumfilms auf die Hauptoberfläche des Wafers 21 mit einer Dicke von ungefähr 400 nm und Mustern des abgeschiedenen Polysiliziumsfilms derart ausgebildet, daß sie mit einem Abstand c, welche u.m 2β kleiner als ein Abstand b zwischen den Innenecken der zwei U-Vertiefungen 50 ist, die sich in der Nähe zueinander befinden, getrennt ist. Dann wird der Gateoxidfilm 8 weiter oxidiert (ein dickes Filmteil wird ausgebildet), daß er an dem Endteil der Gateelektrode 9 dicker ist. Hierbei wird, wenn die Länge eines Teils, an dem der Gateoxidfilm 8 verdickt wird, χ ist, wie es in 19 dargestellt ist, das zuvor erwähnte β so eingestellt, daß es länger als χ ist (β > χ).Then, as it is in 18 is shown, a gate electrode 9 by depositing a polysilicon film on the main surface of the wafer 21 having a thickness of about 400 nm and patterns of the deposited polysilicon film are formed so as to have a distance c which is smaller by 2β than a distance b between the inner corners of the two U-grooves 50 is, which are in the proximity to each other, is separated. Then, the gate oxide film becomes 8th further oxidized (a thick film part is formed) to be attached to the end part of the gate electrode 9 thicker. Here, when the length of a part where the gate oxide film becomes 8th thickening, χ is how it is in 19 is shown, the aforementioned β is set to be longer than χ (β> χ).

Die Verfahren, die in den 9 bis 18 dargestellt sind, sind wichtige Schritte des Herstellungsverfahrens gemäß der verwirklichten Grundstruktur, bei welcher der Bodybereich 16 des p-Typs, der Sourcebereich 4 des n+-Typs und der Kanal 5 unter Verwendung des LOCOS-Oxidfilms 65 als eine Doppeldiffusionsmaske zur Selbstausrichtung ausgebil det werden, dann der LOCOS-Oxidfilm 65 entfernt wird und der Gateoxidfilm 8 und die Gateelektrode 9 ausgebildet. werden.The procedures used in the 9 to 18 are important steps of the manufacturing process according to the realized basic structure, in which the body area 16 of the p-type, the source region 4 of the n + type and the channel 5 using the LOCOS oxide film 65 as a double-diffusion mask for self-alignment, then the LOCOS oxide film 65 is removed and the gate oxide film 8th and the gate electrode 9 educated. become.

Danach werden, wie es in 20 gezeigt ist, Borionen durch einen Oberflächenoxidfilm 67 unter Verwendung eines gemusterten Photoresistfilms 68 als Maske implantiert, um einen Bodykontaktbereich des p+-Typs auszubilden.After that, as it is in 20 shown boron ions through a surface oxide film 67 using a patterned photoresist film 68 implanted as a mask to form a body contact region of the p + type.

Dann wird, wie es in 21 gezeigt ist, eine thermische Diffusion angewendet, um den Bodykontaktbereich 17 des p+-Typs mit einer Sperrschichtdicke von ungefähr 0.5 μm auszubilden.Then, as it is in 21 shown is a thermal diffusion applied to the body contact area 17 p + type with a barrier layer thickness of about 0.5 μm.

Als nächstes wird, wie es in 1B gezeigt ist, der Zwischenschichtisolationsfilm 18 aus Borphosphorsilikatglas auf der Hauptoberfläche des Wafers 21 ausgebildet und Löcher werden an Teilen des Zwischenschichtisolationsfilms 18 erzeugt, um den Bodykontaktbereich 17 des p+-Typs und den Sourcebereich 4 des n+-Typs durch das Kontaktloch freizulegen. Weiterhin wird eine Sourceelektrode 19 mit einem Aluminiumfilm derart ausgebildet, daß ein ohmscher Kontakt mit dem Sourcebereich 4 des n+-Typs und dem Bodykontaktbereich 17 des p+-Typs durch das Kontaktloch erzeugt wird. Nachfolgend wird ein Passivierungsfilm (nicht dargestellt) aus Siliziumnitrid, usw. zum Schutz des Aluminiumfilms durch ein plasmaangereichertes CVD-Verfahren bzw. Verfahren einer chemischen Dampfphasenabscheidung oder dergleichen ausgebildet. Auf der hinteren Oberfläche des Wafers 21 wird eine Drainelektrode 20 aus drei Schichten eines Ti-Films, eines Ni-Films und eines Au-Films ausgebildet und ein ohmscher Kontakt zwischen der Drainelektrode 20 und dem Halbleitersubstrat 1 des n+-Typs wird erzeugt.Next, as it is in 1B is shown, the interlayer insulating film 18 of borophosphosilicate glass on the main surface of the wafer 21 and holes are formed on parts of the interlayer insulating film 18 generated to the body contact area 17 of the p + type and the source region 4 of the n + type to expose through the contact hole. Furthermore, a source electrode 19 formed with an aluminum film such that an ohmic contact with the source region 4 of the n + type and body contact area 17 of the p + type is generated by the contact hole. Subsequently, a passivation film (not shown) of silicon nitride, etc. for protecting the aluminum film is formed by a plasma enhanced CVD (Chemical Vapor Deposition) method or the like. On the back surface of the wafer 21 becomes a drain electrode 20 formed of three layers of a Ti film, a Ni film and an Au film, and an ohmic contact between the drain electrode 20 and the semiconductor substrate 1 of the n + type is generated.

Als nächstes werden die Effekte des erster Ausführungsbeispiels der vorliegenden Erfindung beschrieben. Wie es in 6A dargestellt ist, weist das Ebenenmuster des Silizi umnitridfilms 63, der auf die Hauptoberfläche des Wafers 21 abgeschieden ist, jeden seiner Eckabschnitte 63A gekrümmt auf. Demgemäß weist, da der geätzte Bereich, das heißt, die Anfangsvertiefung 64, die in 7 dargestellt ist, unter Verwenduntg des Siliziumnitridfilms 63 als Ätzmaske gemustert ist, der geätzte Bereich das gleiche Ebenenmuster mit der Krümmung an jedem Eckabschnitt von ihm auf. Weiterhin sind die Eckabschnitte des Oxidfilms 65 nach der LOCOS (8) ebenso mit dem gleichen Ebenenmuster mit der Krümmung gemustert. Dieses Ebenenmuster spiegelt sich in einem Eckabschnitt der quadratischen Zelle in dem letzten Verfahren wieder. Aus diesem Grund ist ein Eckabschnitt 80 der quadratischen Zelle mit der Krümmung gemustert, wie es in 1A dargestellt ist, die die Struktur des letzten Verfahrens zeigt, wodurch die Form an der Spitze des dreidimensional hervorstehenden Abschnitts des Halbleiterbereichs (4, 16) abgerundet wird, welche durch den Winkel des Eckabschnitts des gitterähnlichen Musters und den Winkel einer Neigung der Vertiefungsseitenwand definiert ist. Demgemäß wird gemäß der Struktur, in der ein Gateoxidfilm 8 (zum Beispiel Siliziumdioxid) bezüglich eines Halbleiterbereichs (4, 16) angeordnet wird und eine Gateelektrode 9 weiterhin auf dem Gateisolationsfilm 8 angeordnet wird, wenn eine Spannung zwischen der Gateelektrode und der Sourceelektrode angelegt wird, die Konzentration des elektrischen Feldes an dem zuvor erwähnten dreidimensional hervorstehenden Abschnitt verringert, und ein Auftreten eines Fehlers von Charakteristiken der Gate/Source-Durchbruchsspannung wird unterdrückt.Next, the effects of the first embodiment of the present invention will be described. As it is in 6A has the plane pattern of the silicon nitride film 63 pointing to the main surface of the wafer 21 is secluded, each of its corner sections 63A curved up. Accordingly, since the etched area, that is, the initial pit, points 64 , in the 7 using the silicon nitride film 63 as an etch The patterned area is the same level pattern with the curvature at each corner portion of it. Furthermore, the corner portions of the oxide film 65 after the LOCOS ( 8th ) also patterned with the same plane pattern with the curvature. This plane pattern is reflected in a corner portion of the square cell in the last method. That's why there is a corner section 80 the square cell is patterned with the curvature as it is in 1A showing the structure of the last method, whereby the shape at the top of the three-dimensionally protruding portion of the semiconductor region (FIG. 4 . 16 ), which is defined by the angle of the corner portion of the grid-like pattern and the angle of inclination of the recess side wall. Accordingly, according to the structure in which a gate oxide film 8th (for example, silicon dioxide) with respect to a semiconductor region ( 4 . 16 ) and a gate electrode 9 continue on the gate insulation film 8th when a voltage is applied between the gate electrode and the source electrode, the concentration of the electric field at the aforementioned three-dimensionally protruding portion is decreased, and an occurrence of an error of characteristics of the gate-source breakdown voltage is suppressed.

Weiterhin wird gemäß dem vorliegenden Ausführungsbeispiel die Anfangsvertiefung 64 durch das Verfahren eines chemischen Trockenätzens ausgebildet und danach wird ein Vertiefungsabschnitt 50 durch ein Aufweiten der Anfangsvertiefung 64 durch die LOCOS und ein Entfernen des LOCOS-Oxidfilms 65 ausgebildet. Da der so ausgebildete Vertiefungsabschnitt 50 als ein Kanalbereich verwendet wird, sieht der Vertiefungsabschnitt 50 einen äußerst niedrigen Durchlaßwiderstand vor.Furthermore, according to the present embodiment, the initial pit becomes 64 formed by the method of dry chemical etching, and thereafter, a recessed portion 50 by widening the initial well 64 through the LOCOS and removal of the LOCOS oxide film 65 educated. Since the recess portion formed in this way 50 is used as a channel area, the recessed portion sees 50 an extremely low on-resistance.

Hierbei ist es bezüglich der zuvor erwähnten Krümmung, die an dem Eckabschnitt 80 der U-Vertiefung SO gebildet ist, festgestellt worden, daß, wenn die konkave Tiefe der U-Vertiefung 50, das heißt, der Abstand zwischen dem Boden des Gateoxidfilms 8 und der Hauptoberfläche der Epitaxieschicht 2 des n–-Typs tiefer ist, der Krümmungsradius größer sein sollte. Dies wird unter Bezugnahme auf die 24 und 25 erklärt.Here it is with respect to the aforementioned curvature, at the corner portion 80 formed the U-well SO, it has been found that when the concave depth of the U-well 50 that is, the distance between the bottom of the gate oxide film 8th and the main surface of the epitaxial layer 2 of the n - type is deeper, the radius of curvature should be larger. This is with reference to the 24 and 25 explained.

24 zeigt einen Graph, der die Beziehung zwischen dem Krümmungsradius an dem Eckabschnitt 80 der U-Vertiefung 50 und der Gate/Source-Durchbruchsspannung (TZDB) zeigt. In dem Graph ist ein kreisförmig markiertes Zeichen (®) ein Datenwert an der konkaven Tiefe von 1.6 μm und ist ein dreiecksförmig markiertes Zeichen

Figure 00190001
ein Datenwert an der konkaven Tiefe von 1.0 μm. Wie es aus dem Graphen zu. sehen ist, wird, wenn der Krümmungsradius kleiner wird, die Gate/Source-Durchbruchsspanriung in beiden Fällen kleiner. Außerdem kann die hohe Durchbruchsspannung aufrechterhalten werden, wenn der Krümmungsradius bei der konkaven Tiefe von 1.6 μm und 1.0 μm größer als oder gleich 1.5 μm bzw. 0.5 μm wird. 24 Fig. 10 is a graph showing the relationship between the radius of curvature at the corner portion 80 the U-well 50 and the gate / source breakdown voltage (TZDB). In the graph, a circular mark (.RTM.) Is a data at the concave depth of 1.6 .mu.m and is a triangle-shaped mark
Figure 00190001
a data value at the concave depth of 1.0 μm. As it is from the graph too. as seen, as the radius of curvature becomes smaller, the gate-to-source breakdown voltage becomes smaller in both cases. In addition, the high breakdown voltage can be maintained when the radius of curvature at the concave depth of 1.6 μm and 1.0 μm becomes greater than or equal to 1.5 μm and 0.5 μm, respectively.

Die zuvor erwähnte Beziehung kann erklärt werden, wie es in 25 dargestellt ist. 25 zeigt die Beziehung zwischen der konkaven Tiefe X der U-Vertiefung 50 und dem Krümmungsradius Y (kritischer Krümmungsradius), welcher die Gate/Source-Durchbruchsspannung an einem hohen Wert halten kann. Gemäß 25 kann, wenn die konkave Tiefe X beträgt und der Krümmungsradius Y beträgt, die hohe Durchbruchsspannung aufrechterhalten werden, wenn die Beziehung Y ≥ 1.67·X – 1.17 erfüllt ist.The aforementioned relationship can be explained as it is in 25 is shown. 25 shows the relationship between the concave depth X of the U-groove 50 and the radius of curvature Y (critical radius of curvature) which can maintain the gate / source breakdown voltage at a high level. According to 25 For example, if the concave depth is X and the radius of curvature is Y, the high breakdown voltage can be maintained if the relation Y ≥ 1.67 × X-1.17 is satisfied.

Weiterhin wird gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung die Beziehung zwischen der konkaven Tiefe der U-Vertiefung 50 und der Sperrschichtdicke des p-Kanalsenkenbereichs in Verbindung mit der konkaven Breite (entspricht dem Abstand zwischen den angrenzenden p-Kanalsenkenbereichen) derart bestimmt, daß Verarmungsschichten, die sich von den angrenzenden p-Kanalsenkenbereichen ausdehnen, unter der beidseitig umfaßten U-Vertiefung mit einer Drainspannung miteinander verbunden sind, die niedriger als die kritische Spannung ist, die einen Durchbruch des pn-Übergangs zwischen dem p-Kanalsenkenbereich und der Epitaxieschicht des n–-Typs in der Nähe der U-Vertiefung 50 bewirkt. Genauer gesagt ist, wie es in 17B dargestellt ist, die Grenzfläche 72 zwischen dem Gateoxidfilm und der Siliziumoberfläche an dem Boden der U-Vertiefung 50 so angeordnet, daß sie um in diesem Ausführungsbeispiel zum Beispiel mindestens 0.2 μm flacher als die Sperrschichtdicke (oder der Boden 73) des p-Kanalsenkenbereichs ist. Demgemäß können sich, wenn eine hohe Spannung während des ausgeschalteten Zustands der Vorrichtung an die Drainelektrode angelegt wird, Verarmungsschichten seitlich von den Bodybereichen des p-Typs, die so angeordnet sind, daß sie die U-Vertiefung beidseitig umfassen, in die Epitaxieschicht 2 des n–-Typs unter den Vertiefungsbodenabschnitt derart ausdehnen, daß die Intensität des elektrischen Feldes an dem Vertiefungsbodenabschnitt mit dem Ergebnis verringert werden kann, daß die Drain/Source-Durchbruchsspannung verbessert werden kann. 26 zeigt ein Ergebnis, das die Beziehung zwischen einer Tiefendifferenz L (siehe 17B) von einer Sperrschichtdicke 73 (Linie L3) zu der Vertiefungsbodengrenzfläche 72 (Linie L2) und die erzielte Drain/Source-Durchbruchsspannung des tatsächlich hergestellten Leistungs-MOSFET eines vertikalen Typs darstellt, wenn die Drain/Source-Durchbruchsspannung so ausgelegt ist, daß sie ungefähr 60 V beträgt. Das Ergebnis zeigt, daß sich die Drain/Source-Durchbruchsspannung mit einer Erhöhung der Tiefendifferenz L erhöht und die Tiefendifferenz L an dem Punkt von ungefähr 0.2 μm oder mehr gesättigt ist. Dies be steht aufgrund dessen, daß sich die angrenzenden Verarmungsschichten von den angrenzenden Bodybereichen des p-Typs seitlich ausdehnen und miteinander verbunden sind, wenn die Tiefendifferenz L 0.2 μm oder mehr wird. Folglich tritt ein Durchbruch an dem tiefsten Teil der Diffusionsschicht 62 des p-Typs (das heißt, dem tiefen p-Senkenbereich) auf, und weiterhin wird verhindert, daß ein Löcherstrom aufgrund des Auftretens des Durchbruchs in der Nähe der U-Vertiefung durch das Teil zwischen dem Bodybereich 16 des p-Typs und dein Sourcebereich 4 des n+-Typs fließt. Gemäß diesem wird verhindert, daß der parasitäre Bipolartransistor, der aus dem Sourcebereich 4 des n+-Typs, dem Bodybereich 16 des p-Typs und dem Drainbereich 6 des n–-Typs besteht, arbeitet, und somit wird die Höhe einer Stoßspannungsfestigkeit erhöht.Furthermore, according to the first embodiment of the present invention, the relationship between the concave depth of the U-groove 50 and the junction thickness of the p-channel sink region in conjunction with the concave width (corresponding to the distance between the adjacent p-channel sink regions) is determined such that depletion layers extending from the adjacent p-channel sink regions under the bilaterally encompassed U-groove having a drain voltage interconnected lower than the critical stress, which is a breakdown of the pn junction between the p-channel sink region and the n - -type epitaxial layer near the U-well 50 causes. More specifically, as it is in 17B is shown, the interface 72 between the gate oxide film and the silicon surface at the bottom of the U-well 50 is arranged so as to be at least 0.2 μm shallower than the barrier layer thickness (or the bottom) in this embodiment, for example, at least 73 ) of the p-channel sink region. Accordingly, when a high voltage is applied to the drain electrode during the off-state of the device, depletion layers laterally from the p-type body regions arranged to surround the U-pit on both sides can be introduced into the epitaxial layer 2 of the n - -type under the pit bottom portion so that the intensity of the electric field at the pit bottom portion can be reduced with the result that the drain-source breakdown voltage can be improved. 26 shows a result showing the relation between a depth difference L (see 17B ) of a barrier layer thickness 73 (Line L3) to the well bottom interface 72 (Line L2) and the obtained drain-source breakdown voltage of the power MOSFET actually fabricated is a vertical type when the drain-source breakdown voltage is designed to be approximately 60V. The result shows that the drain / source breakdown voltage with a Increasing the depth difference L increases and the depth difference L is saturated at the point of about 0.2 μm or more. This is because the adjacent depletion layers expand laterally from the adjacent p-type body regions and are bonded together when the depth difference L becomes 0.2 μm or more. Consequently, a breakdown occurs at the deepest part of the diffusion layer 62 of the p-type (that is, the deep p-well region), and further prevents a hole current due to the occurrence of the breakdown in the vicinity of the U-well through the portion between the body region 16 of the p-type and your source area 4 of the n + type flows. According to this, it is prevented that the parasitic bipolar transistor emerging from the source region 4 of the n + type, the body area 16 of the p-type and the drain region 6 of the n - type, operates, and thus the level of surge immunity is increased.

Weiterhin werden, wie es in 17B dargestellt ist, die konkave Tiefe der U-Vertiefung 50 und das Profil des Bodybereichs auf eine derartige Weise bestimmt, daß der Punkt B, welcher dem Schnittpunkt A der Linie L2 und der Linie L1 (der Tangentiallinie an der Seitenwandgrenzfläche 71) entspricht, tiefer als der Punkt C liegt, an dem sich der Bodybereich des p-Typs und die Seitenwandgrenzfläche 71 in Kontakt zueinander befinden. Deshalb kann ein Elektronenstrom im wesentlichen auf einer geraden Linie von der Drainseite des Kanals zu dem Substrat hin fließen, und somit kann ein niedriger Durchlaßwiderstand ohne irgendeine Erhöhung der JFET-Widerstandskomponente erzielt werden. 27 zeigt die Meßergebnisse der Beziehung zwischen dem Durchlaßwiderstand und der relativen Position des Punktes C bezüglich des Punktes B in 17B. Die relative Position wird durch einen Abstand d dargestellt, der in 17B definiert ist. Gemäß dem Ergebnis wird die JFET-Widerstandskomponente erhöht und wird der Durchlaßwiderstand plötzlich erhöht, wenn der Punkt C tiefer als der Punkt A (oder Punkt B) liegt. Andererseits kann in dem Fall, daß sich der Punkt C an der Position befindet, die flacher als der Punkt A (oder Punkt B) liegt, wie in dem Ausführungsbeispiel, der niedrige Durchlaßwiderstand erzielt werden.Furthermore, as it is in 17B is shown, the concave depth of the U-well 50 and the profile of the body region is determined in such a manner that the point B which corresponds to the intersection A of the line L2 and the line L1 (the tangential line at the sidewall interface 71 ), is lower than the point C where the p-type body region and the sidewall interface are located 71 are in contact with each other. Therefore, an electron current can flow substantially in a straight line from the drain side of the channel to the substrate, and thus a low on-resistance can be achieved without any increase in the JFET resistance component. 27 FIG. 12 shows the measurement results of the relationship between the ON resistance and the relative position of the point C with respect to the point B in FIG 17B , The relative position is represented by a distance d, which in 17B is defined. According to the result, the JFET resistance component is increased and the ON resistance is suddenly increased when the point C is lower than the point A (or point B). On the other hand, in the case where the point C is at the position shallower than the point A (or point B), as in the embodiment, the low on-resistance can be achieved.

Aus diesen experimentellen Ergebnissen, die in den 26 und 27 gezeigt sind, ist es ersichtlich, daß ein Steuern der relativen Positionen zwischen der Bodengrenzfläche 72 der U-Vertiefung, dem Endpunkt C, an dem der pn-Übergang zwischen dem p-Kanalsenkenbereich und der Epitaxieschicht an der Seitenwand der U-Vertiefung endet, und dem Boden 73 des p-Kanalsenkenbereichs ein Verfahren ist, das zum Steuern der grundlegenden Charakteristiken der DMOS-Struktur des Typs mit einem konkaven Kanal, wie zum Beispiel der Drain/Source-Durchbruchsspannung und des Durchlaßwiderstands, wichtig ist. Insbesondere ist gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung, da die Position der Grenzfläche 72 des Bodens der U-Vertiefung durch Verfahren eines chemischen Trockenätzens, einer LOCOS und einer Gateoxidation, die alle Trockenverfahren sind, festgelegt wird, die Steuerbarkeit der Position der Grenzfläche 72 äußerst hoch, wodurch die zuvor erwähnten relativen Positionen zwischen der Bodengrenzfläche 72 der Vertiefung, der Endposition C und dem Boden 73 des p-Kanalsenkenbereichs genau gesteuert werden.From these experimental results, which in the 26 and 27 As can be seen, controlling the relative positions between the ground interface 72 the U-well, the end point C, at which the pn junction between the p-channel sink region and the epitaxial layer terminates at the sidewall of the u-groove, and the bottom 73 of the p-channel sink region is a method important for controlling the basic characteristics of the concave channel type DMOS structure such as the drain / source breakdown voltage and the on-state resistance. In particular, according to the first embodiment of the present invention, since the position of the interface 72 of the bottom of the U-well by dry chemical etching, LOCOS and gate oxidation methods, which are all dry processes, the controllability of the position of the interface 72 extremely high, causing the aforementioned relative positions between the ground interface 72 the depression, the end position C and the bottom 73 of the p-channel sink area.

Nachstehend erfolgt die Beschreibung eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.below the description will be made of a second embodiment of the present invention Invention.

In dem zweiten Ausführungsbeispiel, wie es in 6B dargestellt ist, wird ein Siliziumnitridfilm 63, der auf die Hauptoberfläche eines Wafers 21 abgeschieden ist, gemustert, wobei seine Eckabschnitte 63B gekrümmt sind, und das gitterähnliche Ebenenmuster wird zu einem abwechselnd verschobenen Muster abgeändert. Hier bezeichnet dieses abwechselnd verschobene Muster ein Netzmuster, daß bewirkt wird, daß der Vertiefungseckabschnitt (63A in 6A) des gitterähnlichen Ebenenmusters, bei welchem das elektrische Feld leicht konzentriert wird, einem linearen Vertiefungs muster gegenüberliegt (das heißt, der Bereich, der von den Vertiefungseckabschnitten des gitterähnlichen Musters umgeben ist, wird in eine bestimmte Richtung verschoben). Dieses abwechselnd verschobene Muster des Siliziumnitridfilms 63 definiert ein Ebenenmuster der Anfangsvertiefung 64 unter Verwendung des gemusterten Siliziumnitridfilms 63 als Maske in 7 und spiegelt sich letztlich in dem letzten Verfahren (in den 23A und 23B dargestellt) in einem Ebenenmuster für eine quadratische Zelle wieder.In the second embodiment, as in 6B is shown, a silicon nitride film 63 pointing to the main surface of a wafer 21 is deposited, patterned, with its corner sections 63B are curved, and the grid-like plane pattern is changed to an alternately shifted pattern. Here, this alternately shifted pattern indicates a mesh pattern causing the depression corner portion (FIG. 63A in 6A ) of the lattice-like plane pattern in which the electric field is slightly concentrated faces a linear pit pattern (that is, the area surrounded by the pit corner portions of the lattice-like pattern is shifted in a certain direction). This alternately shifted pattern of the silicon nitride film 63 defines a plane pattern of the initial well 64 using the patterned silicon nitride film 63 as a mask in 7 and is ultimately reflected in the last procedure (in the 23A and 23B shown) in a plane pattern for a square cell again.

Gemäß dem orthogonalen gitterähnlichen Vertiefungsmuster, das in den 22A und 22B und den 1A und 1B gezeigt ist, wird, obgleich in dem ersten Ausführungsbeispiel die Beziehung zwischen der konkaven Abmessung der U-Vertiefung 50 und dem Profil des p-Kanalsenkenbereichs so bestimmt wird, daß das elektrische Feld unter der U-Vertiefung 50 abgeschwächt wird, das elektrische Feld an einem Bereich 81 immer noch leicht konzentriert, an dem die Vertiefungsbreite (die konkave Breite) maximal wird. Jedoch kann unter Verwendung des Musters, daß ein Eckabschnitt 80 dem linearen Vertiefungsmusterabschnitt 82 gegenüberliegt, wie es in den 23A und 23B dargestellt ist, die maximale Vertiefungsbreite kleiner gemacht werden, und es kann erzielt werden, daß das Feld an dem dreidimensional hervorstehenden Abschnitt der Vertiefungsecke in einem gitterähnlichen Muster (dem dreidimensional angespitzten Abschnitt) abgeschwächt wird, wenn eine Spannung zwischen der Drainelektrode und der Sourceelektrode angelegt wird, wodurch ein Auftreten einer schlechten Drain/Source-Durchbruchsspannung gesteuert wird.According to the orthogonal lattice-like depression pattern included in FIGS 22A and 22B and the 1A and 1B is shown, although in the first embodiment, the relationship between the concave dimension of the U-well 50 and the profile of the p-channel sink region is determined so that the electric field under the U-well 50 is attenuated, the electric field at an area 81 still slightly concentrated at which the pit width (the concave width) becomes maximum. However, using the pattern, that a corner portion 80 the linear pit pattern section 82 as opposed to that in the 23A and 23B 12, the maximum pit width can be made smaller, and it can be achieved that the field at the three-dimensionally protruding portion of the pit corner in a grid-like pattern (the three-dimensionally pointed portion) is attenuated when a voltage is applied between the drain electrode and the source electrode , thereby controlling an occurrence of a bad drain / source breakdown voltage.

Die zuvor erwähnten ersten und zweiten Ausführungsbeispiele sind unter Verwendung einer Leistungs-MOSFET-Struktur eines vertikalen Typs beschrieben worden, die in der internationalen Veröffentlichung Nr. PCT W093/03502 beschrieben ist. Jedoch ist die vorliegende Erfindung nicht nur auf einen Leistungs-MOSFET eines vertikalen Typs be schränkt, bei welchem der Bodybereich des p-Typs und der Sourcebereich des n+-Typs unter Verwendung des LOCOS-Oxidfilms selbstausgerichtet ionenimplantiert und doppelt diffundiert sind, sondern die vorliegende Erfindung ist an einem Leistungs-MOSFET eines vertikalen Typs anwendbar, bei welchem ein Bodybereich eines p-Typs und ein Sourcebereich eines n+-Typs zum Beispiel unter Verwendung einer Photoresistmaske ionenimplantiert und diffundiert sind.The aforementioned first and second embodiments have been described by using a vertical type power MOSFET structure described in International Publication No. PCT W093 / 03502. However, the present invention is not limited to only a vertical type power MOSFET in which the p-type body region and the n + -type source region are self-aligned and double-diffused using the LOCOS oxide film, but the present invention The invention is applicable to a vertical type power MOSFET in which a p-type body region and an n + -type source region are ion-implanted and diffused by using a photoresist mask, for example.

Weiterhin ist die vorliegende Erfindung nicht auf einen MOSFET eines vertikalen Typs beschränkt, sondern kann an einem anderen Gatteraufbau, wie zum Beispiel einem Leistungs-MOS-IC, das den MOSFET integriert, der zuvor beschrieben worden ist, und einem IGBT bzw. Isolierschichtbipolartransistor angewendet werden. Weiterhin kann die vorliegende Erfindung ebenso an einem Leistungs-MOSFET und einem IGBT eines lateralen Typs angewendet werden.Farther For example, the present invention is not limited to a vertical-type MOSFET Type limited, but may be on another gate structure, such as a power MOS IC, which integrates the MOSFET previously described, and an IGBT or Isolierschichtbipolartransistor be applied. Furthermore, the present invention can also be applied to a power MOSFET and an IGBT of a lateral type.

Außerdem ist in den vorhergehenden Ausführungsbeispielen lediglich eine Beschreibung eines Typs mit einem n-Kanal gegeben worden, wobei es überflüssig ist, zu sagen, daß der Typ mit einem p-Kanal den gleichen Effekt wie der Typ mit einem n-Kanal aufweisen kann.Besides that is in the previous embodiments merely a description of a type with an n-channel given where it is superfluous, to say that the Type with a p-channel the same effect as the type with an n-channel can have.

In der vorhergehenden Beschreibung ist eine Struktur eines doppelt diffundierten Metalloxidhalbleiterfeldeffekttransistors eines Typs mit einem konkaven Kanal offenbart worden, die eine verbesserte Gate/Source-Durchbruchsspannung aufweist. Durch Bilden einer Krümmung an einem Eckabschnitt eines gitterähnlichen Musters in einem Vertiefungsabschnitt zum Ausbilden der Struktur mit einem konkaven Kanal wird die Form der Spitze eines dreidimensional hervorstehenden Abschnitts eines Halbleiterbereichs, der durch einen Ebenenwinkel des Eckabschnitts in dem gitterähnlichen Muster und eine Neigung des Vertiefungsabschnitts bestimmt ist, abgerundet. Das heißt, ein dreidimensional angespitzter Eckabschnitt in der Struktur mit einem konkaven Kanal wird abgerundet, und dadurch wird eine Konzentration eines elektrischen Feldes an dem Eckabschnitt unterdrückt.In In the foregoing description, a structure of a double diffused metal oxide semiconductor field effect transistor of one type with a concave channel having an improved gate / source breakdown voltage having. By forming a curvature at a corner portion of a lattice-like pattern in a recess portion to form the structure with a concave channel becomes the shape the tip of a three-dimensional protruding section of a Semiconductor region by a plane angle of the corner section in the lattice-like Pattern and an inclination of the recessed portion is determined rounded. This means, a three-dimensional sharpened corner section in the structure with a concave channel is rounded off, and this becomes a concentration an electric field at the corner portion suppressed.

Claims (17)

Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (1), das eine Hauptoberfläche und eins der Hauptoberfläche gegenüberliegende hintere Oberfläche aufweist; eine Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, die auf der Hauptoberfläche des Halbleitersubstrats (1) angeordnet ist und eine niedrigere Störstellenkonzentration als das Halbleitersubstrat (1) aufweist und einen konkaven Abschnitt (50) auf einer Oberfläche von ihr aufweist; einen Bodybereich (16) eines zweiten Leitfähigkeitstyps, der auf eine derartige Weise angeordnet ist, daß ein pn-Übergang, der mit der Halbleiterschicht (2) definiert ist, an einer Seitenwand (51) des konkaven Abschnitts (50) endet; einen Sourcebereich (4) des ersten Leitfähigkeitstyps, der in dem Bodybereich (16) angeordnet ist, um einen Kanalbereich (5) an der Seitenwand (51) des konkaven Abschnitts (50) zu definieren; einen Gateisolationsfilm (8), der so angeordnet ist, daß er mindestens den Kanalbereich (5) bedeckt; und eine Gateelektrode, die entsprechend dem Kanalbereich (5) mit dem sich dazwischen befindenden Gateisolationsfilm (8) angeordnet ist, wobei ein Ebenengestaltungsmuster des konkaven Abschnitts (50) ein Gittervertiefungsmuster ist, das sich über der Oberfläche der Halbleiterschicht (2) ausbrei tet und ein Eckabschnitt (80) des Gittervertiefungsmusters eine bestimmte Krümmung aufweist.A semiconductor device comprising: a semiconductor substrate ( 1 ) having a major surface and a rear surface opposite the major surface; a semiconductor layer ( 2 ) of a first conductivity type, which on the main surface of the semiconductor substrate ( 1 ) and a lower impurity concentration than the semiconductor substrate ( 1 ) and a concave section ( 50 ) on a surface thereof; a body area ( 16 ) of a second conductivity type arranged in such a way that a pn junction connected to the semiconductor layer ( 2 ) is defined on a side wall ( 51 ) of the concave section ( 50 ) ends; a source area ( 4 ) of the first conductivity type, which in the body region ( 16 ) is arranged around a channel area ( 5 ) on the side wall ( 51 ) of the concave section ( 50 ) define; a gate insulation film ( 8th ) which is arranged so that it covers at least the channel region ( 5 covered); and a gate electrode corresponding to the channel region ( 5 ) with the gate insulating film ( 8th ), wherein a plane shaping pattern of the concave portion (FIG. 50 ) is a grid depression pattern extending over the surface of the semiconductor layer ( 2 ) and a corner section ( 80 ) of the grating groove pattern has a certain curvature. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Ebenengestaltungsmuster des konkaven Abschnitts (50) ein Muster ist, bei dem der Eckabschnitt (80) des Gittervertiefungsmusters derart abwechselnd verschoben ist, daß er einem linearen Abschnitt (82) des Gittervertiefungsmusters gegenüberliegt.A semiconductor device according to claim 1, characterized in that said plane shaping pattern of said concave portion (Fig. 50 ) is a pattern in which the corner section ( 80 ) of the grid depression pattern is alternately shifted so as to correspond to a linear section ( 82 ) is opposite to the grating groove pattern. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Beziehung Y ≥ 1.67X – 1.17 erfüllt ist, wenn ein Krümmungsradius an dem Eckabschnitt (80) Y ist und eine konkave Tiefe des konkaven Abschnitts (50) X ist.A semiconductor device according to claim 1 or 2, characterized in that a relation Y ≥ 1.67X - 1.17 is satisfied when a radius of curvature at the corner portion ( 80 ) Y and a concave depth of the concave portion ( 50 ) X is. Halbleitervorrichtung nach einem der Ansprüche 1. bis 3, dadurch gekennzeichnet, daß der Bodybereich (16) ein zusammengesetzter Senkenbereich ist, der aus einem Kanalsenkenbereich und einem tiefen Senkenbereich (62) besteht, wobei der Kanalsenkenbereich den Sourcebereich (4) und den Kanalbereich (5) umhüllt und sich der tiefe Senkenbereich (62) in einer Mitte des Kanalsenkenbereichs befindet und eine Sperrschichtdicke aufweist, die tiefer als eine Sperrschichtdicke (73) des Kanalsenkenbereichs ist.Semiconductor device according to one of Claims 1 to 3, characterized in that the body region ( 16 ) is a composite sink area consisting of a channel sink area and a deep sink area ( 62 ), wherein the channel sink region covers the source region ( 4 ) and the channel area ( 5 ) and the deep valley area ( 62 ) is located at a center of the channel sink area and has a barrier layer thickness that is deeper than a barrier layer thickness (US Pat. 73 ) of the channel sinking area. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Sperrschichtdicke (73) des Kanalsenkenbereichs so gesteuert ist, daß sie tiefer als ein Boden des konkaven Abschnitts (50) liegt, während der pn-Übergang, der zwischen dem Bodybereich (16) und der Halbleiterschicht (2) definiert ist, an der Seitenwand (51) des konkaven Abschnitts (50) endet.A semiconductor device according to claim 4, since characterized in that the barrier layer thickness ( 73 ) of the channel sinking portion is controlled to be lower than a bottom of the concave portion (FIG. 50 ), while the pn junction between the body region ( 16 ) and the semiconductor layer ( 2 ) is defined on the side wall ( 51 ) of the concave section ( 50 ) ends. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Sperrschichtdicke (73) des Kanalsenkenbereichs so gesteuert ist, daß sie um 0.2 μm oder mehr tiefer als der Boden des konkaven Abschnitts (50) liegt.Semiconductor device according to Claim 5, characterized in that the barrier layer thickness ( 73 ) of the channel sinking portion is controlled to be lower than the bottom of the concave portion by 0.2 μm or more (FIG. 50 ) lies. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß eine Geometrie des konkaven Abschnitts (50) in Verbindung mit einem Profil des Kanalsenkenbereichs derart ausgewählt ist, daß jede Verarmungsschicht, die sich von einem entsprechenden pn-Übergang, der zwischen einem entsprechenden Kanalsenkenbereich und der Halbleiterschicht definiert ist, vor einem Auftreten eines Durchbruchs des entsprechenden pn-Übergangs unter dem konkaven Abschnitt (50) gegenseitig verbunden ist, während eine Erhöhung einer JFET-Widerstandskomponente verhindert wird.Semiconductor device according to Claim 4, characterized in that a geometry of the concave section ( 50 ) is selected in conjunction with a channel sink region profile such that each depletion layer defined by a respective pn junction defined between a respective channel sink region and the semiconductor layer precedes breakdown of the corresponding pn junction under the concave section ( 50 ) is mutually connected while preventing an increase in a JFET resistance component. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß sie weiterhin eine Sourceelektrode (19), die sich mit mindestens dem Sourcebereich (4) in Kontakt befindet, und eine Drainelektrode (20) aufweist, die sich mit der hinteren Oberfläche des Halbleitersubstrats (1) in Kontakt befindet.Semiconductor device according to one of Claims 1 to 7, characterized in that it further comprises a source electrode ( 19 ), which at least with the source area ( 4 ) is in contact, and a drain electrode ( 20 ), which engage with the rear surface of the semiconductor substrate ( 1 ) is in contact. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) aus Silizium besteht und seine Oberfläche in einer (100)-Ebene ausgerichtet ist.Semiconductor device according to one of Claims 1 to 8, characterized in that the semiconductor substrate ( 1 ) consists of silicon and its surface in a ( 100 ) Level is aligned. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß ein Neigungswinkel der Seitenwand (51) des konkaven Abschnitts (50) bezüglich der Hauptoberfläche des Halbleitersubstrats (1) derart ausgewählt ist, daß die Seitenwand (51) des konkaven Abschnitts (SO) im wesentlichen in einer (111)-Ebene ausgerichtet ist.Semiconductor device according to Claim 9, characterized in that an angle of inclination of the side wall ( 51 ) of the concave section ( 50 ) with respect to the main surface of the semiconductor substrate ( 1 ) is selected such that the side wall ( 51 ) of the concave portion (SO) is substantially aligned in a (111) plane. Herstellungsverfahren einer Halbleitervorrichtung, das die folgenden Schritte aufweist: Ausbilden einer Maske, die ein Öffnungsteil aufweist, innerhalb eines bestimmten Bereichs auf einer Hauptoberfläche einer Halbleiterschicht eines ersten Leitfähigkeitstyps, die auf einem Halbleitersubstrat angeordnet ist, wobei ein Ebenengestaltungsmuster des Öffnungsteils ein Gitteröffnungsmuster ist, das sich über der Hauptoberfläche der Halbleiterschicht ausbreitet und ein Eckabschnitt des Gitteröffnungsmusters eine bestimmte Krümmung aufweist; Ausbilden einer ersten Vertiefung durch Anwenden eines chemischen Trockenätzens an der Halbleiterschicht durch das Öffnungsteil der Maske auf der Halbleiterschicht; Ausbilden eines Lokaloxidfilms mit einer bestimmten Dicke von der Hauptoberfläche innerhalb der Halbleiterschicht innerhalb des bestimmten Bereichs durch eine lokale Oxidation eines Bereichs, der die erste Vertiefung beinhaltet, wodurch eine konkave Gestaltung, die eine Bodenoberfläche und eine Seitenwandoberfläche aufweist, auf dem lokal oxidierten Bereich der Halbleiterschicht ausgebildet wird; derartiges Ausbilden eines Bodybereichs eines zweiten Leitfähigkeitstyps innerhalb der Halbleiterschicht durch Einbringen von Störstellen des zweiten Leitfähigkeitstyps von der Hauptoberfläche, daß sich diese mit der Seitenwandoberfläche der konkaven Gestaltung in Kontakt befindet; Ausbilden eines Sourcebereichs des ersten Leitfähigkeitstyps innerhalb des Bodybereichs durch Einbringen von Störstellen des ersten Leitfähigkeitstyps von der Hauptoberfläche, wodurch ein Kanalbereich an der Seitenwandoberfläche des Bodybereichs zwischen der Halbleiterschicht und dem Sourcebereich definiert wird; Ausbilden einer zweiten Vertiefung durch ein Entfernen des Lokaloxidfilms; und Ausbilden einer Gateelektrode entlang der Seitenwandoberfläche der konkaven Gestaltung und mindestens über dem Kanalbereich mit einem sich dazwischen befindenden Gateisolationsfilm,Manufacturing method of a semiconductor device which has the following steps: Forming a mask, the one opening part within a certain range on a main surface of a Semiconductor layer of a first conductivity type, which on a Semiconductor substrate is arranged, wherein a plane design pattern of the opening part a grid opening pattern is that over the main surface of the semiconductor layer and a corner portion of the grid opening pattern a certain curvature having; Forming a first recess by applying a dry chemical etching on the semiconductor layer through the opening part of the mask on the semiconductor layer; Form a local oxide film having a certain thickness from the main surface within the semiconductor layer within the specific range by a local oxidation of a region containing the first depression, creating a concave design that has a floor surface and a sidewall surface on the locally oxidized region of the semiconductor layer is trained; such forming a body region of a second conductivity type within the semiconductor layer by introducing impurities of the second conductivity type from the main surface, that yourself this with the sidewall surface the concave configuration is in contact; Forming a Source region of the first conductivity type within the body area by introducing impurities of the first conductivity type of the main surface, creating a channel area on the sidewall surface of the body area between the semiconductor layer and the source region is defined; Form a second recess by removing the local oxide film; and Forming a gate electrode along the sidewall surface of concave design and at least over the channel area with a intervening gate insulation film, Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Maskenausbildungsschritt ein Ausbilden der Maske beinhaltet, die das Gitteröffnungsmuster aufweist, wobei der Eckabschnitt des Gitteröffnungsmusters derart abwechselnd verschoben ist, daß er einem linearen Abschnitt des Gitteröffnungsmusters gegenüberliegt.Method according to claim 11, characterized in that that the Mask forming step includes forming the mask, the the grid opening pattern wherein the corner portion of the grid opening pattern alternately so it is shifted that he a linear portion of the grid opening pattern is opposite. verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß der Bodybereichsausbildungsschritt ein derartiges Ausbilden des Bodybereichs beinhaltet, daß er eine Sperrschichtdicke aufweist, die tiefer als die Tiefe der konkaven Gestaltung ist,Method according to Claim 11 or 12, characterized that the Body area forming step, such a formation of the body area implies that he has a barrier layer thickness that is deeper than the depth of the concave Design is, Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß der Lokaloxidfilmausbildungsschritt ein Oxidieren der Hauptoberfläche der Halbleiterschicht unter Verwendung der Maske beinhaltet, die in dem Maskenausbildungsschritt ausgebildet wird, um den Lokaloxidfilm auszubilden.Method according to one of claims 11 to 13, characterized that the Local oxide film forming step, oxidizing the main surface of Semiconductor layer using the mask included in the mask-forming step is formed around the local oxide film train. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß der Bodybereichsausbildungsschritt und der Sourcebereichsausbildungsschritt unter Verwendung des Lokaloxidfilms als Diffusionsmaske durchgeführt werden.Method according to one of claims 11 to 14, characterized that the Body area forming step and source area forming step be performed using the local oxide film as a diffusion mask. Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die Halbleiterschicht aus Silizium besteht und der Maskenausbildungsschritt ein Ausbilden der Maske beinhaltet, die so gemustert ist, daß sie das Öffnungsteil aufweist, das sich mindestens entlang einer <011>-Kristallachse der Halbleiterschicht ausdehnt.Method according to one of claims 11 to 15, characterized in that the semiconductor layer is made of silicon, and the mask forming step includes forming the mask patterned to have the opening part which extends at least along a <011> crystal axis of the semiconductor layer. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Lokaloxidfilmausbildungsschritt ein derartiges Ausbilden des Lokaloxidfilms beinhaltet, daß die Seitenwandoberfläche der konkaven Gestaltung im wesentlichen in einer (111)-Kristallebene ausgerichtet ist.Method according to claim 16, characterized in that that the Local oxide film forming step includes such forming the local oxide film, that the Sidewall surface the concave configuration essentially in a (111) -Kristallebene is aligned.
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