DE19624498A1

DE19624498A1 - Transparent switchable signal memory and synchronous switching mechanism with such signal memories

Info

Publication number: DE19624498A1
Application number: DE1996124498
Authority: DE
Inventors: Jochen Dipl Ing Breilmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1996-06-19
Filing date: 1996-06-19
Publication date: 1998-01-29
Also published as: WO1997049183A1

Abstract

The invention relates to a synchronous switch mechanism having a series connection comprising at least two latches (SS) switchable in a transparent state, each of which has a transistor (T) of a first channel type (n) which has gate terminals (G) to which a control signal (CLK) can be fed. Said control signal has periodically short pulses which cause the transistor (T) to be switched conductively. The pulses are long enough to reload the memory nodes at the output (OUT) of each of the latches (SS) and short enough to block the transistors (T) before each signal (S1; S2) to be stored has a change in level.

Description

Transparent schaltbare Signalspeicher (sogenannte Latches) dienen zum Speichern digitaler Signale. Hierfür sind sie transparent und intransparent schaltbar. Ist ein solcher Si gnalspeicher bzw. Latch transparent, wird ein an seinem Ein gang anliegendes Signal (invertiert oder nicht invertiert) an seinen Ausgang gegeben. Bei Transparenz wirken sich Änderun gen am Eingang unmittelbar auf den Ausgang des Signalspei chers aus. Ist ein derartiger Signalspeicher dagegen intrans parent, bleibt das am Ende des vorausgegangenen transparenten Zustands am Eingang anliegende Signal in ihm gespeichert und wird permanent an den Ausgang gegeben.Transparent switchable signal memories (so-called latches) are used to store digital signals. That is what they are for transparent and non-transparent switchable. Is such a Si Gnalspeicher or Latch transparent, one becomes at its on signal present (inverted or not inverted) given its exit. In the case of transparency, changes take effect at the input directly to the output of the signal storage chers out. In contrast, such a signal memory is intrans parent, it remains transparent at the end of the previous one State at the input signal stored in it and is given permanently to the exit.

Das Schalten des Signalspeichers in den transparenten bzw. intransparenten Zustand erfolgt durch zwei unterschiedliche Pegel eines Steuersignals. Daher ist ein Latch pegelsensitiv. Normalerweise erfolgt die Ansteuerung eines Latches durch ei nen symmetrischen Steuertakt, bei dem die beiden Pegel die gleiche Zeitdauer aufweisen.Switching the signal memory into the transparent or opaque state occurs through two different Control signal level. Therefore a latch is level sensitive. A latch is normally controlled by ei NEN symmetrical control clock, in which the two levels have the same length of time.

Synchrone Schaltwerke sind elektrische Schaltungen, die Si gnalspeicher und gegebenenfalls zusätzliche Logik aufweisen, wobei ihre Komponenten mit einem gemeinsamen periodischen Steuersignal, d. h. einem Steuertakt, arbeiten. Sie werden häufig aus taktflankengesteuerten Flipflops aufgebaut, die jeweils aus mehreren logischen Gattern aufgebaut sind, die wiederum aus mehreren Transistoren bestehen. Zur Realisierung dieser Flipflops ist also eine Vielzahl von Komponenten not wendig.Synchronous switching mechanisms are electrical circuits that Si gnalspeicher and possibly additional logic, being its components with a common periodic Control signal, d. H. a control clock, work. you will be often made up of clock-controlled flip-flops are each made up of several logic gates that again consist of several transistors. For realization this flip-flop is therefore a multitude of components agile.

Der Erfindung liegt die Aufgabe zugrunde, einen Signalspei cher und ein synchrones Schaltwerk anzugeben, die nur wenige Komponenten aufweisen und damit kleinflächig realisierbar sind. The invention has for its object a signal storage cher and a synchronous derailleur to specify the few Having components and thus realizable on a small area are.

Diese Aufgabe wird durch eine Signalspeicher nach Anspruch 1 und ein synchrones Schaltwerk nach Anspruch 6 gelöst.This object is achieved by a latch according to claim 1 and a synchronous switching mechanism according to claim 6 solved.

Die Erfindung wird im folgenden anhand der Zeichnung näher erläutert:The invention will now be described with reference to the drawing explains:

Fig. 1A zeigt einen erfindungsgemäßen Signalspeicher und Fig. 1A shows a latch according to the invention and

Fig. 1B einen dazugehörigen Signalverlauf, Fig. 1B is a corresponding waveform,

Fig. 2 und Fig. 3 zeigen weitere Ausführungsbeispiele des Signalspeichers, Fig. 2 and Fig. 3 show further embodiments of the latch,

Fig. 4A zeigt ein erfindungsgemäßes synchrones Schaltwerk und Fig. 4A shows an inventive synchronous derailleur and

Fig. 4B einen dazugehörigen Signalverlauf. Fig. 4B an associated waveform.

Der transparent schaltbare Signalspeicher 55 (ein sogenanntes Latch) in Fig. 1A weist einen n-Kanal-Transitor T mit einem ersten Kanalanschluß D, einem zweiten Kanalanschluß S und ei nem Gateanschluß G auf. Die Kanalanschlüsse D, S sind Source-/Drainanschlüsse des Transistors T.The transparent switchable signal memory 55 (a so-called latch) in FIG. 1A has an n-channel transistor T with a first channel connection D, a second channel connection S and a gate connection G. The channel connections D, S are source / drain connections of the transistor T.

Der Ausgang eines Steuermittels SM ist mit dem Gateanschluß G verbunden. Das Steuermittel SM dient zur Erzeugung eines Steuersignals CLK, mittels dessen der Transistor T steuerbar ist. Bei einem hohen Pegel des Steuersignals CLK ist bei die sem Ausführungsbeispiel der Transistor T geöffnet, wodurch der Signalspeicher SS transparent ist. Bei einem niedrigen Pegel des Steuersignals CLK ist der Transistor T gesperrt und der Signalspeicher SS ist intransparent.The output of a control means SM is connected to the gate terminal G connected. The control means SM is used to generate a Control signal CLK, by means of which the transistor T can be controlled is. When the control signal CLK is at a high level Sem embodiment of the transistor T opened, whereby the signal memory SS is transparent. At a low The level of the control signal CLK, the transistor T is blocked and the signal memory SS is non-transparent.

Der erste Kanalanschluß D ist ein Eingang IN des Signalspei chers SS. Der zweite Kanalanschluß S ist mit einem Ausgang OUT des Signalspeichers verbunden. An den Eingang IN ist ein zu speicherndes digitales Signal SIN anlegbar. Ist ein Signal im Signalspeicher gespeichert, so liegt es am Ausgang OUT an. The first channel connection D is an input IN of the signal storage chers SS. The second channel connection S is with an output OUT of the latch connected. At the IN input is a digital signal SIN to be stored can be applied. It's a signal stored in the signal memory, it is present at the output OUT.

Der in Fig. 1A dargestellte Signalspeicher funktioniert fol gendermaßen:The latch shown in Fig. 1A works as follows:

Durch das Steuersignal CLK wird der Transistor T über seinen Gateanschluß G zu bestimmten Zeitpunkten leitend geschaltet. Dabei nimmt das Potential am zweiten Kanalanschluß S nahezu (bis auf den Wert der Einsatzspannung des Transistors T) den gleichen Wert an, wie das Potential des zu diesem Zeitpunkt am ersten Kanalanschluß D anliegenden Signals SIN. Während dieses Zeitraums ist der Signalspeicher transparent, d. h. das Signal SIN an seinem Eingang IN ist gleich dem Signal SOUT an seinem Ausgang OUT. Dabei ist der zweite Kanalanschluß S ein kapazitiver Speicherknoten, der auf das Potential des am Ein gang IN anliegenden Signals SIN ladbar ist.Through the control signal CLK, the transistor T is over its Gate terminal G switched on at certain times. The potential at the second channel connection S almost increases (up to the value of the threshold voltage of the transistor T) same value as the potential of at that time signal SIN present at the first channel connection D. While during this period the latch is transparent, i. H. the Signal SIN at its IN input is equal to the SOUT signal its output OUT. The second channel connection S is on capacitive storage node, based on the potential of the on IN signal SIN can be loaded.

Wird der Transistor T anschließend durch das Steuersignal CLK wieder nichtleitend geschaltet (die Signalspeicher ist dann nicht transparent), bleibt das Potential am zweiten Kanalan schluß S (dem kapazitiven Speicherknoten) unbeeinflußt von Potentialänderungen am ersten Kanalanschluß D.If the transistor T is then controlled by the control signal CLK switched non-conductive again (the signal memory is then not transparent), the potential remains on the second channel conclusion S (the capacitive storage node) unaffected by Potential changes at the first channel connection D.

Der kapazitive Speicherknoten des zweiten Kanalanschlusses S speichert eine dem jeweiligen Potential entsprechende Ladung. Der Speicherknoten kann beispielsweise durch Leitungskapazi täten sowie durch Gatekapazitäten von mit dem zweiten Ka nalanschluß S verbundenen weiteren Transistoren TX herrühren. Die weiteren Transistoren TX sind in Fig. 1A nur angedeutet und sind Bestandteile von mit der Signalspeicher verbundenen weiteren Schaltungen, deren Funktion durch den Inhalt der Si gnalspeicher beeinflußbar ist.The capacitive storage node of the second channel connection S stores a charge corresponding to the respective potential. The storage node can, for example, result from line capacities and from gate capacitances of further transistors TX connected to the second channel connection S. The other transistors TX are only indicated in Fig. 1A and are components of other circuits connected to the signal memory, the function of which can be influenced by the content of the signal memory.

Um die Speicherfunktion des Signalspeichers zu erreichen, ist es wichtig, daß die gespeicherte Ladung am zweiten Kanalan schluß S nicht durch die mit dem Ausgang OUT verbundenen wei teren Schaltungen durch Ladungszu- oder -abfluß verändert wird. Insbesondere ist, es also günstig, daß der Ausgang OUT bei diesem Ausführungsbeispiel der Erfindung nur mit Gates der weiteren Transistoren TX verbunden ist, wie in Fig. 1A angedeutet. Durch die im Signalspeicher SS gespeicherte La dung sind diese weiteren Transistoren TX praktisch leistungs los steuerbar. Das der gespeicherten Ladung entsprechende di gitale Signal SOUT am Ausgang OUT bleibt also unverändert im Signalspeicher gespeichert.In order to achieve the memory function of the signal memory, it is important that the stored charge on the second channel connection S is not changed by the additional circuits connected to the output OUT by charge inflow or outflow. In particular, it is therefore favorable that the output OUT in this exemplary embodiment of the invention is only connected to gates of the further transistors TX, as indicated in FIG. 1A. Due to the charge stored in the signal memory SS, these further transistors TX can be controlled virtually without power. The digital signal SOUT corresponding to the stored charge at the output OUT thus remains stored unchanged in the signal memory.

Anhand von Fig. 1B wird nun der Verlauf der in Fig. 1A ein gezeichneten Signale sowie die Ansteuerung des dort darge stellten Signalspeichers erläutert. Das Steuermittel SM er zeugt angenommenermaßen das Steuersignal CLK, wie in Fig. 1B oben dargestellt. Es handelt sich hierbei um einen Steuer takt, der in gleichmäßigen zeitlichen Abständen kurze Steuerimpulse mit dem Pegel 5 V aufweist, während das Steuer signal CLK ansonsten einen Pegel von 0 V hat.The course of the signals drawn in FIG. 1A and the actuation of the signal memory shown there will now be explained with reference to FIG. 1B. The control means SM is assumed to produce the control signal CLK, as shown in Fig. 1B above. It is a control cycle, which has short control pulses with the level 5 V at regular time intervals, while the control signal CLK otherwise has a level of 0 V.

Da es sich bei dem Transistor T beim dargestellten Ausfüh rungsbeispiel um einen n-Kanal-Transistor handelt (bei ande ren Ausführungsbeispielen der Erfindung kann selbstverständ lich auch ein p-Kanal-Transistor zur Anwendung kommen, aller dings ist dann der Signalverlauf des Steuersignales CLK zu invertieren), wird dieser durch die positiven Steuerimpulse jedesmal leitend geschaltet (Transparenz), während er anson sten gesperrt ist (Intransparenz). Das zu speichernde digita le Signal SIN am Eingang IN nimmt angenommenermaßen (Fig. 1B) nach dem ersten positiven Impuls des Steuersignales CLK einen positiven Pegel an, nachdem es zuvor einen Pegel von 0 V aufgewiesen hat (der zeitliche Verlauf des Signals SIN kann z. B. auch vom Steuersignal CLK abhängig sein). Diese Pegelän derung des zu speichernden Signals SIN (positive Flanke) wirkt sich nicht auf das Signal SOUT am Ausgang OUT der Si gnalspeicher aus, weil der Transistor T zu diesem Zeitpunkt gesperrt, also intransparent, ist.Since the transistor T in the exemplary embodiment shown is an n-channel transistor (in other embodiments of the invention, a p-channel transistor can of course also be used, however, the signal curve of the control signal CLK is then too invert), this is always switched on by the positive control impulses (transparency), while it is otherwise blocked (non-transparency). The digital signal SIN to be stored at the input IN assumes ( FIG. 1B) after the first positive pulse of the control signal CLK assumes a positive level after it had previously been at a level of 0 V (the time profile of the signal SIN can e.g. B. also depend on the control signal CLK). This level change of the signal to be stored SIN (positive edge) has no effect on the signal SOUT at the output OUT of the signal memory, because the transistor T is blocked at this time, that is to say is non-transparent.

Mit dem zweiten positiven Impuls des Steuersignales CLK wird der Transistor T kurzzeitig geöffnet, so daß das Potential des zu speichernden Signales SIN (vermindert um die Einsatz spannung des Transistors T) nun auch am Speicherknoten des zweiten Kanalanschlusses S und damit am Ausgang OUT in Form des Signales SOUT anliegt (Signalspeicher ist transparent). Nachdem der Transistor T wieder nichtleitend geworden ist, wirkt sich eine negative Flanke des zu speichernden Signal es SIN nicht auf das im Signalspeicher am zweiten Kanalanschluß S gespeicherte Potential aus (Fig. 1B). Der neue Pegel von 0 V des zu speichernden Signals SIN am Eingang IN wird erst durch den dritten Steuerimpuls des Steuersignales CLK an den zweiten Kanalanschluß S übertragen.With the second positive pulse of the control signal CLK, the transistor T is opened briefly, so that the potential of the signal SIN to be stored (reduced by the threshold voltage of the transistor T) now also at the storage node of the second channel connection S and thus at the output OUT in the form of SOUT signal is present (signal memory is transparent). After the transistor T has become non-conductive again, a negative edge of the signal to be stored it SIN does not affect the potential stored in the signal memory at the second channel connection S ( FIG. 1B). The new level of 0 V of the signal SIN to be stored at the input IN is only transmitted to the second channel connection S by the third control pulse of the control signal CLK.

Das in Fig. 1A dargestellte Ausführungsbeispiel des erfin dungsgemäßen Signalspeichers weist nur einen einzigen Transi stor auf. Daher ist dieser Signalspeicher auf sehr kleiner Fläche realisierbar. Zwar entsteht ein gewisser Aufwand durch die Notwendigkeit des Steuermittels SM, jedoch kann dieses zur Ansteuerung einer Vielzahl von gleichartigen Signalspei chern mittels desselben Steuersignales CLK verwendet werden, so daß dieser Aufwand nicht sehr ins Gewicht fällt.The embodiment shown in FIG. 1A of the latch according to the invention has only a single transi stor. This signal memory can therefore be implemented in a very small area. A certain amount of effort arises from the necessity of the control means SM, but this can be used to control a large number of similar signal memories by means of the same control signal CLK, so that this effort is not very significant.

Die Breite des positiven Steuerimpulses des Steuersignales CLK in Fig. 1B muß ausreichend groß sein, damit der Spei cherknoten, der durch die mit dem zweiten Kanalanschluß S verbundenen Leitungs- und Gatekapazitäten gebildet ist, voll ständig umgeladen werden kann.The width of the positive control pulse of the control signal CLK in Fig. 1B must be large enough so that the storage node, which is formed by the line and gate capacitances connected to the second channel connection S, can be completely reloaded.

Fig. 2 zeigt ein zweites Ausführungsbeispiel der Erfindung bei dem der zweite Kanalanschluß S über eine Treiberschaltung DRV (in diesem Fall einen Inverter) mit dem Ausgang OUT der Signalspeicher verbunden ist. Bei diesem Ausführungsbeispiel der Erfindung kann der Ausgang OUT auch belastet werden und muß nicht wie in Fig. IA ausschließlich der leistungslosen Steuerung, beispielsweise über Gates von Transistoren, die nen. Die Treiberschaltung DRV kann beispielsweise als CMOS-Inverter realisiert sein. Ein solcher Inverter ist praktisch leistungslos steuerbar, so daß das am zweiten Kanalanschluß S gespeicherte Potential auch bei Belastung des Ausganges OUT erhalten bleibt. Das Signal am Ausgang OUT ist gegenüber dem zu speichernden Signal SIN während der Transparenz des Si gnalspeichers invertiert. FIG. 2 shows a second exemplary embodiment of the invention in which the second channel connection S is connected to the output OUT of the signal memory via a driver circuit DRV (in this case an inverter). In this embodiment of the invention, the output OUT can also be loaded and need not, as in FIG. 1A, exclusively for the powerless control, for example via gates of transistors, which. The driver circuit DRV can be implemented, for example, as a CMOS inverter. Such an inverter can be controlled practically without power, so that the potential stored at the second channel connection S is retained even when the output OUT is loaded. The signal at the output OUT is inverted with respect to the signal SIN to be stored during the transparency of the signal memory.

Während die Fig. 1A und 2 dynamische Realisierungsformen des Signalspeichers zeigen, zeigt Fig. 3 ein statisches Aus führungsbeispiel. Dabei ist zwischen dem zweiten Kanalan schluß S und dem Ausgang OUT eine Halteschaltung H geschal tet. Die Halteschaltung H ist durch zwei gegenparallel ge schaltete Inverter I1, I2 gebildet. Die Funktion des Signal speichers in Fig. 3 entspricht ansonsten derjenigen des Aus führungsbeispieles in Fig. 2.While FIGS. 1A and 2 dynamic forms of realization of the latch show, Fig. 3 shows a static From operation example. In this case, a hold circuit H is switched between the second channel connection S and the output OUT. The holding circuit H is formed by two inverters I1, I2 connected in parallel. The function of the signal memory in Fig. 3 otherwise corresponds to that of the exemplary embodiment in Fig. 2nd

Auch die ihn den Fig. 2 und 3 dargestellten Ausführungsbei spiele des Signalspeichers sind sehr kleinflächig realisier bar, da zu ihrer Realisierung außer dem Transistor T nur we nige weitere Transistoren erforderlich sind.2 and 3 of the latches shown in FIGS. Are very small area realizable, since only a few other transistors are required to implement them in addition to the transistor T.

Fig. 4A zeigt ein Ausführungsbeispiel des erfindungsgemäßen synchronen Schaltwerkes. Es weist beispielhaft zwei Signal speicher SS auf, die z. B. gemäß einer der Fig. 1A, 2 oder 3 gestaltet sein können. Die Signalspeicher SS sind bei die sem Ausführungsbeispiel in einer Reihenschaltung hintereinan der geschaltet. Wichtig ist, daß das Ausgangssignal S2 des ersten Signalspeichers das Eingangssignal des zweiten Si gnalsspeichers beeinflußt. Bei einigen Realisierungsformen können zwischen den Signalspeichern, wie in Fig. 4A gezeigt, zusätzliche Logikelemente L angeordnet sein, die durch weite re (nicht dargestellte) Eingangssignale beeinflußbar sind und deren Ausgangssignal dem zweiten Signalspeicher zuführbar ist. Fig. 4A shows an embodiment of the synchronous switching mechanism according to the invention. It has two signal memory SS, for example, the z. B. can be designed according to one of FIGS. 1A, 2 or 3. The latch SS are connected in series in this embodiment in a series connection. It is important that the output signal S2 of the first signal memory influences the input signal of the second signal memory. In some implementations, additional logic elements L can be arranged between the signal memories, as shown in FIG. 4A, which can be influenced by further input signals (not shown) and whose output signal can be fed to the second signal memory.

Die beiden Signalspeicher SS des Schaltwerkes sind mit dem selben periodischen Steuersignal CLK versehen. Das Steuersi gnal CLK ist in Fig. 4B dargestellt. Es weist, wie in Fig. 1B, kurze Taktimpulse auf. In Fig. 4B sind noch weitere Si gnalverläufe dargestellt. Am Eingang des ersten Signalspei chers liegt ein erstes Signal S1 an, welches ebenfalls abhän gig vom Steuersignal CLK sei und zwischen zwei ersten Impul sen des Steuersignals einen High-Pegel aufweist. Jeder der Signalspeicher SS übernimmt während der transparenten Phase, d. h. während des hohen Pegels des Steuersignals CLK, das Si gnal an seinem Eingang, wodurch sich beim angenommenen Aus führungsbeispiel der gezeigte Signalverlauf des zweiten Si gnals S2 am Ausgang des ersten Signalspeichers und des drit ten Signals S3 am Ausgang des zweiten Signalspeichers ergibt. Dabei ist angenommen, daß die Logikelemente L das zweite Si gnal S2 unverändert an ihren Ausgang weitergeben.The two latches SS of the switching mechanism are provided with the same periodic control signal CLK. The control signal CLK is shown in Fig. 4B. As in Fig. 1B, it has short clock pulses. In Fig. 4B, further signal curves are shown. At the input of the first signal storage, a first signal S1 is present, which is also dependent on the control signal CLK and has a high level between two first pulses of the control signal. Each of the latch SS takes over during the transparent phase, that is, during the high level of the control signal CLK, the signal at its input, whereby the signal curve shown in the exemplary embodiment adopted from the second signal S2 at the output of the first latch and the third signal S3 at the output of the second signal memory. It is assumed that the logic elements L pass the second signal S2 unchanged to their output.

Insgesamt zeigt der Verlauf der Signale S1 bis S3 in Fig. 4B, daß das Schaltwerk in Fig. 4A bei diesem Ausführungsbei spiel ein Schieberegister ist. Je nachdem, ob und in welcher Weise die in Fig. 4A angedeuteten Logikelemente L das zweite Signal S2 beeinflussen, sind auch andere Funktionen des Schaltwerkes anstelle eines Schieberegisters erreichbar.Overall, the course of the signals S1 to S3 in FIG. 4B shows that the switching mechanism in FIG. 4A is a shift register in this exemplary embodiment. Depending on whether and in what way the logic elements L indicated in FIG. 4A influence the second signal S2, other functions of the switching mechanism can also be achieved instead of a shift register.

Wichtig für die fehlerfreie Funktion des Schaltwerkes ist, daß die Impulse des Steuersignals CLK lang genug sind, um den Speicherknoten jedes der zweiten Kanalanschlüsse S während der transparenten Phase durch das jeweils am ersten Kanalan schluß D anliegende, zu speichernde Signal SIN umzuladen. An sonsten ist eine Speicherung während der intransparenten Pha se nicht möglich. Hierdurch ist also eine Mindestbreite der Steuerimpulse vorgegeben. Gleichzeitig müssen die Impulse aber kurz genug sein, um die Transistoren T zu sperren, bevor das jeweils zu speichernde Signal an den Eingängen IN eine Pegeländerung aufweist. Es ist also dafür zu sorgen, daß Si gnaländerungen an den Eingängen IN der Signalspeicher erst auftreten, wenn sie bereits wieder intransparent sind. Auf diese Weise ist gewährleistet, daß sich Signaländerungen Schrittweise ohne Fehler über das Schaltwerk ausbreiten, wie in Fig. 4B gezeigt. It is important for the error-free function of the switching mechanism that the pulses of the control signal CLK are long enough to reload the storage node of each of the second channel connections S during the transparent phase by the connection D present at the first channel connection D to be stored. Otherwise, storage is not possible during the non-transparent phase. This means that a minimum width of the control pulses is specified. At the same time, however, the pulses must be short enough to block the transistors T before the signal to be stored in each case has a level change at the inputs IN. It must therefore be ensured that signal changes at the inputs IN of the signal memory only occur when they are already opaque again. In this way it is ensured that signal changes are gradually propagated through the switching mechanism without errors, as shown in FIG. 4B.

Wenn die Signalspeicher SS in Fig. 4A gemäß Fig. 1A gestal tet sind, ist es daher notwendig, daß die Logikelemente L ei ne Verzögerung des zweiten Signals S2 bewirken, da sonst bei Umladung des Ausganges OUT des ersten Signalspeichers diese Ladungsänderung sich sofort auf den Eingang IN des zweiten Signalspeichers auswirken würde. Verzögern beispielsweise die Logikelemente L Änderungen des zweiten Signals S2, übernimmt der zweite Signalspeicher das seit der letzten Taktperiode des Steuersignals CLK an seinem Eingang IN anliegende Signal, bevor es durch die Logikelemente L aufgrund der Änderung des zweiten Signal es S2 während der aktuellen Taktperiode beein flußt wird.If the latch SS in FIG. 4A according to FIG. 1A are designed, it is therefore necessary that the logic elements L cause a delay of the second signal S2, otherwise this charge change immediately affects the charge of the output OUT of the first latch Input IN of the second latch would affect. If, for example, the logic elements L delay changes in the second signal S2, the second latch takes over the signal present at the input IN since the last clock period of the control signal CLK before it is affected by the logic elements L due to the change in the second signal S2 during the current clock period becomes.

Sind die Signalspeicher SS in Fig. 4A nach Fig. 2 oder 3 gestaltet, kann bereits durch die Treiberschaltung DRV bzw. die Halteschaltung H die nötige Verzögerung des zweiten Si gnals S2 am Ausgang OUT gegenüber der Umladung des Speicher knotens am zweiten Kanalanschluß S erreicht sein, so daß zur Realisierung eines Schieberegisters die Logikschaltung L ent fallen kann. Reicht die Verzögerung nicht aus, sind auch hier verzögernde Logikelemente L vorzusehen, die im einfachsten Fall Inverter sein können.If the latch SS designed in Fig. 4A to Fig. 2 or 3, can already by the driver circuit DRV or be H the necessary delay of the second Si gnals node reaches S2 at output OUT with respect to the charge reversal of the memory at the second channel terminal S of the holding circuit , so that to implement a shift register, the logic circuit L can fall ent. If the delay is not sufficient, delaying logic elements L must also be provided here, which in the simplest case can be inverters.

Es ist besonders vorteilhaft, daß das Steuersignal CLK erfin dungsgemäß die kurzen Steuerimpulse (wie in den Fig. 1B und 4B gezeigt) aufweist. Hierdurch wird erreicht, daß der transparent schaltbare Signalspeicher SS bzw. das Latch, der eigentlich pegelsensitiv auf das Steuersignal CLK reagiert, sich so verhält, als sei er flankengesteuert (wenn man die Dauer der Steuerimpulse mit einer flachen Flanke des Steuer signals CLK gleichsetzt). Durch diesen Vorteil ist der erfin dungsgemäße, nur wenige Komponenten aufweisende Signalspei cher SS anstelle von z. B. taktflankengesteuerten Flipflops in Schaltwerken einsetzbar, wodurch eine deutliche Flächener sparnis erreichbar ist.It is particularly advantageous that the control signal CLK according to the invention has the short control pulses (as shown in FIGS . 1B and 4B). This ensures that the transparent switchable signal memory SS or the latch, which is actually level-sensitive to the control signal CLK, behaves as if it were edge-controlled (if you equate the duration of the control pulses with a flat edge of the control signal CLK). This advantage is the inven tion, only a few components Signalspei cher SS instead of z. B. clock edge-controlled flip-flops can be used in switchgear, whereby a significant space savings can be achieved.

Claims

1. Paint the transparent switchable signal memory with the following characteristics:

it has a transistor (T) with a first (D) and a second (S) channel connection and a gate connection (G),
- The first channel connection (D) is an input (IN) of the signal memory (SS), to which a signal (SIN) to be stored can be applied,
the second channel connection (S) is a capacitive memory node and is connected to an output (OUT) of the signal memory (SS),
- A control signal (CLK) can be applied to the gate connection (G).

2. latch according to claim 1, where the second channel connector (S) connects directly to the output (OUT) is connected.

3. latch according to claim 1, in the between the second channel connection (S) and the off gang (OUT) a driver circuit (DRV) is arranged.

4. latch according to claim 1, in the between the second channel connection (S) and the off gang (OUT) a holding circuit (H) is arranged.

5. latch according to one of the preceding claims, in which the control signal (CLK) periodically short pulses points through which the transistor (T) can be switched on.

6. Synchronous switching mechanism with at least two signal memories (SS) according to claim 5 with the following features:

- the signal memories (SS) are connected in series,
the same control signal (CLK) can be fed to both signal memories (SS),
the pulses of the control signal (CLK) are long enough to reload the storage node of each of the second channel connections (S) by the signal to be stored (SIN) present at the first channel connection (D),
- The pulses are short enough to block the transistors (T) before the signal to be stored (SIN) has a level change.

7. synchronous switching mechanism according to claim 6, which is a shift register.

8. synchronous switching mechanism according to claim 6, in which in the series connection of the memory circuits (SS) arranged between these additional logic elements (L) are.