DE19608003C2 - Power field effect transistor and method for its production - Google Patents

Power field effect transistor and method for its production

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Description

Die Erfindung betrifft einen Leistungs-Feldeffekt-Transistor nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zu seiner Herstellung.The invention relates to a power field effect transistor according to the preamble of Claim 1 and a process for its preparation.

Ein solcher Feldeffekt-Transistor ist aus der Veröffentlichung von B. Jayant Baliga: "Modern Power Devices", John Wiley und Sons, N. Y. 1987, bekannt. Im Kapitel 4 des Buches über Leistungs-FETs wird eine Struktur beschrieben, welche ein zwischen Drain und Source gelegenes vergrabenes Gate behandelt. Hierbei treten kurze Kanäle auf, welche auch in die gitterartigen Strukturen des Gates ein unzureichendes Abschnür- und Sperverhalten zeigen.Such a field effect transistor is from the publication by B. Jayant Baliga: "Modern Power Devices ", John Wiley and Sons, N.Y. 1987. In chapter 4 of the book on Power FETs are described as a structure that is between drain and source located buried gate treated. Here short channels occur, which also in the lattice-like structures of the gate show inadequate pinching and blocking behavior.

Die Dotierung der Driftzone zwischen Gate und Drain bestimmt die maximale Sperrspannung. Hohe Sperrspannungen erfordern eine geringe Dotierung der Driftzone, was aber mit einem hohen Driftzonen-Widerstand einhergeht.The doping of the drift zone between gate and drain determines the maximum Reverse voltage. High reverse voltages require a low doping of the drift zone, what but is associated with a high drift zone resistance.

Die Nachteile der bisher übliches Technik für vertikale FETs für hohe Leistungen sind folgende:
The disadvantages of the conventional technology for vertical FETs for high power are as follows:

  • - Die vertikale Kanalzone hat nur dann eine gute Abschnürung zur Folge, wenn das Verhältnis von Kanalbreie zur -länge sehr viel kleiner als "1" ist. Die Länge des Kanals bzw. seine Tiefe ist allerdings technologisch beschränkt. Die Grenzen der lateralen Strukturierung die durch die Maskentechnik gegeben sind, verhindern dann die Einstellung des genannten günstigen Verhältnisses zwischen Kanalbreite auf - länge. Das hat ein schlechtes Abschnürverhalten d. h. geringe Spannungsverstärkung zur Folge.- The vertical channel zone only results in a good restriction if that The ratio of channel width to length is much smaller than "1". The length of the However, the channel or its depth is technologically limited. The limits of prevent lateral structuring that is given by the mask technique the setting of the above-mentioned favorable ratio between channel width to - length. This has poor pinch-off behavior d. H. low voltage gain result.
  • - Für hohe Sperrspannungen werden eine geringe Dotierung und eine entsprechend große Länge der Driftzone erforderlich. Durch den daraus resultierenden hohen Widerstand ("On-Widerstand") der Driftzone wird die maximale Stromdichte stark eingeschränkt. Für Silizium-Leistungsbauelemente finden derartige Strukturen folglich keine Verwendung.- For high reverse voltages, a low doping and a corresponding large length of the drift zone required. Due to the resulting high Resistance ("on-resistance") of the drift zone, the maximum current density becomes strong limited. Such structures are consequently found for silicon power components no use.

Der Erfindung liegt die Aufgabe zugrunde, einen vertikalen Feldeffekt-Transistor hoher Leistung und Spannungsfestigkeit der eingangs genannten Art so weiterzuentwickeln, daß er für höhere Sperrspannungen ausgelegt werden kann und gleichzeitig die Leitfähigkeit im eingeschalteten Zustand verbessert ist.The invention has for its object a higher vertical field effect transistor To develop performance and dielectric strength of the type mentioned so that he can be designed for higher reverse voltages and at the same time the conductivity in the switched on state is improved.

Diese Aufgabe wird durch die im Kennzeichen des Anspruchs 1 aufgeführten Merkmale gelöst.This object is achieved by the features listed in the characterizing part of claim 1 solved.

Weiterbildungen der Erfindung und ein Verfahren zur Herstellung von erfindungsgemäßen vertikalen Feldeffekt-Transistoren sind in den Unteransprüchen enthalten.Developments of the invention and a method for producing inventive vertical field effect transistors are contained in the subclaims.

Einsatzgebiete der Erfindung sind u. a hochsperrende Bauelemente für die Antriebstechnik. Solche Bauelemente können beispielsweise für Umrichter in Elektroantrieben verwendet werden.Areas of application of the invention are u. a high-blocking components for drive technology. Such components can be used, for example, for converters in electric drives become.

Das Wesen der Erfindung besteht darin, daß die Gateregion in dem vertikalen Bauelement zunächst lateral ausgebildet ist und eine große horizontale Ausbreitung aufweist. Diese laterale Kanalzone wird durch das vergrabene Gate in Verbindung mit dem Gate an der Oberfläche besonders gut steuerbar. Der Strom fließt dabei durch eine Verbindungszone und ein Durchlaßgebiet. Darunter liegt die Driftzone, welche einerseits den Stromfluß zum Drainkontakt ermöglicht, andererseits aber die Sperrspannung aufnimmt.The essence of the invention is that the gate region in the vertical component is initially formed laterally and has a large horizontal spread. This lateral channel zone is through the buried gate in connection with the gate at the The surface is particularly easy to control. The current flows through a connection zone and a pass area. Below is the drift zone, which on the one hand is the flow of electricity to the Drain contact allows, but on the other hand absorbs the reverse voltage.

Die erfindungsgemäße Zonenstruktur hat den Vorteil, daß die Steuerung des Transistors von der Driftzone entkoppelt ist und dadurch können beide Bereiche unabhängig voneinander optimiert werden. Außerdem kann erreicht werden, daß sich das Bauelement bei fehlender Steuerspannung am Gate im ausgeschalteten Zustand befindet und zwar unabhängig von der Dicke und Dotierung der Kanalzone.The zone structure according to the invention has the advantage that the control of the transistor of the drift zone is decoupled and as a result both areas can be used independently be optimized. It can also be achieved that the component is missing Control voltage at the gate is in the off state, regardless of the Thickness and doping of the channel zone.

Für die Driftzone sind die Spannungsfestigkeit und der On-Widerstand des Materials von entscheidender Bedeutung. Günstig sind deshalb halbleitende Materialien mit einer großen Bandlücke (SiC, Diamant, AlN, GaN, BN), welche hohe Durchbruchspannungen bei im Vergleich zu Silizium erheblich höheren Dotierungen erreichen.For the drift zone, the dielectric strength and the on-resistance of the material are from vitally important. Semiconducting materials with a large size are therefore favorable Band gap (SiC, diamond, AlN, GaN, BN), which have high breakdown voltages at im Achieve significantly higher dopings compared to silicon.

Das Substrat soll möglichst niederohmig sein. Als Material für das Substrat kann entweder das gleiche Material wie für die Driftzone genommen werden oder auch Silizium.The substrate should be as low-resistance as possible. As a material for the substrate, either the same material as for the drift zone or silicon.

Weitere Vorteile sind:
Other advantages are:

  • 1. Beispielsweise kann die Dotierung im Kanal von der Driftzone verschieden gewählt werden, so daß in der Kanalzone ein geringerer Beitrag zum On-Widerstand entsteht. 1. For example, the doping in the channel can be chosen to be different from the drift zone so that a smaller contribution to the on-resistance is created in the channel zone.  
  • 2. Die Kanallänge kann beliebig variiert werden. Einerseits muß sie groß genug sein, um gute Abschnüreigenschaften zu gewährleisten, andererseits klein genug, um den On- Widerstand möglichst gering zu halten.2. The channel length can be varied as desired. On the one hand, it must be large enough to to ensure good locking properties, on the other hand small enough to prevent the on- To keep resistance as low as possible.
  • 3. Heteroepitaxie bzw. Heteropolytypepitaxie ist möglich. Das Material bzw. der Polytyp für die Kanalzone besitzt dabei die höhere Mobilität und damit den geringeren On-Widerstand.3. Heteroepitaxy or heteropolytype epitaxy is possible. The material or the Polytyp for the canal zone has the higher mobility and thus the lower On resistance.
  • 4. Insbesondere ist ein Schaltzustand, bei dem der Transistor normalerweise aus­ geschaltet ist (Normally-Off) ist, gewährleistet. Die Dotierung der Epitaxieschicht kann entgegen der des Sourcegebietes gewählt werden.4. In particular, is a switching state in which the transistor is normally off is switched (Normally-Off) is guaranteed. The doping of the epitaxial layer can be chosen against that of the source area.

Beispiele für die Erfindung werden nachstehend anhand der Zeichnung näher erläutert.Examples of the invention are explained below with reference to the drawing.

Dabei zeigt:It shows:

Fig. 1 einen Querschnitt durch das streifenförmige Bauelement; Fig. 1 shows a cross section through the strip-shaped element;

Fig. 2 die wesentlichen Abmessungen eines Bauelements; Fig. 2 shows the essential dimensions of a device;

Fig. 3-5 die wesentlichen Schritte zur Herstellung eines erfindungsgemäßen Transistors und Fig. 3-5 the essential steps for producing a transistor according to the invention and

Fig. 6 die Ergebnisse einer Simulation des Betriebs eines Bauelements nach Fig. 2 und Fig. 6 shows the results of a simulation of the operation of a device according to Fig. 2 and

Fig. 7-9 alternative Ausführungsformen des Bauelementes. Fig. 7-9 alternative embodiments of the component.

Der erfindungsgemäße vertikale Feldeffekt-Transistor 1 ist in Fig. 1 und 2 dargestellt und besteht im wesentlichen aus dem Substrat 2 (n+- oder p+-dotiert), an dessen Unterseite der Drainkontakt 3 angebracht ist, der Driftzone 4, welche eine n--Dotierung aufweist, dem vergrabenen Gate 7, welches sich nur teilweise über die Driftzone 4 erstreckt und welches p+-dotiert ist, der Kanalzone 5, der in diese Kanalzone eingebetteten Source-Region 6, welche n+-dotiert ist und einem unter dem Gateoxid 17 liegenden Verbindungsgebiet 18, welches n-dotiert ist.The vertical field-effect transistor 1 according to the invention is shown in FIGS. 1 and 2 and consists essentially of the substrate 2 (n + or p + -doped), on the underside of which the drain contact 3 is attached, the drift zone 4 , which has an n - Doping, the buried gate 7 , which extends only partially over the drift zone 4 and which is p + -doped, the channel zone 5 , the embedded in this channel zone 6 , which is n + -doped and one under the gate region 17 lying connection region 18 , which is n-doped.

Als Material für das Substrat kann entweder das gleiche Material wie die Driftzone genommen werden oder auch Silizium. Das Substrat soll natürlich möglichst niederohmig sein. Das Driftzonenmaterial kann halbleitender Diamant, AlN, GaN, ein anderes Nitrid oder SiC sein. Dabei ist die Spannungsfestigkeit des Materials die entscheidende Größe. Die Kanalzone 5 besteht vorzugsweise aus dem gleichen Material wie die Driftzone 4, jedoch ist das Material so auszuwählen, daß die Majoritätsladungsträger dort eine möglichst hohe Mobilität besitzen.Either the same material as the drift zone or silicon can be used as the material for the substrate. The substrate should of course be as low-resistance as possible. The drift zone material can be semiconducting diamond, AlN, GaN, another nitride or SiC. The material's dielectric strength is the decisive factor. The channel zone 5 is preferably made of the same material as the drift zone 4 , but the material must be selected so that the majority charge carriers have the highest possible mobility there.

Bei einem vorteilhaften Ausführungsbeispiel der Erfindung für hohe Sperrspannungen von beispielsweise 1500 V wird als Material für die Driftzone ein hexagonaler Polytyp von SiC (4H oder 6H) verwendet. Die n-dotierte Driftzone hat eine Konzentration der Dotierung von ND = 8 . 1015 cm-3. Die Tiefe c der Driftzone beträgt c = 14 µm. Die Maße sind in Fig. 2 eingetragen. Die Driftzone 4 erstreckt sich über die gesamte Breite des Bauelements.In an advantageous embodiment of the invention for high reverse voltages of, for example, 1500 V, a hexagonal polytype of SiC ( 4 H or 6 H) is used as the material for the drift zone. The n-doped drift zone has a concentration of the doping of N D = 8. 10 15 cm -3 . The depth c of the drift zone is c = 14 µm. The dimensions are entered in Fig. 2. The drift zone 4 extends over the entire width of the component.

Das vergrabene Gate 7 ist in Fig. 2 ebenso wie das gesamte Bauelement nur zur Hälfte dargestellt. Seine Stärke beträgt vorzugsweise b = 0,5 µm. Das Sourcegebiet 6 hat eine Breite von m = 4 µm, das vergrabene Gate entsprechend eine Breite von 6 µm. Für jedes Bauelement bleibt neben dem vergrabenen Gate ein Durchlaßgebiet 14 unterhalb des Verbindungsgebiets 18 übrig, welches sich für die ganze Anordnung vorzugsweise streifenförmig parallel zu den Elektroden erstreckt. Die Breite beträgt vorzugsweise etwa 1 = 2 µm. Die Tiefe der Kanalzone 5 beträgt a = 0,25 µm. Die Kanallänge L beträgt 2 µm. Die Kanalzone besteht vorzugsweise aus 4H-SiC, welches epitaktisch aufgewachsen ist. Die Dotierung der Kanalzone 5 beträgt wie die des Verbindungsgebiets N = 1017 cm-3.The buried gate 7 , like the entire component, is only shown in half in FIG. 2. Its thickness is preferably b = 0.5 μm. The source region 6 has a width of m = 4 μm, the buried gate correspondingly a width of 6 μm. For each component, in addition to the buried gate, a passage region 14 remains below the connection region 18 , which for the entire arrangement preferably extends in a strip shape parallel to the electrodes. The width is preferably approximately 1 = 2 μm. The depth of the channel zone 5 is a = 0.25 µm. The channel length L is 2 µm. The channel zone preferably consists of 4H-SiC, which has grown epitaxially. The doping of the channel zone 5 , like that of the connection region, is N = 10 17 cm -3 .

Fig. 6 zeigt Computer-Simulationsergebnisse für das in Fig. 2 dargestellte Bauelement. Aufgetragen ist die Drain-Stromdichte in Abhängigkeit von der Drain-Source-Spannung für verschiedene Gate-Spannungen Vgs. Die Durchbruchspannung beträgt ca. 1500 V ab. Der On-Widerstand wird zu Ron = 1,1 . 10-2 Ωcm-2, bestimmt, bei Vgs = 20 V. Auch das Sättigungsverhalten des Drainstroms wird deutlich. FIG. 6 shows computer simulation results for the component shown in FIG. 2. The drain current density is plotted as a function of the drain-source voltage for various gate voltages V gs . The breakdown voltage is about 1500 V. The on resistance becomes R on = 1.1. 10 -2 Ωcm -2, determined, at V gs = 20 V. The saturation behavior of the drain current is also clear.

Es ist allgemein bekannt, daß andere Durchbruchspannungen durch entsprechende Anpassung der Driftzonen-Dotierung ND eingestellt werden können. Alternativ zu der üblichen streifenförmigen Auslegung des Bauelements bieten sich zellenförmige (z. B. hexagonale) oder rotationssymmetrische Anordnungen an.It is generally known that other breakdown voltages can be set by appropriately adapting the drift zone doping N D. As an alternative to the usual strip-shaped design of the component, cell-shaped (e.g. hexagonal) or rotationally symmetrical arrangements are available.

Bei Ausführungen für sehr hohe Sperrspannungen kann es vorteilhaft sein, wenn das Substrat p+-dotiert oder bei sehr dünnen Substraten lateral abwechselnd p- und n-dotiert wird und damit als drainseitiger Emitter durch eine Ladungsträgerüberschwemmung der Driftzone den On-Widerstand weiter herabsetzt. Eine Alternative (bei p+-dotiertem Substrat) besteht darin eine zusätzliche, n-dotierte "Pufferschicht" zwischen Driftzone und Substrat einzufügen.In versions for very high reverse voltages, it can be advantageous if the substrate is p + -doped or laterally alternately p-doped and n-doped in the case of very thin substrates and thus further reduces the on-resistance as a drain-side emitter due to charge carrier flooding of the drift zone. An alternative (for p + -doped substrate) is to insert an additional, n-doped "buffer layer" between the drift zone and the substrate.

Der Gatekontakt 20 an der Oberfläche kann mit dem vergrabenen Gate 7 entlang der Leiterbahn punktuell verbunden werden oder aber an den Rändern, an welchen das vergrabene Gate an die Oberfläche geführt wird.The gate contact 20 on the surface can be connected to the buried gate 7 at points along the conductor track or at the edges at which the buried gate is led to the surface.

In der beschriebenen Ausführungsform ist das vergrabene Gate 7 mit dem Sourcekontakt 8 kurzgeschlossen, so daß die Steuerung des Kanals im wesentlichen durch die Oberflächen- Gatezone 17 erreicht wird.In the described embodiment, the buried gate 7 is short-circuited to the source contact 8 , so that the control of the channel is essentially achieved by the surface gate zone 17 .

Die Breite 1 der Lücke im Gate 7, dem sogenannten Durchlaßgebiet 14, kann je nach Dotierung zwischen 0,2 µ und 20 µ variieren. Dabei ist für eine höhere Dotierung der niedrigere und für eine niedrigere Dotierung der höhere Wert für 1 vorzusehen. Vorzugsweise ist die Breite des Verbindungsgebietes 18 gleich der Breite des Durchlaßgebiets 14. Die Breite des Verbindungsgebietes kann bis zu 50% gegenüber der Breite des Durchlaßgebietes variieren. Dies hängt im wesentlichen von den Justiertoleranzen ab. Während die Kanallänge L von 0,2 µ bis 5 µ variieren kann, ist die Tiefe der Kanalzone 5 unkritisch, sollte aber nicht zu groß sein.The width 1 of the gap in the gate 7 , the so-called pass region 14 , can vary between 0.2 μ and 20 μ depending on the doping. The lower value must be provided for a higher doping and the higher value for 1 for a lower doping. The width of the connection region 18 is preferably equal to the width of the passage region 14 . The width of the connection area can vary up to 50% compared to the width of the pass area. This essentially depends on the adjustment tolerances. While the channel length L can vary from 0.2 µ to 5 µ, the depth of the channel zone 5 is not critical, but should not be too great.

Wie Fig. 7 zeigt, wird in einer weiteren bevorzugten Ausführungsform der Erfindung der leitfähige Kanal durch eine weitere Dotierzone 19 fest hergestellt und durch eine entsprechende Spannung am obenliegenden Gate 20 abgeschnürt.As shown in FIG. 7, in a further preferred embodiment of the invention the conductive channel is firmly established by a further doping zone 19 and pinched off by a corresponding voltage at the gate 20 above.

Fig. 8 zeigt eine weitere bevorzugte Ausführungsform, bei der das Verbindungsgebiet 18 selbstjustierend zum obenliegenden Gate hergestellt wird. Hierbei entsteht auf der Source- Seite 6 eine spiegelbildlich zum Verbindungsgebiet 18 liegende gleichartige Dotierzone. Die Herstellung kann beispielsweise durch Ionenimplantation erfolgen. Hierdurch wird die Länge des Kanals besonders exakt eingestellt. FIG. 8 shows a further preferred embodiment, in which the connection region 18 is produced in a self-aligning manner with respect to the overhead gate. This creates a similar doping zone on the source side 6 , mirroring the connection region 18 . The production can take place, for example, by ion implantation. As a result, the length of the channel is set particularly precisely.

In Fig. 9 wurde das Verbindungsgebiet 18 gleichzeitig mit dem Source-Gebiet 6 erstellt (z. B. durch Ionenimplantation selbstjustierend zum obenliegenden Gate 20). Dabei wird die Kanalzone 5 lateral auf die Ausdehnung des vergrabenen Gates 7 begrenzt. Dies kann beispielsweise durch gleichzeitige Mehrfachimplantation der Kanal- und der Gatezone erreicht werden.In FIG. 9, the connection region 18 was created simultaneously with the source region 6 (for example, self-aligning to the overhead gate 20 by ion implantation). The channel zone 5 is laterally limited to the extent of the buried gate 7 . This can be achieved, for example, by simultaneous multiple implantation of the channel and gate zones.

Auch die Strukturen in Fig. 8 und Fig. 9 können vorzugsweise mit einer zusätzlichen Dotierzone wie nach Fig. 7 hergestellt werden. Also the structures in Figs. 8 and FIG. 9 may be made preferably with an additional Dotierzone as claimed in Fig. 7.

Das zusätzliche Kanalgebiet 19 wird beispielsweise durch Ionenimplantation in seiner Tiefe und Dotierung technolgisch sicher und einfach eingestellt, so daß ein leichtes Abschnüren des Stromflusses auch mit kleinen Spannungen am obenliegenden Steuergate 20 erreicht werden kann.The depth and doping of the additional channel region 19 is set in a technically safe and simple manner, for example by ion implantation, so that the current flow can be easily cut off even with small voltages at the control gate 20 located above.

Ohne Kurzschluß zwischen Gate 7 und Sourcekontakt 8, kann das vergrabene Gate 7 beispielsweise auch mit einer entsprechenden Vorspannung zur Beeinflussung der Schwellenspannung des obenliegenden Gates 20 verwendet werden.Without a short circuit between gate 7 and source contact 8 , buried gate 7 can also be used, for example, with a corresponding bias voltage to influence the threshold voltage of overhead gate 20 .

Als Material für das Bauelement kommen alle Halbleiter mit großem Bandabstand in Frage. Solche Materialien sind z. B. Siliziumkarbid, AlN, GaN, BN und halbleitender Diamant. Diese Materialien werden eingesetzt, wenn es auf hohe Spannungsfestigkeit ankommt. Sie werden im allgemeinen auf einem Substrat aus gleichem Material wie die Driftzone oder Silizium abgeschieden oder gebondet. Das Bonden ist ein Verfahren, bei welchem zwei Halbleiterscheiben aufeinandergelegt und mittels hoher Temperatur miteinander verbunden werden.All semiconductors with a large band gap can be used as the material for the component. Such materials are e.g. As silicon carbide, AlN, GaN, BN and semiconducting diamond. This Materials are used when it comes to high dielectric strength. you will be generally on a substrate made of the same material as the drift zone or silicon deposited or bonded. Bonding is a process in which two Semiconductor wafers placed on top of one another and connected to one another by means of high temperature become.

Im folgenden wird ein Herstellungsverfahren für ein bevorzugtes Bauelement beschrieben. Zunächst wird SiC, das Ausgangsmaterial für das Bauelement als n-Schicht 4, epitaxial auf einem niederohmigen, halbleitendem Substrat 2 abgeschieden. Die Dotierung ND wird entsprechend der maximalen Sperrspannung gewählt, ebenso die Dicke. Darauf wird, wie in Fig. 3 dargestellt, eine Maske 12 aus SiO2 aufgebracht und eine p+-Zone 7 durch Ionenimplatation erzeugt. In einem weiteren Schritt wird die Maske 12 entfernt und, wie Fig. 4 zeigt, eine Kanalzone 5 epitaxial abgeschieden. Dicke und Dotierung sind sowohl für eine gute Kanalleitfähigkeit als auch für günstige Sperreigenschaften zu optimieren. Bei SiC kann dies auch durch Polytypwechsel erreicht werden. Anschließend werden jeweils durch Maskierung und Ionenimplantation die Zonen 6 und 18 erzeugt. Darauf folgt die Oxidation zur Herstellung der Isolierschicht 17 für das obenliegende Gate.A manufacturing method for a preferred component is described below. First, SiC, the starting material for the component as an n-layer 4 , is deposited epitaxially on a low-resistance, semiconducting substrate 2 . The doping N D is chosen according to the maximum reverse voltage, as is the thickness. A mask 12 made of SiO 2 is applied thereon, as shown in FIG. 3, and a p + zone 7 is generated by ion implantation. In a further step, the mask 12 is removed and, as shown in FIG. 4, a channel zone 5 is deposited epitaxially. Thickness and doping have to be optimized both for good channel conductivity and for favorable barrier properties. With SiC this can also be achieved by changing the polytype. Zones 6 and 18 are then generated by masking and ion implantation. This is followed by the oxidation to produce the insulating layer 17 for the overhead gate.

Als weiterer Schritt wird entsprechend Fig. 5 die Kontaktierung des vergrabenen Gates und die Herstellung des obenliegenden Gates durchgeführt. Sie besteht darin, daß zunächst ein Graben geätzt, und Metall 11 aufgebracht und strukturiert wird. Als Metalle kommen beispielsweise Aluminium, Titan, Ni oder NiCr in Frage. Die Rückseite des Substrats wird in üblicher Weise kontaktiert und bildet den Drainkontakt 3, der in Fig. 2 schematisch dargestellt ist.As a further step Fig accordingly. 5, the contacting of the buried gates and production carried out of the overlying gate. It consists in firstly etching a trench and applying and structuring metal 11 . Examples of suitable metals are aluminum, titanium, Ni or NiCr. The back of the substrate is contacted in the usual way and forms the drain contact 3 , which is shown schematically in FIG. 2.

Claims (24)

1. Leistungs-Feldeffekt-Transistor mit einem auf einem Substrat angebrachten Drainkontakt, einer Driftzone, einem Gate- und einem Sourcekontakt, wobei die Elektrodenanordnung des Feldeffekt-Transistors mit einem vergrabenen Gate überwiegend vertikal ausgeführt ist, dadurch gekennzeichnet, daß die Kanalzone (5) im wesentlichen lateral entlang der vergrabenen Gatezone (7) und dem obenliegenden Gate (20) angeordnet ist und über ein Verbindungsgebiet (18) und ein Durchlaßgebiet (14) mit der Driftzone (4) verbunden ist.1. Power field effect transistor with a drain contact attached to a substrate, a drift zone, a gate and a source contact, the electrode arrangement of the field effect transistor with a buried gate being predominantly vertical, characterized in that the channel zone ( 5 ) is arranged essentially laterally along the buried gate zone ( 7 ) and the overhead gate ( 20 ) and is connected to the drift zone ( 4 ) via a connecting region ( 18 ) and a pass-through region ( 14 ). 2. Leistungs-Feldeffekt-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Polarität der Dotierung der vergrabenen Gatezone (7), entgegengesetzt derjenigen der Driftzone (4) und die der Kanalzone (5) und des Substrats (2) unabhängig voneinander gleich oder entgegengesetzt der Driftzone (4) ist.2. Power field effect transistor according to claim 1, characterized in that the polarity of the doping of the buried gate zone ( 7 ), opposite to that of the drift zone ( 4 ) and that of the channel zone ( 5 ) and the substrate ( 2 ) independently of one another or opposite the drift zone ( 4 ). 3. Leistungs-Feldeffekt-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Driftzone (4) aus dem Halbleitermaterial mit großem Bandabstand besteht.3. Power field effect transistor according to claim 1 or 2, characterized in that the drift zone ( 4 ) consists of the semiconductor material with a large band gap. 4. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Substrat (2) aus dem gleichem Material wie die Driftzone (4), bzw. einem Polytyp desselben, besteht, welches möglichst niederohmig dotiert ist.4. Power field effect transistor according to one of claims 1 to 3, characterized in that the substrate ( 2 ) consists of the same material as the drift zone ( 4 ), or a polytype thereof, which is doped as low as possible. 5. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Substrat (2) aus Silizium besteht, welches möglichst niederohmig dotiert ist.5. Power field effect transistor according to one of claims 1 to 3, characterized in that the substrate ( 2 ) consists of silicon, which is doped as low as possible. 6. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Substrat (2) aus SiC besteht, welches möglichst niederohmig dotiert ist.6. Power field effect transistor according to one of claims 1 to 3, characterized in that the substrate ( 2 ) consists of SiC, which is doped as low as possible. 7. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Kanalzone (5) aus einem Halbleitermaterial besteht, welches epitaktisch aufgewachsen ist.7. Power field effect transistor according to one of claims 1 to 6, characterized in that the channel zone ( 5 ) consists of a semiconductor material which has grown epitaxially. 8. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Kanalzone (5) aus einem Halbleiter mit hoher Beweglichkeit besteht, welches epitaktisch aufgewachsen ist. 8. Power field effect transistor according to one of claims 1 to 5, characterized in that the channel zone ( 5 ) consists of a semiconductor with high mobility, which has grown epitaxially. 9. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Kanalzone aus 3C-SiC besteht.9. Power field effect transistor according to one of claims 1 to 8, characterized characterized in that the channel zone consists of 3C-SiC. 10. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Kanalzone aus 4H-SiC besteht.10. Power field effect transistor according to one of claims 1 to 8, characterized characterized in that the channel zone consists of 4H-SiC. 11. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Kanalzone aus Silizium besteht.11. Power field effect transistor according to one of claims 1 to 8, characterized characterized in that the channel zone consists of silicon. 12. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Kanalzone aus GaAs besteht.12. Power field effect transistor according to one of claims 1 to 8, characterized characterized in that the channel zone consists of GaAs. 13. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der vergrabene Gate-Kontakt (11) in einem Randbereich freigelegt und kontaktiert ist.13. Power field effect transistor according to one of claims 1 to 12, characterized in that the buried gate contact ( 11 ) is exposed and contacted in an edge region. 14. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Oberflächen-Gatezone (20) mit dem Gate (7) leitend verbunden ist.14. Power field effect transistor according to one of claims 1 to 13, characterized in that the surface gate zone ( 20 ) with the gate ( 7 ) is conductively connected. 15. Leistungs-Feldeffekt-Transistors nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die vergrabene Gatezone (7) mit dem Source-Kontakt (8) elektrisch kurzgeschlossen ist und zur Steuerung der Kanalzone die Oberflächen- Gatezone (20) getrennt kontaktiert ist.15. Power field effect transistor according to one of claims 1 to 13, characterized in that the buried gate zone ( 7 ) with the source contact ( 8 ) is electrically short-circuited and contacted separately to control the channel zone, the surface gate zone ( 20 ) is. 16. Leistungs-Feldeffekt-Transistors nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß für SiC die Kanalzone mit N = 1015 bis 1018 cm-3 dotiert ist.16. Power field effect transistor according to one of claims 1 to 15, characterized in that the channel zone for SiC is doped with N = 10 15 to 10 18 cm -3 . 17. Leistungs-Feldeffekt-Transistors nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß für SiC die Driftzone mit N = 1013 bis 1017 cm-3 dotiert ist.17. Power field effect transistor according to one of claims 1 to 16, characterized in that for SiC the drift zone is doped with N = 10 13 to 10 17 cm -3 . 18. Leistungs-Feldeffekt-Transistor nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß das Verbindungsgebiet (18) etwa so breit wie das Durchlaßgebiet (14) ausgeführt ist, und daß dessen Breite nur um max. 50% von der Breite des Durchlaßgebietes abweicht. 18. Power field-effect transistor according to one of claims 1 to 17, characterized in that the connection region ( 18 ) is approximately as wide as the pass region ( 14 ), and that its width is only by max. 50% deviates from the width of the passband. 19. Verfahren zum Herstellen eines Leistungs-Feldeffekt-Transistors mit einem auf einem Substrat angebrachten Drainkontakt, einer Driftzone, einem Gate- und einem Sourcekontakt, wobei die Elektrodenanordnung des Feldeffekt-Transistors mit einem vergrabenen Gate überwiegend vertikal ausgeführt ist, nach Anspruche 1, dadurch gekennzeichnet, daß auf einem niederohmigen Substrat (2) eine Driftzone (4) abge­ schieden wird, daß eine mit einem Durchlaß (14) versehene Gatezone (7) mit einer Dotierung, deren Polarität der Dotierung der Driftzone entgegengesetzt ist, erzeugt wird, daß darauf eine Kanalzone (5) abgeschieden und ein Sourcegebiet und Verbindungsgebiet in die Kanalzone implantiert wird und daß anschließend die Kontaktierung der Gate-, Source- und Draingebiete durchgeführt werden.19. A method for producing a power field effect transistor with a drain contact mounted on a substrate, a drift zone, a gate and a source contact, wherein the electrode arrangement of the field effect transistor with a buried gate is predominantly vertical, according to claim 1, thereby characterized in that a drift zone ( 4 ) is deposited on a low-resistance substrate ( 2 ), that a gate zone ( 7 ) provided with a passage ( 14 ) is produced with a doping whose polarity is opposite to the doping of the drift zone, that thereon a channel zone ( 5 ) is deposited and a source region and connection region are implanted in the channel zone and that the contacting of the gate, source and drain regions is then carried out. 20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die vergrabene Gatezone (7) durch Ionenimplantation in die Driftzone erzeugt wird, wobei der Durchlaß (14) durch eine Maskierung hergestellt wird.20. The method according to claim 19, characterized in that the buried gate zone ( 7 ) is produced by ion implantation in the drift zone, the passage ( 14 ) being produced by masking. 21. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die Gatezone (7) epitaktisch auf die Driftzone (4) aufgewachsen wird, wobei das Durchlaßgebiet (14) durch Ionenimplantation erzeugt wird.21. The method according to claim 19, characterized in that the gate zone ( 7 ) is epitaxially grown on the drift zone ( 4 ), the pass region ( 14 ) being generated by ion implantation. 22. Verfahren zum Herstellen eines vertikalen Feldeffekt-Transistors nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, daß auf einem niederohmigen Substrat (2) eine Epitaxieschicht abgeschieden wird, daß durch eine tiefe Ionenimplantation eine Gatezone (7) mit einer Dotierung, deren Polarität der Dotierung der Epitaxieschicht entgegengesetzt ist, hergestellt wird, daß dabei die Epitaxieschicht in eine Driftzone (4) und eine Kanalzone (5) geteilt wird, welche mit einem durch Maskierung entstehenden Durchlaß (14) verbunden sind, und daß an die Implantation des Sourcegebietes anschließend die Kontaktierungen der Gate-, Source- und Draingebiete durchgeführt werden.22. A method for producing a vertical field-effect transistor according to one of claims 19 to 21, characterized in that an epitaxial layer is deposited on a low-resistance substrate ( 2 ), that by a deep ion implantation a gate zone ( 7 ) with a doping whose polarity opposite to the doping of the epitaxial layer, it is produced that the epitaxial layer is divided into a drift zone ( 4 ) and a channel zone ( 5 ), which are connected to a passage ( 14 ) created by masking, and that after the implantation of the source region the contacts of the gate, source and drain regions are carried out. 23. Verfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, daß der Gatekontakt (11) in einem geätzten Graben hergestellt wird.23. The method according to any one of claims 19 to 21, characterized in that the gate contact ( 11 ) is made in an etched trench. 24. Verfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, daß die Gatezone (7) mittels einer die Kanalzone durchdringenden Ionenimplantation an die Oberfläche geführt und dort kontaktiert wird.24. The method according to any one of claims 19 to 21, characterized in that the gate zone ( 7 ) is guided to the surface by means of an ion implantation penetrating the channel zone and contacted there.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281521B1 (en) * 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
US6107127A (en) * 1998-09-02 2000-08-22 Kocon; Christopher B. Method of making shallow well MOSFET structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2205749B1 (en) * 1972-11-09 1978-03-31 Teszner Stanislas
DE2611338C3 (en) * 1976-03-17 1979-03-29 Siemens Ag, 1000 Berlin Und 8000 Muenchen Field effect transistor with a very short channel length
IT1154298B (en) * 1981-02-23 1987-01-21 Motorola Inc IMPROVEMENT IN MOS POWER TRANSISTORS
US4454523A (en) * 1981-03-30 1984-06-12 Siliconix Incorporated High voltage field effect transistor
US4956700A (en) * 1987-08-17 1990-09-11 Siliconix Incorporated Integrated circuit with high power, vertical output transistor capability
JPH01196873A (en) * 1988-02-02 1989-08-08 Sharp Corp silicon carbide semiconductor device
FR2695253B1 (en) * 1990-05-09 1997-09-19 Int Rectifier Corp POWER TRANSISTOR DEVICE HAVING AN ULTRA-DEEP INCREASED CONCENTRATION REGION.
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Modern Power Devices, John Wiley a. Sons, N.Y. 1987 *

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