DE1940297C3

DE1940297C3 - Switching arrangement for scanning or switching through data supplied via a plurality of input lines

Info

Publication number: DE1940297C3
Application number: DE1940297A
Authority: DE
Inventors: Duane Corbit Fullerton Calif. Fox (V.St.A.)
Original assignee: North American Rockwell Corp
Current assignee: Boeing North American Inc
Priority date: 1968-08-07
Filing date: 1969-08-07
Publication date: 1975-10-09
Also published as: GB1243886A; JPS5217369B1; NL6912039A; DE1940297B2; US3571805A; FR2015238A1; DE1940297A1; CA928437A

Description

Logikeinhek 110 von Fig. 1,Logic unit 110 of FIG. 1,

F i g. 5 ein schematisches Schaltbild der Abtast-F i g. 5 a schematic circuit diagram of the scanning

logikeinheit 110 von Fig. 1,logic unit 110 of Fig. 1,

F i g. 6 ein schematisches Schaltbild der Rückstellas Logikeinhei! 100 von Fig. 1 undF i g. 6 is a schematic circuit diagram of the reset logic unit! 100 of FIGS. 1 and

Die vorliegende Erfindung bezieht sich auf eine Fig.⁷ ein schematisches Schaltbild der Adressier-The present invention relates to a Fig. ⁷ a schematic circuit diagram of the addressing

Schaltanordnung zur Abtastung bzw. Durchschaltung logikeinheit 90 in F i g. 1.Switching arrangement for scanning or switching through logic unit 90 in FIG. 1.

der eingangsseitigen Daten einer Mehrzahl von in In F i g. 1 ist eine Vielzahl von Eingangssignal-of the input-side data of a plurality of in FIG. 1 is a variety of input signal

Gruppen angeordneten Eingangsleitungen über ent- klemmen 0 bis IS mit einer entsprechenden Anzahl sprechende Schalter auf eine für jede Gruppe gemein- 30 von Halbleiterschaltern 20 α bis 20 p verbunden. Die same Ausgangsleitung mittels eines gemeinsamen über Steuerklemme 22 jedes Schalters ist mit einer entspreeine Zählschaltung zyklisch betriebenen Dekoders. chenden Ausgangsklemme eines Dekodierungs-Logik-Input lines arranged in groups via disconnect 0 to IS with a corresponding number speaking switches connected to a common 30 of semiconductor switches 20 α to 20 p for each group. the same output line by means of a common via control terminal 22 of each switch is with a corresponding Counting circuit of cyclically operated decoder. corresponding output terminal of a decoding logic

Die Technik der Signalbündelung ist in letzter Zeit blocks 50 verbunden. Wenn die Steuerelektrode 22 zu einem hohen Grad an Perfektion entwickelt wor- irgendeines Schalters 2Oo bis 20Λ »Eins« ist, ist seine den. Beispielsweise werden Multiplexverfahren zur 35 Eingangsklemme mit einer gemeinsamen Klemme 28 Codierung von Signalen, zur zeitlich aufeinanderfol- verbunden. In gleicher Weise sind die Eingangsgenden Übertragung von vielen Signalen über einen klemmen 8 bis 15 mit einer gemeinsamen Ausgangseinzigen Übertragungskanal und zum Umsetzen von klemme 29 verbunden, wenn die Steuerelektrode der Analogsignalen für das schnelle und leichte Verarbei- Schalter Vi i bis 20 p, die den Schaltern für die ten durch Digitalrechner verwendet. 40 Klemmen 8 bis 15 entsprechen, »Eins« sind.The technology of signal bundling has recently been linked to blocks 50. If the control electrode 22 has been developed to a high degree of perfection on any switch 20 to 20Λ is "one", its is the one. For example, multiplexing processes are connected to the input terminal with a common terminal 28 coding of signals for chronologically successive. Similarly, the input Genden transmission of many signals via a clamp 8 to 15 are connected to a common output single transmission channel and for converting terminal 29 when the control electrode of the analog signals for the quick and easy processing switch Vi i p to 20, the the Switches for the th used by digital computers. 40 terminals 8 to 15 correspond to "one".

In diesem Zusammenhang sind Schaltanordnungen Ein 4-Bit-Binärzähler liefert die EingangsimpulseSwitching arrangements are used in this context. A 4-bit binary counter supplies the input pulses

bereits bekannt (s. DT-AS 12 67 263 und 1267 271), für den Dekodierungs-Logikblock 50. Der 4-Bitbei welchen in Abhängigkeit von zyklisch auftreten- Binärzähler besteht aus vier Binärzählena: 30, 40, 60 den Betätigungssignalen ein Satz von Schaltern be- und 70. Die Ausgänge der Zähler 30 40 und 60 sind tätigt werden, wodurch in gewünschter Weise eine 45 direkt zu dem Dekodierungs-Logikblock SO geführt. Durchschaltung vorgenommen wird. Der Ausgang des Binärzählers 70 ist erst zu einemalready known (see DT-AS 12 67 263 and 1267 271), for the decoding logic block 50. The 4-Bit bei which occur cyclically depending on the binary counter consists of four binary counters: 30, 40, 60 the actuation signals a set of switches and 70. The outputs of the counters 30, 40 and 60 are are made, whereby a 45 is led directly to the decoding logic block SO in the desired manner. Connection is made. The output of binary counter 70 is only at one

Im Hinblick auf diesen Stand der Technik ist es die Logikblock 90 geführt und von dort zu dem Deko-Aufgabe der vorliegenden Erfindung, eine Schaltungs- dierungs-Logikblock SO. Ein Taktpulssignal /„ wird anordnung der eingangs genannten Art zu schaffen, an die Klemmen angelegt, die mit einem Eingang mit welcher sowohl ein Einklemmenbetrieb, als auch 50 des Logikblocks 120 verbunden ist. Der Ausgang des ein differentieller Betrieb möglich ist, ohne daß dabei Logikblocks 120 ist zu dem ersten Zähler 30 geführt, eine Veränderung vorgenommen werden müßte. Ein Lesesignal wird an die Klemme 18 angelegt, dieWith regard to this prior art, it is led to logic block 90 and from there to the deco task of the present invention, a circuit dation logic block SO. A clock pulse signal / "is to create arrangement of the type mentioned, applied to the terminals with an input with which both a pinch operation and 50 of the logic block 120 are connected. The outcome of the differential operation is possible without logic block 120 being led to first counter 30, a change would have to be made. A read signal is applied to terminal 18, the

Erfindungsgemäß wird dies dadurch erreicht, daß mit dem Eingang des Logikblocks 110 verbunden ist. ein mit dem Dekoder verbundener Steuerkreis vorge- Der Ausgang des Logikblocks 110 ist mit den Setzsehen ^₁ -lurch den wahlweise für Einzel- oder diffe- 55 klemmen der Binärzähler 30, 40, 60 und 70 verbunrentiellen Betrieb ein oder zwei Schalter auf jeweils den. Jeder der Binärzähler ist mit einer Setzeingangseine gemeinsame Ausgangsleitung durchschaltbar ist. klemme versehen, die mit Qi, Q2, Q3 und β4 beim Rahmen der vorliegenden Erfindung ist bei- zeichnet sind. Eine Klemme 19 ist mit einem Eingang spielsweise die im Ausführungsbeispiel beschriebene des Logikblocks 100 verbunden und dazu bestimmt Schaltanordnung so ausgelegt, daß in Abhängigkeit 60 ein Rücksetzsignal zu empfangen. Das Ausgangssigna der Anwesenheit von X- und/oder y-Signalen sech- des Logikblocks 100 ist ein Rücksetzsignal, das zi zehn verschiedene Parameter entweder jeweils einzeln den Binärzählern 30, 40, 60 und 70 und den Ein hintereinander oder paarweise überwacht werden gangen des Logikblocks 120 und 110 geleitet wird können. Eine gleichzeitige Überwachung von zwei Einer der Ausgänge des Binärzählers 60 ist zu den Parametern ergibt sich beispielsweise dann, wenn die 65 Logikblock 80 geführt. In ähnlicher Weise ist aucl Parameter Druck und Temperatur einer bestimmten der Ausgang des Binärblocks 70 zu dem Logikblocl Stelle eines Flugzeugmotors zur Erzielung einer be- 80 geführt. Der Logikblock 80 tastet die Zustände de stimmten Motoreinstellung verwendet werden. Die Binärzähler 60 und 70 ab, um ein Abtastendesignal ziAccording to the invention, this is achieved in that it is connected to the input of the logic block 110. A control circuit connected to the decoder is provided with the output of the logic block 110 is connected to the setting points ^ ₁ -l through which the binary counters 30, 40, 60 and 70 can optionally be used for single or differential operation one or two switches on each. Each of the binary counters can be switched through with a set input and a common output line. terminal provided with Qi, Q2, Q 3 and β4 in the scope of the present invention is indicated. A terminal 19 is connected to an input, for example that of the logic block 100 described in the exemplary embodiment, and the switching arrangement intended for this is designed so that a reset signal can be received as a function of 60. The output signal of the presence of X and / or y signals six of the logic block 100 is a reset signal, the zi ten different parameters either individually the binary counters 30, 40, 60 and 70 and the A one after the other or in pairs are monitored in the logic block 120 and 110 can be directed. Simultaneous monitoring of two. One of the outputs of the binary counter 60 is related to the parameters, for example, when the 65 logic block 80 is performed. In a similar way, the output of the binary block 70 to the logic block position of an aircraft engine for achieving a controlled 80 is also carried out in the parameters pressure and temperature of a specific value. Logic block 80 samples the states of the particular engine setting being used. The binary counters 60 and 70 to generate an end-of-scan signal zi

^zeugen, wenn, jeder der Schalter in der vorbestimmten Weise abgetastet worden ist Die Ausgänge der BjnäizählerSO, 40, 60 und 70 werden durch binäre Anzeigeschalter 31, 32, 33 bzw. 34 abgetastet Diese Anzeigevorrichtungen können ausgelassen werden, mn den Zustand jedes der obenerwähnten Zähler anzuzeigen. Das Auslesen kann dadurch erfolgen, daß jeder der Schalter eine Anzeigelampe 38 in einen^ witness, if, each of the switches in the predetermined Way has been scanned The outputs of Bjnäizähler SO, 40, 60 and 70 are by binary Display switches 31, 32, 33 or 34 scanned These display devices can be omitted, mn to display the status of each of the above-mentioned counters. The readout can be done in that each of the switches has an indicator light 38 in one

Gatters 25 wird zu jedem der Binäizähler geleitet, um zu ermöglichen, daß die Setzleistungen (Q₁, Q₂, Q₃ und Q₄) durch die Bmärzähltar nachgebildet werden, wean der Lesebefehl an der Klemme 18 auf »Ens« gesetzt wird. Außerdem wird das Ausgangssignal des Oder-Gatters 25 während der Rücksetzoperation »Eins«, und der Zähler wird in den Zustand O₁, Q₂,Gate 25 is passed to each of the binary counters in order to enable the setting powers (Q ₁ , Q ₂ , Q ₃ and Q ₄ ) to be reproduced by the binary counters when the read command at terminal 18 is set to "Ens". In addition, the output signal of the OR gate 25 becomes "one" during the reset operation, and the counter is in the state O ₁ , Q ₂ ,

jeder aer genauer eine .Anzeigelampe a» in einen Ss> S₄ (0000) zurückgesetzt.each or more precisely one. indicator lamp a »is reset to an Ss> S ₄ (0000).

Kreis mit einer Stromquelle 39 bringt Bei dem darge- In F i g. 5 ist der Logikblock 80 gezeigt, der ausCircuit with a power source 39 brings with the shown in FIG. 5, the logic block 80 is shown, which from

stellten Ausführungsbeispiel sind diese Anzeigevor- io einem Inverter 46, Und-Gattern 45 und 47 und einem richtungen 31 bis 34 Halbleiterschalter, die abhängig Oder-Gatter 48 besteht Das Und-Gatter 45 erhält ein von dem Zustand des Zählers ein-oder ausgeschaltet Differential- oder Einzel-Befehlssignal an emer werden. Die Adressenklemme 35 ist direkt mit dem Klemme und das Signal Q₈ an der anderen Klemme. Logikblock 90 verbunden und dazu vorgesehen, ein Der Inverter 46 invertiert das Befehlssignal, das dann Adressensignal zu empfangen, das, wenn es angelegt 15 zu einem der Eingänge des Und-Gatter 47 geleitet wird, alle anderen Signale übersteuert, um zu ennög- wird. Das andere Eingangssignal für das Gatter 47 ist liehen, daß eine wahlfreie Adresse dem Dekodierungs- Q₄. Die Ausgangssignale der Gatter 45 und 47 wer-Logikblock 50 zugeführt wird. Die Klemme 36 ist mit den zu den Eingängen des Oder-Gatters 48 geleitet, einem Eingang des Logikblocks 90 verbunden und Das Ausgangssignal des Gatters 48 steuert den Zudazu bestimmt, das Eingangssignal für Differential- 20 stand eines Schalters 49. Der Zweck des Logikblocks oder Einzelbetrieb zu empfangen, derart, daß bei dem 80 besteht darin, den Zeitablauf des AbtastendesignalsIn the illustrated embodiment, these display devices are an inverter 46, AND gates 45 and 47 and a direction 31 to 34 semiconductor switch, which is dependent on the OR gate 48. The AND gate 45 receives a differential value that is switched on or off by the state of the counter. or single command signal to emer. The address terminal 35 is directly connected to the terminal and the signal Q _{8 is connected} to the other terminal. Logic block 90 connected and provided to the inverter 46 inverts the command signal to receive the address signal which, when applied 15 to one of the inputs of the AND gate 47, overrides all other signals in order to be delayed. The other input to gate 47 is loaned an optional address to the decode Q ₄ . The output signals of gates 45 and 47 are fed to logic block 50. The terminal 36 is connected to the inputs of the OR gate 48, an input of the logic block 90 and the output signal of the gate 48 controls the additional intended, the input signal for differential 20 status of a switch 49. The purpose of the logic block or individual operation to receive, such that at the 80 is the timing of the end-of-scan signal

Differentialbetrieb für jeden Binärzählerzustand zwei Schalter gleichzeitig abgetastet werden und beim Einzelbetrieb für jeden Binärzählerstand nur ein Schalter abgetastet wird.Differential operation for each binary counter status two switches can be scanned at the same time and in single operation only one switch is scanned for each binary counter reading.

In F i g. 2, in der ein weiteres Schaltbild des Dekodierungsblocks 50 gezeigt ist, sind 16 Und-Gatter 42 vorhanden, von denen jedes vier Eingänge hat. Die Gatter 42 sind in zwei Reihen von je 8 unterteilt. DieIn Fig. 2, in which another circuit diagram of the decoding block 50, there are 16 AND gates 42, each of which has four inputs. the Gates 42 are divided into two rows of eight each. the

so zu ändern, daß er der Vervollständigung der Bündelung von acht Datenkanälen im Differentialbetrieb oder von sechzehn Datenkanälen in Einzelbetrieb ent- »5 spricht. Wenn im Betrieb das Befehlssignal »Eins« wird, wird der Differentialbetrieb ausgewählt, und das Und-Gatter 45 bewirkt, daß der Schalter 49 schließt, wenn Q₃ »Eins« wird. Auch wenn das Befehlssignal »Null« und Q₄ »Eins« ist, ist der Schalter 49 ge-to be changed in such a way that it corresponds to the completion of the bundling of eight data channels in differential mode or of sixteen data channels in individual mode. In operation, when the command signal goes "one", differential mode is selected and AND gate 45 causes switch 49 to close when Q ₃ goes "one". Even if the command signal is "zero" and Q _{4 is} "one", switch 49 is

linke Reihe besteht aus den Gattern 42 a bis 42 h und 30 schlossen.left row consists of gates 42 a to 42 h and 30 closed.

als ein Eingangssignal für jedes Gatter das Der in F i g. 6 gezeigte Logikblock 10« besteht ausas an input to each gate the Der in FIG. 6 shown logic block 10 «consists of

... . _:___, ..__ _,__ τ ._·,. einem Und-Gatter 51, einem OHer-Gatter 52 und... _: ___, ..__ _, __ τ ._ · ,. an AND gate 51, an OH gate 52 and

-...,.,.; UndGatter 51, einem Oder-Gatter 52
einem Inverter 53. Die Funktion des Blocks 100 besteht darin, die Zähler auf den Zustand Sp S₂. S_s> 5₄ (0000) zurückzusetzen, wenn kein Signal an der Adressenklemme empfangen wird, oder wenn ein Adressensignal gleichzeitig mit einem Lösch/Rückstellsignal an der Klemme 19 vorhanden ist. Von dem Und-Gatter 51 ist ein Eingang mit der Klemme 19-...,.,.; And gate 51, an OR gate 52
an inverter 53. The function of the block 100 is to set the counter to the state Sp S ₂ . S _s > 5 ₄ (0000) to be reset if no signal is received at the address terminal, or if an address signal is present at the same time as a clear / reset signal at terminal 19. The AND gate 51 has an input to terminal 19

uer eingang ucs mvuivio ^» W₁ ~ uer entrance ucs mvuivio ^ »W ₁ ~

klemme verbunden. Das Ausgangssignal des Und-Gatters 51 und des Inverters 53 werden zu den Eingängen des Oder-Gatters 52 geleitet. Das Ausgangs-terminal connected. The output of AND gate 51 and inverter 53 become the inputs of the OR gate 52. The initial

""1"""β· ο ο ο ι "" 1 """β · ο ο ο ι

mit H bezeichnete Ausgangssignal von der Logikschaltung 90. Die rechte Reihe besteht aus den Gattern Ali bis 42p und empfängt als ein Eingangssignal für jedes Gatter das mit Y bezeichnete Ausgangssignal von der Logikschaltung 90. Die drei restlichen Eingänge für jedes Und-Gatter in einer Reihe sind mit drei von den sechs Ausgängen Q bis Q 3 und Sl Output signal labeled H from logic circuit 90. The right row consists of gates Ali through 42p and receives as an input signal for each gate the output signal labeled Y from logic circuit 90. The three remaining inputs for each AND gate are in a row with three of the six outputs Q to Q 3 and Sl

bis S3 in der gezeigten Weise verbunden, so daß für uuu-u».^, ~. .-. _o —_o to S3 are connected in the manner shown, so that for uuu-u ». ^, ~. .-. _o - _o

jeden einzelnen Zustand der Zähler 30,40 und 60 nur 40 und der andere mit der Adressenklemme verbunden, ι η Schalter in einer Reihe aktiviert ist. Die Und- Der Eingang des Inverters 53 ist mit der Adressen-Gatter in der linken Reihe sind in einer symmetrischen ~ " --' — -' -"— »Τ-Λ Weise mit den Und-Gattern der rechten Seite verbunden, mit Ausnahme der Klemmen ~X und Y, wie oben g«"₆v.. -„„ _a~. each individual state of the counter 30, 40 and 60 only 40 and the other connected to the address terminal, ι η switch in a row is activated. The and- The input of inverter 53 is connected to the address gates in the left row are connected in a symmetrical ~ "- '- -'-" - »Τ-manner to the AND gates on the right, with the exception of terminals ~ X and Y, as above g «" ₆ v .. - "" _a ~.

erläutert. Wenn an den Klemmen Z und Y gleichzei- 45 signal des Gatters 52 ist das Löschsignal, tig ein Signal vorhanden ist, dann arbeiten die Reihen Der in F i g. 7 gezeigte Logikblock 90 besteht aus von Gattern in einem Differentialbetrieb statt im Ein- einem Inverter 54, Oder-Gattern 57 und 58 und den zelbetrieb. Das heißt statt daß nur ein Schalter für Und-Gattern 55, 56 und 59. Das Und-Gatter 56 empjeden Zählerstand schließt, sind in jeder Reihe zwei fängt als ein Eingangssignal das Signal Q₄, und das Schalter gleichzeitig geschlossen. Der Ausgang jedes 50 Ausgangssignal von dem Inverter 54. Das Und-Gatter Und-Gatters ist zu der Steuerelektrode eines entspre- 55 empfangt als ein Eingangssignal das Signal S₄ und chend bezeichneten Schalters 20 geführt. das Ausgangssignal von dem Inverter 54. Das Ausin F i g. 3 ist der Logikblock 120 gezeigt, der aus gangssignal von dem Und-Gatter 55 wird zu dem Eineinem Oder-Gatter 42 besteht, das als Eingangssignal gang des Oder-Gatters 58 und das Ausgangssignal des ein Rücksetzsignal vom Logikblock 100 und das ex- 55 Und-Gatters 56 zu dem Eingang des Oder-Gatters 57 terne Taktsignal /„ empfängt. Der Ausgang des Oder- geleitet. Das Und-Gatter 59 erhält als Eingangssignale Gatters 42 wird zu Inverter 43 geleitet. Das Ausgangs- das Differential-Einzel-Befehlssignal und das Adressignal des Inverters 43 ist das interne Taktsignal sensignal. Das Ausgangssignal von dem Und-Gatter Cp₀, das zu einem Gattereingang des Binärzählers 30 59 wird zu den Eingängen der Oder-Gatter 57 und 58 geleitet wird. Das Ausgangssignal C_p0 wird außerdem 60 geleitet. Die Ausgänge der Oder-Gatter 57 und 58 zu einem Inverter 44 geleitet, um ein komplementäres sind mit Y bzw. "X bezeichnet. Dieser Logikblock Ausgangssignal Cp₀ zu erzeugen. Das Ausgangssignal stellt sicher, daß zwei Schalter, einer in jeder Reihe,explained. If the signal from gate 52 is at the same time at terminals Z and Y, the clearing signal is present, and a signal is present, then the rows in FIG. The logic block 90 shown in FIG. 7 consists of gates in a differential mode instead of an inverter 54, OR gates 57 and 58 and the individual mode. That means that instead of just one switch for AND gates 55, 56 and 59. The AND gate 56 closes at each counter reading, there are two in each row, the signal Q ₄ catches as one input signal, and the switch is closed at the same time. The output of each output signal from the inverter 54. The AND gate AND gate is led to the control electrode of a switch 20 which receives _{the signal S 4 and accordingly labeled as an input signal.} the output from the inverter 54. The Ausin F i g. 3 the logic block 120 is shown, which consists of the output signal from the AND gate 55 to the one-and-one OR gate 42, which is the input signal output of the OR gate 58 and the output signal of a reset signal from the logic block 100 and the ex- 55 and -Gate 56 to the input of the OR gate 57 internal clock signal / "receives. The exit of the Oder- headed. The AND gate 59 receives as input signals. Gate 42 is passed to inverter 43. The output, the differential single command signal and the address signal of the inverter 43 is the internal clock signal sensignal. The output signal from the AND gate Cp ₀ , which is fed to a gate input of the binary counter 30 59, is passed to the inputs of the OR gates 57 and 58. The output signal C _p0 is also passed 60. The outputs of OR gates 57 and 58 routed to an inverter 44 to have a complementary one are labeled Y and "X, respectively. This logic block will generate output signal Cp _0. The output signal ensures that two switches, one in each row,

Ό_ρο wird zu dem anderen Gattereingang des Binär- Ό _ρο becomes the other gate input of the binary

für jeden Zustand des Binärzählers im Differentialzählers 30 geleitet. betrieb schließen. Wenn im Betrieb das Differential-In Fig. 4 enthält der Logikblock 110 ein Oder- 65 Einzel-Befehlssignal »Eins« ist und das Signal an der Gatter 25, das als Eingangssignal das Rücksetzsignal Adressenklemme »Eins« ist, dann sind H und Y von dem Logikblock 100 und das Lesesignal von der identisch und haben keinen Einfluß auf die Auswahl Klemme 18 erhält. Das Ausgangssignal des Oder- der Schalter. Deshalb schließen für jeden Zustandpassed in differential counter 30 for each state of the binary counter. closing the company. In operation, if the differential in Fig. 4 contains an OR 65 single command signal "one" and the signal at gate 25 which is the reset signal address terminal "one" as input, then H and Y are of the logic block 100 and the read signal received from the identical and have no influence on the selection at terminal 18. The output signal of the or switch. Therefore close for every condition

zwei Schalter. Im Einzelbetrieb folgt X auf ζ?,
Y auf ß₄, und es schließt dadurch für jeden Zustand des Binärzählers nur ein Schalter.two switches. In individual operation, X follows ζ ?,
Y to ß ₄ , and it closes only one switch for each state of the binary counter.

Obgleich dargestellt worden ist, was als bevorzugte Ausführungsform der vorliegenden Erfindung angesehen wird, wird darauf hingewiesen, daß viele Änderungen und Abwandlungen daran vorgenommen werden können, ohne von dem wesentlichen Gedanken der Erfindung abzuweichen. Zum Beispiel können die in jedem der Logikblocks verwendeten Schaltungen aus verschiedenen Bauelementen bestehen, die die gleiche arithmetische Funktion erfüllen. Es ist daher mit den folgenden Patentansprüchen beabsichtigt, alle solche Änderungen und Abwandlungen abzudecken, so daß sie unter den tatsächlichen Umfang der Erfindung fallen.Although what has been shown is what is considered a preferred embodiment of the present invention It should be noted that many changes and modifications have been made to it can be without deviating from the essential concept of the invention. For example can the circuits used in each of the logic blocks consist of various components, the fulfill the same arithmetic function. It is therefore intended with the following claims to cover all such changes and alterations so that they fall below their true scope fall of the invention.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Switching arrangement according to the invention is in such a patent claim: Case then, for example, in the position during take-off and landing of an airplane in the different

1. Circuitry for sampling or tial mode to work when the engine parameters are up Purchschalt the input-side data of a 5 change very quickly, while they are then during the A plurality of incoming cruises arranged in groups is switched to individual operation, lines via appropriate switches to one for each Group common output line by means of the fact that through a reset circuit of the of a common counter can be reset via a counting circuit.

cyclically operated decoder, thereby ge-io The invention is now based on an output

Indicates that one with the decoder {50) guide example explained and described in more detail

ibrbundenerSteilerkreis (9 @) is provided by, referring to the drawing

the optional Kr single or differential loading. It shows

drove one or two switches (20a to 20A), (2Oi Fig. 1 a schematic circuit diagram of a preferred

up to 20 p) in each case a common output form of the invention,

line (28,29) can be switched through F i g. 2 a schematic circuit diagram of the decoding

2. Circuit arrangement according to claim 1, the logic unit 50 of FIG. 1,

characterized in that a reset Fi g. 3 is a schematic circuit diagram of the logic circuit (100) the counter (30 to 70) reset is called 120 of FIG. 1,

can be. * o Fig. 4 is a schematic circuit diagram of the reading