DE1913270A1

DE1913270A1 - Circuit arrangement for digitally determining a frequency difference

Info

Publication number: DE1913270A1
Application number: DE19691913270
Authority: DE
Inventors: Rudolf Wingarz
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1969-03-15
Filing date: 1969-03-15
Publication date: 1970-09-24

Description

"Schaltungsanordnung zum digitalen Bestimmen einer Frequenzdifferenz" Die Erfindung betrifft dine Schaltungsanordnung zum digitalen Bestimmen der Frequenzdifferenz #f diner unbekannten Frequenz fu zu einer Bezugsfrequenz fR nach Betrag und Vorzeichen. "Circuit arrangement for digitally determining a frequency difference" The invention relates to the circuit arrangement for digitally determining the frequency difference #f diner unknown frequency fu to a reference frequency fR according to magnitude and sign.

Die erfindungsgemäße Schaltungsanordnung ist in vielen Gebieten der Elektronik vorteilhaft benutzbar, beispielsweise in der Verkehrselektronik beim Bestimmen der Geschwindigkeit und der Fahrtrichtung eines Fahrzeuges mittels einer nach dem Doppler-Prinsip arbeitenden Funkrückstrabl-Maßeinrichtung oder auch beispielsweise in der Hochfrequenz-Meßtechnik, Aber auch im Niederfrequenzbereich ist die erfindungsgemäße Schaltungsahordnung vorteilhaft benutzbar, beispielsweise bei der Synchronisation von zusammenzuschaltenden Synchron-Generatoren.The circuit arrangement according to the invention is used in many areas Electronics can be used advantageously, for example in traffic electronics Determining the speed and direction of travel of a vehicle by means of a according to the Doppler principle working radio backstrabl measuring device or for example in high-frequency measurement technology, but also in the low frequency range the circuit arrangement according to the invention can advantageously be used, for example when synchronizing synchronous generators to be interconnected.

Der Erfindung liegt die Aufgabe zugrunde, die Schaltungsanordnung der einleitend genannten Art wirtschaftlich möglichst einfach und technisch möglichst betriebssicher zu realisieren Die Erfindung besteht darin, daß die unbekannte Frequenz und die Bezugsfrequenz, falls sie es nicht von sich aus bereits sind, in Pulsfolgefrequenzen f'u bzw. f'R umgewandelt werden, daß aus der Bezugsfrequenaz fR oder der mit fR gleichfrequenten Pulsfolgefrequenz f'R die zusätzlieben Pulsfolgefrequenze (f'R - 90°) und (f'R - 180°) abgeleitet werden, daß drei Und-Gatter mit je einem ersten und einem zweiten Eingang, nämlich ein erstes, ein zweites und ein drittes Und-Gatter vergesshen sind, daß jeweils dem ersten Eingang aller drei Und-Gatter die unbekannte Frequens fu in Form der mit fu gleichfrequonten Pulofolgefroquenz f'u zogeführt wird, daß jeweils dem zweites Eingang des ersten Und-gatters die Pulsfolgefrequonz (f'R = 180°), des zweiten Und-Gattese die Pulsfolgefroquenz f'R und des dritten Und-Gatters die Pulsfelgefrequenz (f'R - 90°) zugeführt wird, daß das Vorzeicheu der Frequenzdifferenz (|#f|#0) aus der zeitlichen Reihenfolge des Auftretens der Ausgangssignale der drei Und-Gatter bestimmt wird, wobei für fu> fR die zoitliche Reihenfolge erstes, drittes und zweites Gatter und für fu<fR die zeitliche Reihenfolge zweites, drittes und erptes Und-Gatter gelten, und daß der Betrag der Frequenzdifferenz (|#f|) aus der betragsgleichen Folgefrequenz der ausgangssignale eines beliebizen der drei Und-Gatter bestimmt wird.The invention is based on the object of the circuit arrangement of the type mentioned in the introduction, economically as simple as possible and technically as possible to be reliably implemented The invention consists in the fact that the unknown frequency and the reference frequency, if they are not already by themselves, in pulse repetition rates f'u or f'R are converted that from the reference frequency fR or the with fR equal-frequency pulse repetition frequency f'R the additional pulse repetition frequency (f'R - 90 °) and (f'R - 180 °) can be derived that three AND gates each with a first and a second input, namely a first, a second and a third AND gate forgotten that the first input of all three AND gates is the unknown Frequens fu in the form of the pulofolge frequency f'u drawn with the same frequency as fu is that in each case the second input of the first AND-gate the pulse repetition frequency (f'R = 180 °), the second AND gate the pulse sequence frequency f'R and the third AND gates the pulse rim frequency (f'R - 90 °) is supplied that the sign of the frequency difference (| #f | # 0) from the time sequence of the Occurrence of the output signals of the three AND gates is determined, where for fu> fR the civil order first, third and second gate and for fu <fR the chronological order of the second, third and erpted AND gate apply, and that the amount of the frequency difference (| #f |) from the repetition frequency of the same amount output signals of any of the three AND gates is determined.

Anhand der Abbildungen werden im fjolgenden vorteilhafte Ausführungabeispiele der Erfindung zu deren näherer Erläuterung im einzelnen beschrioben.On the basis of the figures, advantageous exemplary embodiments are shown in the following of the invention to explain it in more detail.

Fig. 1 zeigt das Prinzipschaltbild eines Ausführungsbeispiels der Erfindung.Fig. 1 shows the basic circuit diagram of an embodiment of the Invention.

Zum Erzeugen der drei Pulsfolgefrequenzen q gfg - 90°) und (f'R - 180°) aus der Bezugsfrequenz fR sind bei der Schaltungsanordnung nach Fig. 1 eine nicht gezeigte Frequenz-Vardopplungseinrichtung, die aus der Bezugsfrequenz fR eine Puls folgefrequenz 2. fR gewinnt, und eine an sich bekannte Phasen-Aufbereitungsschaltung 1 vorgesehen, wobei leitztere in Fig. 1 durch einen strichpunktierten Block hervorgehoben ist.To generate the three pulse repetition frequencies q gfg - 90 °) and (f'R - 180 °) from the reference frequency fR are one in the circuit arrangement according to FIG Frequency Vardopplungseinrichtung not shown, which from the reference frequency fR a Pulse repetition frequency 2. fR wins, and a phase processing circuit known per se 1 provided, with Leitztere highlighted in Fig. 1 by a dot-dash block is.

Diese Schaltungsanordnung 1 ist gemäß dem Stand der Technik in versehiedener prinzipieller Weise aufbaubar; besonders vorteilhaft ist jedoch die gezeigte Detailschaltungsanordnung mit zwei Flip-Flops 2 und 3 sowie zwei Und-Gattern 4 und 5 der dargestellten Art und in der gezeigten Zusammenschaltung.This circuit arrangement 1 is different according to the prior art can be built up in principle; however, the detailed circuit arrangement shown is particularly advantageous with two flip-flops 2 and 3 and two AND gates 4 and 5 of the type shown and in the interconnection shown.

Bei der Schaltungsanordnung nach Fig. 1 sind weiterhin drei Und-Gatter mit je einen ersten und eine zweiten Eingang vorgesehen, und zwar ein erstes Und-Gatter 6, ein zweites Und-Gatter 7 und ein drittes Und-Gatter 8. Durch die ausgefüllten Pfeile an den Eingängen dieser Und-Gatter 6 bis 8 ist in üblicher Weise symbolisiert, daß die negativen Flanken in den zugeführ ten -Einangsschwingungsformen einer logischen L entsprechen.In the circuit arrangement according to FIG. 1, there are still three AND gates each with a first and a second input, namely a first AND gate 6, a second AND gate 7 and a third AND gate 8. Through the filled in Arrows at the inputs of these AND gates 6 to 8 are symbolized in the usual way, that the negative edges in the supplied th input waveforms of a logical L correspond.

Jeweils dem ersten Eingang der Und-Gatter 6 bis 8 wird die unbekannte Frequenz f zugeführt, die - falls sie es nicht von u sich aus bereits ist - zuvor in eine gleichgroße Pulsfolgefrequenz f'u umgewandelt worden ist. Die Ausgangs-Pulsfolgefrequezen der Schaltungsanordnung 1 gelangen jeweils auf den zweiten Eingang der Und-Gatter 6 bis 8, und zwer die Pulsfolgefrequenz (f'R - 180°) auf den zweiten Eingang der Und-Gatters 6, die Pulsfolgefrequenz fR auf den zweiten Eingang des Und-Gatters 7 und die Pulsfolgefrequenz (fR ~ 900) auf den zweiten Eingang des Und-Gatters 8.In each case the first input of the AND gates 6 to 8 is the unknown Frequency f supplied, which - if it is not already it by itself - previously has been converted into an equally large pulse repetition frequency f'u. The output pulse repetition rates of the circuit arrangement 1 reach the second input of the AND gate 6 to 8, and zwer the pulse repetition rate (f'R - 180 °) on the second input of the AND gate 6, the pulse repetition frequency fR to the second input of the AND gate 7 and the pulse repetition rate (fR ~ 900) on the second input of the AND gate 8.

Das Vorzeichen der Frequenzdifferenz #f zwischen der Frequenz fu und der Bezugefrequenz fR ist aus der zeitlichen Reihenfolge des Auftretens der Ausgangssignale der drei Und-Gatter 6 bis 8 bestimmbar, wobei für fu>fR dis zeitliche Reihenfolge des Auftretens von Ausgangssignalen am Und-Gatter 6 (erstes Und-Gatter) darauf am Und-Gatter 8 (drittes Und-Gatter) und schließlich an Und-Gatter 7 lzweites Und-Catter) charakteristisch ist, während für fu <fR die zeitliche Reihenfolge des Auftretens von Ausgang3signalen am Und-Gatter 7 (zweites Und-Gatter), darauf am Und-Gatter 8 (drittes Und-Gatter) und schließlich am Und-Gatter 6 (erstes Und-Gatter) charakteristisch ist.The sign of the frequency difference #f between the frequency fu and the reference frequency fR is based on the chronological order of the occurrence of the output signals of the three AND gates 6 to 8 can be determined, with a temporal sequence for fu> fR dis the occurrence of output signals at the AND gate 6 (first AND gate) on the AND gate 8 (third AND gate) and finally at AND gate 7 (second AND gate) is characteristic, while for fu <fR the chronological order of occurrence of output signals at the AND gate 7 (second AND gate), then at the AND gate 8 (third AND gate) and finally at AND gate 6 (first AND gate) characteristic is.

Diese Bestimmung der zeitlichen Reihenfolge des Auftretens von Ausgangssignalen an den Und-Gattern 6 bis 8 ist beispielsweise mittels eines Oszillographen durchführbar. Beim Ausführungsbeispiel der Erfindung nach Fig. t ist zu dieser Bestimmung jedoch eine weitere logische Schaltungsanordnung vorgesehen, die in Fig. 1 durch einen strichpunktierten Block 9 hervorgehoben und in Verbindung mit der Erfindung besonders vorteilhaft ist- Diese Schaltungsanordnung enthält im gezeigten Beispielsfall drei sogenannte RS-Flip-Flops 10 bis 12 sowie zwei weitere Und-Gatter 13 und 14 in der gezeigten Zusammenschaltung. Die Ausgangssignale des Und-Gstters 7 steuern das Flip-Flop 10 in den logischen Zustand 0, während die Ausgangssignale des Und-Gatters-6 das Flip-Flop 10 in den logischen Zustand L steuern. Die Ausgangssignale des Und-Gatters 8 steuern das Flip-Flop 11 in den logischen Zustand L. Die negative Flanke der Ausgangssignale des Flip-Flops 10 steuert das Flip-Flop 11 wdsder in den logischen Zustand 0. Ist fu>fR, so fällt die positive Flanke des jeweiligen Ausgangssignals des Flip-Flops lt in eine L-Phase des Ausgangssignals des Flip-Flops 10. Ist dagegen so C9Rx so fällt die positive Flanke der Ausgangssignale des Flip-Flops 11 in eine Null-Phase der Ausgangssignale des Flip-Flops 10. Die Verknüpfungen der Ausgangssignale der Flip-Flops 10 und 11 steuern über die Und-Gatter 13 und 14, an deren einem Eingang jeweils die positive Flanke ihrer Eingangssignale einer logischen L entspricht, das Flip-Flop 1S, dessen logischer Zustand immer das Vorzeichen von af angibt.This determination of the chronological order of the appearance of output signals at the AND gates 6 to 8 can be carried out, for example, by means of an oscilloscope. In the embodiment of the invention according to FIG. T, however, this determination is necessary a further logic circuit arrangement is provided, shown in FIG. 1 by a Dot-dashed block 9 highlighted and particularly in connection with the invention is advantageous- This circuit arrangement includes in the shown Example case three so-called RS flip-flops 10 to 12 and two further AND gates 13 and 14 in the interconnection shown. Control the output signals of the AND gate 7 the flip-flop 10 in the logic state 0, while the output signals of the AND gate 6 control the flip-flop 10 in the logic state L. The output signals of the AND gate 8 control the flip-flop 11 to the logic state L. The negative edge of the output signals of the flip-flop 10 controls the flip-flop 11 wdsder in the logic state 0. Is fu> fR, the positive edge of the respective output signal of the flip-flop falls lt in an L-phase of the output signal of the flip-flop 10. If, on the other hand, is so C9Rx so the positive edge of the output signals of the flip-flop 11 falls into a zero phase of the output signals of the flip-flop 10. The links between the output signals of the Flip-flops 10 and 11 control via the AND gates 13 and 14, at one input the positive edge of their input signals corresponds to a logical L, the flip-flop 1S, whose logic state always indicates the sign of af.

Am Ausgang des Flip-Flops 11 tritt gleichzeitig der Betrag der Difforonzfrequenz #f auf, der mit |#f| bozoichnet ist und auch aus den betragsmäßig gleichen Folgefrequenzen der Ausgangssignale eines beliebigen der Und-Gatter 6 bis 8 gewinnbar ist.At the same time, the amount of the Difforonzfrequenz occurs at the output of the flip-flop 11 #f on, the one with | #f | bozoichnet is and also from the same repetition frequencies in terms of magnitude the Output signals of any of the AND gates 6 to 8 can be obtained is.

Fig. 2 zeigt den Impulsfahrplan der in der Schaltungmanordnung nach Fig. 1 auftretenden Signale. Die Verknüpfungen mit f'u sind nicht als alleinstehende Einfalsimpulse, sondern als Einfallsimpulsgruppen dargestellt, um zu aymbolisieren, daß. die praktisch unvermeidbaren Schaltverzögerungen der Flip-Flops und Gatter eine geringe zeitliche Ansprechverschiebung mit sich bringen, ohne die prinzipielle Arbeitsweise der Schaltungsanordnung nach der Erwindung zu beeinträchtigen.Fig. 2 shows the pulse schedule in the circuit arrangement according to Fig. 1 occurring signals. The shortcuts with f'u are not considered stand-alone Incident impulses, but represented as groups of incident impulses in order to symbolize that. the practically unavoidable switching delays of the flip-flops and gates bring about a slight time shift in response without the principle To impair the operation of the circuit arrangement after the winding.

In diesem Zusammenhang ist hervorzuheben, daß bei der Realisierung der Erfindung die Phasenverschiebungen von 900 und 1800 der Pulsfolgefrequenz f'R am Ausgang der Schaltungsanordnung 1 (Fig. t) nicht exakt eingehalten werden müssen, sondern daß es lediglich darauf ankommt, von diesen Phasenverschiebungsrichtwerten so maximal zulässig abweichende Phasenverschiebungen zu erzeugen, daß sichergestellt ist, daß die zeitliche Reihenfolge der Ausgangsaignale der Und-Gatter 6 bis 8 nicht verfälscht wird. Bein Ausführungsbeispiel der Erfindung nach Fig. 1 bedeutet diese Forderung, daß durch die Abweichungen der Phasenverschiebungen von ihren Richtwerten 900 und 1800 die zeitlichen Schaltrethenfolger der Flip-Flops 10 und 11 nicht verfälscht werden dürfen.In this context it should be emphasized that in the implementation of the invention, the phase shifts of 900 and 1800 of the pulse repetition frequency f'R at the output of the circuit arrangement 1 (Fig. t) do not have to be adhered to exactly, but that it just depends on these phase shift reference values so maximally permissible to generate deviating phase shifts that ensured is that the time sequence of the output signals of the AND gates 6 to 8 is not is adulterated. In the embodiment of the invention according to FIG. 1, this means Requirement that the deviations of the phase shifts from their Guideline values 900 and 1800 the timing sequence of the flip-flops 10 and 11 is not falsified may be.

Die grundsätzlichen Vorteile der erfindunjgsgemäßen Schaltungsanordnung gegenüber vergleichbaren Diskriminatorschaltungsanordnungen sind folgende: a) Die erfindungsgemäße Schaltung benotigt nur digitale Bauelemente und kann voll integriert aufgebaut werden, wodurch sich eine geringe Störanfälligkeit und Unempfindlichkeit gegenüber Versorgungsspannungs schwankungen ergeben, Außerdem brauchen - was sehr bedeutsam ist - keine Bauelemente abgeglichen zu werden.The basic advantages of the circuit arrangement according to the invention compared to comparable discriminator circuit arrangements are the following: a) The The circuit according to the invention only requires digital components and can be fully integrated be built up, resulting in a low susceptibility to failure and insensitivity against supply voltage fluctuations, also need - something very What is significant is - no components have to be matched.

b) Als Bezugsfrequenz ist die Ausgangsschwingung eines Quarzoszillators benutzbar, im Gegensatz zu üblichen Diskriminatorschaltungen, die als Bezugsgröße Schwingkreis-Resonanzfrequenzen benutzen, c) Ohne Schaltungseingriff kann bei der erfindungsgemäßen Schaltungsanordnung die Bezugsfroquenz geändert werden. b) The reference frequency is the output oscillation of a crystal oscillator usable, in contrast to conventional discriminator circuits, which are used as a reference variable Use resonant circuit resonance frequencies, c) Without circuit intervention, the Circuit arrangement according to the invention, the reference frequency can be changed.

d) Die obere Grenzfrequenz der erfindungsgemäßen Schaltungsanordnung ist nur durch die Art der verwendeten Bauelemente, die beispielsweise vom Typ DTL oder TTL sind, bestimmt, e) Bei Vorzeichenwechsel der Differenzfrequenz springt das Vorzeichenkriterium für #f #o 0 exakt in dem Zeitpunkt, in dem f ~ ist u Fig. 3 dient der Erläuterung eines vorteilhaften Verwendungsbeispiels der erfindungsgemäßen Schaltungsanordnung. d) The upper limit frequency of the circuit arrangement according to the invention is only due to the type of components used, for example of the DTL type or TTL are determined, e) When the sign changes, the difference frequency jumps the sign criterion for #f #o 0 exactly at the point in time at which f ~ is u Fig. 3 serves to explain an advantageous example of use of the invention Circuit arrangement.

Hier soll ein - durch eine Steuerspannung in sich wiederholenden kurzen Zeitabschnitten - nachstimmbarer freilaufender Oszillator 15 der Frequenz fu frequenzstabillsiert werden.Here is supposed to - through a control voltage in repetitive short Periods of time - resettable free-running oscillator 15 of frequency fu frequency stabilized will.

Hierzu findet eine Schaltung 16 Verwendung, die nach der Erfindung aufgebaut ist und der außer der Ausgangsfrequenz fu als Bezugsfrequenz fR eine Pulsfolgefrequenz aus einem Generator 17 zugeführt wird, die mit der Ossillstor-Sollfrequenz gleichhoch und die außerdem froquenzstabilisiert ist.For this purpose, a circuit 16 is used, which according to the invention is constructed and, in addition to the output frequency fu, a pulse repetition frequency as the reference frequency fR is supplied from a generator 17, which is equal to the Ossillstor setpoint frequency and which is also frequency stabilized.

Einem Binärzähler 18 wird als Zählfrequenz die durch die Schaltung t6 ermittelte Differenzfrequenz ar zwischen fu und fR zugeführt und außerdem eine von Vorzeichen der Frequenzabweichung abhängige Größe, die den Binärzahler 18 vor- bzw.A binary counter 18 is used as the counting frequency by the circuit t6 determined difference frequency ar between fu and fR supplied and also a variable dependent on the sign of the frequency deviation, which precedes the binary counter 18 respectively.

rückwärts steuert. An den Ausgang des Binärzählers 18 ist ein Digital/analog-Wandler 19 zum Erzeugen der Steuerspannung des Oszillators 15 in Abhängigkeit vom momentanen Zählwert des Zählers 18 angeschlossen. Die Genauigkeit der Regelung ist durch die Stufenzahl n des Binärzählers 18 vorgegeben, wobei n mit dem Pangbereich F des Oszillators 15 und dessen zulässiger Frequenzabweichung Af' in der Beziehung 2n . #f' steht. Als Beispiel ergibt sich für #f' = 10 Hz und n w 7 ein Fangbereich F a 1,28 kHz. Die der Fig. 3 zugrunde liegende Aufgabenstellung der zeitlich unterbrochenen Nachstimmung eines freilaufenden Oszillators tritt beispielsweise beim Betrieb eines Dopplerfrequenz-Simulators in der Radar-Prüffeldtechnik auf.controls backwards. At the output of the binary counter 18 is a Digital / analog converter 19 for generating the control voltage of the oscillator 15 as a function of the instantaneous Count value of the counter 18 connected. The accuracy of the regulation is due to the The number of stages n of the binary counter 18 is specified, where n is the range F of the oscillator 15 and its permissible frequency deviation Af 'in relation 2n. #f 'stands. As an example, a capture range F a 1.28 kHz results for #f '= 10 Hz and n w 7. The task of time-interrupted retuning on which FIG. 3 is based a free-running oscillator occurs, for example, when operating a Doppler frequency simulator in radar test field technology.

Claims

1. Circuit arrangement for digitally determining the frequency difference #f of an unknown frequency fu to a reference frequency fR according to amount and sign, characterized in that the unknown frequency and the reference frequency.

if they are not there by themselves, in pulse repetition rates f'u or f'R, where the following applies in terms of frequency level: fu = f'u and fR = f'R that from the reference frequency * R or the pulse repetition frequency f'R additionally the Pulse repetition frequencies (f'R-90 °) and (f'R - 180 °) are derived (t) that three AND gates (6 to 8) each with a first and a second input, namely oin first (6), a second (7) and a third (8) AND gate are provided that the unknown frequency f in the form of the first input of all three AND gates the pulse repetition frequency u f'u is supplied that each of the second input of the the first AND gate (6) is the pulse repetition rate (f'R - 1800), the second AND gate (7) the frequencies fp 'and the third AND gate (8) the frequency (f - 900) is that the sign of the frequency difference from the time sequence of the Occurrence of the output signals of the three AND gates is determined, where for fu> fR the chronological order first, third and second gate and for fR N the chronological order of the second, third and first AND gate applies, and that the magnitude of the frequency difference from the repetition frequency of the same magnitude Output signals of any of the three AND gates is determined

2. Circuit arrangement according to claim 1, characterized by its use only frequency stabilization a free-running oscillator in the Way that as a reference frequency one of the oscillator setpoint frequency is equal in size and frequency stabilized Pulse repetition frequency is used that the frequency difference by means of the circuit arrangement the actual oscillator frequency to the reference frequency and the sign of the frequency deviation be determined that a binary counter is provided with a stage number n, the with the permissible oscillator frequency deviation #f 'and the desired capture range F in the relation F w 2n * b f stcht that the counting input of the binary counter is a Counting frequency is assigned, which is determined by means of the circuit arrangement Frequency difference corresponds to the binary counter up or down depending on counts from the currently determined sign of the frequency deviation, and there for A digital / analog converter generates the required control voltage for the oscillator is connected to the bin counter (Fig. 3).

L e r s e i t e