DE1764765A1 - Semiconductor component - Google Patents
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Description
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Piled: August 3, 1967US Serial No .: 658 o83
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Eadio Corporation of America New York, N.Y.,V.St.A.Eadio Corporation of America New York, N.Y., V.St.A.
Halbleiter - BauelementSemiconductor component
Die Erfindung betrifft Verbesserungen von Halbleiter-Bauelementen und ihres Herstellungsverfahrens und bezieht sich insbesondere auf in Planartechnik hergestellte Halbleiter-Bauelemente, die bessere Betriebseigenschaften aufweisen und sich wirtschaftlicher herstellen lassen.This invention relates to, and particularly relates to, improvements in semiconductor devices and their method of manufacture on semiconductor components manufactured using planar technology, which have better operating properties and which are themselves can be produced more economically.
Die Planartechnik ist bei der Transistorherstellung bekannt für ihre Vorteile bezüglich des Herstellungsverfahrens. Es ist ferner bekannt, daß die Betriebseigenschaften von Planar-Halb-Ieiter-Bauelementen stark von den Bedingungen beeinflußt werden, die an der Oberfläche des Halbleiterkörpers herrschen, in welcher sie ausgebildet werden. Die Oberfläche eines Kristalls stellt notwendigerweise eine erhebliche Störung des Kristallgitters dar, da sie eine Unterbrechung des periodischen Aufbaus des Kristalls ist. Ausserdem sind die Oberflächen von Kristal-Lcn in der Praxis selten wirklich eben, sondern sie sind mehr oder weniger rauh, ^e nach dem zu ihrer Ausbildung verwendeten Verfahren. Derartige Störungen haben Energiezustände an der Oberfläche zur Folge, welche die Betriebseigenschaften des an dieser Oberfläche ausgebildeten Bauelementes schädlich beeinflussen können.Planar technology is known in transistor manufacture for their manufacturing process advantages. It is also known that the operating characteristics of planar semi-conductor components are strongly influenced by the conditions that prevail on the surface of the semiconductor body, in which they are trained. The surface of a crystal necessarily represents a significant disruption of the crystal lattice because it is an interruption in the periodic structure of the crystal. In addition, the surfaces of crystal Lcn in practice seldom really flat, but they are more or less rough, ^ e according to the used for their training Procedure. Such disturbances result in energy states on the surface, which affect the operating properties of the Can have a harmful effect on the surface of the component.
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Zusätzlich zu den Energiezuständen, welche von dem Zustand der Kristalloberfläche abhängig sind, treten ähnliche elektrische Erscheinungen auf, die von dem an die Oberfläche angrenzenden Material abhängen. So hat es sich beispielsweise gezeigt, daß, wenn bestimmte Oberflächen von Silizium in einer feuchten Umgebung oxydiert sind, der an die oxydierte Oberfläche angrenzenden Siliziumbereich dazu neigt stärker N-leitend und weniger stark P-leitend zu werden. War das Siliziumplättchen ursprünglich P-leitend, dann kehrt sich der an die oxydierte Oberfläche angrenzende Bereich oft vollständig zur N-Leitung um.In addition to the energy states, which are dependent on the state of the crystal surface, similar electrical phenomena occur, which depend on the material adjacent to the surface. It has been shown, for example, that when certain surfaces of silicon are oxidized in a humid environment, the silicon area adjacent to the oxidized surface tends to be more N-conductive and less to become strongly P-conductive. If the silicon wafer was originally P-conductive, then the area adjacent to the oxidized surface is often completely reversed to become N-conductive.
Bei planaren bipolaren Bauelementen, die üblicherweise durch eine doppelte Diffusion von den Leitungstyp bestimmenden Dotiermaterialien in ein Ausgangsplättchen zur Herstellung einer Basiszone und einer Emitterzone hergestellt werden, kann das Vorhandensein solcher Oberflächenzustände den Betrieb des Bauelementes schädlich beeinflussen, in^dem es die Oberflächenrekombinationsrate von Defektelektronen und Elektronen im Material erhöht. Diese Oberflächenzustände können auch zu einem übermäßigen Oberflächensperrstrom vom Kollektor zur Basis beitragen. Transistoren mit diesen Nachteilen sind für viele Anwendungsfälle ungeeignet.In the case of planar bipolar components, which are usually carried out by a double diffusion of the conductivity type-determining dopants in a starting plate to produce a Base zone and an emitter zone are produced, the presence of such surface states can have a detrimental effect on the operation of the component by reducing the rate of surface recombination of holes and electrons in the material elevated. These surface conditions can also contribute to excessive surface reverse current from the collector to the base. Transistors with these disadvantages are unsuitable for many applications.
Für die Planarverfahren sind ferner die Eigenschaften der Oberfläche des Halbleiterkörpers, an welcher die Halbleiterbauelemente ausgebildet werden sollen, und der Aufbau des Kristallgitters senkrecht zu dieser Oberfläche von Bedeutung. So hat es sich beispielsweise gezeigt, daß die für die Diffusion eines bestimmten Leitungstypmodifikatore in eine bestimmte Tiefe un-The properties of the surface of the semiconductor body on which the semiconductor components are to be formed and the structure of the crystal lattice perpendicular to this surface are also important for the planar method. So it did it has been shown, for example, that the modifiers responsible for the diffusion of a certain conductivity type into a certain depth
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terhalb dieser Oberfläche benötigte Zeit für Kristallkörper, die in verschiedenen Richtungen orientiert sind, unterschiedlich ist. Die Richtung, in welcher die Diffusion ausgeführt wird, sollte demzufolge so aμsgewählt werden, daß sie die wirtschaftlichste Ausnutzung der Fabrikationseinrichtungen, beispielsweise des Diffusionsofens, gestattet.below this surface the time required for crystal bodies which are oriented in different directions varies is. The direction in which the diffusion is carried out should therefore be chosen to be the most economical Use of the manufacturing facilities, such as the diffusion furnace, is permitted.
Es gehören lehren zum Stande der Technik, nach denen bewirkt werden soll, daß die Oberfläche eines Siliziumkörpers, welche parallel zur kristallographischen Ebene loo verläuft, eine Dichte von Oberflächenzuständen (density of surface states) hat,welche niedriger als auf den Oberflächen anderer Orientierungen ist. Es findet sich jedoch nirgends eine Lehre, nach der die Differenzen der Oberflächenzustandsdichten zwischen der Orientierung loo und anderen Orientierungen von Bedeutung für die Herstellung von Planar-Bauelementen wäre hinsichtlich Verbesserungen dieser Bauelemente selbst oder hinsichtlich einer wirtschaftlicheren Herstellung.There are teachings of the prior art according to which it is to be effected that the surface of a silicon body, which runs parallel to the crystallographic plane loo, has a density of surface states, which is lower than on the surfaces of other orientations. However, there is nowhere a teaching according to which the Differences in surface state densities between orientations loo and other orientations of importance for the manufacture of planar devices would be for improvements these components themselves or in terms of a more economical production.
Es ist ferner bekannt, daß man mit Epitaxialwachstumsverfahren Halbleiterkörper mit ausserordentlich scharfen PN-ttbergängen und mit sehr gleichmäßiger Dotiermaterialverteilung herstellen kann. Es wird jedoch nicht nahegelegt, daß irgendein besonderer Vorteil aus dem Aufwachsen von epitaktischen Material auf einer nach der Kristallebene loo orientierten Oberfläche oder aus der Verwendung eines solchen Materials für die Herstellung von Planarbauelementen gezogen werden kann.It is also known that epitaxial growth processes can be used to produce semiconductor bodies with extremely sharp PN transitions and can produce with a very uniform doping material distribution. It is not suggested, however, that any particular Advantage from the growth of epitaxial material on a surface oriented according to the crystal plane or can be drawn from the use of such a material for the manufacture of planar components.
Wegen der Art der bekannten Lehren hinsichtlich der Planartechnologie, des in der Ebene loo orientierten Siliziums und derBecause of the nature of the known teachings regarding planar technology, of silicon oriented in the plane loo and of
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Epitajt ie hat die Halbleiterindustrie fortgefahren, Planartransisteoren in Siliziumkörpern auszubilden, deren Oberflächen in anderen Ebenen als die loo Ebene des Siliziums, beispielsweise in Ebenen parallel zur Kristallebene 111, herzustellen. Bei dieser Herstellung ist man bisher geblieben trotz der dringenden Notwendigkeit, die Qualität von Halbleiter-Bauelementenzu Verbessern und trotz der bedeutenden Vorteile, die ausgenutzt werden können, jedoch bisher unerkannt waren.The semiconductor industry has continued to develop planar transistors in silicon bodies, the surfaces of which are produced in planes other than the 100 plane of the silicon, for example in planes parallel to the crystal plane 111. This manufacture has remained undetected despite the urgent need to improve the quality of semiconductor devices and despite the significant advantages that can be exploited.
Gemäß der Erfindung wird ein passivierter epitaktisch hergestellter bipolarer Silizium-Planartransistor in einer Kristallplättchenoberfläche hergestellt, die parallel zur kristallographiechen Ebene loo des Plättehens verläuft,und dieser Traneistor zeigt eine niedrigere Oberflächenrekombinationsgeschwindigkeit und einen niedrigeren Kollektor-Basis-Rückstrom. Eine wirtschaftlichere Herstellung wird bei der Verwendung von Bor als Basis-Dotiermaterial bei einem NPN - Transistor erreicht, weil die Diffusionszeiten kürzer werden, wenn das Bor in Richtung der Achse loo diffundiert wird.According to the invention, a passivated epitaxially produced bipolar silicon planar transistor is produced in a crystal wafer surface which runs parallel to the crystallographic plane 100 of the wafer, and this transistor transistor shows a lower surface recombination velocity and a lower collector-base reverse current. A more economical production is achieved when using boron as the base doping material in an NPN transistor, because the Diffusion times become shorter when the boron is diffused in the direction of the axis loo.
Das neue Halbleiter-Bauelement nach der Erfindung weist eine epitaktisch gewachsene Siliziumschicht auf, deren Oberfläche parallel zur loo Ebene des Kristallgitters der Schicht verläuft, ferner ein Paar im Abstand angeordneter Obergänge in dieser Schicht, die nur in dieser loo Oberfläche enden und planar aufgebaut sind. Das neue Herstellungsverfahren umfasst die Schritte des Wachsens einer epitaktischen Siliziumschicht in Richtung ihrer loo Achse und die Ausbildung eines Planarbauelementes in dieser Schicht. So umfassen sowohl das Bauelement als auch dasThe new semiconductor component according to the invention has an epitaxially grown silicon layer, the surface of which runs parallel to the loo plane of the crystal lattice of the layer, furthermore a pair of spaced-apart transitions in this Layer that end only in this loo surface and are planar. The new manufacturing process includes the steps of growing an epitaxial silicon layer towards their loo axis and the formation of a planar component in this layer. So include both the component and the
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Herstellungsverfahren die Kombination der drei Grundgedanken des Epitaxialverfahrens, des in Richtung seiner loo Ebene orientierten Siliziums und der Planartechnologie.Manufacturing process the combination of the three basic ideas of the epitaxial process, the direction of its loo level oriented silicon and planar technology.
Die ungünstige Konzeption nach dem Stande der Technik, die zur Fortdauer der gegenwärtig verwendeten Herstellungsverfahren geführt hat, beruht auf einem Mangel des Verständnisses, daß, wenn ein Planaraufbau vollständig innerhalb einer epitaktischen Siliziumschicht mit einer in Sichtung der loo Ebene orientierten Oberfläche eingebettet ist, die zu erreichenden Vorteile ganz wesentlich größer sind, als es aufgrund der bekannten Lehren, welche sich auf die Planartechnologie, auf Silizium mit einer loo Ebene und auf epitaktisches Wachstum beziehen, vorhersehbar ist.The unfavorable prior art design leading to the continuation of currently used manufacturing processes has resulted from a lack of understanding that when a planar structure is entirely within an epitaxial Silicon layer is embedded with a surface oriented in the sighting of the loo plane, which is to be reached Advantages are much greater than it is due to the known teachings, which relate to planar technology, on silicon with a loo level and referring to epitaxial growth, is predictable.
Das bisherige mangelnde Verständnis der unerwarteten Vorteile der erfindungsgemäßen Kombination dieser drei Grundgedanken scheint darin zu ligen , daß man folgende Tatsachen nicht gewürdigt hat:The previous lack of understanding of the unexpected advantages of the inventive combination of these three basic ideas seems to be due to the fact that one does not appreciate the following facts Has:
a. daß eine epitaktisch gewachsene Schicht nachträglich unerwartete Oberflächeneffekte auf einerSiliziumoberfläche, welche parallel zu ihrer loo Ebene ist, zeigta. that an epitaxially grown layer was subsequently unexpected Surface effects on a silicon surface, which parallel to its loo plane shows
b. daß bei eine» thermischen Oxydierung (ein wichtiger Verfahrensschritt in der Planartechnologie) einer loo Siliziumoberfläche eine geringere Neigung zur Inversion der Oberflächenzone in eine N-Leitung auftritt als es bei anders orientierten Oberflächen der Fall ist undb. that with a »thermal oxidation (an important process step In planar technology) a 100 silicon surface has a lower tendency towards inversion of the surface zone occurs in an N line than is the case with other oriented surfaces and
c. daß eine wesentliche und unerwartete Verbesserung bei PIanar-Transistoraufbauten erreicht werden kann, wenn diese inc. that a substantial and unexpected improvement in pianar transistor structures can be achieved when they are in
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solch einer Epitaiialschicht auegebildet werden.such an epitial layer can be formed.
Bei dem erfindungegemäßen Herstellungsverfahren besteht ein weiterer Vorteil darin, daß die Diffusionsgeschwindigkeit bestimmter Dotienaaterialien in Sichtung der loo Achse des Siliziums größer ist als in anderen Sichtungen, so daß sich kürzere Diffusionszeiten ergeben, wenn die Dotiermaterialien in das Grundmaterial in eine gewünschte Tiefe eindringen sollen.In the manufacturing method according to the invention, there is a Another advantage is that the diffusion speed of certain doping materials in sighting the 100 axis of the silicon is greater than in other sightings, so that shorter diffusion times result when the doping materials in the base material should penetrate to a desired depth.
Nach den vorstehenden Ausführungen lädt sich sagen, daß die Erfindung auf den unvorhereehbaren Wirkungen der neuen Kombination der drei Prinzipien der Planartechnologie, der Heranziehung der Silizium-Kristallebene loo und der epitaktischen Ablagerung auf dieser Fläche beruht und auf den^rwarteten äusserst vorteilhaften Ergebnissen, zu welchen diese Kombination führt.After the above it invites you to say that the Invention is based on the unforeseen effects of the new combination of the three principles of planar technology, the use of the silicon crystal plane and the epitaxial deposition on this surface, and on the expected extremely advantageous results to which this combination leads.
Die Erfindung ist im folgenden anhand der figuren näher beschrieben. Bs zeigtThe invention is described in more detail below with reference to the figures. Bs shows
Flg. 1 einen Teilquerschnitt einer bevorzugten Ausführungsform des neuen Halbleiterbauelementes und die Fig.Flg. 1 shows a partial cross section of a preferred embodiment of the new semiconductor component and the fig.
2-8 eine Reihe von Teilquerschnitten zur Veranschaulichung eines bevorzugten Herstellungsverfahrens des in Fig. 1 dargestellten Bauelementes.2-8 a series of partial cross-sections to illustrate a preferred manufacturing process of the in Fig. 1 shown component.
Der in Flg. 1 dargestellte Transistor in einer bevorzugten Ausführungeform der Erfindung ist mit Io bezeichnet. Sr weist im dargestellten Ausfüxlhungsbeispiel einen Träger 12 auf, der vorzugsweise aus stark dotierte», !-leitenden Silizium besteht.The in Flg. 1 shown transistor in a preferred embodiment of the invention is denoted by Io. Sr shows im Ausfüxlhungsbeispiel shown on a carrier 12, which is preferably made of heavily doped »,! -conductive silicon.
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Der Träger 12 hat eine obere Oberfläche 14 und eine untere Oberfläche 16, und mindestens die obere Oberfläche 14 verläuft parallel zur kristallographischen Ebene loo des Silizium-Kristallgitters, Es können auch andere Trägermaterialien verwendet werden, wenn sie eine Oberfläche aufweisen, die ein epitaktisches Aufwachsen von Silizium in Richtung der loo Achse seines Kristallgitters erlaubt. Ein Beispiel für ein solches anderes Material ist Saphir, bei dem dann die Oberfläche 14 zur Kristallebene Ilo2 verläuft.The carrier 12 has a top surface 14 and a bottom surface 16, and at least the top surface 14 extends parallel to the crystallographic plane loo of the silicon crystal lattice, other carrier materials can also be used if they have a surface that allows epitaxial growth of silicon in the direction of the loo axis allowed by its crystal lattice. An example of such a different material is sapphire, which then has the surface 14 runs to the crystal plane Ilo2.
Auf der Oberfläche 14 des Trägers 12 befindet sich eine epiiaktisch gewachsene Schicht 18 aus N-leitenden Silizium. Wegen ihres Wachsens in Bbhtung der loo Achse des Siliziumgitters hat die epitaktische Schicht 18 eine Oberfläche 2o, die parallel zur loo Ebene des Siliziumkristallgitters verläuft. Es hat sich gezeigt, daß die Oberfläche 2o der epitaktischen Schicht 18 praktisch weniger kristalline Störungen zeigt und glatter als die Oberfläche 14 des Trägers 12 ist. Auf diese Weise können Bauelemente ausreichend hoher Qualität angrenzend an die Oberfläche 2o hergestellt werden, ohne daß eine weitere Nachbehandlung erforderlich ist.On the surface 14 of the carrier 12 there is an epicenter grown layer 18 made of N-conductive silicon. Because of their growth in the direction of the loo axis of the silicon lattice the epitaxial layer 18 has a surface 2o which runs parallel to the 10o plane of the silicon crystal lattice. It has shown that the surface 2o of the epitaxial layer 18 shows practically less crystalline defects and smoother than the surface 14 of the carrier 12 is. In this way, components can be of sufficiently high quality adjacent to the surface 2o can be produced without further post-treatment being required.
Innerhalb der epitaktischen Schicht 18 befindet sich eine diffundierte Zone 22, welche P-leitend ist und einen PN-Übergang 24 mit den übrigen, nicht diffundierten Teilen der Epitaxialschicht 18 bildet. Vorzugsweise ist das Dotiermateiml in der Zone 22 Bor, weil dieses Material, wie oben erwähnt, Einsparungen bei der Herstellungszeit bringt. M^t Hilfe einer zweiten üiffusion wird eine stark dotierte N-leitende Zone 26 innerhalb der P-Zo-Within the epitaxial layer 18 there is a diffused one Zone 22, which is P-conductive, and a PN junction 24 with the remaining, undiffused parts of the epitaxial layer 18 forms. Preferably, the dopant in zone 22 is boron because, as mentioned above, this material provides savings the manufacturing time brings. With the help of a second diffusion a heavily doped N-conductive zone 26 within the P-Zo-
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ne 22 ausgebildet, welche mit dieser einen zweiten PN-Übergang 28 bildet. Beide Übergänge 24 und 28 enden ausschließlich in der Oberfläche 2o der epitaktischen Schicht 18, so daß die Oberflächengrenzen dieser Zonen 22 und 26 vollständig innerhalb dieser Oberfläche liegen.ne 22 formed, which with this a second PN junction 28 forms. Both transitions 24 and 28 end exclusively in the surface 2o of the epitaxial layer 18, so that the surface boundaries of these zones 22 and 26 completely within lying on this surface.
Auf der Oberfläche 2o der epitaktischen Schicht 18 wird ein passivierender O^ydüberzug 3o angeordnet, der beispielsweise ein phosphordotierter Siliziumdioxydüberzug sein kann. Sie Passivierungswirkung eines solchen Überzugs ist, wie sich herausgestellt hat, wesentlich größer, mim wenn der überzug auf einer loo Oberfläche des Siliziums angebracht wird, als wenn er auf anderen Oberflächen, etwa der 111 Oberfläche, vorgesehen wird.On the surface 2o of the epitaxial layer 18 a passivating oxide coating 3o is arranged, which can be, for example, a phosphorus-doped silicon dioxide coating. It is of such a coating passivation effect, as has been found to significantly greater mim when the coating is applied to a surface of the silicon loo, than when it is provided on other surfaces, such as the 111 surface.
Zu den verschiedenen Zonen innerhalb der epitaktischen Schicht 18 werden elektrische Kontakte mit Hilfe der Metallkontakte 32 und 34 hergestellt, welche innerhalb geeigneter öffnungen des Siliziumsüberzugs 3o angeordnet werden, und durch eine Metallschicht 36, welche auf der unteren Oberfläche 16 des Trägers vorgesehen wird. Wenn der Träger ein Saphir oder irgendein anderes Material ist, das nicht genügend leitend ist, um die Herstellung eines Eontaktes zu der ep^itaktischen Schicht 18 durch den Träger zu erlauben, dann kann ein nicht dargestellter zusätzlicher Metallkontakt auf der Oberfläche 2o angebracht werden, der in Kontakt mit dem ursprünglichen N-leitenden Material der epcitaktischen Schicht 18 steht.Electrical contacts are made to the various zones within the epitaxial layer 18 with the aid of the metal contacts 32 and 34, which are arranged within suitable openings in the silicon coating 3o, and through a metal layer 36 which is provided on the lower surface 16 of the carrier. W e nn the carrier is a sapphire or any other material which is not sufficiently conductive to the production of a Eontaktes itaktischen to the ep ^ layer to allow 18 through the support, then an unillustrated additional metal contact on the surface 2o can be attached , which is in contact with the original N-type material of the epitaxial layer 18.
Das Bauelement Io stellt einen bipolaren Transistor dar, in welchem das ursprüngliche N-leitende Material der epitaktischenThe component Io represents a bipolar transistor, in which the original N-type material of the epitaxial
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1/647651/64765
Schicht 18 die Kollektorzone und in welchem die beiden diffundierten Zonen 22 bzw. 26 die Basis-bzw. die Emitterzone darstellen. Der Transistor Io kann mit Hilfe der leitungen 38,4o und 42 in eine Schaltung eingefügt werden und wie bekannte Transistoren betrieben werden. Beispielsweise kann er als Verstärker oder als Schalter verwendet werden. Der Transistor Io hat in jedem Anwendungsfall bessere Betriebseigenschaften, da die Dichte der Oberflächenzustände (surface states) in den Bereichen der epitaktischen Schicht 18, welche an die Oberfläche 2o angrenzt, insbesondere in dem Oberflächengrenzabschnitt der P-Zone 22, geringer ist. Dadurch erhält man niedrigere Sperrströme und eine verringerte Oberflächenrekombinationsgeschwindigkeit. Layer 18 the collector zone and in which the two diffused Zones 22 and 26 the basic or. represent the emitter zone. The transistor Io can with the help of the lines 38,4o and 42 can be inserted into a circuit and operated like known transistors. For example, it can be used as an amplifier or used as a switch. The transistor Io has better operating properties in every application, since the density of surface states in the areas of the epitaxial layer 18 which is adjacent to the surface 2o, in particular in the surface boundary portion the P zone 22, is lower. This results in lower reverse currents and a reduced surface recombination velocity.
Der Transistor Io wird vorzugsweise nach dem in den Pig. 2-8 veranschaulichten Verfahren hergestellt. Pig. 2 zeigt den Träger 13 vor der Ablagerung der epitaktischen Schicht 18. Das Material des Trägers 12 ist vorzugsweise monokristallines Silizium, das durch irgendeina der bekannten Kristallherstellungsverfahren und Reinigungsverfahren hergestellt ist und mit einer ausreichenden Menge von Donatoren versehen ist, so daß es stark N-leitend wird. Bei der Vorbereitung des Trägers 12 für die Aufbringung der epitaktischen Schicht 18 wird seine Oberfläche 12 praktisch parallel zur loo Ebene des Siliziumkristallgitters ausgebildet, etwa durch ein Verfahren wie dieOrientierung des Kristalls mit Hilfe von Röntgenstrahlenbeugung und eine Nachbehandlung durch Schleifen, Polieren und Ätzen.The transistor Io is preferably used after that in the Pig. 2-8 illustrated method. Pig. 2 shows the carrier 13 before the deposition of the epitaxial layer 18. Das The material of the carrier 12 is preferably monocrystalline silicon, made by any of the known crystal fabrication and purification methods and having a sufficient amount of donors is provided so that it is highly N-conductive. In preparing the carrier 12 for application of the epitaxial layer 18, its surface 12 becomes practically parallel to the 100 plane of the silicon crystal lattice such as by a method such as orienting the crystal by means of X-ray diffraction and post-treatment by grinding, polishing and etching.
- Io ORIGINAL INSPECTED- Io ORIGINAL INSPECTED
109828/1583109828/1583
Figur 3 zeigt einen Querschnitt durch den Transistor Io nach der Ablagerung der epitaktischen Schicht 18. Die Schicht 18 wird vorzugsweise aus der Dampfphase durch thermische Zersetzung einer Siliziumhaltigen Verbindung, etwa Silan, SiH.,abgelagert. Wegen der Orientierung der Oberfläche 14 des Trägers 12 parallel zur kristallographischen Ebene loo wächst die epitaktische Schicht 18 in Richtung der loo Achse. Nachdem die Schicht 18 bis zu der gewünschten Dicke abgelagert ist, wird die Ablagerungsreaktion unterbrochen, und die Oberfläche 2ο der Schicht 18 wird dann, falls es erforderlich ist, für den nächsten Verfahrensschritt vorbereitet. Wie bereits erwähnt, ist diese Oberfläche praktisch parallel zur loo Kristallebene der epitaktischen Schicht 18 und ist glatter als die Oberfläche 14 des Trägers 12, so daß für viele Anwendungsfälle eine weitere Behandlung nicht notwendig ist.Figure 3 shows a cross section through the transistor Io the deposition of the epitaxial layer 18. The layer 18 is preferably formed from the vapor phase by thermal decomposition a silicon-containing compound such as silane, SiH., deposited. Because of the orientation of the surface 14 of the carrier 12 parallel to the crystallographic plane loo, the epitaxial plane grows Layer 18 in the direction of the loo axis. After the layer 18 is deposited to the desired thickness, is the deposition reaction is interrupted, and the surface 2ο of the layer 18 is then, if necessary, for the prepared for the next procedural step. As already mentioned, this surface is practically parallel to the loo crystal plane the epitaxial layer 18 and is smoother than the surface 14 of the carrier 12, so that for many applications a further Treatment is not necessary.
Die Oberfläche 2o der epitaktischen Schicht 18 wird als nächstes mit einem Siliziumdioxydüberzug 3o versehen, wie Fig. 4 zeigt. Der Oberzug 3o kann beispielsweise dadurch erzeugt werden, daß man die Oberfläche der epitaktischen Schicht 18 Dampf oder Sauerstoff aussetzt, wobei der Oberflächenbereich der epitaktischen Schicht 18 oxydiert wird. Der Oberzug 3o kann auch durch eine pyrolytische Zersetzung einer organischen SiIoxanverbindung auf der Oberfläche der epitaktischen Schicht 18 ausgebildet werden.The surface 2o of the epitaxial layer 18 is next provided with a silicon dioxide coating 3o, as in FIG. 4 shows. The upper part 3o can be produced, for example, by exposing the surface of the epitaxial layer 18 to steam or oxygen, the surface area of the epitaxial layer 18 is oxidized. The upper layer 3o can also be produced by a pyrolytic decomposition of an organic siloxane compound can be formed on the surface of the epitaxial layer 18.
Als nächster Verfahreneschritt wird gemäß Fig. 5 eine geeignete öffnung 44 in dem Oxydüberzug 3o ausgebildet und Akzeptormaterialien werden in die epitaktische Schicht 18 hineindiffun-As the next method step, according to FIG. 5, a suitable opening 44 is formed in the oxide coating 3o and acceptor materials are diffused into the epitaxial layer 18
- 11 109828/1583 - 11 109828/1583
AAAA
I 7 b 4 7 6 5I 7 b 4 7 6 5
diert, beispielsweise durch Aufheizen des Plättchens in einer solche Materialien enthaltenden Atmosphäre, wobei die P-Zone 22 ausgebildet wird. Vorzugsweise wird als Akzeptormaterial in der P-Zone 22 Bor verwendet, weil es schneller in Richtung der loo Achse diffundiert als in anderen Richtungen des Siiziums. Demzufolge ist die für die Ausbildung des PN-Übergangs 24 in einer gewünschten Tiefe innerhalb der epitaktischen Schicht benötigte Zeit kürzer und das Herstellungsverfahren für den Transistor Io wird wirtschaftlicher.dated, for example by heating the platelet in an atmosphere containing such materials, the P-zone 22 is formed. Boron is preferably used as the acceptor material in the P-zone 22, because it is faster in the direction of the loo axis diffuses than in other directions of the Siizium. Accordingly, the required for the formation of the PN junction 24 in a desired depth within the epitaxial layer is shorter and the manufacturing process for the Transistor Io is becoming more economical.
Nach der Beendigung der Bordiffusion wird ein weiterer Oxydüberzug 46 über der P-Zone 22 ausgebildet, wie Pig. 6 zeigt. Ebenso wie der Oxydüberzug 3o kann auch der zweite Oxydüberzug 46 durch thermisches Wachsen ausgebildet werden, in dem das Plättchen in einer Dampf oder Sauerstoffatmosphäre erhitzt wird, oder der Überzug kann auch auf pyrolytischem Wege abgelagert werden.After the end of the boron diffusion, there is a further oxide coating 46 formed over P-zone 22, like Pig. 6 shows. Just like the oxide coating 3o, the second oxide coating can also be used 46 can be formed by thermal growth in which the wafer is heated in a steam or oxygen atmosphere or the coating can also be pyrolytically deposited.
Figur 7 zeigt die Ausbildung der Emitterzone 26 innerhalb der Basiszone 22. Zu dieäem Zweck wird eine geeignete Öffnung AB in dem zweiten Oxydüberzug 46 ausgebildet und ein Donatormaterial wird in die P-Zone 22 unter solchen Zeit- und Temperaturbedingungen eindiffundiert, daß die N+-Zone 26 in die P-Zone 22 in eine gewünschte Tiefe eindringt.Figure 7 shows the formation of the emitter region 26 22 within the base region to dieäem Z eck w is formed a suitable opening AB in the second Oxydüberzug 46 and a donor material is diffused into the P-region 22 under such time and temperature conditions that the N + -Zone 26 penetrates the P-Zone 22 to a desired depth.
Nach der Beendigung der Diffusion der Emitterzone 26 wird gemäß Fig. 8 eine ringförmige Öffnung 5o, welche koaxial zur Öffnung 48 verläuft, in dem zweiten Oxydüberzug 46 ausgebildet, so daß ein Kontakt £urP-Zone 22 hergestellt werden kann. DannAfter the diffusion of the emitter zone 26 has ended, an annular opening 50, which runs coaxially to the opening 48, is formed in the second oxide coating 46, so that a contact £ urP zone 22 can be produced. then
- 12 -- 12 -
109828/1583 ^n 109828/1583 ^ n
ORIGINAL INSPECTEDORIGINAL INSPECTED
A2A2
wird Kontaktmaterial innerhalb der öffnungen 48 und 5o angelagert. Zur gleichen Zeit kann eine Metallschicht 36 auf der unteren Oberfläche des Trägers 12 abgelagert werden.contact material is deposited within the openings 48 and 5o. At the same time, a metal layer 36 can be deposited on the lower surface of the carrier 12 are deposited.
Als letzter Schritt bei der Herstellung des Transistors Io wird ein Metallisierungsmuster für die Emitter bzw.Basiskontakte 32 bzw. 34 ausgebildet. Hierzu wird eine ringförmige öffnung 52 in das abgelagerte Material geätzt oder sonstwie in diesem ausgebildet, welches die Kontakte 32 und 34 trennt. Schließlich werden Leiter 38,4o und 42 etwa durch bekannte Thermokompressionsverfahren angebracht.The final step in making the transistor Io is a metallization pattern is formed for the emitter or base contacts 32 and 34, respectively. For this purpose, an annular opening 52 etched or otherwise formed in the deposited material separating contacts 32 and 34. In the end conductors 38, 40 and 42 are made by known thermocompression processes appropriate.
Bei dem erfindungsgemäßen Verfahren dienen die Oxydüberzüge 3o und 46 sowohl als Masken für die Bestimmung der Lage und Größe der Basiszone 22 und der Emitterzone 26 wie auch als Bassivierungsüberzug für das fertige Bauelement. Pur diesen letztgenannten Zweck kann den Überzügen eine bestimmte Menge Phosphorpentoxyd zugefügt werden, so daß sich ihre Passivierungswirkung erhöht. Das Phosphormaterial kann beispielsweise dadurch zugefügt werden, daß es als Schicht auf den freiliegenden Oberflächen der Überzüge aufgebracht wird und daß anschließend das Bauelement erhitzt wird, so daß der Phosphor in das Siliziumdioxyd hineindiffundiert, oder der Phosphor kann durch pyrolytischeZersetzung gleichzeitig mit der Anlagerung des Siliziumdioxyds abgelagert werden.In the method according to the invention, the oxide coatings 3o and 46 serve both as masks for determining the position and size the base zone 22 and the emitter zone 26 as well as a bassivation coating for the finished component. For this last-mentioned purpose a certain amount of phosphorus pentoxide can be added to the coatings are added so that their passivating effect is increased. The phosphor material can for example thereby be added that it as a layer on the exposed surfaces the coatings is applied and that then the component is heated so that the phosphorus in the silicon dioxide diffused into it, or the phosphorus can by pyrolytic decomposition be deposited simultaneously with the deposition of silicon dioxide.
Patentansprüche:Patent claims:
109828/1583109828/1583
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Cited By (2)
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