DE1512460A1

DE1512460A1 - OR logic circuit, especially for a dynamic security system

Info

Publication number: DE1512460A1
Application number: DE19671512460
Authority: DE
Inventors: Blaess Dipl-Ing Berthold
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1967-02-22
Filing date: 1967-02-22
Publication date: 1969-05-22
Also published as: DE1512460B2

Description

ODER-Verknüpfungsschaltung, insbesondere für ein dynamisches Sicherheitssystem Die Erfindung betrifft eine ODER-Verknüpfungsschaltung, insbesondere für eine impulsbetriebene Schaltung, bei der der eine von zwei verschiedenen, durch einen Grenzwert definierten Zuständen an einer Meßstelle durch eine Reihe von Irrpulsen, der andere durch ein statisches Signal dargestellt ist, wobei die'zu verknüpfenden Impulse slynchronsind. Die Erfindung wird vorzugsweise in Schaltungsanordnungen angewandt, bei denen einzelne Zustände an einer I:Ießstelle nicht durch statische Signale 1 oder Q dargestellt werden, sondern durch Impulsreihen, die bei Vorhandensein des Meßsignals am Ausgang eines Schaltungsteiles auftreten, bei Abwesenheit dagegen fehlen. Dieses Schaltungsteil kann beispielsweise ein Grenzrrertgeber sein, der bei Über- oder Unterschreiten des Grenzwertes durch das Meßsignal die Impulse abgibt. Diese Impulse können Verknüpfungsgliedern zugeführt werden, von denen mehrere als Kette hintereinandergeschaltet sein können. Gibt ein Glied einer solchen Kette keinen Impuls ab, sei es, daß es schadhaft ist; oder sei es, daß eine ihre zugeführte Impulsreihe ausgefallen ist, so bleiben die Impulse am Ende der Kette ebenfalls aus.OR logic circuit, especially for a dynamic safety system The invention relates to an OR logic circuit, in particular for a pulse-operated one Circuit in which one of two different ones defined by a limit value States at one measuring point by a series of erroneous pulses, the other by a static one Signal is shown, the pulses to be linked being slynchrons. The invention is preferably used in circuit arrangements in which individual states are not represented by static signals 1 or Q at an I: Iessstelle, but by pulse series, which when the measurement signal is present at the output of a Circuit part occur, in the absence, however, are missing. This part of the circuit can be, for example, a Grenzrertgeber who, if the value is exceeded or not reached of the limit value emits the pulses through the measuring signal. These impulses can be links are supplied, several of which can be connected in series as a chain. If a link in such a chain does not emit any impulse, be it because it is defective; or it may be that one of the impulses supplied to you has failed, they remain Impulses at the end of the chain.

Häufig ist es aber erforderlich, daß Impulse nur dann nicht. weitergegeben werden sollen, wenn zwei oder mehrere Kettenglieder die Impulse nicht weitergeben. In diesem Fall müssen die beiden Glieder oder Ketten parallelgeschaltet bz%7. ihre Ausgänge in einem ODER-Schaltkreis miteinander verknüpft vrerden. Aufgabe der Erfindung ist es, ein Verknüpfungsglied zu schaffen, mit dem die genannten Forderungen erfüllt vierden können. Darüber hinaus liegt der Erfindung der Gedanke zugrunde, eine solche Schaltungsanordnung für das Verknüpfungsglied zu treffen, daß nit ihn festgestellt werden kann, ob eine der ihm zugeführten Impulsreihen ausgefallen ist. Erfindungsgemäß vierden diese Aufgaben dadurch gelöst, daß eine Eingangsstufe vorgesehen ist, die bei Auftreten von Impulsen an mindestens einen Eingangskanal diese Eingangsinpulse an eine Sperrstufe weiterleitet und die bei Ausfall der Eingangsinpulse in einem Kanal die Sperrstufe mit einen Signal ansteuert, der das Sperren eines einzigen der weitergeleiteten Eingangsimpulse bewirkt.Often, however, it is necessary that only then do not impulses. passed on should be if two or more chain links do not pass the impulses on. In this case, the two links or chains must be connected in parallel or% 7. their Connect outputs in an OR circuit. task the invention is to create a link with which the above requirements fulfills four things. In addition, the invention is based on the idea to meet such a circuit arrangement for the logic element that nit him it can be determined whether one of the pulse series supplied to it has failed. According to the invention, these objects are achieved in that an input stage is provided is that when pulses occur on at least one input channel, these input pulses forwards to a blocking stage and in one if the input pulses fail Channel controls the locking stage with a signal that locks a single of the forwarded input pulses.

An Hand der Zeichnung, in der Ausführungsbeispiele der Erfindung dargestellt sind, crerden in folgenden die Erfindung sowie weitere Vorteile und Ergänzungen näher beschrieben und erläutert. Es zeigen Figur 1 ein Prinzipschaltbild und Figur 2 die Schaltung eines Ausführungsbeispiels.With reference to the drawing, shown in the embodiments of the invention are, hereinafter the invention and other advantages and supplements described and explained in more detail. FIG. 1 shows a basic circuit diagram and FIG 2 shows the circuit of an exemplary embodiment.

In Figur 1 sind mit E1, E2, E3 und E4 vier Eingangskanäle bezeichnet, über die einer Eingangsstufe 1 Impulsreihen zugeführt vrerden. Von dieser Eingangsstufe werden Impulse an eine Sperrstufe 2 abgegeben, solange in mindestens einem Eingangskanal Impulse vorhanden sind. Durch Vorschalten geeigneter bekannter Schaltungen kann bei Bedarf erreicht <<werden, daß die Eingangsimpulse schon bei Ausfall von zwei oder drei Kanälen nicht Mehr <<weitergeleitet werden. Fallen bei der Ausführungsbeispiel in einem Eingangskanal, z.B. in E4, Impulse aus, so <<wird von der Eingangsstufe bei Ausfallen des ersten Impulses ein Signal S an die Sperrstufe 2 geleitet, die einen einzigen Impuls aus der von der Eingangsstufe 1 weitergeleiteten Impulsreihe ausblendet, so daß mittels geeigneter Schaltungselemente, z.B. eines schnellschaltendsn selbsthaltenden Relais der Fehler signalisiert werden kann.In Figure 1, E1, E2, E3 and E4 are four input channels, Via which a series of pulses is fed to an input stage 1. From this entry level will Pulses sent to a blocking level 2 as long as in at least one input channel Impulses are present. By connecting suitable known circuits upstream if necessary << can be achieved that the input impulses are already in the event of failure of two or three channels can no longer be forwarded. Fall at the Embodiment in an input channel, e.g. in E4, pulses off, so << becomes from the input stage if the first pulse fails, a signal S to the blocking stage 2, which forwarded a single pulse from the input stage 1 Pulse series fades out, so that by means of suitable circuit elements, e.g. Fast-switching self-holding relay that can signal the error.

In Figur 2 ist als Schaltbild eine Ausführungsform der Erfindung dargestellt, die sich durch Einfachheit und große Zuverlässigkeit auszeichnet. Zwecks einfacher Darstellung ist das Schaltungsbeispiel auf zwei Eingänge beschränkt. Diesen Eingängen E1 und E2 sind die Vlicklungen i`121 und Vl31 bzvw. die Vlicklungen i`122 und 13z zugeordnet, die auf einem Kern K2 bzcr. K3, die vorzugsweise aus -einem Material mit rechteckiger Hystereseschleife bestehen, aufgebracht sind. Die mit der Vlicklung t"2,1 erzeugte Durch-_ fluteng sei größer als die mit der Vlicklung V122 erzeugte und die-mit der Vlicklung V132 erzeugte Durchflutung sei größer als die mit der Uicklung i131 erzeugte. Dies kann bei glei- chem Strom durch die 1'1icklungen durch geeignete 1'iahl der 1'lindungszahlen erreicht werden. Zur Stronbegrenzung und zur [ Einstellung des Stromes sind den Ylicklungen je ein Wider- ['stand R1 bzw. R2 in Reihe geschaltet. Die von den Viicklun- gen in einen Kern erzeugten Durchflutungen sind einander entgegengerichtet,.wie aus der durch einen Punkt gekennzeich- neten Polung der Flicklungen zu ersehen ist. Auf den Kernen K2 und K3 ist je eine Ausgangswicklung S123 bzw. 1`133 ange- bracht, die im Eingangskreis eines Transistors T, liegen. Im Ausgangskreis desselben liegt eine Wicklung 1'112 auf-einem die Sperrstufe bildenden Kern Ki . Der iricklung 1'i1 2 kann zur Strombegrenzung ein Widerstand R3 vorgeschaltet sein. Eine licklung 17, 1 , die zu dieser Ulicklung 1'1l 2 entgegenge- setzt gepolt. ist und deren Durchflutung kleiner ist als die der 1'licklung 1'I1 2, wird von der Sumne der Eingangsströ- ne durchflossen. Auf den Kern K1 sind ferner eine Rück- stell:nicklung 1'I1 4, die in der dargestellten Polarität an Klemrien C, D angeschlossen ist und eine Ausgangswicklung E'i13 aufgebracht, die einen Transistor T2 ansteuert. Eine Klemme F bildet den Ausgang des Verknüpfungsgliedes. Im folgenden sei die Virkungsweise der Schaltungsanordnung beschrieben. Treten an den Eingängen Ei und E2 gleichzei- tig Impulse auf, so werden die Kerne K2 und K3 in einen Re- manenzzustand, der durch die Polung der Flicklungen i21 und ;'l32 bestirnt ist, gebracht bzvr. in diesem Remanenzzustand festgehalten, da die Vlindungszahl der Wicklung Q132 größer als die von V`131 und die von 1721 größer als die von Q122 ist. Damit vrird mittels der filicklung 7l11 der Kern K1 der Sperrstufe ummagnetisiert, wodurch an dessen Ausgangswicklung 'l13 ein Irrpuls induziert vrird, der den Transistor T2 kurzzeitig öffnet. In der anschließenden Pause bis zum Eintreffen der nächsten Eingangsimpulse wird der Kern K1 über die Vlicklung i714 zurückmagnetisiert. Der negative Ausgangsimpuls an der tjlicklung f13 öffnet dabei den Transistor T2 nicht, so daß an der Klemme F kein Ausgangssignal entsteht. Beim Eintreffen des nächsten Impulspaares an den Klemmen E1 und E2 .wird viiederum ein Ausgangsimpuls an der Klemme F abgegeben.In Figure 2, an embodiment of the invention is shown as a circuit diagram, which is characterized by simplicity and great reliability. For the sake of simplicity, the circuit example is limited to two inputs. These inputs E1 and E2 are the windings i`121 and Vl31 or. the windings i`122 and 13z assigned, which are on a core K2 bzcr. K3, which preferably consist of a material with a rectangular hysteresis loop, are applied. The through-flow generated with the winding t "2.1 is greater than that generated with the winding V122 and the through-flow generated with the winding V132 is greater than that generated with the winding i131. This can be done with the same chem current through the windings through suitable 1'iahl der Relief numbers can be achieved. For current limitation and for [Adjustment of the current are each winding a reflection R1 and R2 were connected in series. The Viicklun The fluxes generated in a core are mutually exclusive in the opposite direction, as indicated by the The polarity of the windings can be seen. On the kernels An output winding S123 or 1`133 is connected to K2 and K3. brought, which are in the input circuit of a transistor T. in the The output circuit of the same has a winding 1'112 on one the core Ki forming the barrier stage. The development 1'i1 2 can a resistor R3 must be connected upstream to limit the current. A winding 17, 1, which opposes this winding 1'1l 2 sets polarized. and whose flow rate is less than that of the winding 1'I1 2, is determined by the sum of the input currents ne flowed through. On the core K1 are also a back stell: nicklung 1'I1 4, in the polarity shown Terminals C, D is connected and an output winding E'i13 applied, which drives a transistor T2. One Terminal F forms the output of the logic element. The following is the mode of operation of the circuit arrangement described. Enter entrances Ei and E2 at the same time. If pulses are generated, the nuclei K2 and K3 are manence state, which is caused by the polarity of the windings i21 and ; 'l32 is starred, brought or held in this remanence state, since the number of turns of winding Q132 is greater than that of V`131 and that of 1721 is greater than that of Q122. The core K1 of the blocking stage is thus remagnetized by means of the filing 7111, as a result of which a random pulse is induced at its output winding 111, which briefly opens the transistor T2. In the subsequent pause until the arrival of the next input pulse, the core K1 is magnetized back via the winding i714. The negative output pulse at the winding f13 does not open the transistor T2, so that there is no output signal at the terminal F. Issued upon arrival of the next pulse pair to terminals E1 and E2 .If viiederum an output pulse at terminal F.

Bleibt dagegen ein Impuls aus, beispielsweise am Eingang E1, so magnetisiert der Impuls am Eingang E2 den Kern K2 mittels der Wicklung V122 um, so daß an der Wicklung Vl23 . ein Ausgangsimpuls auftritt. Dieser Impuls kann direkt die Sperrstufe ansteuern. Zweckmäßig wird er aber zunächst mit dem Transistor T1 verstärkt und dann der Vlicklung V112 auf dem Kern K1 zugeführt. Der Strom durch die Vlicklung v111 kann den Kern K1`nicht mehr ummagnetisieren, da die Durchflutung der Y7icklung `l12 größer ist: Der Kern K1 bleibt somit in dem durch den Rückstellimpuls hergestellten Remanenzzustand, so daß auch kein Impuls an dem Transistor T2 abgegeben wird. Bei. weiteren, nur-den Eingang E2 zugeführten Impulsen, werden wieder Ausgangssignale abegeben, da der Kern K2 nach dem Ummagnetisieren seinen @Peranenzzustand nicht mehr ändert und der Transistor T1 somit gesperrt bleibt. Auch bei erneut gleichzeitigem Auftreten von Impulsen an den Klenmeri E1 und E2 bleibt der Tran;, sistor T, gesperrt, da das Rückmagnetisieren des Kernes K2 nur einen Sperrimpuls auf den Transistor T1 bewirkt. Beim Ausbleiben von Impulsen am Eingang E2 liegen die Verhältnisse entsprechend den oben beschriebenen, so daB sich eine Beschreibung dieses Falles erübrigt.If, on the other hand, there is no pulse, for example at input E1, the pulse at input E2 magnetizes core K2 by means of winding V122, so that winding Vl23. an output pulse occurs. This impulse can trigger the locking stage directly. However, it is expediently first amplified with the transistor T1 and then fed to the winding V112 on the core K1. The current through the winding v111 can no longer remagnetize the core K1, because the flow through the winding `l12 is greater: The core K1 thus remains in the remanence state produced by the reset pulse, so that no pulse is emitted at the transistor T2. At. further pulses fed only to the input E2, output signals are emitted again, since the core K2 no longer changes its @peranence state after remagnetization and the transistor T 1 thus remains blocked. Even if pulses at the Klenmeri E1 and E2 occur again at the same time, the transistor T remains blocked, since the reverse magnetization of the core K2 only causes a blocking pulse on the transistor T1. If there are no impulses at input E2, the conditions are as described above, so that a description of this case is superfluous.

Zur Unterdrückung von kurzen Störimpulsen, die durch.Störeinflüsse, beispielsweise durch Laufzeitunterschiede der Impulse an,' E1 und E2 auftreten können, ist im Ausgang der Verknüpfungsschaltung eine Integrierschaltung vorgesehen. Diese besteht vorteilhaft aus einem im Eingangskreis des Transistors T2 liegenden Widerstand R4 und einem Kondensator Cl, der die Kollektor-Emitter-Strecke überbrückt.An integrating circuit is provided in the output of the logic circuit to suppress short interference pulses that can occur due to interfering influences, for example due to differences in the transit time of the pulses at 'E 1 and E 2. This advantageously consists of a resistor R4 located in the input circuit of the transistor T2 and a capacitor C1, which bridges the collector-emitter path.

Die aus der vorstehenden Beschreibung des Ausführungsbeispiels #- oder/und-die aus der zugehörigen Zeichnung - entnehmbaren t:ierkmale sind, soweit nicht vorbekannt, im einzelnen, ebenso wie ihre hier erstmals offenbarten Kombinationen untereinander, als wertvolle erfinderische Verbesserungen anzusehen.The from the above description of the embodiment # - or / and - the features that can be taken from the associated drawing - are, insofar as they are not previously known, in detail, as well as their combinations disclosed here for the first time among each other as valuable inventive improvements.

Claims

P a t e n t a n s -p r ü c h e 1 @ OR logic operation for a pulse operated circuit in which the one of two different, by a boundary of four defined states at a measuring point by a series of Impulses, the other is represented by a static signal, with those to be linked Pulses are synchronous, characterized in that an input stage (1) is provided is that when pulses occur on at least one of the input channels (E1 .... E4) forwards these input pulses to a blocking stage (2) and which, if the Input pulses in a channel that controls the locking stage (2) with a locking signal, which causes the blocking of a single one of the transmitted impulses.

2. Logic circuit according to claim 1, characterized in that two inputs each in the input stage (1) (E1, E2) are coupled via two 1: magnetic cores (K2, K3). on each of which one output winding (YI23 or Y33) and input windings assigned to two different inputs ('l21, Yt22. or `731, Y732) are applied, with those in the cores. (K2, K3) Gegengesetz.te different sized flows are generated, so that at the same time Arrival of impulses at all inputs the kernels in one magnetized in a certain remanence state and on in the event of a pulse failure At least one core is remagnetized at one input, so that it moves into its output winding a pulse is induced and that at least part of the sum of the input currents is forwarded to the blocking level.

3. logic circuit according to claim 2, characterized in that the windings (V121 , S''31 or V122, y132) connected in series and with a current-limiting Resistors (R1 or R2) are connected in series. Linking element according to claim 2 or 3, characterized in that the initial wraps (V723, W33) of the Cores (K2, K3) assigned to inputs (E1, E2) with the input of a transistor amplifier (T1) are connected, the output current of which is fed as a blocking signal to the blocking stage will. 5. logic circuit according to one of claims 1 to 4, characterized in that that the locking stage contains a magnetic core (K,); on which a first wrapping (`` '111) , through which the forwarded input pulses flow, a second, with the blocking pulse fed Ylicklung (V112) 1 by means of vrelcher the core (K1) so flooded will, that this flow through the resulting from the input pulses in the first winding Flow is at least the same and opposite, a third winding (V714), to which a reset pulse is fed between two input pulses; and finally an output winding (1`l13) are attached 6th logic circuit according to claim 5, characterized in that the output winding (1713) of the core (K,) of the blocking stage is connected to a delay circuit. 7. Link circuit according to claim 6, characterized in that the output winding (Vl13) is in series with a resistor (R4) and the base-emitter path of a transistor (T2) whose base-collector path is bridged by a capacitor (C1).