DE1240961B - Method for attaching semiconductor chips to an insulating substrate and for producing an insulating substrate that can be used therefor - Google Patents

Method for attaching semiconductor chips to an insulating substrate and for producing an insulating substrate that can be used therefor

Info

Publication number
DE1240961B
DE1240961B DEJ28815A DEJ0028815A DE1240961B DE 1240961 B DE1240961 B DE 1240961B DE J28815 A DEJ28815 A DE J28815A DE J0028815 A DEJ0028815 A DE J0028815A DE 1240961 B DE1240961 B DE 1240961B
Authority
DE
Germany
Prior art keywords
insulating substrate
producing
semiconductor
metallic connecting
semiconductor chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DEJ28815A
Other languages
German (de)
Inventor
Geoffrey Arthur Leonard King
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of DE1240961B publication Critical patent/DE1240961B/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10166Transistor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0369Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

BUNDESREPUBLIK DEUTSCHLAND Int. Cl.:FEDERAL REPUBLIC OF GERMANY Int. Cl .:

HOSkHOSk

DEUTSCHESGERMAN

PATENTAMTPATENT OFFICE

AUSLEGESCHRIFTEDITORIAL

Deutsche Kl.: 21 a4 - 75German class: 21 a4 - 75

Nummer: 1 240 961Number: 1 240 961

Anmeldetag: J 28815 IX d/21 a4 Filing date: J 28815 IX d / 21 a4

Auslegetag: 19. August 1965Opening day: August 19, 1965

Aktenzeichen: 24. Mai 1967Case number: May 24, 1967

Die Erfindung bezieht sich auf ein Verfahren zum Befestigen von Halbleiterplättchen auf einer Isolierunterlage zwecks Herstellung einer einschichtigen, mit mehreren Halbleiterplättchen zu versehenden integrierten Schaltung, wobei in einer Ebene an den Halbleiterplättchen angeordnete, mit Lötmittel überzogene Kontakte an auf der Isolierunterlage angeordnete metallische Verbindungsleiter angelötet werden.The invention relates to a method for securing semiconductor wafers on an insulating substrate for the purpose of producing a single-layer integrated to be provided with several semiconductor wafers Circuit, in which in a plane on the semiconductor die arranged, coated with solder Contacts are soldered to metallic connecting conductors arranged on the insulating substrate.

Bei einem bekannten Verfahren zum Herstellen von integrierten Schaltungen der genannten Art werden Halbleiterbauelemente aus Silizium so hergestellt, daß alle Elektroden in einer Ebene an einer Oberfläche angeordnet sind. Solche Bauelemente sind unter der Bezeichnung »planare Bauelemente« bekanntgeworden. An den Elektroden werden relativ großflächige Kontakte durch Bedampfen mit guthaftendem und weichlötbarem Kontaktmaterial gebildet, die sich über der schützenden Oxydschicht auf dem Halbleiterplättchen erstrecken. Diese Kontakte werden durch Eintauchen der Halbleiterscheibe, in der die einzelnen Bauelemente gemeinsam gebildet wurden, in ein Lötmittelbad mit dem Lötmittel überzogen.In a known method for producing integrated circuits of the type mentioned Semiconductor components made of silicon are made in such a way that all electrodes are in one plane on one surface are arranged. Such components have become known as "planar components". Relatively large-area contacts are made on the electrodes by vapor deposition with well-adhering and Soft solderable contact material is formed, which extends over the protective oxide layer on the semiconductor wafer extend. These contacts are made by dipping the semiconductor wafer in which the individual Components formed together were coated in a solder bath with the solder.

Nach dem Zerteilen der Scheibe in die einzelnen Plättchen 1 werden die Plättchen umgedreht und entsprechend F i g. 1 an die dünnschichtigen Kupferleiter 2 angelötet, die auf einer Isolierunterlage 3 angeordnet sind. Eines der Probleme dieses Verfahren;; besteht darin, daß das Lötmittel 4 bis zur Kante des Halbleiterplättchens und um die passivierende Oxydschicht 6 herumfließen kann und dadurch den Halbleiterkörper 7 und die zugehörige Elektrode 8 kurzschließt. After dividing the disc into the individual plates 1, the plates are turned around and accordingly F i g. 1 is soldered to the thin-layer copper conductor 2, which is arranged on an insulating pad 3 are. One of the problems with this procedure ;; is that the solder 4 to the edge of the Semiconductor wafer and can flow around the passivating oxide layer 6 and thereby the semiconductor body 7 and the associated electrode 8 short-circuits.

Aufgabe der Erfindung ist es, diesen Nachteil zu vermeiden. Dies wird bei einem Verfahren der genannten Art erfindungsgemäß dadurch erreicht, daß die Dicke der metallischen Verbindungsleiter im Bereich der Lötkontakte größer ist als in der Nähe des Randes der Halbleiterplättchen.The object of the invention is to avoid this disadvantage. This is done in a method of the above Type achieved according to the invention in that the thickness of the metallic connecting conductor in the area the solder contacts are larger than near the edge of the semiconductor die.

Als bevorzugtes Material für die Halbleiterplättchen wird in Ausgestaltung der Erfindung Silizium verwendet. Ein Verfahren zum Herstellen einer bei dem Verfahren nach der Erfindung verwendbaren Isolierunterlagc besteht darin, daß die aufgebrachte Metallschicht zunächst auf etwa die halbe Dicke unter Ausnahme der Kontaktzonen abgeätzt wird und anschließend das Leitungsmuster ausgeätzt wird. Vorteilhaft wird ais Material für die metallischen Verbindungslciter Kupfer verwendet.In an embodiment of the invention, silicon is the preferred material for the semiconductor wafers used. A method of making one useful in the method of the invention Isolierunterlagc consists in that the applied metal layer is initially reduced to about half the thickness Except for the contact zones is etched off and then the line pattern is etched out. Advantageous is used as a material for the metallic connecting liters Copper used.

Die Erfindung wird nun an Hand der in der Zcichiiuii!> dargestellten Figuren beschrieben.The invention is now based on the in the Zcichiiuii!> illustrated figures described.

Fi g. 1 zeigt eine Anordnung, wie sie durch das geschilderte bekannte Verfahren entstanden ist:Fi g. 1 shows an arrangement such as that described by the above well-known process has arisen:

Verfahren zum Befestigen von Halbleiterplättchen auf einer Isolierunterlage und zum Herstellen
einer dazu verwendbaren Isolierunterlage
Method of securing semiconductor wafers to an insulating substrate and of manufacturing
an insulating pad that can be used for this purpose

Anmelder:Applicant:

Deutsche ITT Industries G. m. b. H.,German ITT Industries G. m. B. H.,

Freiburg (Breisgau), Hans-Bunte-Str. 19Freiburg (Breisgau), Hans-Bunte-Str. 19th

Als Erfinder benannt:Named as inventor:

Geoffrey Arthur Leonard King, LondonGeoffrey Arthur Leonard King, London

Beanspruchte Priorität:Claimed priority:

Großbritannien vom 15. September 1964 (37 615)Great Britain September 15, 1964 (37 615)

F i g. 2 zeigt eine Verfahrensstufe beim Ätzen einer Isolierunterlage gemäß der Erfindung;F i g. 2 shows a process stage in the etching of an insulating substrate according to the invention;

F i g. 3 zeigt die Lage eines Halbleiterplättchens in bezug zu einem geätzten Leitungsmuster gemäß der Erfindung.F i g. FIG. 3 shows the position of a semiconductor die in relation to an etched line pattern according to FIG Invention.

Nach F i g. 2 wird während des Ätzens des Leitungsmusters auf der Isolierunterlage 3 eine Vorätzung vorgenommen, bei der etwa die Hälfte der Dicke aller Leiter entfernt wird, mit Ausnahme der Stellen, die später unter die Kontaktflächen der Halbleiterplättchen zu liegen kommen und die in Fi g. 2 mit 9 bezeichnet sind. Dann wird das Leitungsmuster, das auch in F i g. 1 benutzt wird, gebildet, wie es in F i g. 3 dargestellt ist.According to FIG. 2 a pre-etching is carried out during the etching of the line pattern on the insulating substrate 3, in which about half the thickness of all conductors is removed, except for the places that later under the contact surfaces of the semiconductor wafers come to rest and the in Fi g. 2 are denoted by 9. Then the line pattern becomes that too in Fig. 1 is used, formed as shown in FIG. 3 is shown.

Die Kontaktflächen 8 des Halbleiterplättchens werden hierauf mit den kupfernen Leitern 2 an den dickeren Stellen 9 verbunden. Das Lötmittel 4, mit dem die Kontakte 8 des Halbleiterplättchens überzogen sind, und das in F i g. 3 mit 10 bezeichnet ist, hat die Tendenz, den stufenartigen Absatz im Verlauf des Leiters 2 herunterzulaufen und wird nicht wie in Fig. 1 um die Kante des Plättchens gedrückt.The contact surfaces 8 of the semiconductor wafer are thereupon with the copper conductors 2 on the thicker ones Places 9 connected. The solder 4 with which the contacts 8 of the semiconductor die are coated, and that in FIG. 3 is designated by 10, has the tendency to the step-like paragraph in the course of the conductor 2 and is not pressed around the edge of the plate as in Fig. 1.

Tn dem Beispiel sind Halbleiterplättchen mit drei Anschlüssen dargestellt, jedoch ist die Erfindung nicht hierauf beschränkt. Das zweifache Ätzen der Leiter kann an beliebigen Stellen der Isolierunterlage und für eine beliebige Anzahl von Kontakten vorgenommen werden.The example shows three-terminal semiconductor wafers, but the invention is not limited to this. The double etching of the conductor can be anywhere on the insulating pad and can be made for any number of contacts.

Ein typisches Transistorplättchen hat z. B. eine Seitenlange von 0,625 mm, und die Kontakte haben eine Lange von etwa 0,125 mm. Die Abmessungen des Plättchens und der Kontakte können jedoch auch größer oder kleiner sein.A typical transistor chip has e.g. B. a page length of 0.625 mm, and the contacts have a length of about 0.125 mm. The dimensions of the However, the plate and the contacts can also be larger or smaller.

709 587/212709 587/212

Das Leitungsmuster kann durch Maskierungen mittels Siebdruck, durch photolithographische Verfahren oder nach einem anderen bekannten Verfahren hergestellt werden.The line pattern can be masked using screen printing or photolithographic processes or by any other known method.

Der Vorteil des erfindungsgemäßen Verfahrens ist darin zu sehen, daß bei der Massenfertigung von solchen integrierten Schaltungen der Ausschuß an unbrauchbaren Exemplaren im Gegensatz zu den bekannten Verfahren außerordentlich gering ist, weil Kurzschlüsse durch das Lötmittel praktisch ausgeschlossen sind.The advantage of the method according to the invention is that in the mass production of such integrated circuits of the scrap of unusable copies in contrast to the known The process is extremely low because short circuits through the solder are practically impossible are.

Claims (4)

Patentansprüche:Patent claims: 1. Verfahren zum Befestigen von Halbleiter-, plättchen auf einer Isolierunterlage zwecks Herstellung einer einschichtigen, mit mehreren HaIbleiterplättchen zu versehenden integrierten Schaltung, wobei in einer Ebene an den Halbleiterplättchen angeordnete, mit Lötmittel überzogene Kontakte an auf der Isolierunterlage angeordnete metallische Verbindungsleiter angelötet werden, dadurch gekennzeichnet, daß die Dicke der metallischen Verbindungsleiter (2) im Bereich der Lötkontakte (9) größer gewählt wird als in der Nähe des Randes der Halbleiterplättchen (1).1. Method for attaching semiconductor, wafers on an insulating substrate for the purpose of production a single-layer integrated circuit to be provided with several semiconductor wafers, wherein in a plane on the semiconductor die arranged, coated with solder Contacts are soldered to metallic connecting conductors arranged on the insulating base, characterized in that the thickness the metallic connecting conductor (2) in the area of the solder contacts (9) is selected to be larger than in near the edge of the semiconductor die (1). 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Siliziumplättchen mit durch Diffusion erzeugten planaren Bauelementen verwendet werden.2. The method according to claim 1, characterized in that silicon platelets with through Diffusion generated planar components are used. 3. Verfahren zum Herstellen einer bei dem Verfahren nach den Ansprüchen 1 und 2 verwendbaren Isolierunterlage, dadurch gekennzeichnet, daß die aufgebrachte Metallschicht zunächst auf etwa die halbe Dicke unter Ausnahme der Kontaktzonen (9) abgeätzt wird und anschließend das Leitungsmuster ausgeätzt wird.3. A method for producing a in the method according to claims 1 and 2 usable Insulating pad, characterized in that the applied metal layer initially is etched to about half the thickness with the exception of the contact zones (9) and then the line pattern is etched out. 4. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß metallische Verbindungsleiter (2) aus Kupfer verwendet werden.4. The method according to claims 1 to 3, characterized in that metallic connecting conductors 2. Made of copper can be used. Hierzu 1 Blatt Zeichnungen1 sheet of drawings 709 587/212 ö. 67 © Bundesdruckeiei Berlin709 587/212 ö. 67 © Bundesdruckeiei Berlin
DEJ28815A 1964-09-15 1965-08-19 Method for attaching semiconductor chips to an insulating substrate and for producing an insulating substrate that can be used therefor Pending DE1240961B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB37615/64A GB1062928A (en) 1964-09-15 1964-09-15 Multi-wafer integrated circuits

Publications (1)

Publication Number Publication Date
DE1240961B true DE1240961B (en) 1967-05-24

Family

ID=10397756

Family Applications (1)

Application Number Title Priority Date Filing Date
DEJ28815A Pending DE1240961B (en) 1964-09-15 1965-08-19 Method for attaching semiconductor chips to an insulating substrate and for producing an insulating substrate that can be used therefor

Country Status (5)

Country Link
BE (1) BE669627A (en)
CH (1) CH438494A (en)
DE (1) DE1240961B (en)
GB (1) GB1062928A (en)
NL (1) NL6511689A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1591580B1 (en) * 1967-10-11 1971-02-04 Siemens Ag Method for the simultaneous attachment of several electrical connection elements to contact points of thin-film components in communications technology
US3698073A (en) * 1970-10-13 1972-10-17 Motorola Inc Contact bonding and packaging of integrated circuits

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3029939A1 (en) * 1980-08-07 1982-03-25 GAO Gesellschaft für Automation und Organisation mbH, 8000 München ID CARD WITH IC COMPONENT AND METHOD FOR THEIR PRODUCTION
JP3365048B2 (en) * 1994-05-06 2003-01-08 ソニー株式会社 Chip component mounting board and chip component mounting method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1591580B1 (en) * 1967-10-11 1971-02-04 Siemens Ag Method for the simultaneous attachment of several electrical connection elements to contact points of thin-film components in communications technology
US3698073A (en) * 1970-10-13 1972-10-17 Motorola Inc Contact bonding and packaging of integrated circuits

Also Published As

Publication number Publication date
NL6511689A (en) 1966-03-16
CH438494A (en) 1967-06-30
BE669627A (en) 1966-03-15
GB1062928A (en) 1967-03-22

Similar Documents

Publication Publication Date Title
DE1196300B (en) Microminiaturized, integrated semiconductor circuitry
DE1489781A1 (en) Process for producing an electronic component and component produced according to this process
DE69728919T2 (en) Circuit board and semiconductor device with this
DE1180067C2 (en) Method for the simultaneous contacting of several semiconductor arrangements
DE2218230A1 (en) Semiconductor component with good heat dissipation
DE1812158A1 (en) Method for embedding semiconductor wafers in dielectric layers
DE2515044A1 (en) DEVICE FOR ELECTRICALLY CONNECTING A VARIETY OF SPACED ELECTRIC LADDERS
DE1240961B (en) Method for attaching semiconductor chips to an insulating substrate and for producing an insulating substrate that can be used therefor
DE2332822B2 (en) Process for the production of diffused, contacted and surface-passivated semiconductor components from semiconductor wafers made of silicon
DE1514562B2 (en) ARRANGEMENT FOR THE PRODUCTION OF A SEMICONDUCTOR COMPONENT
DE2528000B2 (en) Method for producing a soldering surface of relatively large dimensions
DE1123723B (en) Process for producing printed circuits
DE2249209A1 (en) LADDER FRAME FOR USE IN ENCLOSURES FOR SEMICONDUCTOR COMPONENTS
EP0322434A1 (en) Flat bodies, in particular for use as heat sinks for electronic power components
DE2136201C3 (en) Method for attaching metallic leads to an electrical solid-state component
DE1465736B2 (en) Function block, especially for data processing systems
DE2235749C3 (en) Method for producing an interconnect pattern
DE1282188B (en) Electrical semiconductor arrangement with several strip-shaped supply lines isolated from one another
DE2039027A1 (en) Semiconductor device
DE1285581C2 (en) Carrier with a microcircuit and method for its manufacture
DE1071846B (en)
DE112020007850T5 (en) Semiconductor device and method for producing the semiconductor device
DE1514734C (en) Method for connecting the electrode pattern of an electrical component with the lead pattern of an Isolierunterlage Annr Deutsche ITT Industries GmbH, 7800 Freiburg
DE2855972A1 (en) SEMICONDUCTOR ARRANGEMENT
DE1639176C3 (en) Temperature-compensated Zener diode arrangement in the form of a semiconductor circuit