DE112022002056T5

DE112022002056T5 - Volumetrische bildannotation mit einem oder mehreren neuronalen netzwerken

Info

Publication number: DE112022002056T5
Application number: DE112022002056.3T
Authority: DE
Inventors: Ali Hatamizadeh; Daguang Xu; Dong Yang; Holger Reinhard Roth; Andriy Myronenko; Vishwesh Nath; Yucheng Tang
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2021-07-13
Filing date: 2022-07-13
Publication date: 2024-04-04
Also published as: US20230036451A1; CN116194955A; WO2023287895A1

Abstract

Es liegen Vorrichtungen, Systeme und Techniken zur Vorhersage von Annotationen zu Objekten in Bildern vor. In mindestens einer Ausführungsform werden ein oder mehrere neuronale Netzwerke verwendet, um dabei zu helfen, eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke dazu dienen, eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte in eine oder mehrere niedriger dimensionale Darstellungen des einen oder der mehreren Abschnitte des einen oder der mehreren Objekte zu transformieren.

Description

PRIORITÄTSANSPRUCH
Diese Anmeldung beansprucht Priorität für die US-Patentanmeldung Nr. 17/374,525 , eingereicht am 13. Juni 2021, mit dem Titel „VOLUMETRIC IMAGE ANNOTATION USING ONE OR MORE NEURAL NETWORKS“, deren gesamter Inhalt hier durch Bezugnahme in vollem Umfang und für alle Zwecke aufgenommen wird
GEBIET
Mindestens eine Ausführungsform betrifft Verarbeitungsressourcen, die verwendet werden, um künstliche Intelligenz durchzuführen und zu ermöglichen. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Computersysteme, die verwendet werden, um neuronale Netzwerke gemäß verschiedenen in dieser Schrift beschriebenen neuartigen Methoden zu trainieren.
ALLGEMEINER STAND DER TECHNIK
Fortgeschrittene Computertechnologien haben verbesserte Möglichkeiten zur Identifizierung und Analyse von Objekten mit sich gebracht. Maschinelles Lernen wurde als Werkzeug zum Erkennen von Objekten in Bilddaten zum Zwecke einer solchen Analyse eingesetzt. Bei volumetrischen Daten geht bei Netzwerken, die zweidimensionale Faltungen verwenden, ein Teil des räumlichen Kontexts der dreidimensionalen Eingabedaten verloren. Dreidimensionale Faltungen sind jedoch sehr ressourcenintensiv, was die Tiefe des Netzwerks und die Größe des zu analysierenden Eingabevolumens begrenzen kann.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung werden unter Bezugnahme auf die Zeichnungen beschrieben, wobei:

1A, 1B und 1C veranschaulichen Bilder, die mit einem oder mehreren neuronalen Netzwerken verarbeitet werden können, gemäß mindestens einer Ausführungsform;
2 veranschaulicht die Verwendung eines Encoder-Decoder-Netzwerks für die Bildsegmentierung gemäß mindestens einer Ausführungsform;
3 veranschaulicht die Komponenten Ground Truth und vorhergesagte Segmentierungen gemäß mindestens einer Ausführungsform;
4 veranschaulicht eine Architektur eines Encoder-/Decoder-Netzwerks, gemäß mindestens einer Ausführungsform;
5A und 5B veranschaulichen Prozesse zur Identifizierung von Grenzen von Objekten in Bildern, gemäß mindestens einer Ausführungsform;
6A veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
6B veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
7 veranschaulicht ein Beispiel für ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
9 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
10 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
11 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12E und 12F veranschaulichen ein gemeinsames Programmiermodell gemäß mindestens einer Ausführungsform;
13 veranschaulicht beispielhaft integrierte Schaltungen und zugeordnete Grafikprozessoren gemäß mindestens einer Ausführungsform;
14A-14B veranschaulichen beispielhafte integrierte Schaltungen und zugeordnete Grafikprozessoren gemäß mindestens einer Ausführungsform;
15A-15B veranschaulichen zusätzliche beispielhafte Grafikprozessor-Logik, gemäß mindestens einer Ausführungsform;
16 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
17A veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
17B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
17C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
17D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein Multi-Grafikprozessoreinheits- (GPU-) System gemäß mindestens einer Ausführungsform;
19 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
20 veranschaulicht die Mikroarchitektur eines Prozessors gemäß mindestens einer Ausführungsform;
21 veranschaulicht einen Deep-Learning-Anwendungsprozessor gemäß mindestens einer Ausführungsform;
22 veranschaulicht einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform;
23 und 24 veranschaulichen mindestens Abschnitte eines Grafikprozessors gemäß mindestens einer Ausführungsform;
25 veranschaulicht mindestens Abschnitte eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
26A-26B veranschaulichen zumindest Abschnitte eines Grafikprozessor-Kerns, gemäß mindestens einer Ausführungsform;
27 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
28 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) gemäß mindestens einer Ausführungsform;
29 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
30 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
31 ist ein beispielhaftes Datenablaufdiagramm für eine weiterentwickelte Rechenpipeline gemäß mindestens einer Ausführungsform;
32 ist eine Systemdarstellung für ein beispielhaftes System zum Trainieren, Anpassen, Instanziieren und Einsetzen von Modellen des maschinellen Lernens in einer weiterentwickelten Rechenpipeline gemäß mindestens einer Ausführungsform;
33 beinhaltet eine beispielhafte Veranschaulichung einer weiterentwickelten Rechenpipeline 3210A zum Verarbeiten von Bildgebungsdaten gemäß mindestens einer Ausführungsform;
34A beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das eine Ultraschallvorrichtung unterstützt, gemäß mindestens einer Ausführungsform;
34B beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform;
35A veranschaulicht ein Datenablaufdiagramm für ein Verfahren zum Trainieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform; und
35B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur zum Erweitern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform.

AUSFÜHRLICHE BESCHREIBUNG
In mindestens einer Ausführungsform kann ein in 1A veranschaulichtes Bild 100 analysiert werden. In mindestens einer Ausführungsform beinhaltet das Bild 100 Darstellungen innerer Organe in einer Querschnittsansicht des Rumpfes 102 eines menschlichen Patienten, wie sie in einem Bild aus Magnetresonanztomographie- (MRT) oder Computertomographie(CT)-Daten enthalten sein können. In mindestens einer Ausführungsform wird zwar eine zweidimensionale Darstellung veranschaulicht, es können jedoch auch Bilddaten verwendet werden, die dreidimensional sind. In mindestens einer Ausführungsform beinhaltet das Bild 100 eine Darstellung eines Objekts 104 von Interesse, in diesem Fall einer menschlichen Leber, die analysiert werden soll. In mindestens einer Ausführungsform wird zur Analyse einer Leber, wie beispielsweise zur Messung von Abmessungen, Form oder anderen derartigen Aspekten, ein Abschnitt der Eingabebilddaten bestimmt, der einer Leber entspricht. In mindestens einer Ausführungsform kann eine Bildsegmentierung durchgeführt werden, die einen Abschnitt 142 der eingegebenen Bilddaten identifiziert, der einem Objekt von Interesse entspricht, in diesem Fall einer menschlichen Leber, wie in der Bildansicht 140 von 1B veranschaulicht. In mindestens einer Ausführungsform kann die Segmentierung der eingegebenen volumetrischen Daten zu einer dreidimensionalen (3D) Darstellung 180 mit einer ursprünglichen oder Ziel-Auflösung führen, wie in 1C veranschaulicht. In mindestens einer Ausführungsform kann eine solche Darstellung eines Objekts für verschiedene Arten von Analysen verwendet werden, wie beispielsweise zur Messung von Größe, Form oder Unregelmäßigkeiten in diesem Organ.
In mindestens einer Ausführungsform kann eine solche Segmentierung eine wichtige Rolle bei der medizinischen Bildanalyse spielen, was der klinischen Untersuchung, der Diagnose von Erkrankungen und der Operationsplanung zugute kommt. In mindestens einer Ausführungsform können automatische oder halbautomatische Segmentierungsansätze verwendet werden, um Organe, Knochen, Tumore und andere Regionen von Interesse (ROI) zu identifizieren und zu analysieren. In mindestens einer Ausführungsform kann dies das Identifizieren und Parsen anatomischer Objekte (z. B. Organe, Knochen oder Tumore) beinhalten, die in 2D-, 3D- oder 4D-Medizinbildern identifiziert werden. In mindestens einer Ausführungsform kann ein Prozess zur Segmentierung die Grenzbereiche einer ROI in einem Bild genau vorhersagen. In mindestens einer Ausführungsform wird eine Verlustfunktion verwendet, um beim Training und bei der Optimierung von maschinellen Lernmodellen verschiedene Beschränkungen durchzusetzen. In mindestens einer Ausführungsform ist eine solche Verlustfunktion leichtgewichtig und kann ohne jede erforderliche Vor- oder Nachverarbeitung implementiert werden. In mindestens einer Ausführungsform kann eine Modellarchitektur verwendet werden, die Encoder und Decoder beinhaltet, die in der Lage sind, Bilder als direkte Eingabe- und Ausgabesegmentierungsmasken zu akzeptieren. In mindestens einer Ausführungsform können Validierungs- und Inferenzprozesse für ein solches Modell effizient mit Hilfe eines Verarbeitungselements wie beispielsweise einer Grafikverarbeitungseinheit (GPU) durchgeführt werden. In mindestens einer Ausführungsform können diese Modelle durchgängig mit dem Ziel trainiert werden, eine Verlustfunktion zu minimieren, die Begriffe wie eine mehrklassengewichtete Kreuzentropie und einen weichen Dice-Verlust beinhalten kann.
In mindestens einer Ausführungsform kann eine Segmentierungsarchitektur 200 verwendet werden, wie in 2 veranschaulicht. In mindestens einer Ausführungsform werden Eingabebilddaten 202 in ein Segmentierungsnetzwerk aufgenommen. In mindestens einer Ausführungsform können diese Bilddaten 2D-, 3D-, 4D-Daten oder anderen multidimensionalen oder multimodalen Daten (die Bild- und Textdaten oder andere Modalitäten beinhalten können) entsprechen, wie sie beispielsweise als Ergebnis einer CT- oder MRT-Abtastung erzeugt werden können, neben anderen solchen Optionen. In mindestens einer Ausführungsform kann es sich bei diesen Daten um hybride Daten handeln, die beispielsweise 2D-Bilddaten und von einem getrennten Sensor erhaltene Abstandsdaten beinhalten können. In mindestens einer Ausführungsform können diese Informationen zusammen mit entsprechenden Bilddaten verwendet werden, um eine Begrenzung dieses Objekts zu bestimmen. In mindestens einer Ausführungsform können diese Bilddaten 202 beispielsweise als Eingabe für ein neuronales Netzwerk 204 bereitgestellt werden, das eine vorhergesagte Segmentierung 206 ableiten kann. In mindestens einer Ausführungsform kann dies eine Segmentierungsgrenze beinhalten, die für ein oder mehrere Objekte in diesen Eingabebilddaten identifiziert wurde, sowie semantische Segmentierungsinformationen, die einen Objekttyp identifizieren, der für eine bestimmte Segmentierungsgrenze abgeleitet wurde. In mindestens einer Ausführungsform kann diese Vorhersage-Segmentierung mit einer Grundwahrheits-Segmentierung 208 verglichen werden, um das Training dieses neuronalen Netzwerks 204 zu unterstützen, wie beispielsweise durch Minimierung eines oder mehrerer Verlustwerte, wie hier beschrieben.
In mindestens einer Ausführungsform kann eine Architektur für das neuronale Netzwerk 204 verwendet werden, die einen Encoder und einen Decoder beinhaltet, die für Vorhersagen von Sequenz zu Sequenz verwendet werden können. In mindestens einer Ausführungsform wird ein Transformator als Encoder verwendet, um eine Eingangssequenz zu codieren, und ein Decoder (wie beispielsweise ein rekurrentes neuronales Netzwerk (RNN) oder ein faltbares neuronales Netzwerk (CNN)) wird verwendet, um eine codierte Eingangssequenz in eine Zielsequenz zu decodieren. In mindestens einer Ausführungsform kann ein Encoder-Abschnitt einen Satz von Transformatorschichten beinhalten, die in der Lage sind, volumetrische oder mehrdimensionale Eingabedaten in einen Satz von Patches oder andere derartige Darstellungen zu codieren, die wichtige, einzigartige oder repräsentative Merkmale von Eingabebilddaten darstellen können. In mindestens einer Ausführungsform können diese codierten Patches oder Token dann unter Verwendung eines Satzes von Skip-Schichten an einen Decoder-Abschnitt weitergeleitet werden. In mindestens einer Ausführungsform kann ein Decoder-Abschnitt diese Codierungen verwenden, um eine Segmentierung 206 für das Eingabebild 202 vorherzusagen.
In mindestens einer Ausführungsform kann ein solcher Ansatz eine Aufgabe der dreidimensionalen (3D) Bildsegmentierung, wie beispielsweise für die volumetrische medizinische Bildsegmentierung, als ein Sequenz-zu-Sequenz-Vorhersage-Problem umformulieren. In mindestens einer Ausführungsform kann eine solche Architektur einen reinen Transformator als Encoder verwenden, um Sequenzdarstellungen eines Eingangsvolumens zu lernen und globale Multiskaleninformationen effektiv zu erfassen. In mindestens einer Ausführungsform ist dieser Transformator-Encoder direkt mit einem Decoder über Skip-Verbindungen mit unterschiedlichen Auflösungen verbunden, um eine endgültige semantische Segmentierungsausgabe zu berechnen. In mindestens einer Ausführungsform kann eine solche Architektur effektiv für verschiedene Bildgebungsmodalitäten genutzt werden, wie beispielsweise für MRT- und CT-Bilddaten bei volumetrischen Hirntumor- und Milzsegmentierungsaufgaben.
In mindestens einer Ausführungsform kann die Bildsegmentierung unter Verwendung einer solchen Architektur eine wesentliche Rolle für verschiedene Arten der klinischen Diagnose spielen und kann in einem ersten Schritt zur quantifizierten Analyse anatomischer Strukturen verwendet werden. In mindestens einer Ausführungsform kann ein auf einem Transformator basierendes Modell verwendet werden, das einen Selbstbeobachtungsmechanismus beinhaltet. In mindestens einer Ausführungsform ermöglicht ein Mechanismus zur Selbstbeobachtung einem Transformator, wichtige Merkmale von Sequenzen dynamisch hervorzuheben und verschiedene langfristige Abhängigkeiten zu lernen. In mindestens einer Ausführungsform kann ein Bild als eine Sequenz von Patch-Einbettungen dargestellt werden, die zur Inferenz verwendet werden können. In mindestens einer Ausführungsform können Transformatoren in einem Framework zur Segmentierung von Aufgaben wie der volumetrischen Bildsegmentierung verwendet werden, indem diese Segmentierungsaufgabe als eindimensionale (1D) Sequenz-zu-Sequenz-Vorhersage umformuliert wird. In mindestens einer Ausführungsform kann eine reiner Transformator als Encoder verwendet werden, um kontextuelle Informationen aus eingebetteten Eingängen (Patches) zu lernen. In mindestens einer Ausführungsform können extrahierte Darstellungen aus diesem Transformator-Encoder mit einem Decoder zusammengeführt werden, der eine Vielzahl von Skip-Verbindungen mit mehreren Auflösungen zur Vorhersage von Segmentierungsausgaben verwendet. In mindestens einer Ausführungsform kann eine Klasse von Transformator-basierten Segmentierungsmodellen, einschließlich eines vollständig Transformator-basierten Encoders, für verschiedene Anwendungen verwendet werden, einschließlich der volumetrischen Segmentierung medizinischer Bilder. In mindestens einer Ausführungsform kann eine solche Architektur eine starke Leistung beim Erlernen des globalen Kontexts und weitreichender räumlicher Abhängigkeiten bereitstellen, was die Segmentierungsleistung für verschiedene anspruchsvolle Aufgaben erheblich verbessern kann.
In mindestens einer Ausführungsform kann ein Vision-Transformator als Teil einer Architektur verwendet werden, die auf die 3D-Segmentierung zugeschnitten ist und volumetrische Daten direkt nutzt. In mindestens einer Ausführungsform kann eine solche Architektur einen Transformator als Haupt-Encoder eines Segmentierungsnetzwerks einsetzen und diesen Transformator direkt mit einem Decoder über eine Vielzahl von Skip-Verbindungen verbinden, im Gegensatz zur Verwendung dieses Transformators als Aufmerksamkeitsschicht innerhalb eines Segmentierungsnetzwerks. In mindestens einer Ausführungsform ist eine solche Architektur nicht auf ein Backbone-CNN angewiesen, um Eingangssequenzen zu erzeugen, und kann stattdessen direkt tokenisierte Patches verwenden. In mindestens einer Ausführungsform können transformatorbasierte Segmentierungen 304 für Eingaben erzeugt werden, wie in der Visualisierung 300 von 3 veranschaulicht. In mindestens einer Ausführungsform ist zu erkennen, dass diese Segmentierungen 304 sehr genau sind, bezogen auf die entsprechenden Ground-Truth-Segmentierungen 302. In mindestens einer Ausführungsform ist auch zu sehen, dass durch einen solchen Prozess der semantischen Segmentierung auch mehrere Objekte ähnlicher oder unterschiedlicher Art identifiziert werden können.
In mindestens einer Ausführungsform kann eine Architektur 400 verwendet werden, wie in 4 veranschaulicht. In mindestens einer Ausführungsform können Sequenzdarstellungen verschiedener Schichten in einem Transformator extrahiert und mit diesem Decoder unter Verwendung einer Vielzahl von Skip-Verbindungen zusammengeführt werden. In mindestens einer Ausführungsform können Eingabebilder 402 oder Volumina mit Hilfe einer linearen Projektion 404 analysiert werden, um einen Satz von eingebetteten Patches zu erzeugen, wie hier beschrieben. In mindestens einer Ausführungsform wird eine Ausgabegröße veranschaulicht, die für die Patch-Dimension N = 16 und die Einbettungsgröße C = 768 gilt. In mindestens einer Ausführungsform verwendet die Architektur 200 eine kontrahierend-expansive Struktur, die aus einem Stapel von Transformatoren als Encoder besteht, der über eine Vielzahl von Skip-Verbindungen mit einem Decoder verbunden ist. In mindestens einer Ausführungsform kann ein Transformator-basierter Encoder eine Vielzahl von Transformatoren verwenden, die jeweils auf einer 1D-Sequenz von Eingängen operieren. In mindestens einer Ausführungsform ist eine 1D-Sequenz eines 3D-Eingabevolumens: $x_{v} \in ℝ^{N \times (P^{3} . C)}$
wobei (P, P, P) eine Dimension jedes Patches bezeichnet und N = (H × W × D)/P³ eine Länge dieser Sequenz ist.
In mindestens einer Ausführungsform können diese extrahierten Patches abgeflacht werden und eine lineare Schicht verwendet werden, um sie in einen K-dimensionalen Einbettungsraum (oder einen anderen latenten Raum) zu projizieren. In mindestens einer Ausführungsform kann dieser Einbettungsraum in diesem Transformator konstant bleiben. In mindestens einer Ausführungsform, um die räumliche Information der extrahierten Patches zu erhalten, ist eine lernfähige 1D Positionseinbettung: $E_{p o s} \in ℝ^{(N) \times K}$
kann einer projizierten Patch-Einbettung hinzugefügt werden E ∈ ℝ^(P3.C)×K, gemäß $z_{0} = [x_{v}^{1} E; x_{v}^{2} E; \dots; x_{v}^{E} E] + E_{p o s}$
In mindestens einer Ausführungsform kann nach dieser Einbettungsschicht ein Stapel von Transformatorblöcken in einem Encoder 408 verwendet werden, der mehrköpfige Self-Attention- (MSA) und Multilayer-Perceptron- (MLP) Unterschichten umfasst, wie z. B.: $\begin{matrix} z'_{i} = MSA (Norm (z_{i - 1})) + z_{i - 1}, & i = 1 \dots L \end{matrix}$
$\begin{matrix} z_{i} = MLP (Norm (z'_{i})) + z'_{i}, & i = 1 \dots L \end{matrix}$
wobei Norm die Normalisierung der Schicht darstellt, MLP zwei lineare Schichten mit GELU-Aktivierungsfunktionen umfasst und i ein Zwischenblockbezeichner ist. In mindestens einer Ausführungsform umfasst ein MSA-Block n parallele Selbsterfassungs-Köpfe (SA). In mindestens einer Ausführungsform ist dieser SA-Block eine parametrisierte Funktion, die eine Ähnlichkeit zwischen zwei Elementen in einer Eingangssequenz (z) und ihrem Satz von Abfrage- (q) und Schlüsseldarstellungen (k) lernt. In mindestens einer Ausführungsform kann die Ausgabe von SA durch Folgendes berechnet werden: $SA (z) = Softmax (\frac{q k^{T}}{\sqrt{K_{h}}}) v$
wobei v die Eingabewerte in einer Sequenz bezeichnet und K_h = K/n ein Skalierungsfaktor ist. In mindestens einer Ausführungsform kann eine Ausgabe von MSA durch Folgendes gegeben werden: $MSA (z) = [{SA}_{1} (z); {SA}_{2} (z); \dots; {SA}_{n} (z)] W_{m s a}$
wobei W_msa lernbare Gewichtsmatrizen verschiedener Köpfe (SA) darstellt. In mindestens einer Ausführungsform kann eine Sequenz-Darstellung extrahiert werden, wie sie durch Folgendes gegeben ist: $z_{i} (i \in {3,6,9,12})$
(obwohl diese Darstellungen auch aus anderen Schichten extrahiert werden können) mit der Größe: $\frac{H \times W \times D}{P^{3}} \times K$
aus diesem Transformator und Umformen eines Tensors, der durch Folgendes gegeben ist: $\frac{H}{P} \times \frac{W}{P} \times \frac{D}{P} \times K$
In mindestens einer Ausführungsform befindet sich eine Darstellung in einem Einbettungsraum, wenn diese Darstellung als Ausgabe eines Transformators umgestaltet wurde und eine Merkmalsgröße von K aufweist, die einer Einbettungsgröße diese Transformators entspricht. In mindestens einer Ausführungsform kann dieser umgestaltete Tensor aus diesem Einbettungsraum in einen Eingaberaum projiziert werden, indem aufeinanderfolgende 3 × 3 × 3 Faltungsschichten verwendet werden, auf die eine Normalisierungsschicht folgt.
In mindestens einer Ausführungsform kann eine dekonvolutionäre Schicht an der Ausgabe der letzten Schicht eines Transformators, der als Engpass eines Encoders dienen kann, auf eine transformierte Karte angewendet werden, um deren Auflösung zu erhöhen, wie beispielsweise um den Faktor zwei. In mindestens einer Ausführungsform kann diese größenveränderte Karte mit einer Karte eines vorherigen Transformators (z. B. z₉) verkettet und in aufeinanderfolgende 3 × 3 × 3 Faltungsschichten eingespeist werden, wobei die Ausgabe mit Hilfe einer Dekonvolutionierungsschicht hochabgetastet wird. In mindestens einer Ausführungsform kann dieser Prozess für alle nachfolgenden Schichten bis zu einer ursprünglichen Eingabeauflösung wiederholt werden, wobei eine endgültige Ausgabe 410 in eine 1 × 1 × 1 Faltungsschicht mit einer Softmax-Aktivierungsfunktion eingespeist werden kann, um pixelweise semantische Vorhersagen zu erzeugen.
In mindestens einer Ausführungsform kann eine Verlustfunktion verwendet werden, die Terme wie einen Dice-Verlustterm und einen Cross-Entropie-Verlustterm enthält, die gemäß voxelweise berechnet werden können: $L = 1 - \frac{2}{J} \sum_{j = 1}^{J} \frac{\sum_{i = 1}^{I} G_{i, j} Y_{i, j}}{\sum_{i = 1}^{I} G_{i, j}^{2} + \sum_{i = 1}^{I} Y_{i, j}^{2}} - \frac{1}{I} \sum_{i = 1}^{I} \sum_{j = 1}^{J} G_{i, j} log Y_{i, j}$
wobei / eine Anzahl von Voxeln ist, J eine Anzahl von Klassen ist und Y_i,j und G_i,j eine Wahrscheinlichkeitsausgabe bzw. eine kodierte Grundwahrheit für Klasse j bei Voxel i bezeichnen.
In mindestens einer Ausführungsform kann ein Framework für die Segmentierung implementiert werden, z.B. mit PyTorch. In mindestens einer Ausführungsform kann ein Segmentierungsmodell auf einer NVIDIA V100 32GB GPU und einer CPU @ 3,50GHz × 12 trainiert werden. In mindestens einer Ausführungsform kann ein solches Modell mit einer Losgröße von 6 und unter Verwendung eines Adam-Optimierungsalgorithmus mit einer anfänglichen Lernrate von 0,0001 für 20.000 Iterationen trainiert werden. In mindestens einer Ausführungsform kann ein fester Split für Experimente verwendet werden, zusammen mit einer fünffachen Kreuzvalidierung, und die Leistung wird anhand einer Dice-Sørensen-Auswertung (DSC) bewertet. In mindestens einer Ausführungsform wird eine Dimension von 16 × 16 × 16 für die Erzeugung von Eingängen und L = 12 Transformatorblöcken mit einer Einbettungsgröße von K = 768 als Encoder dieses Segmentation Frameworks verwendet. In mindestens einer Ausführungsform kann eine auf Transformern basierende Architektur für die volumetrische semantische Segmentierung von Bildern, wie beispielsweise medizinischen Bildern, verwendet werden, die als 1D Sequenz-zu-Sequenz Vorhersage umformuliert werden kann. In mindestens einer Ausführungsform kann ein reiner Transformator-Encoder verwendet werden, um die Fähigkeit eines solchen Modells zu erhöhen, weitreichende Abhängigkeiten zu erlernen und eine globale kontextuelle Darstellung auf mehreren Ebenen effektiv zu erfassen.
In mindestens einer Ausführungsform kann ein Prozess 500 zum Durchführen einer Bildsegmentierung durchgeführt werden, wie in 5A dargestellt. In mindestens einer Ausführungsform können volumetrische Bilddaten empfangen werden 502, die ein oder mehrere Objekte von Interesse beinhalten oder beinhalten könnten. In mindestens einer Ausführungsform können diese volumetrischen Bilddaten 504 als Eingang für ein Encoder-Modul bereitgestellt werden. In mindestens einer Ausführungsform werden diese volumetrischen Daten in einen Satz einheitlicher Patches geparst 506. In mindestens einer Ausführungsform werden diese Patches mit Hilfe eines Satzes von Transformatoren dieses Encoders in einen Satz von Merkmalsdarstellungen transformiert 508, die eine geringere Dimension haben können. In mindestens einer Ausführungsform werden diese Merkmalsdarstellungen in einen latenten Raum kodiert. In mindestens einer Ausführungsform können diese Merkmalsdarstellungen oder eine Sequenz dieser Darstellungen mit Hilfe eines Decoders, der diese Darstellungen über einen Satz von Skip-Verbindungen mit mehreren Auflösungen aufnimmt, zusammengeführt werden 510. In mindestens einer Ausführungsform können diese zusammengeführten Daten verwendet werden 512, um eine semantische Segmentierung für diese ein oder mehrere Objekte von Interesse zu inferenzieren. In mindestens einer Ausführungsform kann diese semantische Segmentierung auf eine Auflösung der eingegebenen volumetrischen Bilddaten upgesampelt werden.
In mindestens einer Ausführungsform kann ein in 5B veranschaulichter Prozess 550 durchgeführt werden. In mindestens einer Ausführungsform können ein oder mehrere digitale Bilder 552 erhalten werden, die ein oder mehrere Objekte beinhalten. In mindestens einer Ausführungsform können ein oder mehrere neuronale Netzwerke verwendet werden, um eine oder mehrere Darstellungen von einem oder mehreren Abschnitten dieser einen oder mehreren Objekte zu transformieren 554, wobei diese Abschnitte Patches dieser einen oder mehreren digitalen Bilder entsprechen können. In mindestens einer Ausführungsform können eine oder mehrere Segmentierungsgrenzen mit Hilfe dieser ein oder mehreren neuronalen Netzwerke erzeugt werden 556, die zumindest teilweise auf diesen transformierten Darstellungen basieren.
In mindestens einer Ausführungsform kann eine solche Segmentierung mit medizinischen Bildern verwendet werden. In mindestens einer Ausführungsform kann dies Computertomographie (CT) und/oder Magnetresonanztomographie (MRT) Bilder, histopathologische Bilder sowie Daten aus Ultraschall-Abtastungen oder anderen solchen Prozessen beinhalten. In mindestens einer Ausführungsform kann die Segmentierung auch für andere Arten von Bildern verwendet werden, wenn bestimmte Arten von Objekten, Merkmalen, Elementen oder Strukturen aus Eingabebildern oder Videodaten identifiziert werden sollen. In mindestens einer Ausführungsform kann dies die Identifizierung und Analyse von Objekten (z. B. Organen, Knochen oder Tumoren) in 2D-, 3D-, 4D- oder multimodalen Bildern beinhalten, wie etwa anatomische Objekte in medizinischen Bildern.
INFERENZ- UND TRAININGSLOGIK
6A zeigt eine Inferenz- und/oder Trainingslogik 615, die verwendet wird, um Inferenz- und/oder Trainingsoperationen durchzuführen, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung Code- und/oder Datenspeicher 601 beinhalten, um Vorwärts- und/oder Ausgabegewichtungs- und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzwerks zu konfigurieren, das in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder zum Inferenzieren verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 601 beinhalten oder mit diesem gekoppelt sein, um den Grafikcode oder andere Software zur Steuerung des Timings und/oder der Reihenfolge zu speichern, in der Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (zusammenfassend als arithmetische Logikeinheiten (arithmetic logic units - ALUs) bezeichnet). In mindestens einer Ausführungsform lädt ein Code, wie z. B. ein Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs, basierend auf der Architektur eines neuronalen Netzwerks, dem dieser Code entspricht. In mindestens einer Ausführungsform speichert der Code und/oder der Datenspeicher 601 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzwerks, das während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder der Inferenz unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 in einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, enthalten sein.
In mindestens einer Ausführungsform kann ein beliebiger Teil des Code- und/oder Datenspeichers 601 intern oder extern von einem oder mehreren Prozessoren oder anderen Hardwarelogikvorrichtungen oder -schaltungen sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 601 ein Cache-Speicher, ein dynamischer zufällig adressierbarer Speicher („DRAM“), ein statischer zufällig adressierbarer Speicher („SRAM“), ein nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 601 intern oder extern zum Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Latenzanforderungen der ausgeführten Trainings- und/oder Inferenzfunktionen, der Batchgröße der bei der Inferenz und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung einen Code- und/oder Datenspeicher 605 beinhalten, um eine Rückwärts- und/oder Ausgabegewichtung und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzwerks entsprechen, das zur Inferenzierung bei den Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 605 Gewichtsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzwerks, das während der Rückwärtspropagation von Eingabe-/Ausgabedaten und/oder Gewichtsparametern während des Trainings und/oder des Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 605 beinhalten oder mit diesem gekoppelt sein, um Diagrammcode oder andere Software zu speichern, um die Zeitsteuerung und/oder die Reihenfolge zu steuern, in der Gewichtungsinformationen und/oder Informationen zu anderen Parametern gespeichert werden sollen, um Logik zu konfigurieren, die Ganzzahl- und/oder Gleitkommaeinheiten (zusammen arithmetische Logikeinheiten (ALUs)) beinhalten. In mindestens einer Ausführungsform lädt ein Code, wie z. B. ein Graphencode, Gewichts- oder andere Parameterinformationen in Prozessor-ALUs auf der Grundlage einer Architektur eines neuronalen Netzwerks, mit dem dieser Code korrespondiert. In mindestens einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 605 einen anderen On-Chip- oder Off-Chip-Datenspeicher aufweisen, z. B. den L1-, L2- oder L3-Cache eines Prozessors oder den Systemspeicher. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 605 intern oder extern zu einem oder mehreren Prozessoren oder anderen logischen Hardware-Vorrichtungen oder - Schaltungen sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 605 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 605 intern oder extern zu einem Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip im Vergleich zu außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzfunktionen, der Batchgröße der Daten, die bei dem Inferenzieren und/oder dem Training eines neuronalen Netzwerks verwendet werden, oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 separate Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 dieselbe Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 teilweise dieselbe Speicherstruktur und teilweise separate Speicherstrukturen sein. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 und des Code- und/oder Datenspeichers 605 On-Chip- oder Off-Chip-Datenspeicher beinhalten, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine oder mehrere arithmetisch-logische Einheit(en) („ALU(s)“) 610 beinhalten, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, um logische und/oder mathematische Operationen durchzuführen, die mindestens zum Teil auf Trainings- und/oder Inferenzcode (z. B. Graphencode) basieren oder dadurch angegeben werden, wobei ein Ergebnis davon Aktivierungen (z. B. Ausgabewerte von Schichten oder Neuronen innerhalb eines neuronalen Netzwerks) produzieren kann, die in einem Aktivierungsspeicher 620 gespeichert werden und abhängig von Eingabe/Ausgabe- und/oder Gewichtungsparameterdaten sind, die in dem Code- und/oder Datenspeicher 601 und/oder dem Code- und/oder Datenspeicher 605 gespeichert sind. In mindestens einer Ausführungsform werden die im Aktivierungsspeicher 620 gespeicherten Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALUs 610 als Reaktion auf das Ausführen von Befehlen oder anderem Code ausgeführt wird, wobei im Code- und/oder Datenspeicher 605 und/oder Datenspeicher 601 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten, wie Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, die ganz oder teilweise im Code- und/oder Datenspeicher 605 oder im Code- und/oder Datenspeicher 601 oder in einem anderen Speicher On- oder Off-Chip gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 610 innerhalb eines oder mehrerer Prozessoren oder anderer Hardware-Logikvorrichtungen oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 610 zu einem Prozessor oder einer anderen Hardware-Logikvorrichtung oder -Schaltung extern sein können, der/die sie verwendet (z. B. ein Coprozessor). In mindestens einer Ausführungsform können die ALUs 610 innerhalb der Ausführungseinheiten eines Prozessors oder anderweitig innerhalb einer Bank von ALUs, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z. B. zentrale Verarbeitungseinheiten, Grafikverarbeitungseinheiten, feste Funktionseinheiten usw.), vorhanden sein. In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 601, der Code- und/oder Datenspeicher 605 und der Aktivierungsspeicher 620 auf demselben Prozessor oder eine anderen logischen Hardware-Vorrichtung oder Schaltung befinden, während sie sich in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen logischen Vorrichtungen oder Schaltungen befinden können, oder in einer Kombination aus gleichen und verschiedenen Prozessoren oder anderen logischen Vorrichtungen oder Schaltungen. In mindestens einer Ausführungsform kann jeder Abschnitt des Aktivierungsspeichers 620 mit einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, vorhanden sein. Darüber hinaus kann Inferenz- und/oder Trainingscode mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardwarelogik oder -schaltung zugreifen kann, und unter Verwendung der Abruf-, Decodier-, Planungs-, Ausführungs-, Stilllegungs- und/oder anderen logischen Schaltungen eines Prozessors abgerufen und/oder verarbeitet werden.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 620 ein Cache-Speicher, ein DRAM, ein SRAM, ein nicht flüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 620 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer logischer Schaltungen befinden. In mindestens einer Ausführungsform kann die Wahl, ob der Aktivierungsspeicher 620 beispielsweise innerhalb oder außerhalb eines Prozessors liegt oder einen DRAM, einen SRAM, einen Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip bzw. außerhalb des Chips, den Latenzanforderungen der durchgeführten Trainings- und/oder Inferenzierungsfunktionen, der Batchgröße der bei der Inferenzierung und/oder dem Training eines neuronalen Netzwerks verwendeten Daten oder einer Kombination dieser Faktoren abhängen. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615, die in 6A veranschaulicht ist, in Verbindung mit einer anwendungsspezifischen Integrierten Schaltung („ASIC“) verwendet werden, wie beispielsweise der TensorFlow® Verarbeitungseinheit von Google, einer Inferenz-Verarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana® (z. B. „Lake Crest“) Prozessor von Intel Corp. In mindestens einer Ausführungsform ist die Inferenz- und/oder Trainingslogik 615, die in 6A veranschaulicht ist, in Verbindung mit Hardware einer zentralen Verarbeitungseinheit („CPU“), Hardware einer Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie etwa feldprogrammierbaren Gatearrays („FPGA“) verwendet werden.
6B veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer oder mehreren Ausführungsformen. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine Hardware-Logik beinhalten, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzwerks entsprechen. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615, die in 6B veranschaulicht ist, in Verbindung mit einer anwendungsspezifischen Integrierten Schaltung („ASIC“) verwendet werden, wie beispielsweise der TensorFlow® Verarbeitungseinheit von Google, einer Inferenz-Verarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana® (z. B. „Lake Crest“) Prozessor von Intel Corp. In mindestens einer Ausführungsform ist die Inferenz- und/oder Trainingslogik 615, die in 6B gezeigte Inferenz- und/oder Trainingslogik 815 in Verbindung mit Hardware der Zentraleinheit (CPU), der Grafikverarbeitungseinheit (GPU) oder anderer Hardware, wie z. B. feldprogrammierbaren Gate-Arrays (FPGAs), verwendet werden. In mindestens einer Ausführungsform beinhaltet die Inferenz- und/oder Trainingslogik 615, ohne Einschränkung, den Code- und/oder Datenspeicher 601 und den Code- und/oder Datenspeicher 605, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 6B gezeigt ist, ist jeder Code- und/oder Datenspeicher 601 und jeder Code- und/oder Datenspeicher 605 mit einer dedizierten Rechenressource assoziiert, wie z. B. Rechenhardware 602 bzw. Rechenhardware 606. In mindestens einer Ausführungsform umfasst jede der Rechenhardware 602 und der Rechenhardware 606 eine oder mehrere ALUs, die mathematische Funktionen, wie etwa lineare algebraische Funktionen, nur auf Informationen ausführen, die im Code- und/oder Datenspeicher 601 bzw. im Code- und/oder Datenspeicher 605 gespeichert sind, und deren Ergebnis im Aktivierungsspeicher 620 gespeichert wird.
In mindestens einer Ausführungsform entspricht jeder von dem Code- und/oder Datenspeicher 601 und 605 und die entsprechende Berechnungshardware 602 bzw. 606 derartig unterschiedlichen Schichten eines neuronalen Netzwerks, dass die sich ergebende Aktivierung von einem „Speicher-/Berechnungspaar 601/602“ des Code- und/oder Datenspeichers 601 und der Berechnungshardware 602 als eine Eingabe für das „Speicher-/Berechnungspaar 605/606“ des Code- und/oder Datenspeichers 605 und der Berechnungshardware 606 bereitgestellt wird, um die konzeptionelle Organisation eines neuronalen Netzwerk widerzuspiegeln. In mindestens einer Ausführungsform können die Speicher-/Rechenpaare 601/602 und 605/606 jeweils mit mehr als einer Schicht eines neuronalen Netzwerks korrespondieren. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht dargestellt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 601/602 und 605/606 in der Inferenz- und/oder Trainingslogik 615 beinhaltet sein.
RECHENZENTRUM
7 zeigt ein Beispiel eines Rechenzentrums 700, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 700 eine Rechenzentruminfrastrukturschicht 710, eine Frameworkschicht 720, eine Softwareschicht 730 und eine Anwendungsschicht 740.
In mindestens einer Ausführungsform, wie in 7 gezeigt, kann die Rechenzentrumsinfrastrukturschicht 710 des einen Ressourcenorchestrator 712, gruppierte Rechenressourcen 714 und Knoten-Rechenressourcen („Knoten-C.R.s“) 716(1)-716(N) beinhalten, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 716(1)-716(N) eine beliebige Anzahl von zentralen Verarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays („FPGAs“), Grafikprozessoren usw.), Speichervorrichtungen (z. B. dynamischer Nur-Lese-Speicher), Speichervorrichtungen (z. B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabe („NW E/A“)-vorrichtungen, Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule usw. beinhalten, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s von den Knoten-C.R.s 716(1)-716(N) ein Server sein, der eine oder mehrere der vorstehend erwähnten Rechenressourcen aufweist.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 714 getrennte Gruppierungen von Knoten-C.R.s beinhalten, die innerhalb eines oder mehrerer Racks (nicht gezeigt) oder vieler Racks untergebracht sind, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). Getrennte Gruppierungen von Knoten-C.R.s innerhalb gruppierter Rechenressourcen 714 können gruppierte Rechen-, Netzwerk-, Arbeitsspeicher- oder Datenspeicherressourcen beinhalten, die konfiguriert oder zugewiesen sein können, um eine oder mehrere Arbeitslasten zu unterstützen. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenorchestrator 712 einen oder mehrere Knoten-C.R.s 716(1)-716(N) und/oder gruppierte Rechenressourcen 714 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 712 eine Softwaredesigninfrastruktur(„SDI“)-Managerentität für das Rechenzentrum 700 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator Hardware, Software oder eine Kombination davon beinhalten.
In mindestens einer Ausführungsform, wie in 7 gezeigt ist, weist die Framework-Schicht 720 einen Job Scheduler 722, einen Konfigurationsmanager 724, einen Ressourcenmanager 726 und ein verteiltes Dateisystem 728 auf. In mindestens einer Ausführungsform kann die Frameworkschicht 720 ein Framework beinhalten, um Software 732 der Softwareschicht 730 und/oder eine oder mehrere Anwendung(en) 742 der Anwendungsschicht 740 zu unterstützen. In mindestens einer Ausführungsform kann/können die Software 732 oder die Anwendung(en) 742 jeweils webbasierte Dienstsoftware oder -anwendungen beinhalten, wie etwa diejenigen, die durch Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt sind. In mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 720 um einen Typ eines freien und eines quelloffenen Software-Webanwendungs-Frameworks wie Apache Spark™ (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 728 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann. In mindestens einer Ausführungsform kann der Aufgabenscheduler 722 einen Spark-Treiber beinhalten, um die Planung von Arbeitslasten zu erleichtern, die durch verschiedene Schichten des Rechenzentrums 700 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 724 in der Lage sein, unterschiedliche Schichten zu konfigurieren, wie etwa die Softwareschicht 730 und die Frameworkschicht 720, was Spark und das verteilte Dateisystem 728 zum Unterstützen einer umfangreichen Datenverarbeitung beinhaltet. In mindestens einer Ausführungsform kann der Ressourcenmanager 726 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die in dem verteilten Dateisystem 728 und dem Aufgabenscheduler 722 abgebildet sind oder diesen zur Unterstützung zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen eine gruppierte Rechenressource 714 auf der Rechenzentrumsinfrastrukturschicht 710 beinhalten. In mindestens einer Ausführungsform kann sich der Ressourcenmanager 726 mit dem Ressourcenorchestrator 712 koordinieren, um diese abgebildeten oder zugewiesenen Computerressourcen zu managen.
In mindestens einer Ausführungsform kann die Software 732, die in der Softwareschicht 730 enthalten ist, Software aufweisen, die zumindest von Abschnitten der Knoten-C.R.s 716(1)-716(N), der gruppierten Rechenressourcen 714 und/oder des verteilten Dateisystems 728 der Framework-Schicht 720 verwendet wird. Eine oder mehrere Arten von Software können unter anderem Software für die Suche nach Internet-Webseiten, Software zum Scannen von E-Mail-Viren, Datenbanksoftware und Software für Streaming-Videoinhalte aufweisen.
In mindestens einer Ausführungsform kann/können die Anwendung(en) 742, die in der Anwendungsschicht 740 enthalten ist/sind, eine oder mehrere Arten von Anwendungen beinhalten, die von mindestens Abschnitten der Knoten-C.R.s 716(1)-716(N), gruppierten Rechenressourcen 714 und/oder dem verteilten Dateisystem 728 der Frameworkschicht 720 verwendet werden. Eine oder mehrere Arten von Anwendungen können eine beliebige Anzahl einer Genomikanwendung, einer kognitiven Rechenanwendung und einer maschinellen Lernanwendung beinhalten, die Trainings- oder Inferenzierungssoftware beinhaltet, Framework-Software des maschinellen Lernens (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere maschinelle Lernanwendungen beinhalten, ohne darauf beschränkt zu sein, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden.
In mindestens einer Ausführungsform können beliebige des Konfigurationsmanagers 724, des Ressourcenmanagers 726 und des Ressourcenorchestrators 712 eine beliebige Anzahl und einen beliebigen Typ von selbstmodifizierenden Handlungen implementieren, die auf einer beliebigen Menge und einem beliebigen Typ von Daten basieren, die auf eine beliebige technisch machbare Weise erfasst wurden. In mindestens einer Ausführungsform können selbstmodifizierende Handlungen einen Rechenzentrumsbetreiber des Rechenzentrums 700 davon befreien, möglicherweise schlechte Konfigurationsentscheidungen zu treffen, und möglicherweise nicht ausgelastete und/oder leistungsschwache Abschnitte eines Rechenzentrums vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 700 Werkzeuge, Dienste, Software oder andere Ressourcen beinhalten, um ein oder mehrere Modelle für maschinelles Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle für maschinelles Lernen gemäß einer oder mehrerer hierin beschriebener Ausführungsformen vorherzusagen oder zu inferenzieren. Zum Beispiel kann in mindestens einer Ausführungsform ein Modell des maschinellen Lernens durch das Berechnen von Gewichtungsparametern gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen trainiert werden, die vorstehend im Hinblick auf das Rechenzentrum 700 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle maschinellen Lernens verwendet werden, die einem oder mehreren neuronalen Netzwerken entsprechen, um Informationen unter Verwendung der vorstehend beschriebenen Ressourcen in Bezug auf das Rechenzentrum 700 durch das Verwenden von Gewichtungsparameters abzuleiten oder vorherzusagen, die durch eine oder mehrere in dieser Schrift beschriebene Trainingsmethoden berechnet wurden.
In mindestens einer Ausführungsform kann das Datenzentrum CPUs, anwendungsspezifische integrierte Schaltkreise (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Trainieren und/oder Inferenzieren unter Verwendung der zuvor beschriebenen Ressourcen vorzunehmen. Darüber hinaus können eine oder mehrere der vorstehend beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert sein, um Benutzern das Trainieren oder Durchführen des Inferenzierens von Informationen zu ermöglichen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 7 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
COMPUTERSYSTEME
8 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein System auf einem Chip (SOC) oder eine Kombination davon 800 sein kann, die mit einem Prozessor gebildet ist, der Ausführungseinheiten beinhalten kann, um eine Anweisung auszuführen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 800 ohne Einschränkung eine Komponente beinhalten, wie etwa einen Prozessor 802, um Ausführungseinheiten zu verwenden, die eine Logik beinhalten, um Algorithmen für Verfahrensdaten gemäß der vorliegenden Offenbarung durchzuführen, wie etwa in der hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 800 Prozessoren aufweisen, wie z. B. die PENTIUM®-Prozessorfamilie, Xeon™-, Itanium®-, XScale™- und/oder StrongARM™-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 800 eine Version des WINDOWS-Betriebssystems ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (zum Beispiel UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Vorrichtungen sind Mobiltelefone, Internetprotokoll-Vorrichtungen, Digitalkameras, persönliche digitale Assistenten (personal digital assistants - „PDAs“) und tragbare PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen eine Mikrosteuerung, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System beinhalten, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 800 ohne Einschränkung den Prozessor 802 beinhalten, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 808 beinhalten kann, um Trainieren und/oder Inferenzieren eines Modells für maschinelles Lernens gemäß den in dieser Schrift beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 800 ein Desktop mit einem einzelnen Prozessor oder ein Serversystem, in einer weiteren Ausführungsform kann das Computersystem 800 jedoch ein Mehrprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 802 ohne Einschränkung Folgendes beinhalten: einen Mikroprozessor eines Computers mit komplexem Anweisungssatz (complex instruction set computer - „CISC“), einen Mikroprozessor zum Berechnen mit reduziertem Anweisungssatz (reduced instruction set computing - „RISC“), einen Mikroprozessor mit sehr langem Anweisungswort (very long instruction word - „VLIW“), einen Prozessor, der eine Kombination von Anweisungssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie etwa einen digitalen Signalprozessor. In mindestens einer Ausführungsform kann der Prozessor 802 mit einem Prozessorbus 810 gekoppelt sein, der Datensignale zwischen dem Prozessor 802 und anderen Komponenten im Computersystem 800 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 802 ohne Einschränkung einen internen Level-1(„L1“)-Cache-Speicher („Cache“) 804 beinhalten. In mindestens einer Ausführungsform kann der Prozessor 802 einen einzelnen internen Cache oder mehrere Levels von internem Cache aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 802 befinden. Andere Ausführungsformen können auch eine Kombination von sowohl internen als auch externen Caches beinhalten, abhängig von der jeweiligen Implementierung und den Bedürfnissen. In mindestens einer Ausführungsform kann die Registerdatei 806 verschiedene Arten von Daten in verschiedenen Registern speichern, die ohne Einschränkung ein Ganzzahlregister, Gleitkommaregister, Statusregister und Anweisungszeigerregister beinhalten.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 808, einschließlich ohne Einschränkung der Logik zum Durchführen von Integer- und Gleitkommaoperationen, ebenfalls in dem Prozessor 802. In mindestens einer Ausführungsform kann der Prozessor 802 auch einen Mikrocode(„ucode“)-Festwertspeicher (read only memory - „ROM“) beinhalten, der Mikrocode für gewisse Makroanweisungen speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 808 Logik beinhalten, um einen gepackten Anweisungssatz 809 zu handhaben. In mindestens einer Ausführungsform können Operationen, die von vielen Multimediaanwendungen verwendet werden, unter Verwendung von gepackten Daten in einem Allzweckprozessor 802 durch das Einschließen des gepackten Anweisungssatzes 809 in einen Anweisungssatz eines Allzweckprozessors 802 durchgeführt werden, zusammen mit einer verbundenen Schaltung, um Anweisungen auszuführen. In einer oder mehreren Ausführungsformen können viele Multimediaanwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors zum Ausführen von Operationen an gepackten Daten verwendet wird, wodurch die Notwendigkeit beseitigt werden kann, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen nacheinander mit jeweils einem Datenelement durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 808 auch in Mikrosteuerungen, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 800 ohne Einschränkung einen Speicher 820 beinhalten. In mindestens einer Ausführungsform kann der Speicher 820 als ein dynamischer Direktzugriffsspeicher (Dynamic Random Access Memory - „DRAM“), ein statischer Direktzugriffsspeicher (Static Random Access Memory - „SRAM“), eine Flash-Speichervorrichtung oder eine andere Speichervorrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 820 die Anweisung(en) 819 und/oder Daten 821 speichern, die durch Datensignale dargestellt sind, die durch den Prozessor 802 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogikchip mit dem Prozessorbus 810 und dem Speicher 820 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speicher-Steuerungs-Hub (memory controller hub - „MCH“) 816 beinhalten, und der Prozessor 802 kann mit dem MCH 816 über den Prozessorbus 810 kommunizieren. In mindestens einer Ausführungsform kann der MCH 816 einen Speicherpfad 818 mit hoher Bandbreite zum Speicher 820 zur Anweisungs- und Datenspeicherung und zur Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 Datensignale zwischen dem Prozessor 802, dem Speicher 820 und anderen Komponenten im Computersystem 800 leiten und Datensignale zwischen dem Prozessorbus 810, dem Speicher 820 und einer System-E/A 822 überbrücken. In mindestens einer Ausführungsform kann der Systemlogik-Chip einen Grafikanschluss zum Koppeln mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 über einen Speicherpfad 818 mit hoher Bandbreite an den Speicher 820 gekoppelt sein und die Grafik-/Videokarte 812 kann an den MCH 816 über eine Accelerated-Graphics-Port(„AGP“)-Zusammenschaltung 814 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 800 die System-E/A 822 verwenden, die ein proprietärer Hub-Schnittstellenbus ist, um den MCH 816 mit dem E/A-Steuerungs-Hub (I/O controller hub - „ICH“) 830 zu koppeln. In mindestens einer Ausführungsform kann ICH 830 direkte Verbindungen zu einigen E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zum Anschluss von Peripheriegeräten an den Speicher 820, den Chipsatz und den Prozessor 802 aufweisen. Beispiele können ohne Einschränkung eine Audiosteuerung 829, einen Firmware-Hub („Flash-BIOS“) 828, einen drahtlosen Transceiver 826, einen Datenspeicher 824, eine Legacy-E/A-Steuerung 823 mit Benutzereingabe- und Tastaturschnittstellen 825, einen seriellen Erweiterungsanschluss 827, wie Universal Serial Bus („USB“), und eine Netzwerksteuerung 834 aufweisen. Der Datenspeicher 824 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
In mindestens einer Ausführungsform stellt 8 ein System dar, das miteinander verbundene Hardware-Vorrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 8 kann ein beispielhaftes System-on-a-Chip („SoC“) veranschaulichen. In mindestens einer Ausführungsform können die in cc veranschaulichten Vorrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 800 unter Verwendung von Compute-Express-Link(CXL)-Verbindungen miteinander verbunden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 8 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
9 ist ein Blockdiagramm, das eine elektronische Einrichtung 900 zur Verwendung eines Prozessors 910 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 900 zum Beispiel und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine Mobilvorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann das System 900 ohne Einschränkung einen Prozessor 910 beinhalten, der kommunikativ an eine beliebige geeignete Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Vorrichtungen gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 910 unter Verwendung eines Busses oder einer Schnittstelle gekoppelt, wie etwa eines 1°C-Busses, eines System-Management-Busses („SMBus“), eines Low-Pin-Count-Busses (LPC), einer seriellen Peripherieschnittstelle (Serial Peripheral Interface - „SPI“), eines High-Definition-Audio(„HDA“)-Busses, eines Serial-Advance-Technology-Attachment(„SATA“)-Busses, eines universellen seriellen Busses („USB“) (Versionen 1, 2, 3) oder eines Busses eines Universal Asynchronous Receiver/Transmitter („UART“). In mindestens einer Ausführungsform stellt 9 ein System dar, das miteinander verbundene Hardware-Vorrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 9 kann ein beispielhaftes System-on-a-Chip („SoC“) veranschaulichen. In mindestens einer Ausführungsform können die in 9 veranschaulichten Vorrichtungen mit proprietären Zusammenschaltungen, standardisierten Zusammenschaltungen (z. B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten der 9 über Compute-Express-Link (CXL)-Zusammenschaltungen miteinander verbunden.
In mindestens einer Ausführungsform kann 9 ein Display 924, einen Touchscreen 925, ein Touchpad 930, eine Nahfeldkommunikations(near field communications -„NFC“)-Einheit 945, einen Sensor-Hub 940, einen Wärmesensor 946, einen Express-Chipsatz („EC“) 935, ein Trusted Platform Module („TPM“) 938, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 922, ein DSP 960, ein Laufwerk 920 wie eine Solid State Disk („SSD“) oder ein Festplattenlaufwerk („HDD“), eine drahtlose lokale Netzwerkeinheit („WLAN“) 950, eine Bluetooth-Einheit 952, eine Wireless Wide Area Network-Einheit („WWAN“) 956, ein Global-Positioning-System (GPS) 955, eine Kamera („USB 3.0-Kamera“) 954 wie etwa eine USB- 3.0 Kamera und/oder eine Low-Power-Double-Data-Rate(„LPDDR“)-Speichereinheit („LPDDR3“) 915 beinhalten, die beispielsweise in einem LPDDR3-Standard implementiert ist. Diese Komponenten können jeweils auf beliebige geeignete Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten kommunikativ an den Prozessor 910 durch die vorstehend erörterten Komponenten gekoppelt sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 941, ein Umgebungslichtsensor (Ambient Light Sensor - „ALS“) 942, ein Kompass 943 und ein Gyroskop 944 kommunikativ an den Sensorhub 940 gekoppelt sein. In mindestens einer Ausführungsform können der Wärmesensor 939, ein Lüfter 937, eine Tastatur 946 und ein Touchpad 930 kommunikativ an den EC 935 gekoppelt sein. In mindestens einer Ausführungsform können der Lautsprecher 963, die Kopfhörer 964 und das Mikrofon („mic“) 965 kommunikativ an eine Audioeinheit („Audiocodec und Klasse-D-Verstärker“) 962 gekoppelt sein, die wiederum kommunikativ an den DSP 960 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 964 zum Beispiel und ohne Einschränkung einen Audiocodierer/-decodierer („Codec“) und einen Klasse-D-Verstärker beinhalten. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 957 kommunikativ an die WWAN-Einheit 956 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 950 und die Bluetooth-Einheit 952 sowie die WWAN-Einheit 956 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 9 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
10 veranschaulicht ein Computersystem 1000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1000 dazu konfiguriert, verschiedene Prozesse und Verfahren umzusetzen, die in dieser Offenbarung beschrieben sind.
In mindestens einer Ausführungsform umfasst das Computersystem 1000 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 1002, die an einen Kommunikationsbus 1010 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. In mindestens einer Ausführungsform beinhaltet das Computersystem 1000 ohne Einschränkung einen Hauptspeicher 1004 und eine Steuerlogik (z. B. umgesetzt als Hardware, Software oder eine Kombination davon) und Daten werden im Hauptspeicher 1004 gespeichert, der die Form eines Direktzugriffsspeichers (random access memory - „RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Teilsystem („Netzwerkschnittstelle“) 1022 eine Schnittstelle zu anderen Recheneinrichtungen und Netzwerken bereit, um Daten von dem Computersystem 1000 zu empfangen und an andere Systeme zu senden.
In mindestens einer Ausführungsform beinhaltet das Computersystem 1000 in mindestens einer Ausführungsform ohne Einschränkung Eingabevorrichtungen 1008, ein Parallelverarbeitungssystem 1012 und Anzeigevorrichtungen 1006, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre (cathode ray tube „CRT“), Flüssigkristallanzeige (liquid crystal display - „LCD“), Leuchtdiode (light emitting diode - „LED“), Plasmaanzeige oder anderen geeigneten Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform wird eine Benutzereingabe von Eingabevorrichtungen 1008 empfangen, wie etwa Tastatur, Maus, Touchpad, Mikrofon und mehr. In mindestens einer Ausführungsform kann sich jedes der vorstehenden Module auf einer einzigen Halbleiterplattform befinden, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 10 zur Inferenz oder Vorhersage von Operationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
11 veranschaulicht ein Computersystem 1100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das Computersystem 1100, ohne Einschränkung, einen Computer 1110 und einen USB-Stick 1120 auf. In mindestens einer Ausführungsform kann der Computer 1110 ohne Einschränkung eine beliebige Anzahl und Art von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform beinhaltet der Computer 1110 ohne Einschränkung einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer.
In mindestens einer Ausführungsform beinhaltet der USB-Stick 1120 ohne Einschränkung eine Verarbeitungseinheit 1130, eine USB-Schnittstelle 1140 und eine USB-Schnittstellenlogik 1150. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130 ein beliebiges Befehlsausführungssystem, eine Einrichtung oder eine Vorrichtung sein, die Befehle ausführen kann. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1130 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht gezeigt) beinhalten. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1130 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung einer beliebigen Anzahl und Art von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1130 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1130 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Operationen des maschinellen Sehens und maschinellen Lernens optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1140 eine beliebige Art von USB-Stecker oder USB-Buchse sein. In mindestens einer Ausführungsform handelt es sich bei der USB-Schnittstelle 1140 beispielsweise um eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1140 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1150 eine beliebige Menge und eine beliebige Art von Logik beinhalten, die es der Verarbeitungseinheit 1130 ermöglicht, mit Vorrichtungen (z. B. dem Computer 1110) über den USB-Anschluss 1140 eine Schnittstelle zu bilden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System 11 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
12A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1210-1213 mit einer Vielzahl von Multi-Core-Prozessoren 1205-1206 über Hochgeschwindigkeitsverbindungen 1240-1243 (z. B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1240-1243 einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder mehr. Es können verschiedene Verbindungsprotokolle verwendet werden, die PCIe 4.0 oder 5.0 und NVLink 2.0 beinhalten, ohne darauf beschränkt zu sein.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1210-1213 über Hochgeschwindigkeitsverbindungen 1229-1230 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert werden können, als sie für die Hochgeschwindigkeitsverbindungen 1240-1243 verwendet werden. Gleichermaßen können zwei oder mehr Mehrkernprozessoren 1205-1206 über eine Hochgeschwindigkeitsverbindung 1228 verbunden sein, die symmetrische Mehrprozessor(symmetric multi-processor - SMP)-Busse sein können, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr betrieben werden. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 12A gezeigten Systemkomponenten über gleiche Protokolle/Leitungen erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 1205-1206 jeweils über Speicherzusammenschaltungen 1226-1227 kommunikativ mit einem Prozessorspeicher 1201-1202 gekoppelt und ist jede GPU 1210-1213 jeweils über GPU-Speicherzusammenschaltungen 1250-1253 kommunikativ mit dem GPU-Speicher 1220-1223 gekoppelt. Die Speicherverbindungen 1226-1227 und 1250-1253 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Als Beispiel und nicht als Einschränkung können Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 flüchtige Speicher sein, wie etwa dynamische Direktzugriffsspeicher (DRAMs) (die gestapelte DRAMs beinhalten), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) und/oder können nichtflüchtige Speicher, wie etwa 3D XPoint oder Nano-Ram, sein. In einer Ausführungsform kann ein Teil der Prozessorspeicher 1201-1202 flüchtiger Speicher sein und ein anderer Teil kann nichtflüchtiger Speicher sein (z. B. unter Verwendung einer Zwei-Ebenen-Speicher(2LM) -Hierarchie).
Wie nachstehend beschrieben, können verschiedene Prozessoren 1205-1206 und GPUs 1210-1213 zwar physisch mit einem konkreten Speicher 1201-1202 bzw. 1220-1223 gekoppelt sein, kann jedoch eine vereinheitlichte Speicherarchitektur implementiert werden, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1201-1202 jeweils 64 GB Systemadressraum und die GPU-Speicher 1220-1223 jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem insgesamt 256 GB großen adressierbaren Speicher führt).
12B zeigt zusätzliche Details für eine Verbindung zwischen einem Multikern-Prozessor 1207 und einem Grafikbeschleunigungsmodul 1246 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1246 kann einen oder mehrere GPU-Chips beinhalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverbindung 1240 an den Prozessor 1207 gekoppelt ist. Alternativ kann das Grafikbeschleunigungsmodul 1246 auf einem selben Gehäuse oder Chip wie der Prozessor 1207 integriert sein.
In mindestens einer Ausführungsform beinhaltet der veranschaulichte Prozessor 1207 eine Vielzahl von Kernen 1260A-1260D, jeder mit einem Adressübersetzungspuffer 1261A-1261D und einem oder mehreren Caches 1262A-1262D. In mindestens einer Ausführungsform können die Kerne 1260A-1260D verschiedene andere Komponenten zum Ausführen von Anweisungen und zum Verarbeiten von Daten beinhalten, die nicht veranschaulicht sind. Die Caches 1262A-1262D können Level 1 (L1) und Level 2 (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 1256 in den Caches 1262A-1262D vorhanden sein, die von Gruppen von Kernen 1260A-1260D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1207 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 1207 und das Grafikbeschleunigungsmodul 1246 sind mit dem Systemspeicher 1214 verbunden, der die Prozessorspeicher 1201-1202 der 12A beinhalten kann.
Die Kohärenz wird für Daten und Anweisungen, die in verschiedenen Caches 1262A-1262D, 1256 und im Systemspeicher 1214 gespeichert sind, über eine Inter-Core-Kommunikation über einen Kohärenzbus 1264 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1264 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1264 implementiert, um Cache-Zugriffe zu snoopen bzw. auszuspionieren.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1225 das Grafikbeschleunigungsmodul 1246 kommunikativ an den Kohärenzbus 1264, sodass das Grafikbeschleunigungsmodul 1246 an einem Cache-Kohärenzprotokoll als Peer der Kerne 1260A-1260D teilnehmen kann. Insbesondere stellt eine Schnittstelle 1235 eine Anbindung zur Proxy-Schaltung 1225 über eine Hochgeschwindigkeitsverbindung 1240 (z. B. einen PCIe-Bus, NVLink usw.) bereit, und eine Schnittstelle 1237 verbindet das Grafikbeschleunigungsmodul 1246 mit der Verbindung 1240.
In einer Implementierung stellt eine Beschleuniger-Integrationsschaltung 1236 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungsverwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungs-Engines 1231, 1232, N des Grafikbeschleunigungsmoduls 1246 bereit. Die Grafikverarbeitungsmodule 1231, 1232, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungsmodule 1231, 1232, N verschiedene Typen von Grafikverarbeitungsmodulen innerhalb einer GPU umfassen, wie z. B. Grafikausführungseinheiten, Medienverarbeitungsmodule (z. B. Video-Encoder/Decoder), Abtaster und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1246 ein Grafikprozessor (GPU) mit einer Vielzahl von Grafikverarbeitungseinheiten 1231-1232, N sein, oder die Grafikverarbeitungseinheiten 1231-1232, N können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, auf einer gemeinsamen Linecard oder einem gemeinsamen Chip integriert sind.
In einer Ausführungsform beinhaltet die Beschleuniger-Integrationsschaltung 1236 eine Speicherverwaltungseinheit (memory management unit - MMU) 1239 zur Durchführung verschiedener Speicherverwaltungsfunktionen, wie etwa Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1214. Die MMU 1239 kann auch einen Adressenübersetzungspuffer (TLB) (nicht gezeigt) zum Zwischenspeichern von Übersetzungen von virtuellen/effektiven in physische/reale Adressen beinhalten. Bei einer Umsetzung speichert ein Cache 1238 Befehle und Daten für wirksamen Zugang durch Grafikprozessor-Engines 1231-1232, N. In einer Ausführungsform werden die in dem Cache 1238 und in den Grafikspeichern 1233-1234, M gespeicherten Daten mit den Core-Caches 1262A-1262D, 1256 und dem Systemspeicher 1214 kohärent gehalten. Wie es oben erwähnt ist, kann dies über eine Proxy-Schaltung 1225 im Auftrag des Cache 1238 und der Speicher 1233-1234, M erfolgen (z. B. Senden von Aktualisierungen an den Cache 1238 in Bezug auf Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 1262A-1262D, 1256 und Empfangen von Aktualisierungen von dem Cache 1238).
Ein Satz von Registern 1245 speichert Kontextdaten für Threads, die von den Grafikprozessor-Engines 1231-1232, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1248 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1248 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B. wenn ein erster Thread gespeichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Zum Beispiel kann die Kontextverwaltungsschaltung 1248 bei einem Kontextwechsel aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. durch einen Kontextverweis identifiziert). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1247 von Systemvorrichtungen empfangene Unterbrechungen.
In einer Ausführungsform werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1231 durch die MMU 1239 in reale/physische Adressen im Systemspeicher 1214 übersetzt. Eine Ausführungsform der Beschleunigerintegrationsschaltung 1236 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1246 und/oder andere Beschleunigervorrichtungen. Das Grafikbeschleunigermodul 1246 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1207 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung dargestellt, in der die Ressourcen der Grafikprozessor-Engines 1231-1232, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt werden, die verschiedenen VMs und/oder Anwendungen basierend auf den Verarbeitungsanforderungen und den mit den VMs und/oder Anwendungen verbundenen Prioritäten zugewiesen werden.
In mindestens einer Ausführungsform fungiert die Beschleuniger-Integrationsschaltung 1236 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1246 und sie stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann die Beschleunigerintegrationsschaltung 1236 Virtualisierungseinrichtungen für einen Hostprozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungs-Engines 1231-1232, N, Interrupts und die Speicherverwaltung zu verwalten.
Da die Hardware-Ressourcen der Grafikverarbeitungs-Engines 1231-1232, N explizit auf einen realen Adressraum abgebildet werden, den der Hostprozessor 1207 sieht, kann jeder Hostprozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleunigerintegrationsschaltung 1236 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungs-Engines 1231-1232, N, so dass sie für ein System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1233-1234, M mit jeder der Grafikverarbeitungs-Engines 1231-1232, N gekoppelt. Die Grafikspeicher 1233-1234, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 1231-1232, N verarbeitet werden. Die Grafikspeicher 1233-1234, M können flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zum Reduzieren des Datenverkehrs über die Verbindung 1240 Bias-Techniken verwendet, um sicherzustellen, dass es sich bei den in den Grafikspeichern 1233-1234, M gespeicherten Daten um Daten handelt, die am häufigsten durch die Grafikverarbeitungs-Engines 1231-1232, N verwendet werden und vorzugsweise nicht durch die Kerne 1260A-1260D verwendet werden (zumindest nicht häufig). In ähnlicher Weise versucht ein Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 1231-1232, N) benötigt werden, in den Caches 1262A-1262D, 1256 der Kerne und im Systemspeicher 1214 zu halten.
12C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1236 in den Prozessor 1207 integriert ist. Zumindest bei dieser Ausführungsform kommunizieren die Grafikprozessor-Engines 1231-1232, N direkt über die Hochgeschwindigkeitsverbindung 1240 mit der Beschleunigerintegrationsschaltung 1236 über die Schnittstelle 1237 und die Schnittstelle 1235 (die wiederum jede Form von Bus- oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 1236 kann dieselben Operationen durchführen, wie sie auf 12B bezogen beschrieben sind, aber möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1264 und den Caches 1262A-1262D, 1256 befindet. Mindestens eine Ausführungsform unterstützt unterschiedliche Programmiermodelle, die ein Programmiermodell für dedizierte Prozesse (keine Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzte Programmiermodelle (mit Virtualisierung) beinhalten, die Programmiermodelle, die durch die Beschleunigerintegrationsschaltung 1236 gesteuert werden, und Programmiermodelle beinhalten können, die durch das Grafikbeschleunigungsmodul 1246 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungs-Engines 1231-1232, N für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem dediziert. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungsengines 1231-1232, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition bereitgestellt wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1231-1232, N von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungsengines 1231-1232, N zu virtualisieren, um den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Einzelpartitionssystemen ohne einen Hypervisor gehören die Grafikverarbeitungsengines 1231-1232, N einem Betriebssystem. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsengines 1231-1232, N virtualisieren, um Zugriff auf jeden Prozess oder jede Anwendung bereitzustellen.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungs-Engine 1231-1232, N ein Prozesselement unter Verwendung eines Prozessidentifikators aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1214 gespeichert und sind unter Verwendung von in dieser Schrift beschriebenen effektiven Adress-zu-Real-Adressübersetzungsmethoden ansteuerbar. In mindestens einer Ausführungsform kann ein Prozesshandle ein umsetzungsspezifischer Wert sein, der einem Hostprozess beim Registrieren seines Kontexts bei der Grafikverarbeitungsengine 1231-1232, N (d. h. das Aufrufen der Systemsoftware, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen) bereitgestellt wird. In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset eines Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
12D zeigt ein beispielhaftes Beschleuniger-Integrations-Slice 1290. Wie es hier verwendet wird, umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleunigerintegrationsschaltung 1236. Der anwendungswirksame Adressraum 1282 innerhalb des Systemspeichers 1214 speichert Prozesselemente 1283. In einer Ausführungsform werden die Prozesselemente 1283 als Reaktion auf GPU-Aufrufe 1281 von Anwendungen 1280 gespeichert, die auf dem Prozessor 1207 ausgeführt werden. Ein Prozesselement 1283 enthält den Prozessstatus für die entsprechende Anwendung 1280. Ein im Prozesselement 1283 enthaltener Arbeitsdeskriptor bzw. Workdeskriptor (WD) 1284 kann ein einzelner, von einer Anwendung angeforderter Auftrag sein oder einen Zeiger auf eine Warteschlange von Aufträgen enthalten. In mindestens einer Ausführungsform ist der WD 1284 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im Adressraum 1282 einer Anwendung.
Das Grafikbeschleunigungsmodul 1246 und/oder einzelne Grafikverarbeitungs-Engines 1231-1232, N können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozesszustands und zum Senden eines WD 1284 an ein Grafikbeschleunigungsmodul 1246 zum Starten einer Aufgabe in einer virtualisierten Umgebung beinhaltet sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1246 oder eine einzelne Grafikverarbeitungs-Engine 1231. Da das Grafikbeschleunigungsmodul 1246 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleunigerintegrationsschaltung 1236 für eine besitzende Partition und ein Betriebssystem initialisiert die Beschleunigerintegrationsschaltung 1236 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1246 zugewiesen ist.
Im Betrieb holt eine WD-Abrufeinheit 1291 in der Beschleunigerintegrations-Slice 1290 den nächsten WD 1284 ab, der eine Angabe einer Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1246 zu erledigen ist. Daten von dem WD 1284 können in den Registern 1245 gespeichert und von der MMU 1239, der Unterbrechungsverwaltungsschaltung 1247 und/oder der Kontextverwaltungsschaltung 1248 wie veranschaulicht verwendet werden. Eine Ausführungsform der MMU 1239 weist z. B. eine Segment-/Page-Walk-Schaltung für den Zugriff auf Segment-/Page-Tabellen 1286 innerhalb des virtuellen OS-Adressraums 1285 auf. Die Interrupt-Verwaltungsschaltung 1247 kann von dem Grafikbeschleunigungsmodul 1246 empfangene Interrupt-Ereignisse 1292 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1293, die von einer Grafikverarbeitungs-Engine 1231-1232, N erzeugt wird, von der MMU 1239 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungs-Engine 1231-1232, N und/oder jedes Grafikbeschleunigungsmodul 1246 ein gleicher Satz von Registern 1245 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleunigerintegrations-Slice 1290 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 aufgeführt. Tabelle 1 - Vom Hypervisor initialisierte Register

1	Slice-Steuerregister
2	Bereichszeiger geplante Prozesse reale Adresse (RA)
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintragsversatz
5	Unterbrechungsvektor-Tabelleneintragsbegrenzung
6	Zustandsregister
7	Logische Partitions-ID
8	Datensatzzeiger Hypervisor-Beschleuniger-Nutzung reale Adresse (RA)
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2 - Betriebssystem initialisierte Register

1	Prozess- und Thread-Identifikation
2	Kontext-Speicher/Wiederherstellungs-Zeiger effektive Adresse (EA)
3	Datensatzzeiger Beschleuniger-Nutzung virtuelle Adresse (VA)
4	Speichersegmenttabellenzeiger virtuelle Adresse (VA)
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1284 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1246 und/oder die Grafikverarbeitungs-Engines 1231-1232, N. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine 1231-1232, N zur Ausführung einer Arbeit benötigt werden, oder er kann ein Zeiger auf einen Speicherplatz sein, bei dem eine Anwendung eine Befehlswarteschlange für zu erledigende Arbeit eingerichtet hat.
12E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 1298 auf, in dem eine Prozesselementliste 1299 gespeichert ist. Der reale Hypervisor-Adressraum 1298 ist über einen Hypervisor 1296 zugänglich, der Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1295 virtualisiert.
In mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 1246 zu verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1246 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitlich geslicedte gemeinsame Nutzung und grafikgeleitete gemeinsame Nutzung.
In diesem Modell besitzt der System-Hypervisor 1296 das Grafikbeschleunigungsmodul 1246 und stellt seine Funktion allen Betriebssystemen 1295 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1246 die Virtualisierung durch den System-Hypervisor 1296 unterstützt, kann das Grafikbeschleunigungsmodul 1246 die folgenden Punkte einhalten: 1) Die Job-Anforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Jobs nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 1246 muss einen Mechanismus zum Speichern und Wiederherstellen des Kontexts bereitstellen. 2) Das Grafikbeschleunigungsmodul 1246 garantiert, dass die Job-Anforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich jeglicher Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1246 stellt die Möglichkeit bereit, die Verarbeitung eines Jobs vorzuziehen. 3) Das Grafikbeschleunigungsmodul 1246 muss Fairness zwischen den Prozessen garantieren, wenn es in einem gelenkten gemeinsamen Programmiermodell arbeitet.
In mindestens einer Ausführungsform ist es erforderlich, dass die Anwendung 1280 einen Systemaufruf des Betriebssystems 1295 mit einem Grafikbeschleunigungsmodultyp, einem Arbeitsdeskriptor (WD), einem Wert des Berechtigungsmaskenregisters (authority mask register - AMR) und einem Kontext-Sicherungs-/-Wiederherstellungsbereichszeiger (context save/restore area pointer - CSRP) vornimmt. In mindestens einer Ausführungsform beschreibt die Art des Grafikbeschleunigungsmoduls 1246 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann die Art des Grafikbeschleunigungsmoduls 1246 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1246 formatiert und kann in Form eines Befehls des Grafikbeschleunigungsmoduls 1246, eines effektiven Adressverweises auf eine benutzerdefinierte Struktur, eines effektiven Adressverweises auf eine Warteschlange von Befehlen, oder eine beliebige andere Datenstruktur vorliegen, um die vom Grafikbeschleunigungsmodul 1246 auszuführende Arbeit zu beschreiben. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert einer Anwendung, die einen AMR einstellt. Wenn Umsetzungen der Beschleunigerintegrationsschaltung 1236 und des Grafikbeschleunigungsmoduls 1246 ein Benutzerberechtigungsmaskenüberschreibungsregister (User Authority Mask Override Register - UAMOR) nicht unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1296 kann wahlweise einen aktuellen Wert des Berechtigungsmaskenüberschreibungsregisters (Authority Mask Override Register - AMOR) anwenden, bevor ein AMR in dem Prozesselement 1283 platziert wird. In mindestens einer Ausführungsform ist ein CSRP eines der Register 1245, die eine effektive Adresse eines Bereichs im effektiven Adressraum 1282 einer Anwendung für das Grafikbeschleunigungsmodul 1246 zum Speichern und Wiederherstellen des Kontextstatus enthalten. Dieser Verweis ist optional, wenn kein Status zwischen Aufgaben gespeichert werden muss oder wenn eine Aufgabe vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontextsicherungs-/Wiederherstellungsbereich im Systemspeicher gepinnt sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 1295 überprüfen, ob die Anwendung 1280 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Das Betriebssystem 1295 ruft dann den Hypervisor 1296 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3 - OS-zu-Hypervisor-Aufrufparameter

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister(AMR)-Wert (möglicherweise maskiert)
3	Ein Kontext-Sicherungs-/-Wiederherstellungsbereichszeiger (CSRP) mit effektiver Adresse (EA)
4	Eine Prozess-ID (PID) und optionale Thread-ID (TID)
5	Ein Beschleunigernutzungsdatensatzzeiger (accelerator utilization record pointer - AURP) mit virtueller Adresse (VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)

Beim Empfang eines Hypervisor-Aufrufs prüft der Hypervisor 1296, ob das Betriebssystem 1295 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1246 erhalten hat. Der Hypervisor 1296 setzt dann das Prozesselement 1283 in eine verknüpfte Prozesselementliste für eine entsprechende Art des Grafikbeschleunigungsmoduls 1246. Ein Prozesselement kann die in Tabelle 4 gezeigten Informationen enthalten. Tabelle 4 -Prozesselementinformation

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister(AMR)-Wert (möglicherweise maskiert)
3	Ein Kontext-Sicherungs-/-Wiederherstellungsbereichszeiger (CSRP) mit effektiver Adresse (EA)
4	Eine Prozess-ID (PID) und optionale Thread-ID (TID)
5	Ein Beschleunigernutzungsdatensatzzeiger (accelerator utilization record pointer - AURP) mit virtueller Adresse (VA)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Unterbrechungsdienstnummer (logical interrupt service number - LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Zustandsregister(SR)-Wert
10	Eine logische Partitions-ID (LPID)
11	Ein Datensatzzeiger Hypervisor-Beschleuniger-Nutzung mit realer Adresse (RA)
12	Speicherbeschreibungsregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1245 des Beschleunigerintegrations-Slice 1290.
Wie in 12F veranschaulicht, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der zum Zugreifen auf die physischen Prozessorspeicher 1201-1202 und die GPU-Speicher 1220-1223 verwendet wird. In dieser Implementierung nutzen Operationen, die auf den GPUs 1210-1213 ausgeführt werden, denselben virtuellen/effektiven Speicheradressraum, um auf die Prozessorspeicher 1201-1202 zuzugreifen und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1201 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1202, ein dritter Abschnitt dem GPU-Speicher 1220 usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1201-1202 und GPU-Speicher 1220-1223 verteilt, so dass jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer virtuellen Adresse zugreifen kann, die diesem Speicher zugeordnet ist.
In einer Ausführungsform stellt die Bias-/Kohärenzverwaltungsschaltung 1294A-1294E innerhalb einer oder mehrerer MMUs 1239A-1239E die Cache-Kohärenz zwischen Caches eines oder mehrerer Hostprozessoren (z. B. 1205) und GPUs 1210-1213 sicher und implementiert Bias-Techniken, die physische Speicher angeben, in denen bestimmte Arten von Daten gespeichert werden sollten. Während mehrere Instanzen von Schaltkreisen zur Bias/Kohärenzverwaltung 1294A-1294E in 12F dargestellt sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1205 und/oder innerhalb der Beschleuniger-Integrationsschaltung 1236 implementiert sein.
In einer Ausführungsform kann der einer GPU zugewiesene Speicher 1220-1223 als Teil des Systemspeichers abgebildet sein, und es kann auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen werden, ohne jedoch Leistungsnachteile zu erleiden, die mit der vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform stellt eine Fähigkeit für den GPU-angeschlossenen Speicher 1220-1223, auf den Systemspeicher ohne lästigen Zwischenspeicherkohärenzaufwand zuzugreifen, eine vorteilhafte Betriebsumgebung für die GPU-Auslagerung bereit. Diese Anordnung ermöglicht es der Software des Hostprozessors 1205, Operanden einzurichten und auf Berechnungsergebnisse zuzugreifen, ohne Aufwand von herkömmlichen E/A-DMA-Datenkopien. Derartige traditionelle Kopien beziehen Treiberaufrufe, Unterbrechungen und speicherzugeordnete E/A(memory mapped I/O - MMIO)-Zugriffe ein, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann eine Fähigkeit, ohne Zwischenspeicherkohärenzaufwände auf den GPU-angehängten Speicher 1220-1223 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann zum Beispiel der Zwischenspeicherkohärenzaufwand eine effektive Schreibbandbreite erheblich verringern, die von einer GPU 1210-1213 gesehen wird. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle beim Bestimmen der Effektivität einer GPU-Offload spielen.
In mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann z. B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d. h. mit einer Granularität einer Speicherseite gesteuert wird), die 1 oder 2 Bits pro einer GPU zugewiesenen Speicherseite aufweist. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer einer GPU zugewiesener Speicher 1220-1223 implementiert sein, mit oder ohne Bias-Cache in der GPU 1210-1213 (z. B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ kann eine ganze Bias-Tabelle innerhalb einer GPU aufrechterhalten werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf den GPUgebundenen Speicher 1220-1223 zugeordnet ist, wodurch die folgenden Operationen verursacht werden. Zuerst werden lokale Anforderungen von einer GPU 1210-1213, die ihre Seite in GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1220-1223 weitergeleitet. Lokale Anforderungen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 1205 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung wie oben beschrieben). In einer Ausführungsform schließen Anforderungen von dem Prozessor 1205, die eine angeforderte Seite in dem Hostprozessor-Bias finden, eine Anforderung wie einen normalen Speicherlesevorgang ab. Alternativ können Anforderungen, die an eine GPU-lastige Seite gerichtet sind, an die GPU 1210-1213 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in eine Hostprozessor-Verzerrung überführen, wenn sie die Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann der Bias einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für einen begrenzten Satz von Fällen, durch einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge eine Cache-Flushing-Operation in einem Host durchzuführen. In mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Hostprozessors 1205 zum GPU-Bias verwendet, jedoch nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-lastige Seiten vom Hostprozessor 1205 vorübergehend uncachebar gemacht werden. Um auf diese Seiten zuzugreifen, kann der Prozessor 1205 Zugriff von der GPU 1210 anfordern, die den Zugriff sofort gewähren kann oder nicht. Um die Kommunikation zwischen dem Prozessor 1205 und der GPU 1210 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-lastige Seiten diejenigen sind, die von einer GPU, aber nicht von dem Hostprozessor 1205 benötigt werden und umgekehrt.
Eine Inferenz- und/oder Trainingslogik 615 wird verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der Inferenz- und/oder Trainingslogik 615 werden weiter unten in Verbindung mit 6A und/oder 6B bereitgestellt.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
13 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hier beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu dem, was veranschaulicht ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkeme.
13 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 1300 mit einem System auf einem Chip darstellt, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1300 einen oder mehrere Anwendungsprozessor(en) 1305 (z. B. CPUs), mindestens einen Grafikprozessor 1310 und kann zusätzlich einen Bildprozessor 1315 und/oder einen Videoprozessor 1320 beinhalten, die ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1300 eine Peripherie- oder Buslogik, die eine USB-Steuerung 1325, eine UART-Steuerung 1330, eine SPI/SDIO-Steuerung 1335 und eine I²S/I²C-Steuerung 1340 beinhaltet. In mindestens einer Ausführungsform kann die integrierte Schaltung 1300 eine Anzeigevorrichtung 1345 beinhalten, die an einen oder mehrere von einer Steuerung einer Multimediaschnittstelle mit hoher Auflösung (high-definition multimedia interface - HDMI) 1350 und eine Anzeigeschnittstelle für eine mobile Industrieprozessorschnittstelle (mobile industry processor interface - MIPI) 1355 gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicherteilsystem 1360 bereitgestellt sein, das Flash-Speicher und eine Flash-Speichersteuerung beinhaltet. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1365 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1370 auf.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 1300 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
14A-14B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen Ausführungsformen, wie sie hier beschrieben sind, hergestellt werden können. Zusätzlich zu dem, was veranschaulicht ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkeme.
14A-14B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen veranschaulichen. 14A veranschaulicht einen beispielhaften Grafikprozessor 1410 einer Integrierten Schaltung für ein System auf einem Chip, der gemäß mindestens einer Ausführungsform mit einem oder mehreren IP-Cores hergestellt werden kann. 14B veranschaulicht einen weiteren beispielhaften Grafikprozessor 1440 eines Systems auf einer integrierten Schaltung, das gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Cores hergestellt werden kann. In mindestens einer Ausführungsform ist der Grafikprozessor 1410 aus 14A ein Grafikprozessorkern mit niedriger Leistung. In mindestens einer Ausführungsform ist der Grafikprozessor 1440 aus 14B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1410, 1440 eine Variante des Grafikprozessors 1310 aus 13 beschriebenen.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1410 einen Vertexprozessor 1405 und einen oder mehrere Fragmentprozessor(en) 1415A-1415N (z. B. 1415A, 1415B, 1415C, 1415D bis 1415N-1 und 1415N). In mindestens einer Ausführungsform kann der Grafikprozessor 1410 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1405 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1415A-1415N Fragment- (z. B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1405 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline aus und erzeugt Primitive und VertexDaten. In mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 1415A-1415N die vom Vertexprozessor 1405 erzeugten Primitiv- und Vertexdaten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1415A-1415N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die zur Ausführung ähnlicher Operationen wie ein Pixel-Shader-Programm verwendet werden kann, wie es in einer Direct 3D-API vorgesehen ist.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1410 zusätzlich eine(n) oder mehrere Speicherverwaltungseinheiten (MMUs) 1420A-1420B, Cache(s) 1425A-1425B und Schaltungszusammenschaltung(en) 1430A-1430B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1420A-1420B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1410, einschließlich für den Vertexprozessor 1405 und/oder den/die Fragmentprozessor(en) 1415A-1415N, der/die auf Vertex- oder Bild-/Texturdaten verweisen kann/können, die im Speicher gespeichert sind, zusätzlich zu Vertex- oder Bild-/Texturdaten, die in einem oder mehreren Cache(s) 1425A-1425B gespeichert sind. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1420A-1420B mit anderen MMUs innerhalb eines Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die mit einem oder mehreren Anwendungsprozessor(en) 1305, Bildprozessoren 1315 und/oder Videoprozessoren 1320 aus 13 assoziiert sind, sodass jeder Prozessor 1305-1320 an einem gemeinsam genutzten oder einheitlichen virtuellen Speichersystem teilnehmen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungszusammenschaltungen 1430A-1430B dem Grafikprozessor 1410 eine Schnittstelle zu anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1440 eine oder mehrere MMU(s) 1420A-1420B, Cache(s) 1425A-1425B und die Schaltungszusammenschaltung(en) 1430A-1430B des Grafikprozessors 1410 von 14A. In mindestens einer Ausführungsform weist der Grafikprozessor 1440 einen oder mehrere Shader-Kern(e) 1455A-1455N auf (z. B. 1455A, 1455B, 1455C, 1455D, 1455E, 1455F bis 1455N-1 und 1455N), der eine einheitliche Shader-Kern-Architektur vorsieht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform weist der Grafikprozessor 1440 einen Inter-Core-Task-Manager 1445 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1455A-1455N zu verteilen, sowie eine Tiling-Einheit 1458, um Tiling-Operationen für Tiling-basiertes Rendering zu beschleunigen, bei dem Rendering-Operationen für eine Szene im Bildraum unterteilt werden, um beispielsweise die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 14A und/oder 14B für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebenen Anwendungsfällen neuronaler Netze berechnet werden. Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
15A-15B veranschaulichen eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 15A zeigt einen Grafikkern 1500, der in mindestens einer Ausführungsform im Grafikprozessor 1310 von 13 beinhaltet sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1455A-1455N wie in 14B beinhaltet sein kann. 15B veranschaulicht eine hochparallele Allzweck-Grafikverarbeitungseinheit 1530, die in mindestens einer Ausführungsform zum Einsatz auf einem Mehrchipmodul geeignet ist.
In mindestens einer Ausführungsform weist der Grafikkern 1500 einen gemeinsam genutzten Befehlscache 1502, eine Textureinheit 1518 und einen Cache / gemeinsamen Speicher 1520 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 1500 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1500 mehrere Slices 1501A-1501N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 1500 aufweisen. Die Slices 1501A-1501N können eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 1504A-1504N, einen Thread-Scheduler 1506A-1506N, einen Thread-Dispatcher 1508A-1508N und einen Satz von Registern 1510A-1510N umfasst. In mindestens einer Ausführungsform können die Slices 1501A-1501N einen Satz zusätzlicher Funktionseinheiten (AFUs (additional function units) 1512A-1512N), Gleitkommaeinheiten (FPU (floating-point units) 1514A-1514N), ganzzahlige arithmetische Logikeinheiten (ALUs (arithmetic logic units) 1516-1516N), Adressberechnungseinheiten (ACU (address computational unit) 1513A-1513N), Gleitkommaeinheiten mit doppelter Genauigkeit (DPFPU (double-precision floating-point unit) 1515A-1515N) und Matrixverarbeitungseinheiten (MPU (matrix processing unit) 1517A-1517N) beinhalten.
In mindestens einer Ausführungsform können die FPUs 1514A-1514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1515A-1515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1516A-1516N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. In mindestens einer Ausführungsform können die MPUs 1517A-1517N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die halbgenaue Gleitkomma- und 8-Bit-Ganzzahloperationen aufweisen. In mindestens einer Ausführungsform können die MPUs 1517A-1517N eine Reihe von Matrixoperationen ausführen, um Anwendungsframeworks des maschinellen Lernens zu beschleunigen, welche die Ermöglichung der Unterstützung für beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (general matrix to matrix multiplication - GEMM) beinhalten. In mindestens einer Ausführungsform können die AFUs 1512A-1512N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafikkern 1500 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
15B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 1530, die In mindestens einer Ausführungsform so ausgestaltet sein kann, dass sie hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. In mindestens einer Ausführungsform kann die GPGPU 1530 direkt mit anderen Instanzen der GPGPU 1530 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform weist die GPGPU 1530 eine Host-Schnittstelle 1532 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Hostschnittstelle 1532 eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann die Hostschnittstelle 1532 eine herstellerspezifische Kommunikationsschnittstelle oder eine Kommunikationsstruktur sein. In mindestens einer Ausführungsform empfängt die GPGPU 1530 Befehle von einem Host-Prozessor und sie verwendet einen globalen Scheduler 1534, um mit diesen Befehlen assoziierte Ausführungs-Threads an einen Satz von Computerclustern 1536A - 1536H zu verteilen. In mindestens einer Ausführungsform nutzen die Computercluster 1536A-1536H einen Cache-Speicher 1538 gemeinsam. In mindestens einer Ausführungsform kann der Cache-Speicher 1538 als übergeordneter Cache für Cache-Speicher innerhalb von Rechenclustern 1536A-1536H dienen.
In mindestens einer Ausführungsform beinhaltet die GPGPU 1530 Speicher 1544A-1544B, der über einen Satz von Speichersteuerungen 1542A-1542B mit den Rechenclustern 1536A-1536H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 1544A-1544B verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich eines dynamischen Direktzugriffsspeichers (DRAM) oder eines Grafik-Direktzugriffsspeichers, wie eines synchronen Grafik-Direktzugriffsspeichers (SGRAM), einschließlich eines Grafik-Doppeldatenraten-Speichers (GDDR).
In mindestens einer Ausführungsform beinhalten die Computercluster 1536A-1536H jeweils einen Satz von Grafikkernen, wie z. B. den Grafikkern 1500 von 15A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen zum maschinellen Lernen geeignet sind. Zum Beispiel kann bei mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Rechencluster 1536A-1536H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1530 für den Betrieb als ein Compute-Cluster ausgestaltet sein. In mindestens einer Ausführungsform variiert die Kommunikation, die von den Rechenclustern 1536A-1536H für die Synchronisation und den Datenaustausch verwendet wird, von Ausführungsform zu Ausführungsform. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1530 über die Host-Schnittstelle 1532. In mindestens einer Ausführungsform weist die GPGPU 1530 einen E/A-Hub 1539 auf, der die GPGPU 1530 mit einer GPU-Verknüpfung 1540 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verknüpfung 1540 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verknüpfung 1540 mit einer Hochgeschwindigkeitszusammenschaltung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu übermitteln und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1530 in separaten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkeinrichtung, die über die Host-Schnittstelle 1532 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verknüpfung 1540 dazu konfiguriert sein, eine Verbindung zu einem Hostprozessor zusätzlich zu oder als Alternative zu der Hostschnittstelle 1532 zu ermöglichen.
In mindestens einer Ausführungsform kann die GPGPU 1530 so ausgestaltet sein, dass sie neuronale Netzwerke trainiert. In mindestens einer Ausführungsform kann die GPGPU 1530 innerhalb einer Inferenzierungs-Plattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 1530 für Inferenzierung verwendet wird, kann die GPGPU weniger Rechencluster 1536A-1536H aufweisen, als wenn die GPGPU für das Training eines neuronalen Netzwerks verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1544A-1544B verbundene Speichertechnologie zwischen Inferenz- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferenzkonfiguration der GPGPU 1530 spezifische Anweisungen für ein Inferenzieren unterstützen. Zum Beispiel kann in mindestens einer Ausführungsform eine Inferenzierungskonfiguration Unterstützung für eine oder mehrere ganzzahlige 8-Bit-Punktprodukt-Anweisungen bereitstellen, die während Inferenzierungsoperationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der GPGPU 1530 für Inferenzierungs- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netzwerke, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netzwerke berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
16 ist ein Blockdiagramm, das ein Rechensystem 1600 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform weist das Rechensystem 1600 ein Verarbeitungsteilsystem 1601 mit einem oder mehreren Prozessor(en) 1602 und einem Systemspeicher 1604 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1605 aufweisen kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1605 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einem oder mehreren Prozessor(en) 1602 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1605 über eine Kommunikationsverbindung 1606 mit einem E/A-Teilsystem 1611 gekoppelt. In mindestens einer Ausführungsform weist das E/A-Teilsystem 1611 einen E/A-Hub 1607 auf, der es dem Rechensystem 1600 ermöglichen kann, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 1608 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1607 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 1602 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 1610A zu liefern. In mindestens einer Ausführungsform kann eine oder mehrere mit dem E/A-Hub 1607 gekoppelte Anzeigeeinrichtung(en) 1610A eine lokale, interne oder eingebettete Anzeigeeinrichtung aufweisen.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungsteilsystem 1601 einen oder mehrere parallele(n) Prozessor(en) 1612, der/die über einen Bus oder eine andere Verknüpfung 1613 mit dem Speicher-Hub 1605 gekoppelt ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1613 eine von einer beliebigen Anzahl von auf Standards basierenden Kommunikationsverbindungstechnologien oder -protokollen sein, wie etwa, aber nicht beschränkt auf PCI Express, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessoren 1612 ein rechenfokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern beinhalten kann, wie etwa einen Prozessor mit vielen integrierten Kernen (many integrated core - MIC). In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1612 ein Grafikverarbeitungs-Teilsystem, das Pixel an eine oder mehrere über den E/A-Hub 1607 gekoppelte Anzeigeeinrichtung(en) 1610A ausgeben kann. In mindestens einer Ausführungsform kann/können ein oder mehrere Parallelprozessor(en) 1612 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht dargestellt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 1610B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1614 mit dem E/A-Hub 1607 verbunden sein, um einen Speichermechanismus für das Rechensystem 1600 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1616 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem E/A-Hub 1607 und anderen Komponenten zu ermöglichen, wie z. B. einem Netzwerkadapter 1618 und/oder einem drahtlosen Netzwerkadapter 1619, der in einer oder mehreren Plattformen integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Zusatzeinrichtungen 1620 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1618 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1619 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkeinrichtungen enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 1600 andere, nicht explizit gezeigte Komponenten beinhalten, einschließlich USB- oder anderer Portverbindungen, optischer Speicherlaufwerke, Videoaufnahmevorrichtungen und dergleichen, die ebenfalls mit dem E/A-Hub 1607 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationswege, die verschiedene Komponenten in 16 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z. B. PCI (Peripheral Component Interconnect)-basierte Protokolle (z. B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z. B. NV-Link High-Speed-Zusammenschaltung oder Zusammenschaltungsprotokolle.
In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1612 eine für die Grafik- und Videoverarbeitung optimierte Schaltungsanordnung, die beispielsweise eine Schaltungsanordnung für die Videoausgabe beinhaltet und eine Grafikverarbeitungseinheit (GPU) darstellt. In mindestens einer Ausführungsform schließen ein oder mehrere Parallelprozessoren 1612 eine Schaltung ein, die für eine universelle Verarbeitung optimiert ist. In mindestens einer Ausführungsform können Komponenten des Computersystems 1600 mit einem oder mehreren anderen Systemelementen auf einer einzigen integrierten Schaltung integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 1612, der Speicher-Hub 1605, der/die Prozessor(en) 1602 und der E/A-Hub 1607 in eine integrierte Schaltung als System auf einem Chip (SoC) integriert sein. In mindestens einer Ausführungsform können Komponenten des Computersystems 1600 in ein einzelnes Paket integriert werden, um eine System-in-Gehäuse(system in package - SIP)-Konfiguration zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Computersystems 1600 in ein Mehrchipmodul (MCM) integriert werden, das mit anderen Mehrchipmodulen zu einem modularen Computersystem verbunden werden kann.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System FIG. 1600 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen neuronaler Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
PROZESSOREN
17A veranschaulicht einen Parallelprozessor 1700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1700 unter Verwendung einer oder mehrerer integrierten Schaltungsvorrichtungen umgesetzt sein, wie etwa programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gatearrays (FPGA). In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 1700 eine Variante eines oder mehrerer Parallelprozessoren 1612, die in 16 gemäß einer beispielhaften Ausführungsform dargestellt sind.
In mindestens einer Ausführungsform beinhaltet der Parallelprozessor 1700 eine Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 1702 eine E/A-Einheit 1704 auf, die die Kommunikation mit anderen Einrichtungen ermöglicht, einschließlich anderer Instanzen einer Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform kann die E/A-Einheit 1704 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform verbindet sich die E/A-Einheit 1704 mit anderen Vorrichtungen über die Verwendung einer Hub- oder Switch-Schnittstelle, wie etwa dem Speicher-Hub 1605. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 1605 und der E/A-Einheit 1704 eine Kommunikationsverbindung 1613. In mindestens einer Ausführungsform ist die E/A-Einheit 1704 mit einer Hostschnittstelle 1706 und einer Speicherkreuzschiene 1716 verbunden, wobei die Hostschnittstelle 1706 Befehle empfängt, die auf die Ausführung von Verarbeitungsoperationen gerichtet sind, und die Speicherkreuzschiene 1716 Befehle empfängt, die auf die Ausführung von Speicheroperationen gerichtet sind.
In mindestens einer Ausführungsform kann, wenn die Host-Schnittstelle 1706 einen Befehlspuffer über die E/A-Einheit 1704 empfängt, die Host-Schnittstelle 1706 Arbeitsoperationen zum Durchführen dieser Befehle an ein Frontend 1708 richten. In mindestens einer Ausführungsform ist das Frontend 1708 mit einem Scheduler 1710 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungs-Cluster-Array 1712 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 1710 sicher, dass das Verarbeitungs-Cluster-Array 1712 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungs-Cluster-Array 1712 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 1710 über eine Firmware-Logik implementiert, die auf einer Mikrosteuerung ausgeführt wird. In mindestens einer Ausführungsform ist der in einer Mikrosteuerung implementierte Scheduler 1710 so ausgestaltet, dass er komplexe Scheduling- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführt und so eine schnelle Präemption und eine Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungsarray 1712 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten zum Planen auf dem Verarbeitungsarray 1712 über eine von mehreren Doorbells für die Grafikverarbeitung nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 1710 innerhalb einer Mikrosteuerung, die einen Scheduler 1710 aufweist, auf das Verarbeitungsarray 1712 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1712 bis zu „N“ Verarbeitungscluster beinhalten (z. B. Cluster 1714A, Cluster 1714B bis Cluster 1714N). In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N des VerarbeitungsclusterArrays 1712 eine große Anzahl von nebenläufigen Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 1710 den Clustern 1714A-1714N des VerarbeitungsclusterArrays 1712 Arbeit zuweisen, indem er verschiedene Scheduling- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann das Scheduling dynamisch durch den Scheduler 1710 gehandhabt werden oder teilweise durch die Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch das Verarbeitungscluster-Array 1712 ausgestaltet ist. In mindestens einer Ausführungsform können unterschiedliche Cluster 1714A-1714N des Verarbeitungsclusterarrays 1712 zum Verarbeiten unterschiedlicher Arten von Programmen oder zum Durchführen unterschiedlicher Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1712 so ausgestaltet sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungsclusterarray 1712 dazu konfiguriert, universelle Parallelrechenoperationen durchzuführen. Zum Beispiel kann das Verarbeitungsclusterarray 1712 in mindestens einer Ausführungsform Logik zum Ausführen von Verarbeitungsaufgaben beinhalten, was das Filtern von Video- und/oder Audiodaten, das Durchführen von Modellierungsoperationen, was Physikoperationen beinhaltet, und das Durchführen von Datentransformationen beinhaltet.
In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 1712 so ausgestaltet, dass sie parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1712 so ausgestaltet sein, dass es grafikverarbeitungsbezogene Shader-Programme ausführt, wie z. B. einen Vertex-Shader, einen Tessellationsshader, einen Geometrie-Shader und einen Pixel-Shader, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1702 Daten vom Systemspeicher zur Verarbeitung über die E/A-Einheit 1704 übertragen. In mindestens einer Ausführungsform können während der Verarbeitung übertragene Daten während der Verarbeitung im On-Chip-Speicher (z. B. Parallelprozessorspeicher 1722) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 1702 zum Ausführen der Grafikverarbeitung verwendet wird, kann der Scheduler 1710 so konfigurierbar sein, dass er ein Verarbeitungspensum in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1714A-1714N des Verarbeitungsclusterarrays 1712 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungsclusterarrays 1712 dazu konfiguriert sein, unterschiedliche Verarbeitungsarten durchzuführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Abschnitt dazu konfiguriert sein, Vertex-Shading und Topologiegenerierung durchzuführen, ein zweiter Abschnitt kann dazu konfiguriert sein, Tesselations- und Geometrie-Shading durchzuführen, und ein dritter Abschnitt kann dazu konfiguriert sein, Pixel-Shading oder andere Screenspace-Operationen durchzuführen, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1714A-1714N erzeugt werden, in Puffern gespeichert werden, um zu ermöglichen, dass Zwischendaten zwischen den Clustern 1714A-1714N zur weiteren Verarbeitung übermittelt werden.
In mindestens einer Ausführungsform kann das Verarbeitungsclusterarray 1712 über den Scheduler 1710, der Befehle zur Definition von Verarbeitungsaufgaben vom Frontend 1708 erhält, auszuführende Verarbeitungsaufgaben empfangen. In mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten aufweisen, z. B. Oberflächen-(Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z. B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Scheduler 1710 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 1708 empfängt. In mindestens einer Ausführungsform kann das Front-End 1708 dazu konfiguriert sein, sicherzustellen, dass das Verarbeitungsclusterarray 1712 in einen gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Stapelpuffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1702 mit dem Parallelprozessorspeicher 1722 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1722 über ein Speicherkreuzschiene 1716 zugegriffen werden, das Speicheranforderungen von der Verarbeitungsclusteranordnung 1712 sowie von der E/A-Einheit 1704 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1716 über eine Speicherschnittstelle 1718 auf den Parallelprozessorspeicher 1722 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1718 mehrere Partitionseinheiten (z. B. Partitionseinheit 1720A, Partitionseinheit 1720B bis Partitionseinheit 1720N) beinhalten, die jeweils an einen Teil (z. B. Speichereinheit) des Parallelprozessorspeichers 1722 koppeln können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1720A-1720N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 1720A eine entsprechende erste Speichereinheit 1724A aufweist, eine zweite Partitionseinheit 1720B eine entsprechende Speichereinheit 1724B aufweist und eine N-te Partitionseinheit 1720N eine entsprechende N-te Speichereinheit 1724N aufweist. In mindestens einer Ausführungsform kann die Anzahl der Partitionseinheiten 1720A-1720N nicht gleich der Anzahl der Speichereinrichtungen sein.
In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N auch einen übereinander angeordneten 3D-Speicher aufweisen, einschließlich, aber nicht beschränkt auf einen Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). In mindestens einer Ausführungsform können Renderziele, wie etwa Bildspeicher oder Texturkarten, über die Speichereinheiten 1724A-1724N gespeichert werden, was es den Partitionseinheiten 1720A-1720N ermöglicht, Teile jedes Renderingziels parallel zu schreiben, um die verfügbare Bandbreite des Parallelprozessorspeichers 1722 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1722 zugunsten eines einheitlichen Speicherdesigns ausgeschlossen werden, das Systemspeicher in Verbindung mit lokalem schnellem Pufferspeicher nutzt.
In mindestens einer Ausführungsform kann ein beliebiger der Cluster 1714A-1714N des Verarbeitungsclusterarrays 1712 Daten verarbeiten, die in beliebige der Speichereinheiten 1724A-1724N innerhalb des Parallelprozessorspeichers 1722 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1716 dazu konfiguriert sein, eine Ausgabe jedes Clusters 1714A-1714N an eine beliebige Partitionseinheit 1720A-1720N oder an einen anderen Cluster 1714A-1714N zu übertragen, die zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen können. In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N mit der Speicherschnittstelle 1718 über die Speicherkreuzschiene 1716 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in sie zu schreiben. In mindestens einer Ausführungsform weist die Speicherkreuzschiene 1716 eine Verbindung zur Speicherschnittstelle 1718 auf, um mit der E/A-Einheit 1704 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1722, wodurch Verarbeitungseinheiten innerhalb unterschiedlicher Verarbeitungscluster 1714A-1714N ermöglicht werden, um mit dem Systemspeicher oder einem anderen Speicher zu kommunizieren, der nicht lokal für die Parallelverarbeitungseinheit 1702 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1716 virtuelle Kanäle verwenden, um Verkehrsströme zwischen den Clustern 1714A-1714N und den Partitionseinheiten 1720A-1720N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1702 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. In mindestens einer Ausführungsform können unterschiedliche Instanzen der Parallelverarbeitungseinheit 1702 dazu konfiguriert sein, zusammenzuarbeiten, selbst wenn unterschiedliche Instanzen unterschiedliche Anzahlen von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1702 Gleitkommaeinheiten mit höherer Genauigkeit in Bezug auf andere Instanzen beinhalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1702 oder des parallelen Prozessors 1700 einschließen, in einer Reihe von Konfigurationen und Formfaktoren umgesetzt sein, was Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielekonsolen und/oder eingebettete Systeme beinhaltet, ohne darauf beschränkt zu sein.
17B ist ein Blockdiagramm einer Partitionseinheit 1720 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 1720 eine Instanz von einer der Partitionseinheiten 1720A-1720N von 17A gezeigt. In mindestens einer Ausführungsform weist die Partitionseinheit 1720 einen L2-Cache 1721, eine Bildpufferschnittstelle 1725 und eine Rasteroperationseinheit („ROP“) 1726 auf. Der L2-Cache 1721 ist ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von der Speicherkreuzschiene 1716 und der ROP 1726 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 1721 zur Verarbeitung an die Bildpufferschnittstelle 1725 ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Bildspeicherschnittstelle 1725 zur Verarbeitung an einen Bildspeicher gesendet werden. In mindestens einer Ausführungsform ist die Frame-Puffer-Schnittstelle 1725 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, wie beispielsweise den Speichereinheiten 1724A-1724N von 17 (z. B. innerhalb des Parallelprozessorspeichers 1722).
In mindestens einer Ausführungsform ist ROP 1726 eine Verarbeitungseinheit, die Rasteroperationen wie Schablone, Z-Test, Blending usw. ausführt. In mindestens einer Ausführungsform gibt die ROP 1726 dann verarbeitete Grafikdaten aus, die im Grafikspeicher gespeichert sind. In mindestens einer Ausführungsform beinhaltet die ROP 1726 Komprimierungslogik zum Komprimieren von Tiefen- oder Farbdaten, die in den Speicher geschrieben werden, und zum Dekomprimieren von Tiefen- oder Farbdaten, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Die von der ROP 1726 durchgeführte Komprimierungslogik kann auf Grundlage von statistischen Eigenschaften der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform die Delta-Farbkomprimierung an Tiefen- und Farbdaten auf Kachelbasis ausgeführt.
In mindestens einer Ausführungsform ist die ROP 1726 in jedem Verarbeitungscluster (z. B. Cluster 1714A-1714N von 17A) und nicht in der Partitionseinheit 1720 vorhanden. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten anstelle von Pixelfragmentdaten über die Speicherkreuzschiene 1716 übermittelt. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie einer von einer oder mehreren Anzeigeeinrichtung(en) 1610 von 16, zur weiteren Verarbeitung durch Prozessor(en) 1602 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 1700 von 17A gezeigt.
17C ist ein Blockdiagramm eines Verarbeitungsclusters 1714 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1714A-1714N aus 17A gezeigt. In mindestens einer Ausführungsform kann einer oder können mehrere der Verarbeitungscluster 1714 so ausgestaltet sein, dass viele Threads parallel ausgeführt werden, wobei sich ein „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Data(SIMD)-Anweisungsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread(SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Anweisungen an einen Satz von Verarbeitungs-Engines innerhalb jedes der Verarbeitungscluster ausgibt.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1714 über einen Pipelinemanager 1732 gesteuert werden, der die Verarbeitungs-Tasks auf die SIMT-Parallelprozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipelinemanager 1732 Anweisungen von dem Scheduler 1710 aus 17A und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1734 und/oder eine Textureinheit 1736. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Arten von SIMT-Parallelprozessoren unterschiedlicher Architekturen innerhalb des Verarbeitungsclusters 1714 beinhaltet sein. In mindestens einer Ausführungsform kann ein oder können mehrere Instanzen des Grafik-Multiprozessors 1734 in einem Verarbeitungscluster 1714 vorhanden sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 Daten verarbeiten und eine Datenkreuzschiene 1740 kann verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipelinemanager 1732 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die zu verteilenden verarbeiteten Daten über die Datenkreuzschiene 1740 angibt.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1734 innerhalb des Verarbeitungsclusters 1714 einen identischen Satz von funktioneller Ausführungslogik (z. B. arithmetisch-logische Einheiten, Lade-Speicher-Einheiten usw.) beinhalten. In mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline dazu konfiguriert sein, neue Anweisungen ausgegeben zu können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1714 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungs-Engines ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm mit unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 1734 zugewiesen werden. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als eine Anzahl von Verarbeitungseinheiten innerhalb des Grafik-Multiprozessors 1734. In mindestens einer Ausführungsform können sich, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines beinhaltet, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf befinden. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als die Anzahl der Verarbeitungs-Engines im Grafik-Multiprozessor 1734. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1734, die Verarbeitung über aufeinanderfolgende Taktzyklen erfolgen. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1734 ausgeführt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikmultiprozessor 1734 einen internen Cache-Speicher zum Ausführen von Lade- und Speicheroperationen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 auf einen internen Cache verzichten und einen Cache-Speicher (z. B. L1-Cache 1748) innerhalb des Verarbeitungsclusters 1714 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1734 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. die Partitionseinheiten 1720A-1720N von 17A), die von allen Verarbeitungsclustern 1714 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 auch auf den chip externen globalen Speicher zugreifen, der einen oder mehrere von dem lokalen Parallelprozessorspeicher und/oder dem Systemspeicher beinhalten kann. In mindestens einer Ausführungsform kann jeder beliebige Speicher außerhalb der Parallelverarbeitungseinheit 1702 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform weist der Verarbeitungscluster 1714 mehrere Instanzen des Grafik-Multiprozessors 1734 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 1748 gespeichert sein können.
In mindestens einer Ausführungsform kann jedes Verarbeitungscluster 1714 eine Speicherverwaltungseinheit („MMU“) 1745 beinhalten, die dazu konfiguriert ist, virtuelle Adressen auf physische Adressen abzubilden. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1745 innerhalb der Speicherschnittstelle 1718 aus 17A gezeigt. In mindestens einer Ausführungsform beinhaltet die MMU 1745 einen Satz von Seitentabelleneinträgen (page table entries - PTEs), die verwendet werden, um eine virtuelle Adresse einer physischen Adresse einer Kachel und optional einem Zwischenspeicherzeilenindex zuzuordnen. In mindestens einer Ausführungsform kann die MMU 1745 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 1734 oder im L1-Cache oder im Verarbeitungscluster 1714 befinden können. In mindestens einer Ausführungsform wird die physische Adresse verarbeitet, um den Oberflächendatenzugriffsstandort zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Hit oder Miss ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 1714 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 1734 mit einer Textureinheit 1736 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z. B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1734 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher geholt. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 1734 verarbeitete Tasks an die Datenkreuzschiene 1740 aus, um die verarbeitete(n) Task(s) einem anderen Verarbeitungscluster 1714 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete(n) Task(s) über die Speicherkreuzschiene 1716 in einem L2-Cache, einem lokalen Parallelprozessorspeicher oder einem Systemspeicher zu speichern. In mindestens einer Ausführungsform ist preROP 1742 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 1734 empfängt und Daten an ROP-Einheiten weiterleitet, die mit Partitionseinheiten angeordnet sein können, wie es hier beschrieben ist (z. B. Partitionseinheiten 1720A-1720N von 17A. In mindestens einer Ausführungsform kann die PreROP-1742-Einheit Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen durchführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafikverarbeitungscluster 1714 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
17D zeigt einen Grafik-Multiprozessor 1734 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 mit dem Pipelinemanager 1732 des Verarbeitungsclusters 1714 gekoppelt. In mindestens einer Ausführungsform weist der Grafikmultiprozessor 1734 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 1752, eine Befehlseinheit 1754, eine Adressabbildungseinheit 1756, eine Registerdatei 1758, einen oder mehrere GPGPU-Kerne (General Purpose Graphics Processing Unit) 1762 und eine oder mehrere Lade-/Speichereinheiten 1766 aufweist. GPGPU-Kern(e) 1762 und Lade-/Speichereinheit(en) 1766 sind über eine Speicher- und Cache-Zusammenschaltung 1768 mit dem Cache-Speicher 1772 und dem gemeinsam genutzten Speicher 1770 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungscache 1752 einen Strom von auszuführenden Anweisungen von dem Pipelinemanager 1732. In mindestens einer Ausführungsform werden die Befehle im Befehlscache 1752 zwischengespeichert und von der Befehlseinheit 1754 zur Ausführung weitergeleitet. In mindestens einer Ausführungsform kann die Anweisungseinheit 1754 Anweisungen als Thread-Gruppen (z. B. Warps) versenden, wobei jede Thread-Gruppe einer anderen Ausführungseinheit innerhalb des einen oder der mehreren GPGPU-Kerne 1762 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1756 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheit(en) 1766 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1734 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z. B. GPGPU-Kerne 1762, Lade-/Speichereinheiten 1766) des Grafik-Multiprozessors 1734 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 1758 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 1758 zugewiesen wird. In mindestens einer Ausführungsform ist die Registerdatei 1758 auf verschiedene Warps aufgeteilt, die vom Grafik-Multiprozessor 1734 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 jeweils Gleitkommaeinheiten (FPUs) und/oder Ganzzahlarithmetiklogikeinheiten (ALUs) beinhalten, die verwendet werden, um Anweisungen des Grafikmultiprozessors 1734 auszuführen. GPGPU-Kerne 1762 können eine ähnliche Architektur aufweisen oder sich in der Architektur unterscheiden. In mindestens einer Ausführungsform beinhaltet ein erster Teil von GPGPU-Kernen 1762 eine FPU mit einfacher Genauigkeit und eine ganzzahlige ALU, während ein zweiter Teil von GPGPU-Kernen eine FPU mit doppelter Genauigkeit beinhaltet. In mindestens einer Ausführungsform können FPUs den Standard IEEE 754-2008 für Fließkommaarithmetik implementieren oder Fließkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1734 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um bestimmte Funktionen wie z. B. ein Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne auch Fest- oder Spezialfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhalten die GPGPU-Kerne 1762 SIMD-Logik, die dazu in der Lage ist, eine einzelne Anweisung an mehreren Datensätzen durchzuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 SIMD4-, SIMD8- und SIMD16-Anweisungen physisch ausführen und SIMD1-, SIMD2- und SIMD32-Anweisungen logisch ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell konfiguriert ist, über eine einzige SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, parallel über eine einzelne SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Zusammenschaltung 1768 ein Zusammenschaltungsnetz, das jede funktionelle Einheit des Grafikmultiprozessors 1734 mit der Registerbank 1758 und dem gemeinsam genutzten Speicher 1770 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Zusammenschaltung 1768 eine Kreuzschienenzusammenschaltung, die es der Lade-/Speichereinheit 1766 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1770 und der Registerdatei 1758 zu implementieren. In mindestens einer Ausführungsform kann die Registerdatei 1758 mit der gleichen Frequenz wie die GPGPU-Kerne 1762 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 1762 und der Registerdatei 1758 eine sehr geringe Latenzzeit aufweist. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1734 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 1772 z. B. als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 1736 übertragen werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 auch als ein von einem Programm verwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 1762 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 1772 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene Funktionen einer Allzweck-GPU (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU kommunikativ über einen Bus oder eine andere Zusammenschaltung (z. B. eine Hochgeschwindigkeitszusammenschaltung, wie etwa PCIe oder NVLink) an Hostprozessor/Kerne gekoppelt sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie Kerne integriert sein und kommunikativ über einen internen Prozessorbus/eine interne Zusammenschaltung (d. h. innerhalb des Gehäuses oder Chips) an die Kerne gekoppelt sein. In mindestens einer Ausführungsform können Prozessorkerne ungeachtet der Art und Weise, in der die GPU verbunden ist, der GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann eine dedizierte Schaltung/Logik zum effizienten Verarbeiten dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafik-Multiprozessor 1734 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
18 zeigt ein Mehrfach-GPU-Rechensystem 1800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechensystem 1800 einen Prozessor 1802 aufweisen, der über einen Host-Schnittstellen-Switch 1804 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 1806A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Interface-Schalter 1804 eine PCI-Express-Umschaltvorrichtung, die den Prozessor 1802 mit einem PCI-Express-Bus koppelt, über den der Prozessor 1802 mit den GPGPUs 1806A-D kommunizieren kann. Die GPGPUs 1806A-D können über einen Satz von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 1816 zusammengeschaltet werden. In mindestens einer Ausführungsform sind GPU-zu-GPU-Verknüpfungen 1816 über eine dedizierten GPU-Verknüpfung mit jeder der GPGPUs 1806A-D verbunden. In mindestens einer Ausführungsform ermöglichen P2P-GPU-Verknüpfungen 1816 eine direkte Kommunikation zwischen jeder der GPGPUs 1806A-D, ohne dass eine Kommunikation über den Hostschnittstellenbus 1804 erforderlich ist, mit dem der Prozessor 1802 verbunden ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr zu den P2P-GPU-Verbindungen 1816 geleitet wird, bleibt der Host-Schnittstellenbus 1804 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Rechensystems 1800 verfügbar, beispielsweise über eine oder mehrere Netzwerkeinrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 1806A-D über den Hostschnittstellen-Switch 1804 mit dem Prozessor 1802 verbunden sind, beinhaltet der Prozessor 1802 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verknüpfungen 1816 und kann sich direkt mit den GPGPUs 1806A-D verbinden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem Multi-GPU-Computersystem 1800 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen eines neuronalen Netzwerks, Funktionen und/oder Architekturen eines neuronalen Netzwerks oder hier beschriebenen Anwendungsfällen eines neuronalen Netzwerks berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
19 ist ein Blockdiagramm eines Grafikprozessors 1900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist der Grafikprozessor 1900 eine Ringzusammenschaltung 1902, ein Pipeline-Frontend 1904, eine Media-Engine 1937 und Grafikkerne 1980A-1980N auf. In mindestens einer Ausführungsform verbindet die Ringzusammenschaltung 1902 den Grafikprozessor 1900 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 1900 einer von vielen Prozessoren, die in ein Mehrkernverarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 1900 Batches von Befehlen über die Ringzusammenschaltung 1902. In mindestens einer Ausführungsform werden eingehende Befehle von einem Befehlsstreamer 1903 im Pipeline-Front-End 1904 interpretiert. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 eine skalierbare Ausführungslogik, um eine 3D-Geometrieverarbeitung und eine Medienverarbeitung über einen oder mehrere Grafikkerne 1980A-1980N durchzuführen. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometriepipeline 1936. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1903 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 1934, das mit einer Medien-Engine 1937 gekoppelt ist. In mindestens einer Ausführungsform weist die Medien-Engine 1937 eine Video-Qualitäts-Engine (VQE) 1930 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Engine (MFX) 1933 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 1936 und die Medien-Engine 1937 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1980A bereitgestellt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 skalierbare Thread-Ausführungsressourcen mit modularen Kernen 1980A-1980N (mitunter als Kernscheiben bezeichnet), die jeweils mehrere Teilkerne 1950A-1950N, 1960A-1960N (mitunter als Kernteilscheiben bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 1900 eine beliebige Anzahl von Grafikkernen 1980A bis 1980N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 einen Grafikkern 1980A, der mindestens einen ersten Teilkern 1950A und einen zweiten Teilkern 1960A aufweist. In mindestens einer Ausführungsform ist der Grafikprozessor 1900 ein Niedrigenergieprozessor mit einem einzelnen Teilkern (z. B. 1950A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1900 mehrere Grafikkerne 1980A-1980N, von denen jeder einen Satz von ersten Teilkernen 1950A-1950N und einen Satz von zweiten Teilkernen 1960A-1960N beinhaltet. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den ersten Teilkernen 1950A-1950N mindestens einen ersten Satz von Ausführungseinheiten 1952A-1952N und Medien-/Textur-Abtaster 1954A-1954N. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den zweiten Teilkernen 1960A-1960N mindestens einen zweiten Satz von Ausführungseinheiten 1962A-1962N und Abtastern 1964A-1964N. In mindestens einer Ausführungsform teilt sich jeder Teilkern 1950A-1950N, 1960A-1960N einen Satz gemeinsam genutzter Ressourcen 1970A-1970N. In mindestens einer Ausführungsform beinhalten die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixel-Operationslogik.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 1900 für Inferenz- oder Vorhersageoperationen verwendet werden, die zumindest teilweise auf Gewichtsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
20 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2000 veranschaulicht, der logische Schaltungen zur Ausführung von Befehlen gemäß mindestens einer Ausführungsform aufweisen kann. In mindestens einer Ausführungsform kann der Prozessor 2000 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. In mindestens einer Ausführungsform kann der Prozessor 2000 Register zum Speichern gepackter Daten aufweisen, wie z. B. 64 Bit breite MMX™-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen betreibbar sein, die Single Instruction, Multiple Data („SIMD“) und Streaming SIMD Extensions („SSE“) Anweisungen begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden halten. In mindestens einer Ausführungsform kann der Prozessor 2000 Befehle zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung ausführen.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2000 ein In-order-Frontend („Frontend“) 2001 zum Abrufen von auszuführenden Befehlen und zur Vorbereitung von Befehlen, die später in der Prozessor-Pipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Front-End 2001 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform holt ein Befehls-Vorabrufer 2026 Befehle aus dem Speicher und leitet sie an einen Befehlsdecoder 2028 weiter, der seinerseits Befehle dekodiert oder interpretiert. In mindestens einer Ausführungsform dekodiert der Befehlsdecoder 2028 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „µOps“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Befehlsdecoder 2028 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Ausführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 2030 decodierte uOps in programmgeordnete Sequenzen oder Traces in einer uOp-Warteschlange 2034 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt, wenn der Trace-Cache 2030 auf eine komplexe Anweisung stößt, ein Mikrocode-ROM 2032 die für die Ausführung der Operation erforderlichen uOps bereit.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. In mindestens einer Ausführungsform kann der Befehlsdecoder 2028 auf das Mikrocode-ROM 2032 zugreifen, wenn mehr als vier Mikro-OPs für die Ausführung eines Befehls erforderlich sind. In mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecoder 2028 dekodiert werden. In mindestens einer Ausführungsform kann eine Anweisung im Mikrocode-ROM 2032 gespeichert werden, falls eine Anzahl von Mikroops benötigt wird, um den Betrieb durchzuführen. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2030 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 2032 zu bestimmen. In mindestens einer Ausführungsform kann das Frontend 2001 der Maschine, nachdem das Mikrocode-ROM 2032 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2030 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Engine („Out-of-Order-Engine“) 2003 Befehle für die Ausführung vorbereiten. In mindestens einer Ausführungsform weist die Logik für die Ausführung außerhalb der Reihenfolge eine Anzahl von Puffern auf, um den Ablauf von Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, wenn sie in die Pipeline übergehen und für die Ausführung geplant werden. In mindestens einer Ausführungsform weist die Ausführungslogik 2003 ohne Einschränkung einen Zuweiser/Register-Umbenner 2040, eine Speicher-uop-Warteschlange 2042, eine Ganzzahl/Gleitkomma-uop-Warteschlange 2044, einen Speicher-Scheduler 2046, einen schnellen Scheduler 2002, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 2004 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 2006 auf. In mindestens einer Ausführungsform werden der schnelle Scheduler 2002, der langsame/allgemeine Fließkomma-Scheduler 2004 und der einfache Fließkomma-Scheduler 2006 hier auch gemeinsam als „uOp-Scheduler 2002, 2004, 2006“ bezeichnet. In mindestens einer Ausführungsform weist der Zuweiser/Register-Umbenenner 2040 Maschinenpuffer und Ressourcen zu, die jede µop für ihre Ausführung benötigt. In mindestens einer Ausführungsform benennt der Zuweiser/Register Umbenenner 2040 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Zuweiser/Register-Umbenenner 2040 auch einen Eintrag für jede µOp in einer von zwei µOp-Warteschlangen, der Speicher-µOp-Warteschlange 2042 für Speicheroperationen und der Ganzzahl-/Gleitkomma-gOp-Warteschlange 2044 für Nicht-Speicheroperationen zu, und zwar vor dem Speicher-Scheduler 2046 und den µOp-Schedulern 2002, 2004, 2006. In mindestens einer Ausführungsform bestimmen die µOp-Scheduler 2002, 2004, 2006, wann eine µOp zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit von Ausführungsressourcen, die µOps benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Scheduler 2002 in jeder Hälfte des Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Scheduler 2004 und der einfache Gleitkomma-Scheduler 2006 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die µOp-Scheduler 2002, 2004, 2006 für Dispatch-Anschlüsse, um µOps zur Ausführung einzuplanen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 2011 ohne Einschränkung eine Integrer-Registerdatei/ein Umgehungsnetzwerk 2008, eine Gleitkomma-Registerdatei/ein Umgehungsnetzwerk („FP-Registerbank/Umgehungsnetzwerkwerk“) 2010, Adresserzeugungseinheiten (address generation units - „AGUs“) 2012 und 2014, schnelle arithmetisch-logische Einheiten (ALUs) („schnelle ALUs“) 2016 und 2018, eine langsame arithmetisch-logische Einheit („langsame ALU“) 2020, eine Gleitkomma-ALU („FP“) 2022 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2024. In mindestens einer Ausführungsform werden ein Integer-Registerdatei/Bypass-Netzwerk 2008 und ein Gleitkomma-Registerdatei/Bypass-Netzwerk 2010 hier auch als „Registerdateien 2008, 2010“ bezeichnet. In mindestens einer Ausführungsform werden AGUs 2012 und 2014, schnelle ALUs 2016 und 2018, die langsame ALU 2020, die Gleitkomma-ALU 2022 und die Gleitkommabewegungseinheit 2024 in dieser Schrift auch als „Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich null) und Art von Registerdateien, Bypass-Netzwerken, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform können die Registerbanken 2008, 2010 zwischen den µOp-Schedulern 2002, 2004, 2006 und den Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022 und 2024 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei-/Bypass-Netzwerk 2008 Integer-Operationen durch. In mindestens einer Ausführungsform führt das Gleitkomma-Registerdatei/Bypass-Netzwerk 2010 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2008, 2010 ohne Einschränkung ein Bypass-Netzwerk aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige µOps weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2008, 2010 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Bypass-Netzwerk 2008 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für Daten niedriger Ordnung mit zweiunddreißig Bits und eine zweite Registerdatei für Daten hoher Ordnung mit zweiunddreißig Bits. In mindestens einer Ausführungsform kann die Fließkomma-Registerdatei/das Bypass-Netzwerk 2010 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Fließkomma-Anweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 Befehle ausführen. In mindestens einer Ausführungsform speichern die Registerdateien 2008, 2010 Ganzzahl- und Gleitkomma-Datenoperandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 2000 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 2012, 2014, 2016, 2018, 2020, 2022, 2024 beinhalten. In mindestens einer Ausführungsform können die Fließkomma-ALU 2022 und die Fließkomma-Bewegungseinheit 2024 Fließkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter maschineller Lernbefehle. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2022 ohne Einschränkung einen 64-Bit-mal-64-Bit-Gleitkommateiler beinhalten, um Divisions-, Quadratwurzel- und Rest-Mikroops auszuführen. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2016, 2018 weitergegeben werden. In mindestens einer Ausführungsform können schnelle ALUs 2016, 2018 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahloperationen zur langsamen ALU 2020, da die langsame ALU 2020 ohne Einschränkung Ganzzahlausführungshardware für Operationen mit langer Latenzzeit beinhalten kann, wie etwa eine Multiplikation, Verschiebungen, Kennzeichenlogik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/-speicheroperationen von AGUS 2012, 2014 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 Ganzzahloperationen an 64-Bit-Datenoperanden ausführen. In mindestens einer Ausführungsform können die schnelle ALU 2016, die schnelle ALU 2018 und die langsame ALU 2020 so implementiert sein, dass sie eine Vielfalt von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256 usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 so implementiert werden, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite aufweisen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2022 und die Gleitkomma-Bewegungseinheit 2024 an 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform teilen die µOp-Scheduler 2002, 2004, 2006 abhängige Operationen zu, bevor die Ausführung einer übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2000, da uops spekulativ in dem Prozessor 2000 geplant und ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. In mindestens einer Ausführungsform kann es, wenn eine Datenlast in einem Daten-Cache fehlschlägt, abhängige Operationen in einer Pipeline geben, die einen Scheduler mit vorübergehend falschen Daten zurückgelassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform kann es erforderlich sein, abhängige Operationen erneut abzuspielen, während unabhängige Operationen abgeschlossen werden können. In mindestens einer Ausführungsform können die Scheduler und der Wiedergabemechanismus mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Anweisungssequenzen für Zeichenkettenvergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Ausdruck „Register“ auf Speicherorte des integrierten Prozessors beziehen, die als Teil von Anweisungen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform können Register derartige sein, die von außerhalb des Prozessors (aus der Perspektive eines Programmierers) verwendet werden können. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen durchführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl unterschiedlicher Techniken implementiert werden, wie etwa dedizierter physischer Register, dynamisch zugewiesener physischer Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Ganzzahlregister 32-Bit-Ganzzahldaten. Eine Registerdatei von mindestens einer Ausführungsform enthält außerdem acht Multimedia-SIMD-Register für gepackte Daten.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Ausführungsblock 2011 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der im Ausführungsblock 2011 dargestellten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in einem On-Chip- oder einem Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Ausführungsblocks 2011 ausgestalten, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
21 zeigt gemäß mindestens einer Ausführungsform einen Deep-Learning-Anwendungsprozessor 2100. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2100 Befehle, die, wenn sie vom Deep-Learning-Anwendungsprozessor 2100 ausgeführt werden, den Deep-Learning-Anwendungsprozessor 2100 veranlassen, einige oder alle der in dieser Offenbarung beschriebenen Verfahren und Techniken auszuführen. In mindestens einer Ausführungsform ist der Deep-Learning-Anwendungsprozessor 2100 eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2100 Matrixmultiplikationsoperationen durch, die entweder als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beider in Hardware „festverdrahtet“ sind. In mindestens einer Ausführungsform weist der Deep-Learning-Anwendungsprozessor 2100, ohne Einschränkung, Verarbeitungscluster 2110(1)-2110(12), Inter-Chip-Verknüpfungen („ICLs“) 2120(1)-2120(12), Inter-Chip-Steuerungen („ICCs“) 2130(1)-2130(2), Speichersteuerungen („Mem Ctrlrs“) 2142(1)-2142(4), eine physikalische Speicherschicht mit hoher Bandbreite („HBM PHY“) 2144(1)-2144(4), eine Management-Steuerungs-Zentraleinheit („Management-Steuerungs-CPU“) 2150, eine Peripheral-Component-Interconnect-Express-Steuerung und einen Direktspeicherzugriffsblock („PCIe-Steuerung und DMA“) 2170 und einen sechzehnspurigen Peripheral-Component-Interconnect-Express-Anschluss („PCI Express x 16“) 2180 auf.
In mindestens einer Ausführungsform können die Verarbeitungscluster 2110 Deep-Learning-Operationen ausführen, die Inferenzierungs- oder Vorhersageoperationen beinhalten, die auf Gewichtungsparametern basieren, die mit einem oder mehreren Trainingsverfahren, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2110 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren beinhalten. In mindestens einer Ausführungsform kann der Deep- Learning-Anwendungsprozessor 2100 eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungsclustern 2100 aufweisen. In mindestens einer Ausführungsform sind die Inter-Chip-Verbindungen 2120 bidirektional. In mindestens einer Ausführungsform ermöglichen die Inter-Chip-Verbindungen 2120 und die Inter-Chip-Steuerungen 2130 mehreren Deep-Learning-Anwendungsprozessoren 2100, Informationen auszutauschen, einschließlich Aktivierungsinformationen, die aus der Ausführung eines oder mehrerer maschineller Lernalgorithmen resultieren, die in einem oder mehreren neuronalen Netzwerken ausgestaltet sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2100 eine beliebige Anzahl (einschließlich Null) und einen beliebigen Typ von ICLs 2120 und ICCs 2130 aufweisen.
In mindestens einer Ausführungsform stellen die HBM2s 2140 insgesamt 32 Gigabyte (GB) Speicher bereit. HBM2 2140(i) ist sowohl der Speichersteuerung 2142(i) als auch HBM PHY 2144(i) zugeordnet. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2 2140 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und kann mit einer beliebigen Anzahl (einschließlich Null) und einem beliebigen Typ von Speichersteuerungen 2142 und HBM PHYs 2144 verbunden sein. In mindestens einer Ausführungsform können SPI, I2C, GPIO 2160, PCIe-Steuerung und DMA 2170 und/oder PCIe 2180 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt sein, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards auf jede technisch machbare Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2100 verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netzwerk, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2100 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2100 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzwerks) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder vom Deep- Learning-Anwendungsprozessor 2100 trainiert wurde. In mindestens einer Ausführungsform kann der Prozessor 2100 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle des neuronalen Netzwerks durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
22 zeigt ein Blockdiagramm eines neuromorphen Prozessors 2200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2200 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2202 innerhalb des neuromorphen Prozessors 2200 übertragen werden. In mindestens einer Ausführungsform können Neuronen 2202 und Komponenten davon unter Verwendung von Schaltungen oder Logik umgesetzt sein, die eine oder mehrere arithmetische Logikeinheiten (ALUs) beinhalten. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 2202 aufweisen, es kann jedoch jede geeignete Anzahl von Neuronen 2202 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz von Neuron 2202 einen Neuroneneingang 2204 und einen Neuronenausgang 2206 aufweisen. In mindestens einer Ausführungsform können die Neuronen 2202 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 2202 übertragen werden können. Zum Beispiel können bei mindestens einer Ausführungsform die Neuronen-Eingänge 2204 und die Neuronen-Ausgänge 2206 über Synapsen 2208 miteinander verbunden sein.
In mindestens einer Ausführungsform können die Neuronen 2202 und die Synapsen 2208 derart zusammengeschaltet sein, dass der neuromorphe Prozessor 2200 arbeitet, um die durch den neuromorphen Prozessor 2200 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2202 einen Ausgangsimpuls (oder „fire“ oder „spike“) senden, wenn die über den Neuroneneingang 2204 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2202 die an den Neuroneneingängen 2204 empfangenen Signale summieren oder integrieren. In mindestens einer Ausführungsform können die Neuronen 2202 beispielsweise als durchlässige (leaky) Integrations- und Feuer-Neuronen (integrate-and-fire-neuron) implementiert sein, wobei das Neuron 2202 eine Ausgabe (oder ein „fire“) unter Verwendung einer Übertragungsfunktion, wie z. B. einer Sigmoid- oder Schwellenwertfunktion, erzeugen kann, wenn eine Summe (als „Membranpotenzial“ bezeichnet) einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom die an den Eingängen 2204 des Neurons empfangenen Signale zu einem Membranpotential summieren und auch einen Abklingfaktor (oder ein Leckstrom) anwenden, um das Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom feuern, wenn mehrere Eingabesignale an den Neuroneneingängen 2204 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h. bevor ein Membranpotenzial zu niedrig abklingt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 2202 unter Verwendung von Schaltungen oder Logik implementiert sein, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abklingen lassen. In mindestens einer Ausführungsform können die Eingaben gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2202 bei mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder eine Logik aufweisen, die einen Ausgangs-Spike am Neuronenausgang 2206 erzeugen, wenn das Ergebnis der Anwendung einer Übertragungsfunktion auf den Neuroneneingang 2204 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2202, sobald es feuert, zuvor empfangene Eingangsinformationen ignorieren, indem es z. B. ein Membranpotential auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2202, sobald das Membranpotenzial auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wieder aufnehmen.
In mindestens einer Ausführungsform können die Neuronen 2202 durch die Synapsen 2208 zusammengeschaltet sein. In mindestens einer Ausführungsform können die Synapsen 2208 dazu dienen, Signale von einem Ausgang eines ersten Neurons 2202 zu einem Eingang eines zweiten Neurons 2202 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2202 Informationen über mehr als eine Instanz der Synapse 2208 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2206 über eine Instanz der Synapse 2208 mit einer Instanz des Neuroneneingangs 2204 im selben Neuron 2202 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine über eine Instanz der Synapse 2208 zu übertragende Ausgabe erzeugt, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2208 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2202, die eine über eine Instanz der Synapse 2208 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2208 bezeichnet werden. Da eine Instanz des Neurons 2202 Eingaben von einer oder mehreren Instanzen der Synapse 2208 empfangen kann und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2208 übertragen kann, kann eine einzelne Instanz des Neurons 2202 daher bei mindestens einer Ausführungsform sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 2208 sein.
In mindestens einer Ausführungsform können die Neuronen 2202 in einer oder mehreren Schichten organisiert sein. Jede Instanz des Neurons 2202 kann einen Neuronenausgang 2206 aufweisen, der durch eine oder mehrere Synapsen 2208 zu einem oder mehreren Neuroneneingängen 2204 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 2206 der Neuronen 2202 in einer ersten Schicht 2210 mit Neuroneneingängen 2204 der Neuronen 2202 in einer zweiten Schicht 2212 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2210 als „Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz eines Neurons 2202 in einer Instanz der ersten Schicht 2210 zu jeder Instanz eines Neurons 2202 in der zweiten Schicht 2212 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2210 als eine „vollständig verbundene Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 2202 in einer Instanz der zweiten Schicht 2212 auf weniger als alle Instanzen des Neurons 2202 in einer dritten Schicht 2214 auffächern. In mindestens einer Ausführungsform kann die zweite Schicht 2212 als „spärlich verbundene Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich Neuronen 2202 in der zweiten Schicht 2212 zu Neuronen 2202 in mehreren anderen Schichten auffächern, was zu Neuronen 2202 in (derselben) zweiten Schicht 2212 beinhaltet. In mindestens einer Ausführungsform kann die zweite Schicht 2212 als „rekurrente bzw. rückgekoppelte Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung eine beliebige geeignete Kombination von wiederkehrenden Schichten und vorwärtsgekoppelten Schichten beinhalten, die ohne Einschränkung sowohl kaum verbundene vorwärtsgekoppelte Schichten als auch vollständig verbundene vorwärtsgekoppelte Schichten beinhalten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung eine rekonfigurierbare Zusammenschaltungsarchitektur oder dedizierte fest verdrahtete Zusammenschaltungen beinhalten, um die Synapse 2208 mit den Neuronen 2202 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2200 ohne Einschränkung eine Schaltung oder Logik beinhalten, die es Synapsen ermöglicht, unterschiedlichen Neuronen 2202 nach Bedarf auf Grundlage der Topologie des neuronalen Netzwerks und dem Eingangs-/Ausgangslastfaktor von Neuronen zugewiesen zu werden. Zum Beispiel können bei mindestens einer Ausführungsform Synapsen 2208 mit Neuronen 2202 unter Verwendung einer Zusammenschaltungsstruktur, wie eines Network-on-Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenverbindungen und ihre Komponenten durch Schaltkreise oder Logik implementiert werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
23 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 2300 einen oder mehrere Prozessoren 2302 und einen oder mehrere Grafikprozessoren 2308 und kann ein Einzelprozessor-Desktop-System, ein Mehrprozessor-Workstation-System oder ein Server-System sein, dass eine große Anzahl von Prozessoren 2302 oder Prozessorkernen 2307 aufweist. In mindestens einer Ausführungsform ist das System 2300 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip(SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Vorrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 2300 eine serverbasierte Spielplattform oder eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, einer mobilen Spielkonsole, einer Handheld-Spielkonsole oder einer Online-Spielkonsole, beinhalten oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2300 ein Mobiltelefon, ein Smartphone, eine Tablet-Rechenvorrichtung oder eine mobile Internetvorrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2300 auch eine tragbare Vorrichtung, wie etwa eine tragbare Smartwatch-Vorrichtung, eine intelligente Brillenvorrichtung, eine Augmented-Reality-Vorrichtung oder eine Virtual-Reality-Vorrichtung beinhalten, mit dieser gekoppelt oder darin integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2300 ein Fernsehgerät oder eine Set-Top-Box-Vorrichtung, die einen oder mehrere Prozessoren 2302 beinhaltet, und eine grafische Schnittstelle, die von einem oder mehreren Grafikprozessoren 2308 erzeugt wird.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Prozessoren 2302 jeweils einen oder mehrere Prozessorkerne 2307 zum Verarbeiten von Anweisungen, die bei ihrer Ausführung Operationen für System- und Benutzer-Software durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2307 dazu konfiguriert, einen konkreten Anweisungssatz 2309 zu verarbeiten. In mindestens einer Ausführungsform kann der Anweisungssatz 2309 das Berechnen mit komplexem Anweisungssatz (Complex Instruction Set Computing - CISC), das Berechnen mit verringertem Anweisungssatz (Reduced Instruction Set Computing - RISC) oder das Berechnen über ein sehr langes Anweisungswort (Very Long Instruction Word - VLIW) erleichtern. In mindestens einer Ausführungsform können die Prozessorkerne 2307 jeweils einen anderen Anweisungssatz 2309 verarbeiten, der Anweisungen beinhalten kann, um die Emulation anderer Anweisungssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2307 auch andere verarbeitende Vorrichtungen, wie etwa einen digitalen Signalprozessor (DSP), beinhalten.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2302 einen schnellen Pufferspeicher 2304. In mindestens einer Ausführungsform kann der Prozessor 2302 einen einzelnen internen Cache oder mehrere Levels von internem Cache aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2302 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2302 auch einen externen Cache (z. B. einen Level-3(L3)-Cache oder Last-Level-Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2307 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist die Registerdatei 2306 zusätzlich im Prozessor 2302 beinhaltet, der unterschiedliche Arten von Registern zum Speichern verschiedener Arten von Daten (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Anweisungsverweisregister) beinhalten kann. In mindestens einer Ausführungsform kann die Registerdatei 2306 Allzweckregister oder andere Register aufweisen.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 2302 mit einem oder mehreren Schnittstellenbus(sen) 2310 gekoppelt, um Kommunikationssignale, wie etwa Adress-, Daten- oder Steuersignale, zwischen dem Prozessor 2302 und anderen Komponenten in dem System 2300 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2310 in einer Ausführungsform ein Prozessorbus sein, wie etwa eine Version eines Direct Media-Schnittstellen(Direct Media Interface - DMI)-Busses. In mindestens einer Ausführungsform ist die Schnittstelle 2310 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheriegerätekomponentenverbindungsbusse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten die Prozessor(en) 2302 eine integrierte Speichersteuerung 2316 und einen Plattformsteuerungs-Hub 2330. In mindestens einer Ausführungsform ermöglicht die Speichersteuerung 2316 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 2300, während der Plattformsteuerungs-Hub (platform controller hub - PCH) 2330 Verbindungen mit E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 2320 eine dynamische Direktzugriffsspeicher(DRAM)-Vorrichtung, eine statische Direktzugriffsspeicher(SRAM)-Vorrichtung, eine Flash-Speichervorrichtung, eine Phasenwechsel-Speichervorrichtung oder eine gewisse andere Speichervorrichtung sein, die eine geeignete Leistung aufweist, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 2320 als Systemspeicher für das System 2300 arbeiten, um Daten 2322 und Anweisungen 2321 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2302 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 2316 auch mit einem optionalen externen Grafikprozessor 2312 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2308 in den Prozessoren 2302 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 2311 mit den Prozessor(en) 2302 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine oder mehrere von einer internen Anzeigevorrichtung, wie in einer mobilen elektronischen Vorrichtung oder einer Laptopvorrichtung, oder einer externen Anzeigevorrichtung beinhalten, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine am Kopf befestigte Anzeige (head mounted display - HMD) beinhalten, wie etwa eine stereoskopische Anzeigevorrichtung zur Verwendung in Virtual-Reality(VR)-Anwendungen oder Augmented-Reality(AR)-Anwendungen.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 2330, dass Peripheriegeräte mit der Speichervorrichtung 2320 und dem Prozessor 2302 über einen Hochgeschwindigkeits-E/A-Bus verbunden werden. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte eine Audiosteuerung 2346, eine Netzsteuerung 2334, eine Firmware-Schnittstelle 2328, einen drahtlosen Sendeempfänger 2326, Berührungssensoren 2325 und eine Datenspeichervorrichtung 2324 (z. B. Festplattenlaufwerk, Flash-Speicher usw.). In mindestens einer Ausführungsform kann sich die Datenspeichervorrichtung 2324 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriegerätebus verbinden, wie etwa einen Peripheriegerätekomponentenverbindungsbus (z. B. PCI, PCI Express). In mindestens einer Ausführungsform können die Berührungssensoren 2325 Berührungsbildschirmsensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Sendeempfänger 2326 ein Wi-Fi-Sendeempfänger, ein Bluetooth-Sendeempfänger oder ein Mobilfunk-Sendeempfänger wie ein 3G-, 4G- oder Long-Term-Evolution(LTE)-Sendeempfänger sein. In mindestens einer Ausführungsform ermöglicht die Firmwareschnittstelle 2328 die Kommunikation mit der System-Firmware und kann zum Beispiel eine einheitliche erweiterbare Firmwareschnittstelle (unified extensible firmware interface - UEFI) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 2334 eine Netzwerkverbindung mit einem drahtgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 2310 gekoppelt. In mindestens einer Ausführungsform ist die Audiosteuerung 2346 eine Mehrkanal-Audiosteuerung mit hoher Auflösung. In mindestens einer Ausführungsform beinhaltet das System 2300 eine optionale Legacy-E/A-Steuerung 2340 zur Kopplung von Legacy-Vorrichtungen (z. B. Personal System 2 (PS/2)) mit dem System. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2330 auch mit einer oder mehreren Universal-Serial-Bus(USB)-Steuerungen 2342 verbunden sein, die mit Eingabevorrichtungen, wie etwa Kombinationen aus Tastatur und Maus 2343, einer Kamera 2344 oder anderen USB-Eingabevorrichtungen, verbunden sind.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2316 und des Plattformsteuerungs-Hubs 2330 in einen diskreten externen Grafikprozessor, wie etwa den externen Grafikprozessor 2312, integriert sein. In mindestens einer Ausführungsform können der Plattformsteuerungs-Hub 2330 und/oder die Speichersteuerung 2316 extern zu einem oder mehreren Prozessor(en) 2302 sein. Zum Beispiel kann das System 2300 bei mindestens einer Ausführungsform eine externe Speichersteuerung 2316 und einen Plattformsteuerungs-Hub 2330 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines Systemchipsets ausgestaltet sein kann, das mit dem/den Prozessor(en) 2302 kommuniziert.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 2300 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere ALUs verwenden, die im Grafikprozessor 2312 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen mit einer anderen als der in den 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs des Grafikprozessors 2300 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
24 ist ein Blockdiagramm eines Prozessors 2400, der einen oder mehrere Prozessorkerne 2402A-2402N, eine integrierte Speichersteuerung 2414 und einen integrierten Grafikprozessor 2408 gemäß mindestens einer Ausführungsform aufweist. In mindestens einer Ausführungsform kann der Prozessor 2400 zusätzliche Kerne bis zu und einschließlich des zusätzlichen Kerns 2402N aufweisen, die durch gestrichelte Kästen dargestellt sind. In mindestens einer Ausführungsform beinhaltet jeder der Prozessorkerne 2402A-2402N eine oder mehrere interne Cache-Einheiten 2404A-2404N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte zwischengespeicherte Einheiten 2406.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2404A-2404N und die gemeinsam genutzten Cache-Einheiten 2406 eine Cache-Speicherhierarchie innerhalb des Prozessors 2400 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2404A-2404N mindestens ein Level von Anweisungs- und Daten-Cache innerhalb jedes Prozessorkerns und ein oder mehrere Levels von gemeinsam genutztem Cache mittleren Levels, wie etwa ein Level 2 (L2), Level 3 (L3), Level 4 (L4) oder andere Cache-Levels, beinhalten, wobei ein höchster Cache-Level vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2406 und 2404A-2404N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2400 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 2416 und einen Systemagentenkern 2410 beinhalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2416 einen Satz von Peripheriegerätebussen, wie etwa einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagentenkern 2410 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2410 eine oder mehrere integrierte Speichersteuerungen 2414, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 2402A-2402N Unterstützung für simultanes Multi-Threading. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2410 Komponenten zum Koordinieren und Betreiben der Kerne 2402A-2402N während der Multithread-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 2410 zusätzlich eine Leistungssteuereinheit (PCU) beinhalten, die Logik und Komponenten beinhaltet, um einen oder mehrere Leistungszustände der Prozessorkerne 2402A-2402N und des Grafikprozessors 2408 zu regulieren.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2400 zusätzlich den Grafikprozessor 2408 zum Ausführen von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 mit gemeinsam genutzten Cache-Einheiten 2406 und dem Systemagentenkern 2410 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 2414 beinhaltet. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2410 außerdem eine Anzeigesteuerung 2411, um die Grafikprozessorausgabe an eine oder mehrere gekoppelte Anzeigen zu lenken. In mindestens einer Ausführungsform kann die Anzeigesteuerung 2411 auch ein getrenntes Modul sein, das über mindestens eine Zusammenschaltung mit dem Grafikprozessor 2408 gekoppelt ist, oder kann innerhalb des Grafikprozessors 2408 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Zusammenschaltungseinheit 2412 zur Kopplung interner Komponenten des Prozessors 2400 verwendet. In mindestens einer Ausführungsform kann eine alternative Zusammenschaltungseinheit verwendet werden, wie etwa eine Punkt-zu-Punkt-Zusammenschaltung, eine geschaltete Zusammenschaltung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 über eine E/A-Verknüpfung 2413 mit der Ringzusammenschaltung 2412 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verknüpfung 2413 mindestens eine von mehreren Arten von E/A-Zusammenschaltungen dar, was eine E/A-Zusammenschaltung auf dem Gehäuse beinhaltet, welche die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2418, wie etwa einem eDRAM-Modul, erleichtert. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2402A-2402N und der Grafikprozessor 2408 eingebettete Speichermodule 2418 als gemeinsam genutzten Cache der letzten Ebene.
In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N homogene Kerne, die eine gemeinsame Anweisungssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N im Hinblick auf die Anweisungssatzarchitektur (instruction set architecture - ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 2402A-2402N einen gemeinsamen Anweisungssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2402A-2402N eine Teilmenge eines gemeinsamen Anweisungssatzes oder einen anderen Anweisungssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N hinsichtlich der Mikroarchitektur heterogen, wobei ein oder mehrere Kerne, die einen verhältnismäßig höheren Leistungsverbrauch aufweisen, mit einem oder mehreren Leistungskernen gekoppelt sind, die einen geringeren Leistungsverbrauch aufweisen. In mindestens einer Ausführungsform kann der Prozessor 2400 auf einem oder mehreren Chips oder als integrierter SoC-Schaltkreis umgesetzt sein.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die Gesamtheit der Inferenz- und/oder Trainingslogik 615 in dem Prozessor 2400 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2312, in den Grafikkernen 2402A-2402N oder in anderen Komponenten in 24 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen mit einer anderen als der in den 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs des Grafikprozessors 2400 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingsverfahren durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
25 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 2500, wie es hier in mindestens einer Ausführungsform beschrieben ist. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 in einem Grafikkern-Array vorhanden. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2500, der manchmal als Core-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann abhängig von den angestrebten Energie- und Leistungshüllkurven mehrere Grafikkern-Slices aufweisen. In mindestens einer Ausführungsform kann jeder Grafikkern 2500 einen Festfunktionsblock 2530 beinhalten, der mit mehreren Teilkernen 2501A-2501F gekoppelt ist, die auch als Teil-Slices bezeichnet werden, die modulare Blöcke von Allzweck- und Festfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2530 eine Geometrie-/Festfunktionspipeline 2536, die von allen Teilkernen im Grafikprozessor 2500 gemeinsam genutzt werden kann, zum Beispiel in Implementierungen mit Grafikprozessoren mit niedrigerer Rechenleistung und/oder niedrigerer Leistung. In mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 2536 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und einen Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der einen Unified-Return-Puffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2530 auch eine Grafik-SoC-Schnittstelle 2537, eine Grafik-Mikrosteuerung 2538 und eine Medienpipeline 2539. In mindestens einer festen Ausführungsform stellt die Grafik-SoC-Schnittstelle 2537 eine Schnittstelle zwischen dem Grafikkern 2500 und anderen Prozessorkernen innerhalb eines Systems auf einem integrierten Chip-Schaltkreis bereit. In mindestens einer Ausführungsform ist die Grafik-Mikrosteuerung 2538 ein programmierbarer Teilprozessor, der so ausgestaltet ist, dass er verschiedene Funktionen des Grafikprozessors 2500 verwaltet, einschließlich Thread-Dispatch, Scheduling und Präemption. In mindestens einer Ausführungsform beinhaltet die Medienpipeline 2539 eine Logik, um das Dekodieren, Codieren, Vorverarbeiten und/oder Nachbearbeiten von Multimediadaten zu erleichtern, was Bild- und Videodaten beinhaltet. In mindestens einer Ausführungsform implementiert die Medien-Pipeline 2539 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Teilkerne 2501-2501F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 es dem Grafikkern 2500, mit Universal-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC zu kommunizieren, einschließlich Speicherhierarchieelementen, wie etwa einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem chip internem oder gehäuseinternem DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch die Kommunikation mit Vorrichtungen mit fester Funktion innerhalb eines SoC ermöglichen, wie etwa Kamerabildgebungspipelines, und ermöglicht die Verwendung globaler Speicheratomare, die zwischen dem Grafikkern 2500 und den CPUs innerhalb einer SoC gemeinsam genutzt werden können, und/oder setzt diese um. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch Leistungsverwaltungssteuerungen für den Grafikkern 2500 umsetzen und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2500 und anderen Taktdomänen innerhalb eines SoC ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2539 gesendet werden, wenn Medienoperationen ausgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 2536, Geometrie- und Festfunktionspipeline 2514), wenn Grafikverarbeitungsoperationen durchgeführt werden.
In mindestens einer Ausführungsform kann die Grafik-Mikrosteuerung 2538 dazu konfiguriert sein, verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2500 durchzuführen. In mindestens einer Ausführungsform kann die Grafik-Mikrosteuerung 2538 die Grafik- und/oder Rechenlastplanung auf verschiedenen parallelen Grafik-Engines in den Arrays 2502A-2502F, 2504A-2504F der Ausführungseinheiten (EU) innerhalb der Teilkerne 2501A-2501F durchführen. In mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der einen Grafikkern 2500 aufweist, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells senden, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufrufen. In mindestens einer Ausführungsform beinhalten die Planungsoperationen das Bestimmen der als nächstes auszuführenden Arbeitslast, das Übermitteln einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Engine laufen, das Überwachen des Fortschritts einer Arbeitslast und das Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann die Grafik-Mikrosteuerung 2538 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 2500 ermöglichen, indem er dem Grafikkern 2500 die Möglichkeit bietet, unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System Register innerhalb des Grafikkerns 2500 über stromsparende Zustandsübergänge zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2500 mehr oder weniger als die veranschaulichten Teilkerne 2501A-2501F aufweisen, bis zu N modulare Teilkerne. In mindestens einer Ausführungsform kann der Grafikkern 2500 für jeden Satz von N Teilkernen auch eine gemeinsam genutzte Funktionslogik 2510, einen gemeinsam genutzten Speicher und/oder einen Cache-Speicher 2512, eine Geometrie-/Festfunktionspipeline 2514 sowie eine zusätzliche Festfunktionslogik 2516 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsvorgänge zu beschleunigen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2510 Logikeinheiten (z. B. Abtaster-, Mathematik- und/oder Zwischen-Thread-Kommunikationslogik) beinhalten, die von N Teilkernen innerhalb des Grafikkerns 2500 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der feste, gemeinsam genutzte Speicher und/oder Cache-Speicher 2512 ein Cache der letzten Ebene für N Teilkerne 2501A-2501F innerhalb des Grafikkerns 2500 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Teilkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 2514 anstelle der Geometrie-/Festfunktionspipeline 2536 innerhalb des Festfunktionsblocks 2530 beinhaltet sein und kann selbe oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2500 zusätzliche Festfunktionslogik 2516, die verschiedene Festfunktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 2500 beinhalten kann. In mindestens einer Ausführungsform beinhaltet die zusätzliche Festfunktionslogik 2516 eine zusätzliche Geometriepipeline zur Verwendung bei der Schattierung von lediglich der Position. Bei dem positionsabhängigen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2516, 2536, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der zusätzlichen Festfunktionslogik 2516 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine gekürzte Version einer Vollgeometriepipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen getrennten Kontext aufweist. In mindestens einer Ausführungsform kann das positionsbezogene Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, so dass das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2516 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute der Vertices abruft und einem Shading unterzieht, ohne eine Rasterung und ein Rendering der Pixel in einen Bildpuffer durchzuführen. In mindestens einer Ausführungsform kann die Cull-Pipeline erzeugte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, unabhängig davon, ob diese Dreiecke aussortiert wurden. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Wiedergabepipeline bezeichnet werden kann) Sichtbarkeitsinformationen verbrauchen, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich zu einer Rasterisierungsphase weitergeleitet werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2516 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, wie z. B. eine Logik zur Matrixmultiplikation mit fester Funktion, für Implementierungen, die Optimierungen für das Training oder Inferenzierung des maschinellen Lernens umfassen.
In mindestens einer Ausführungsform beinhaltet jeder Grafikteilkern 2501A-2501F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen durch Grafikpipeline-, Medienpipeline- oder Shader-Programme durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafik-Teilkerne 2501A-2501F mehrere EU-Arrays 2502A-2502F, 2504A-2504F, eine Thread-Versende- und Zwischen-Thread-Kommunikations(TD/IC)-Logik 2503A-2503F, einen 3D(z. B. Textur)-Abtaster 2505A-2505F, ein Medien-Abtaster 2506A-2506F, ein Shader-Prozessor 2507A-2507F und einen gemeinsam genutzten lokalen Speicher (shared local memory - SLM) 2508A-2508F. Die EU-Arrays 2502A-2502F, 2504A-2504F weisen jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechenshaderprogrammen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2503A-2503F lokale Thread-Versende- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Teilkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Teilkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Abtaster 2505A-2505F Daten mit Bezug zu Textur- oder anderer 3D-Grafik in den Speicher einlesen. In mindestens einer Ausführungsform können 3D-Abtaster Texturdaten basierend auf einem konfigurierten Abtastzustand und einem mit einer bestimmten Textur verbundenen Texturformat unterschiedlich lesen. In mindestens einer Ausführungsform kann der Medien-Abtaster 2506A-2506F ähnliche Leseoperationen auf Grundlage eines Typs und eines Formats durchführen, die Mediendaten zugeordnet sind. In mindestens einer Ausführungsform kann jeder Grafik-Teilkern 2501A-2501F abwechselnd einen vereinheitlichten 3D- und Medien-Abtaster aufweisen. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten in jedem der Teilkerne 2501A-2501F ausgeführt werden, einen gemeinsam genutzten lokalen Speicher 2508A-2508F innerhalb jedes Teilkerns nutzen, um Threads, die in einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools des Speichers auf dem Chip zu ermöglichen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 2510 integriert sein. Zum Beispiel können bei mindestens einer Ausführungsform die hier beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der ALUs verwenden, die im Grafikprozessor 2312, in der Grafik-Mikrosteuerung 2538, in der Geometrie- und Festfunktionspipeline 2514 und 2536 oder in einer anderen Logik in 24 enthalten sind. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen mit einer anderen als der in den 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert werden, die ALUs des Grafikprozessors 2500 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
26A-26B veranschaulichen die Thread-Ausführungslogik 2600, die eine Anordnung von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 26A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2600 verwendet wird. 26B veranschaulicht beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie in 26A veranschaulicht, beinhaltet die Thread-Ausführungslogik 2600 in mindestens einer Ausführungsform einen Shader-Prozessor 2602, einen Thread-Dispatcher 2604, einen Anweisungscache 2606, ein skalierbares Ausführungseinheiten-Array einschließlich einer Vielzahl von Ausführungseinheiten 2608A-2608N, (einen) Abtaster 2610, einen Daten-Cache 2612 und einen Datenport 2614. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheitenarray dynamisch skalieren, indem eine oder mehrere Ausführungseinheiten (z. B. eine der Ausführungseinheiten 2608A, 2608B, 2608C, 2608D bis 2608N-1 und 2608N) zum Beispiel auf Grundlage der Rechenanforderungen von einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind skalierbare Ausführungseinheiten über eine Zusammenschaltungsstruktur miteinander verbunden, die mit jeder der Ausführungseinheiten verbunden ist. In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2600 eine oder mehrere Verbindungen zum Speicher auf, z. B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: einen Befehlscache 2606, einen Datenanschluss 2614, einen Abtaster 2610 und Ausführungseinheiten 2608A-2608N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 2608A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist das Array von Ausführungseinheiten 2608A-2608N skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu beinhalten.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 2608A-2608N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 2602 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungen von Threads über einen Thread-Dispatcher 2604 verteilen. In mindestens einer Ausführungsform weist der Thread-Dispatcher 2604 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 2608A-2608N zu instanziieren. Zum Beispiel kann in mindestens einer Ausführungsform eine Geometriepipeline Vertex-, Tesselierungs- oder Geometrie-Shader der Thread-Ausführungslogik zum Verarbeiten zuteilen. In mindestens einer Ausführungsform kann der Thread-Dispatcher 2604 auch Thread-Spawning-Anforderungen zur Laufzeit von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N einen Anweisungssatz, der systemeigene Unterstützung für viele Standard-3D-Grafik-Shader-Anweisungen beinhaltet, sodass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertexprogramme, Geometrieprogramme, Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z. B. Compute- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2608A-2608N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) beinhalten, zu einer Mehrfachausgabe-Einzelbefehl-Mehrfachdaten(SIMD)-Ausführung in der Lage, und eine Multithread-Operation ermöglicht eine effiziente Ausführungsumgebung trotz höherer Latenzspeicherzugriffe. In mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand. In mindestens einer Ausführungsform erfolgt die Ausführung in Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können, in mehreren Schritten pro Takt. In mindestens einer Ausführungsform veranlasst die Abhängigkeitslogik innerhalb der Ausführungseinheiten 2608A-2608N, während auf Daten aus dem Speicher oder einer von gemeinsam genutzten Funktionen gewartet wird, dass ein wartender Thread im Ruhezustand bleibt, bis angeforderte Daten zurückgegeben wurden. In mindestens einer Ausführungsform können Hardwareressourcen für die Verarbeitung anderer Threads verwendet werden, während sich ein wartender Thread im Ruhezustand befindet. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation assoziiert ist, Operationen für einen Pixel-Shader, Fragment-Shader oder einen anderen Typ von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2608A-2608N an Arrays von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausfiihrungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Ablaufsteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann eine Anzahl von Kanälen unabhängig von einer Anzahl von physischen arithmetischen Logikeinheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2608A-2608N Ganzzahl- und Gleitkomma-Datenarten.
In mindestens einer Ausführungsform beinhaltet ein Anweisungssatz einer Ausführungseinheit SIMD-Anweisungen. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet den Vektor als vier getrennte gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), acht getrennte gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), sechzehn getrennte gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder zweiunddreißig getrennte 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch unterschiedliche Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 2609A-2609N kombiniert werden, die Thread-Steuerlogik (2607A-2607N) aufweist, die fusionierten EUs gemeinsam ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann in verschiedenen Ausführungsformen variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die SIMD8, SIMD16 und SIMD32 beinhalten, aber nicht darauf beschränkt sind. In mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 2609A-2609N mindestens zwei Ausführungseinheiten auf. In mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 2609A beispielsweise eine erste EU 2608A, eine zweite EU 2608B und eine Thread-Steuerlogik 2607A auf, die der ersten EU 2608A und der zweiten EU 2608B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2607A Threads, die auf der fusionierten Grafikausführungseinheit 2609A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 2609A-2609N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2600 einen oder mehrere interne Anwendungscaches (z. B. 2606) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 2612) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Abtaster 2610 beinhaltet, um eine Texturabtastung für 3D-Operationen und eine Medienabtastung für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform beinhaltet der Abtaster 2610 eine spezielle Textur- oder Medienabtastfunktionalität, um Textur- oder Mediendaten während eines Abtastprozesses zu verarbeiten, bevor die abgetasteten Daten einer Ausführungseinheit bereitgestellt werden.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 2600 über die Thread-Erzeugungs- und -Zuteilungslogik. In mindestens einer Ausführungsform wird, nachdem eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) im Shader-Prozessor 2602 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse zur Ausgabe von Flächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder ein Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2602 dann ein von der Anwendungsprogrammierschnittstelle (API) geliefertes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform teilt der Shader-Prozessor 2602 zum Ausführen eines Shader-Programms Threads über den Thread-Dispatcher 2604 einer Ausführungseinheit (z. B. 2608A) zu. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 2602 Textur-Abtastungs-Logik im Abtaster 2610, um auf Texturdaten in Texturkarten zuzugreifen, die im Speicher gespeichert sind. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenport 2614 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2600 bereit, um verarbeitete Daten zur Weiterverarbeitung an einer Grafikprozessor-Ausgabepipeline an Speicher auszugeben. In mindestens einer Ausführungsform weist der Datenanschluss 2614 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 2612) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zu cachen.
Wie in 26B veranschaulicht, kann in mindestens einer Ausführungsform eine Grafikausführungseinheit 2608 eine Anweisungsabrufeinheit 2637, ein allgemeines Registerdateiarray (general register file - GRF) 2624, ein Architekturregisterdateiarray (architectural register file - ARF) 2626, einen Thread-Arbiter 2622, eine Sendeeinheit 2630, eine Verzweigungseinheit 2632, einen Satz von SIMD-Gleitkommaeinheiten (FPUs) 2634 und in mindestens einer Ausführungsform einen Satz von dedizierten ganzzahligen SIMD-ALUs 2635 beinhalten. In mindestens einer Ausführungsform beinhalten GRF 2624 und ARF 2626 einen Satz von allgemeinen Registerdateien und Architekturregisterdateien, die jedem simultanen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 2608 aktiv sein kann. In mindestens einer Ausführungsform wird der Architekturzustand pro Thread in ARF 2626 aufrechterhalten, während Daten, die während der Thread-Ausführung verwendet werden, in GRF 2624 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, was den Anweisungsverweis für jeden Thread beinhaltet, in Thread-spezifischen Registern in ARF 2626 gehalten werden.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 2608 eine Architektur auf, die eine Kombination aus simultanem Multi-Threading (Simultaneous Multi-Threading - SMT) und feinkörnigem verschachtelten Multi-Threading (Interleaved Multi-Threading - IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit basierend auf einer Zielanzahl gleichzeitiger Threads und einer Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 2608 mehrere Anweisungen gleichzeitig ausgeben, die jeweils unterschiedliche Anweisungen sein können. In mindestens einer Ausführungsform kann der Thread-Arbiter 2622 des Threads der Grafikausführungseinheit 2608 Anweisungen an eine der Sendeeinheiten 2630, Verzweigungseinheiten 2642 oder SIMD-FPU(s) 2634 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb des GRF 2624 zugreifen, wobei jedes Register 32 Byte speichern kann, die als ein SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Ausführungseinheits-Thread Zugriff auf 4 Kbyte innerhalb des GRF 2624, obwohl Ausführungsformen nicht darauf beschränkt sind und in anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt sein können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, wobei die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 Kbyte zugreifen können, kann das GRF 2624 insgesamt 28 Kbyte speichern. In mindestens einer Ausführungsform können durch flexible Adressierungsmodi Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Anweisungen zugeteilt, die durch Nachrichtenweitergabe an die Sendeeinheit 2630 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsanweisungen an eine dedizierte Verzweigungseinheit 2632 versendet, um die SIMD-Abweichung und eventuelle Annäherung zu erleichtern.
In mindestens einer Ausführungsform beinhaltet die Grafikausführungseinheit 2608 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 2634 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 2634 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 2634 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen SIMD ausführen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen SIMD ausführen. In mindestens einer Ausführungsform stellt mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit bereit. In mindestens einer Ausführungsform ist ebenfalls ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 2635 vorhanden und kann speziell optimiert sein, um Operationen durchzuführen, die mit Berechnungen maschinellen Lernens verbunden sind.
In mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 2608 in einer Grafik-Teilkerngruppierung (z. B. einem Unter-Slice) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 2608 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder auf der Grafikausführungseinheit 2608 ausgeführte Thread auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die Gesamtheit der Inferenz- und/oder Trainingslogik 615 in der Ausführungslogik 2600 integriert sein. Darüber hinaus können in mindestens einer Ausführungsform die hier beschriebenen Inferenz- und/oder Trainingsoperationen mit einer anderen als der in den 6A oder 6B dargestellten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder Registern (dargestellt oder nicht dargestellt) gespeichert sein, die ALUs der Ausführungslogik 2600 konfigurieren, um einen oder mehrere hier beschriebene maschinelle Lernalgorithmen, neuronale Netzwerkarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
27 zeigt eine Parallelverarbeitungseinheit („PPU“) 2700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2700 mit engineslesbarem Code konfiguriert, der, wenn er von der PPU 2700 ausgeführt wird, die PPU 2700 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Methoden durchzuführen. In mindestens einer Ausführungsform ist die PPU 2700 ein Multithread-Prozessor, der auf einer oder mehreren integrierten Schaltungsvorrichtungen umgesetzt ist und Multithreading als Latenzverbergungsmethode nutzt, die entwickelt wurde, um computerlesbare Anweisungen (auch als engineslesbare Anweisungen bezeichnet oder einfach Anweisungen) in mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und ist eine Instanziierung eines Satzes von Anweisungen, die dazu konfiguriert sind, von der PPU 2700 ausgeführt zu werden. In mindestens einer Ausführungsform ist die PPU 2700 eine Grafikverarbeitungseinheit („GPU“), die so ausgestaltet ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Anzeigeeinrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2700 genutzt, um Berechnungen durchzuführen, wie etwa Operationen der linearen Algebra und Operationen des maschinellen Lernens. 27 zeigt ein Beispiel für einen Parallelprozessor, der nur zur Veranschaulichung dient und als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Offenbarung in Betracht gezogen werden, wobei jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2700 so ausgestaltet, dass sie Anwendungen für Hochleistungsrechnen („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 2700 dazu konfiguriert, Deep-Learning-Systeme und -Anwendungen zu beschleunigen, was die folgenden nicht einschränkenden Beispiele beinhaltet: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprache, Bilder, Texterfassungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analyse, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform beinhaltet die PPU 2700 ohne Einschränkung eine Eingabe/Ausgabe(„E/A“)-Einheit 2706, eine Frontend-Einheit 2710, eine Scheduler-Einheit 2712, eine Arbeitsverteilungseinheit 2714, einen Hub 2716, eine Kreuzschiene („Xbar“) 2720, ein oder mehrere Universalverarbeitungscluster („GPCs“) 2718 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2722. In mindestens einer Ausführungsform ist die PPU 2700 mit einem Hostprozessor oder anderen PPUs 2700 über eine oder mehrere Hochgeschwindigkeits-GPU-Zusammenschaltungen („GPU-Zusammenschaltungen“) 2708 verbunden. In mindestens einer Ausführungsform ist die PPU 2700 über eine Zusammenschaltung 2702 mit einem Hostprozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform ist die PPU 2700 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher”) 2704 umfasst. In mindestens einer Ausführungsform weisen die Speichereinrichtungen 2704 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM”)-Einrichtungen auf. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als HBM-Teilsysteme konfiguriert und/oder konfigurierbar, wobei mehrere DRAM Chips in jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Zusammenschaltung 2708 auf eine drahtbasierte mehrspurige Kommunikationsverbindung beziehen, die durch Systeme zum Skalieren verwendet wird und eine oder mehrere PPUs 2700 in Kombination mit einer oder mehreren zentralen Verarbeitungseinheiten („CPUs“) beinhaltet und die Cache-Kohärenz zwischen PPUs 2700 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Zusammenschaltung 2708 über den Hub 2716 zu/von anderen Einheiten der PPU 2700 übertragen, wie z. B. einer oder mehreren Kopierengines, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 27.
In mindestens einer Ausführungsform ist die E/A-Einheit 2706 so ausgestaltet, dass sie Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 27 nicht dargestellt) über den Systembus 2702 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 2706 mit dem Hostprozessor direkt über den Systembus 2702 oder über eine oder mehrere Zwischenvorrichtungen, wie etwa eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 2706 mit einem oder mehreren anderen Prozessoren, wie etwa einer oder mehreren der PPUs 2700, über den Systembus 2702 kommunizieren. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2706 eine Peripheral Component Interconnect Express („PCIe“)-Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform setzt die E/A-Einheit 2706 Schnittstellen zum Kommunizieren mit externen Vorrichtungen um.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 2706 über den Systembus 2702 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die dazu konfiguriert sind, die PPU 2700 zu veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform übermittelt die E/A-Einheit 2706 dekodierte Befehle an verschiedene andere Einheiten der PPU 2700, wie durch Befehle festgelegt. In mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 2710 und/oder an den Hub 2716 oder andere Einheiten der PPU 2700, wie eine oder mehrere Kopierengines, einen Video-Encoder, einen Video-Decoder, eine Energieverwaltungseinheit usw., übertragen. (in 27. In mindestens einer Ausführungsform ist die E/A-Einheit 2706 dazu konfiguriert, Kommunikationen zwischen und unter verschiedenen logischen Einheiten der PPU 2700 weiterzuleiten.
In mindestens einer Ausführungsform codiert ein vom Hostprozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2700 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen verarbeitet werden sollen. In mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Hostprozessor als auch die PPU 2700 zugreifen (z. B. lesen/schreiben) können - eine Host-Schnittstelleneinheit kann dazu konfiguriert sein, auf Puffer in einem Systemspeicher zuzugreifen, der mit dem Systembus 2702 über Speicheranforderungen verbunden ist, die über den Systembus 2702 durch die E/A-Einheit 2706 übermittelt werden. In mindestens einer Ausführungsform schreibt der Hostprozessor den Befehlsstrom in den Puffer und übermittelt dann derartig einen Verweis zum Anfang des Befehlsstroms an die PPU 2700, dass die Front-End-Einheit 2710 Verweise auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, wobei Befehle aus Befehlsströmen gelesen und Befehle an verschiedene Einheiten der PPU 2700 weitergeleitet werden.
In mindestens einer Ausführungsform ist die Frontend-Einheit 2710 an die Scheduler-Einheit 2712 gekoppelt, die verschiedene GPCs 2718 zum Verarbeiten von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 2712 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 2712 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 2718 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 2712 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren der GPCs 2718.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 2712 an die Arbeitsverteilungseinheit 2714 gekoppelt, die dazu konfiguriert ist, Aufgaben zur Ausführung auf den GPCs 2718 zuzuteilen. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 2714 eine Anzahl geplanter Tasks, die von der Scheduler-Einheit 2712 empfangen wurden, und die Arbeitsverteilungseinheit 2714 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 2718. In mindestens einer Ausführungsform umfasst der Pool anstehender Aufgaben eine Anzahl von Steckplätzen (z. B. 32 Steckplätze), die Aufgaben enthalten, die einem bestimmten GPC 2718 zur Verarbeitung zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Steckplätzen (z. B. 4 Steckplätze) für Aufgaben umfassen, die derartig aktiv von den GPCs 2718 verarbeitet werden, dass, wenn einer der GPCs 2718 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem aktiven Aufgabenpool für den GPC 2718 entfernt wird und eine der anderen Aufgaben aus dem Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2718 geplant wird. In mindestens einer Ausführungsform wird, wenn sich eine aktive Aufgabe auf dem GPC 2718 im Ruhezustand befindet, wie etwa während auf die Auflösung einer Datenabhängigkeit gewartet wird, dann die aktive Aufgabe aus dem GPC 2718 entfernt und zum Pool anstehender Aufgaben zurückgegeben, während eine andere Aufgabe im Pool anstehender Aufgaben ausgewählt und zur Ausführung auf GPC 2718 geplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2714 mit einem oder mehreren GPCs 2718 über die XBar 2720. In mindestens einer Ausführungsform ist die XBar 2720 ein Zusammenschaltungsnetzwerk, das viele Einheiten der PPU 2700 mit anderen Einheiten der PPU 2700 koppelt und so ausgestaltet sein kann, dass es die Arbeitsverteilungseinheit 2714 mit einem bestimmten GPC 2718 koppelt. In mindestens einer Ausführungsform können eine oder mehrere andere Einheiten der PPU 2700 außerdem über den Hub 2716 mit der XBar 2720 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben durch die Scheduler-Einheit 2712 verwaltet und durch die Arbeitsverteilungseinheit 2714 einem der GPCs 2718 zugeteilt. Der GPC 2718 ist dazu konfiguriert, Aufgaben zu verarbeiten und Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können Ergebnisse von anderen Aufgaben innerhalb des GPC 2718 verbraucht, über die XBar 2720 an einen anderen GPC 2718 geleitet oder im Speicher 2704 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse über Partitionseinheiten 2722, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in den/aus dem Speicher 2704 umsetzen, in den Speicher 2704 geschrieben werden. In mindestens einer Ausführungsform können Ergebnisse über eine Hochgeschwindigkeits-GPU-Zusammenschaltung 2708 an eine andere PPU 2704 oder CPU übermittelt werden. In mindestens einer Ausführungsform beinhaltet die PPU 2700 ohne Einschränkung eine Anzahl U von Partitionseinheiten 2722, die gleich der Anzahl von getrennten und unterschiedlichen Speichervorrichtungen 2704 ist, die an die PPU 2700 gekoppelt sind. In mindestens einer Ausführungsform wird die Partitionseinheit 2722 nachfolgend in Verbindung mit 29 ausführlicher beschrieben.
In mindestens einer Ausführungsform führt ein Hostprozessor einen Treiberkernel aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Hostprozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2700 zu disponieren. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2700 ausgeführt und die PPU 2700 stellt eine Isolierung, eine Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform erzeugt eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkernel veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2700 zu erzeugen, und der Treiberkernel gibt Aufgaben an einen oder mehrere Streams aus, die von der PPU 2700 verarbeitet werden. In mindestens einer Ausführungsform umfasst jeder Task eine oder mehrere Gruppen zugehöriger Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z. B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zum Ausführen von Aufgaben beinhalten und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und zusammenwirkende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 29 ausführlicher beschrieben.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netzwerk, zu trainieren, um der PPU 2700 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird die PPU 2700 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzwerks) abzuleiten oder vorherzusagen, das von einem anderen Prozessor oder System oder von der PPU 2700 trainiert wurde. In mindestens einer Ausführungsform kann die PPU 2700 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle eines neuronalen Netzwerks durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
28 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) 2800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform handelt es sich bei dem GPC 2800 um den GPC 2718 aus 27. In mindestens einer Ausführungsform weist jeder GPC 2800, ohne Einschränkung, eine Anzahl von Hardwareeinheiten zur Verarbeitung von Tasks auf, und jeder GPC 2800 weist, ohne Einschränkung, einen Pipelinemanager 2802, eine Pre-Raster-Operationseinheit („PROP“) 2804, eine Raster-Engine 2808, eine Arbeitsverteilungskreuzschiene („WDX“) 2816, eine Speicherverwaltungseinheit („MMU“) 2818, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2806 und jede geeignete Kombination dieser Einrichtungen auf.
In mindestens einer Ausführungsform wird der Betrieb des GPC 2800 durch den Pipelinemanager 2802 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipelinemanager 2802 die Konfiguration eines oder mehrerer DPCs 2806 zur Verarbeitung von Tasks, die dem GPC 2800 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipelinemanager 2802 mindestens einen von einem oder mehreren DPCs 2806, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2806 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2814 ausführt. In mindestens einer Ausführungsform ist der Pipelinemanager 2802 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 2800 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im PROP 2804 und/oder an die Raster-Engine 2808 weitergeleitet werden können, während andere Pakete an die DPCs 2806 zur Verarbeitung durch eine Primitiv-Engine 2812 oder SM 2814 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipelinemanager 2802 mindestens einen der DPCs 2806 zur Implementierung eines Modells eines neuronalen Netzwerks und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die PROP-Einheit 2804 dazu konfiguriert, in mindestens einer Ausführungsform Daten, die von der Rasterengine 2808 und den DPCs 2806 erzeugt werden, an eine Rasteroperations(„ROP“)-Einheit in der Partitionseinheit 2722 weiterzuleiten, die vorstehend in Verbindung mit 27 ausführlicher beschrieben wurde. In mindestens einer Ausführungsform ist die PROP-Einheit 2804 dazu konfiguriert, Optimierungen für die Farbmischung durchzuführen, Pixeldaten zu organisieren, Adressübersetzungen durchzuführen und mehr. In mindestens einer Ausführungsform weist die Rastermaschine 2808 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Raster-Engine 2808 weist ohne Einschränkung eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachel-Koaleszenz-Engine und jede geeignete Kombination davon auf. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einer durch Vertices definierten geometrischen Primitive verknüpft sind; die Ebenengleichungen werden an eine Grobraster-Engine übermittelt, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe einer Grobraster-Engine wird an eine Culling-Engine übermittelt, in der Fragmente, die mit einer Primitive verknüpft sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übermittelt, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Beschneiden und Aussortieren überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente basierend auf Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2808 Fragmente, die von einer beliebigen geeigneten Einheit, wie z. B. einem in dem DPC 2806 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform umfasst jeder DPC 2806, der in dem GPC 2800 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung (M-Pipe Controller - „MPC“) 2810; eine Primitiv-Engine 2812; einen oder mehrere SMs 2814 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform steuert die MPC 2810 den Betrieb von dem DPC 2806 und leitet die vom Pipelinemanager 2802 empfangenen Pakete an die entsprechenden Einheiten im DPC 2806 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Engine 2812 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2814 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 2814 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der dazu konfiguriert ist, Aufgaben zu verarbeiten, die durch eine Anzahl von Threads repräsentiert werden. In mindestens einer Ausführungsform ist der SM 2814 multithreaded und dazu konfiguriert, mehrere Threads (z. B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig auszuführen, und setzt eine Einzelbefehls-Mehrfachdaten(„SIMD“)-Architektur um, wobei jeder Thread in einer Gruppe von Threads (z. B. einem Warp) dazu konfiguriert ist, einen anderen Datensatz auf Grundlage desselben Anweisungssatzes zu verarbeiten. In mindestens einer Ausführungsform führen alle Threads in der Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2814 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Befehlssatzes verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden Warp beibehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn die Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden einzelnen Thread beibehalten, wodurch gleichwertige Nebenläufigkeit zwischen allen Threads, innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungszustand für jeden einzelnen Thread aufrechterhalten, und Threads, die dieselben Anweisungen ausführen, können zusammengeführt und für eine bessere Effizienz parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2814 ist nachfolgend ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 2818 eine Schnittstelle zwischen dem GPC 2800 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 2722 in 27) bereit, und die MMU 2818 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Konkurrenzbereinigung von Speicheranforderungen. In mindestens einer Ausführungsform stellt die MMU 2818 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) bereit, um die Übersetzung von virtuellen Adressen in physische Adressen im Speicher durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netzwerk, zu trainieren, um die dem GPC 2800 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 2800 zum Inferenzieren oder Vorhersagen von Informationen basierend auf einem trainierten Modell zum maschinellen Lernen (z. B. einem neuronalen Netzwerk) verwendet, das von einem anderen Prozessor oder System oder von dem GPC 2800 trainiert wurde. In mindestens einer Ausführungsform kann der GPC 2800 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netzwerke durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
29 veranschaulicht eine Speicherpartitionseinheit 2900 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist die Speicherpartitionseinheit 2900 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 2902, einen Level Zwei(„L2“)-Cache 2904, eine Speicherschnittstelle 2906 und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2906 an den Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2906 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliche Umsetzungen für eine Hochgeschwindigkeitsdatenübertragung umsetzen. In mindestens einer Ausführungsform integriert die PPU U-Speicherschnittstellen 2906, eine Speicherschnittstelle 2906 pro Paar von Partitionseinheiten 2900, wobei jedes Paar von Partitionseinheiten 2900 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie z. B. Speicherstacks mit hoher Bandbreite oder synchronem dynamischem Direktzugriffsspeicher für Grafikkarten mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 2906 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks in demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform beinhaltet jeder HBM2-Stapel ohne Einschränkung vier Speichermatrizen und Y ist gleich 4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Matrize für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit beinhaltet. In mindestens einer Ausführungsform unterstützt der Speicher Einzelfehlerkorrektur-Doppelfehlererkennungs(Single-Error Correcting Double-Error Detecting - „SECDED“)-Fehlerkorrekturcode (Error Correction Code - „ECC“), um Daten zu schützen. In mindestens einer Ausführungsform bietet ECC eine höhere Zuverlässigkeit für Rechenanwendungen, die empfindlich gegenüber Datenkorruption sind.
In mindestens einer Ausführungsform implementiert die PPU eine Speicherhierarchie mit mehreren Levels. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 2900 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für den Speicher der Zentraleinheit („CPU“) und der PPU bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen durch eine PPU auf Speicher verfolgt, der sich auf anderen Prozessoren befindet, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Zusammenschaltung 2708 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen einer CPU zuzugreifen, und den vollen Zugriff auf den CPU-Speicher durch die PPU bereitzustellen.
In mindestens einer Ausführungsform übermitteln Kopier-Engines Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopier-Engines Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 2900 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin die Kopier-Engine die Übertragung durchführt. In mindestens einer Ausführungsform ist der Speicher für mehrere Kopier-Engine-Operationen zwischen mehreren Prozessoren gepinnt (d. h. nicht auslagerbar), was den verfügbaren Speicher erheblich reduziert. In mindestens einer Ausführungsform können bei Hardware-Seitenfehlern Adressen unabhängig davon, ob Speicherseiten vorhanden sind, an Kopier-Engines weitergegeben werden und sind Kopierprozesse transparent.
Daten aus dem Speicher 2704 von 27 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 2900 abgerufen und im L2-Cache 2904 gespeichert, der sich auf dem Chip befindet und In mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 2900 beinhaltet in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Teil des L2-Zwischenspeichers, der einer entsprechenden Speichervorrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 2814 einen Cache der Ebene 1 („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 2814 zugeordnet ist, und Daten werden aus dem L2-Cache 2904 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 2814 gespeichert. In mindestens einer Ausführungsform ist der L2-Cache 2904 mit der Speicherschnittstelle 2906 und der XBar 2720 gekoppelt.
Die ROP-Einheit 2902 führt in mindestens einer Ausführungsform Grafikrasteroperationen in Bezug auf die Pixelfarbe durch, wie z. B. Farbkomprimierung, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 2902 eine Tiefenprüfung in Verbindung mit der Raster-Engine 2808, wobei sie eine Tiefe für eine Abtast-Stelle, die einem Pixelfragment zugeordnet ist, von der Culling-Engine der Raster-Engine 2808 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen dem Fragment zugeordneten Abtastort getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 2902 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Raster-Engine 2808, wenn das Fragment den Tiefentest für die Abtast-Stelle besteht. Es versteht sich, dass die Anzahl der Partitionseinheiten 2900 von der Anzahl der GPCs verschieden sein kann und daher jede ROP-Einheit 2902 in mindestens einer Ausführungsform an jede der GPCs gekoppelt sein kann. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 2902 Pakete, die von verschiedenen GPCs empfangen werden, und bestimmt, an welche ein von der ROP-Einheit 2902 erzeugtes Ergebnis durch die XBar 2720 weitergeleitet wird.
30 veranschaulicht einen Streaming-Multiprozessor („SM“) 3000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3000 der SM 2814 aus 28. In mindestens einer Ausführungsform weist der SM 3000 ohne Einschränkung einen Befehls-Cache 3002, eine oder mehrere Scheduler-Einheiten 3004, eine Registerdatei 3008, einen oder mehrere Verarbeitungskerne („Cores“) 3010, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3012, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3014, ein Zusammenschaltungsnetzwerk 3016, einen gemeinsamen Speicher/Level-Eins-Cache („L1“) 3018 und jede geeignete Kombination davon auf. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Tasks einem der SMs 3000 zugewiesen. In mindestens einer Ausführungsform empfängt die Scheduler-Einheit 3004 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3000 zugeordnet sind. In mindestens einer Ausführungsform plant die Scheduler-Einheit 3004 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen ist. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3004 eine Vielzahl verschiedener Thread-Blöcke, wobei sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 3010, SFUs 3012 und LSUs 3014) versendet.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, dass es Entwicklern erlaubt, die Granularität auszudrücken, mit der Threads kommunizieren, und so den Ausdruck satterer, effizienterer paralleler Dekompositionen ermöglicht. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform stellen Anwendungen herkömmlicher Programmiermodelle ein einzelnes, einfaches Konstrukt zum Synchronisieren kooperierender Threads bereit: eine Barriere über alle Threads eines Threadblocks (z. B. syncthreads()-Funktion). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit kleineren als Thread-Block-Granularitäten definieren und innerhalb definierter Gruppen synchronisieren, um eine größere Leistung, Ausgestaltungsflexibilität und Softwarewiederverwendung in Form von gemeinschaftlichen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit bei Teilblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularitäten zu definieren und kollektive Operationen, wie etwa die Synchronisierung von Threads, in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Anordnung über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogrammfunktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Annäherung treffen zu müssen. In mindestens einer Ausführungsform ermöglichen die Primitive der kooperativen Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Produzent-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Gitter von Thread-Blöcken beinhalten.
In mindestens einer Ausführungsform ist eine Dispatch-Einheit 3006 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten übermittelt, und die Scheduler-Einheit 3004 beinhaltet ohne Einschränkung zwei Dispatch-Einheiten 3006, die es ermöglichen, dass in jedem Taktzyklus zwei verschiedene Anweisungen aus derselben Warp versendet werden. In mindestens einer Ausführungsform weist jede Scheduler-Einheit 3004 eine einzelne Dispatch-Einheit 3006 oder zusätzliche Dispatch-Einheiten 3006 auf.
In mindestens einer Ausführungsform beinhaltet jeder SM 3000 in mindestens einer Ausführungsform ohne Einschränkung die Registerdatei 3008, die einen Satz von Registern für funktionelle Einheiten des SM 3000 bereitstellt. In mindestens einer Ausführungsform wird die Registerdatei 3008 derartig zwischen jeder der funktionellen Einheiten aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Teil der Registerdatei 3008 zugewiesen wird. In mindestens einer Ausführungsform ist die Registerdatei 3008 auf verschiedene Warps aufgeteilt, die von dem SM 3000 ausgeführt werden, und die Registerdatei 3008 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3000 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 3010. In mindestens einer Ausführungsform beinhaltet der SM 3000 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) unterschiedlicher Verarbeitungskerne 3010. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 3010 in mindestens einer Ausführungsform ohne Einschränkung eine vollständig gepipelinete Verarbeitungseinheit mit einfacher Genauigkeit, doppelter Genauigkeit und/oder gemischter Genauigkeit, die ohne Einschränkung eine arithmetische Gleitkommalogikeinheit und eine arithmetische Ganzzahllogikeinheit beinhaltet. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den IEEE 754-2008-Standard für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 3010 ohne Einschränkung 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahlkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
Tensorkerne sind dazu konfiguriert, Matrixoperationen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3010 beinhaltet. In mindestens einer Ausführungsform sind die Tensorkerne so konfiguriert, dass sie Deep-Learning-Matrixarithmetik durchführen, wie etwa Faltungsoperationen zum Trainieren und Inferenzieren neuronaler Netzwerke. In mindestens einer Ausführungsform arbeitet jeder Tensorkern auf einer 4x4-Matrix und führt eine Matrixmultiplikations- und -akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne an 16-Bit-Gleitkommaeingabedaten mit 32-Bit-Gleitkommaakkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung von 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform legt eine API, wie etwa die CUDA 9 C++-API, spezielle Matrixlade-, Matrixmultiplizier- und -akkumulations- und Matrixspeicheroperationen offen, um Tensorkerne aus einem CUDA-C++-Programm effizient zu verwenden. In mindestens einer Ausführungsform geht die Warp-Ebenen-Schnittstelle auf CUDA-Ebene von 16×16 großen Matrizen aus, die alle 32 Warp-Threads überspannen.
In mindestens einer Ausführungsform umfasst jeder SM 3000 ohne Einschränkung M SFUs 3012, die Spezialfunktionen durchführen (z. B. Attributauswertung, reziproke Quadratwurzel usw.). In mindestens einer Ausführungsform beinhalten die SFUs 3012 ohne Einschränkung eine Baumdurchquerungseinheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu durchqueren. In mindestens einer Ausführungsform beinhalten die SFUs 3012 ohne Einschränkung eine Textureinheit, die dazu konfiguriert ist, Texturzuordnungsfilteroperationen durchzuführen. In mindestens einer Ausführungsform sind Textureinheiten dazu konfiguriert, Texturkarten (z. B. ein 2D-Array von Texeln) aus dem Speicher zu laden und Texturkarten abzutasten, um abgetastete Texturwerte zur Verwendung in von dem SM 3000 ausgeführten Shaderprogrammen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsamen Speicher/L1-Cache 3018 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z. B. Filteroperationen unter Verwendung von Mip-Maps (z. B. Textur-Maps mit unterschiedlichen Detailstufen), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet jeder SM 3000 ohne Einschränkung zwei Textureinheiten.
Jeder SM 3000 umfasst in mindestens einer Ausführungsform ohne Einschränkung N LSUs 3014, die Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher/L1-Cache 3018 und der Registerdatei 3008 implementieren. Jeder SM 3000 weist, ohne Einschränkung, ein Zusammenschaltungsnetzwerk 3016 auf, das bei mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 3008 und die LSU 3014 mit der Registerdatei 3008 und dem gemeinsamen Speicher/L1-Cache 3018 verbindet. In mindestens einer Ausführungsform ist das Zusammenschaltungsnetzwerk 3016 eine Kreuzschiene, das so ausgestaltet werden kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3008 verbindet und die LSUs 3014 mit der Registerdatei 3008 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 3018 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3018 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 3000 und einer Primitiv-Engine und zwischen Threads im SM 3000 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsame Speicher/L1-Cache 3018 ohne Einschränkung 128 KB Speicherkapazität und befindet sich im Pfad vom SM 3000 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3018 bei mindestens einer Ausführungsform zum Cachen von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere des gemeinsam genutzten Speichers/L1-Zwischenspeichers 3018, L2-Zwischenspeichers und des Speichers Sicherungsspeicher.
Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet In mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, beispielsweise wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte der Kapazität nutzt, und Textur- und Lade-/Speicheroperationen können die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3018 kann der gemeinsam genutzte Speicher/L1-Cache 3018 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und niedriger Latenz bereitstellen. In mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen konfiguriert ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit feststehender Funktion umgangen, wodurch ein viel einfacheres Programmiermodell erzeugt wird. In einer Konfiguration für parallele Berechnungen für allgemeine Zwecke weist die Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt zu DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei ein SM 3000 zur Ausführung des Programms und zur Durchführung von Berechnungen, ein gemeinsamer Speicher/L1-Cache 3018 zur Kommunikation zwischen Threads und eine LSU 3014 zum Lesen und Schreiben des globalen Speichers durch einen gemeinsamen Speicher/L1-Cache 3018 und eine Speicherpartitionseinheit verwendet wird. In mindestens einer Ausführungsform schreibt der SM 3000, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 3004 verwenden kann, um neue Arbeiten auf den DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen tragbaren Vorrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf befestigten Anzeige, einer elektronischen tragbaren Vorrichtung und anderen beinhaltet oder damit gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzelnen Halbleitersubstrat realisiert. In mindestens einer Ausführungsform ist die PPU in einem System auf einem Chip („SoC“) zusammen mit einer oder mehreren anderen Vorrichtungen beinhaltet, wie etwa zusätzlichen PPUs, Speicher, einer Reduced-Instruction-Set-Computer(„RISC“)-CPU, einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler (digital-to-analog converter - „DAC“) und dergleichen.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte beinhaltet sein, die ein oder mehrere Speichervorrichtungen beinhaltet. Eine Grafikkarte kann dazu konfiguriert sein, mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden zu sein. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz des Motherboards beinhaltet ist.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. Details bezüglich der Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell zum maschinellen Lernen, wie z. B. ein neuronales Netzwerk, zu trainieren, um die dem SM 3000 bereitgestellten Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 3000 verwendet, um Informationen auf der Grundlage eines trainierten Modelles zum maschinellen Lernen (z. B. eines neuronalen Netzwerks), das von einem anderen Prozessor oder System oder von dem SM 3000 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der SM 3000 verwendet werden, um einen oder mehrere der hier beschriebenen Anwendungsfälle für neuronale Netzwerke durchzuführen.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Verbindungsfähigkeit verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Nutzung einer herkömmlichen Implementation mit einer zentralen Verarbeitungseinheit („CPU“) und einem Bus bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers untergebracht werden.
In mindestens einer Ausführungsform, werden Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder computergesteuerten logischen Algorithmen im Hauptspeicher 1004 und/oder in einem Sekundärspeicher gespeichert. Computerprogramme ermöglichen, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, dem System 1000 gemäß mindestens einer Ausführungsform, verschiedene Funktionen auszuführen. In mindestens einer Ausführungsform sind der Speicher 1004, der Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf ein(e) beliebige(s) geeignete(s) Speichervorrichtung oder - system beziehen, wie etwa ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk(„DVD“)-Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus(„USB“)-Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorheriger Figuren im Kontext der CPU 1002, des Parallelverarbeitungssystems 1012, einer integrierten Schaltung, die mindestens zu einem Teil der Fähigkeiten sowohl der CPU 1002 als auch des Parallelverarbeitungssystems 1012 in der Lage ist, eines Chipsatzes (z. B. einer Gruppe integrierter Schaltungen, die so ausgestaltet ist, dass sie als Einheit zum Durchführen verwandter Funktionen arbeitet und verkauft wird, usw.); und einer beliebigen geeigneten Kombination integrierter Schaltung(en) implementiert.
In mindestens einer Ausführungsform werden die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Kontext eines allgemeinen Computersystems, eines Leiterplattensystems, eines für Unterhaltungszwecke bestimmten Spielekonsolensystems, eines anwendungsspezifischen Systems usw. implementiert. In mindestens einer Ausführungsform kann das Computersystem 1000 die Form eines Desktop-Computers, eines Laptops, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z. B. einer drahtlosen, handgehaltenen Einrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf angebrachten Anzeige, einer handgehaltenen elektronischen Einrichtung, einer Mobiltelefoneinrichtung, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1012 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1014 und damit assoziierte Speicher 1016. In mindestens einer Ausführungsform sind die PPUs 1014 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zusammenschaltung 1018 und einen Switch 1020 oder Multiplexer verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1012 Rechenaufgaben auf PPUs 1014, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist für einige oder alle PPUs 1014 zugänglich (z. B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher Leistungseinbußen im Vergleich zur Nutzung von lokalem Speicher und Registern, die bezüglich einer PPU 1014 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1014 durch die Verwendung eines Befehls wie etwa_syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1014 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen, bevor sie fortfahren.
VIRTUALISIERTE RECHENPLATTFORM
Es werden Ausführungsformen offenbart, die sich auf eine virtualisierte Rechenplattform für weiterentwickelte Datenverarbeitung beziehen, wie z. B. Bildableitung und Bildverarbeitung in medizinischen Anwendungen. Ohne Einschränkung können Ausführungsformen Radiografie, Magnetresonanztomografie (MRT), Nuklearmedizin, Ultraschall, Sonografie, Elastografie, fotoakustische Bildgebung, Tomografie, Echokardiografie, funktionelle Nahinfrarotspektroskopie und Magnetpartikelbildgebung oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können eine virtualisierte Rechenplattform und die hierin beschriebenen damit assoziierten Prozesse zusätzlich oder alternativ ohne Einschränkung in der Forensikanalyse, der Detektion und Bildgebung des Untergrunds (z. B. Ölexploration, Archäologie, Paläontologie usw.), der Topografie, der Ozeanografie, der Geologie, der Osteologie, der Meteorologie, der intelligenten Bereichs- oder Objektverfolgung und -überwachung, der Sensordatenverarbeitung (z. B. RADAR, SONAR, LIDAR usw.) und/oder der Genomik und Gensequenzierung verwendet werden.
Unter Bezugnahme auf 31 ein beispielhaftes Datenablaufdiagramm für einen Prozess 3100 zum Erzeugen und Einsetzen einer Bildverarbeitungs- und -inferenzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3100 zur Verwendung mit Bildgebungsvorrichtungen, Verarbeitungsvorrichtungen, Genomikvorrichtungen, Gensequenzierungsvorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungstypen in einer oder mehreren Einrichtungen 3102 eingesetzt werden, wie etwa in medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 3100 zum Ausführen einer Genomanalyse und -inferenz an Sequenzierungsdaten eingesetzt werden. Beispiele für Genomanalysen, die unter Verwendung der hierin beschriebenen Systeme und Prozesse durchgeführt werden können, beinhalten ohne Einschränkung Varianten-Calling, Mutationsdetektion und Quantifizierung der Genexpression. Der Prozess 3100 kann innerhalb eines Trainingssystems 3104 und/oder eines Einsatzsystems 3106 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um das Training, den Einsatz und die Implementierung von Modellen für maschinelles Lernen (z. B. neuronale Netzwerke, Objekterkennungsalgorithmen, Computer-Vision-Algorithmen usw.) zur Verwendung im Einsatzsystem 3106 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 so ausgestaltet sein, dass es Verarbeitungs- und Rechenressourcen in eine verteilte Computerumgebung auslagert, um die Infrastrukturanforderungen in der Einrichtung 3102 zu reduzieren. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 eine optimierte Plattform zum Auswählen, Anpassen und Umsetzen virtueller Instrumente zur Verwendung mit Bildgebungsvorrichtungen (z. B. MRT, CT, Röntgen, Ultraschall usw.) oder Sequenziervorrichtungen in der Einrichtung 3102 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zum Durchführen einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten beinhalten, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen und/oder andere Vorrichtungstypen erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z. B. Inferenz, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3106 während der Ausführung der Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der Anwendungen, die in weiterentwickelten Verarbeitungs- und Inferenzierungs-Pipelines verwendet werden, maschinelle Lernmodelle oder andere KI verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle zum maschinellen Lernen in der Einrichtung 3102 unter Verwendung von Daten 3108 (z. B. Bildgebungsdaten) trainiert werden, die in der Einrichtung 3102 generiert (und auf einem oder mehreren PACS-Servern (Picture Archiving and Communication System) in der Einrichtung 3102 gespeichert) wurden, sie können unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3108 aus einer anderen Einrichtung (z. B. einem anderen Krankenhaus, Labor, einer Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 3104 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen für die Erzeugung funktionierender, einsatzfähiger Modelle zum maschinellen Lernen für das Einsatzsystem 3106 bereitzustellen.
In mindestens einer Ausführungsform kann die Modellregistrierung 3124 durch einen Objektspeicher gesichert sein, der Versionierungs- und Objektmetadaten unterstützen kann. In mindestens einer Ausführungsform kann der Zugriff auf den Objektspeicher zum Beispiel durch einen Cloud-Speicher (z. B. einer Cloud 3226 aus 32) kompatible Anwendungsprogrammierschnittstelle (API) von innerhalb einer Cloud-Plattform erfolgen. In mindestens einer Ausführungsform können Modelle für maschinelles Lernen in der Modellregistrierung 3124 von Entwicklern oder Partnern eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, geändert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bereitstellen, die es Benutzern mit zweckmäßigen Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu assoziieren, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann die Trainingspipeline 3204 (32) ein Szenario beinhalten, in dem die Einrichtung 3102 ihr eigenes Modell des maschinellen Lernens trainiert oder ein bestehendes Modell des maschinellen Lernen aufweist, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bilddaten 3108 empfangen werden, die von bildgebenden Einrichtungen, Sequenzierungseinrichtungen und/oder anderen Einrichtungstypen erzeugt wurden. In mindestens einer Ausführungsform kann nach dem Empfang von Bildgebungsdaten 3108 die KI-gestützte Kennzeichnung 3110 verwendet werden, um die Erzeugung von Kennzeichen zu unterstützen, die den Bildgebungsdaten 3108 entsprechen und als Ground Truth-Daten für ein Modell zum maschinellen Lernen verwendet werden sollen. In mindestens einer Ausführungsform kann die KI-unterstützte Kennzeichnung 3110 ein oder mehrere Modell zum maschinellen Lernen (z. B. faltende neuronale Netzwerke (CNNs)) aufweisen, die so trainiert werden können, dass sie Kennzeichen erzeugen, die bestimmten Arten von Bilddaten 3108 (z. B. von bestimmten Einrichtungen) und/oder bestimmten Arten von Anomalien in Bilddaten 3108 entsprechen. In mindestens einer Ausführungsform können die KI-gestützten Kennzeichnungen 3110 dann direkt verwendet oder mit einem Kennzeichnungstool (z. B. von einem Forscher, einem Kliniker, einem Arzt, einem Wissenschaftler usw.) angepasst oder feinabgestimmt werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform können bei einigen Beispielen gekennzeichnete Klinikdaten 3112 (z. B. Kennzeichen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform können KI-unterstützte Kennzeichnungen 3110, gekennzeichnete Klinikdaten 3112 oder eine Kombination davon als Ground-Truth-Daten für das Training eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell des maschinellen Lernens als Ausgabemodell 3116 bezeichnet werden und kann von dem Einsatzsystem 3106 wie in dieser Schrift beschrieben verwendet werden.
In mindestens einer Ausführungsform kann die Trainingspipeline 3204 (32) ein Szenario beinhalten, in dem die Einrichtung 3102 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 3106 benötigt, die Einrichtung 3102 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein vorhandenes Modell zum maschinellen Lernen aus einer Modellregistrierung 3124 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierung 3124 Modelle für maschinelles Lernen aufweisen, die für die Durchführung einer Vielzahl verschiedener Inferenzaufgaben auf Bilddaten trainiert wurden. In mindestens einer Ausführungsform können die Modelle für maschinelles Lernen in der Modellregistrierung 3124 auf Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3102 (z. B. Einrichtungen, die sich an einem anderen Ort befinden) trainiert worden sein. In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens an Bildgebungsdaten von einem Ort, zwei Orten oder einer beliebigen Anzahl von Orten trainiert worden sein. In mindestens einer Ausführungsform kann das Training beim Trainieren an Bildgebungsdaten von einem spezifischen Ort an diesem Ort oder mindestens auf eine Weise stattfinden, mit der die Vertraulichkeit der Bildgebungsdaten geschützt wird oder die Übermittlung der Bildgebungsdaten außerhalb der Räumlichkeiten eingeschränkt wird (z. B. zur Einhaltung von HIPAA-Vorschriften, Datenschutzvorschriften usw.). In mindestens einer Ausführungsform kann ein Modell für maschinelles Lernen, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierung 3124 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell zum maschinellen Lernen dann an einer beliebigen Anzahl von anderen Einrichtungen neu trainiert oder aktualisiert werden, und ein neu trainiertes oder aktualisiertes Modell kann in der Modellregistrierung 3124 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell zum maschinellen Lernen aus der Modellregistrierung 3124 ausgewählt werden - und als Ausgabemodell 3116 bezeichnet werden - und kann im Einsatzsystem 3106 verwendet werden, um eine oder mehrere Verarbeitungsaufgaben für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform kann die Trainingspipeline 3204 (32) erfolgen, ein Szenario kann Einrichtung 3102 beinhalten, die ein maschinelles Lernmodell zur Verwendung beim Durchführen einer oder mehrerer Verarbeitungsaufgaben für eine oder mehrere Anwendungen in dem Einsatzsystem 3106 erfordert, aber die Einrichtung 3102 gegenwärtig möglicherweise kein derartiges maschinelles Lernmodell aufweist (oder kein Modell aufweisen kann, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein aus der Modellregistrierung 3124 ausgewähltes Modell zum maschinellen Lernen aufgrund von Unterschieden in den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines Modelles zum maschinellen Lernen verwendeten Trainingsdaten, der Vielfalt der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3102 erzeugten Bildgebungsdaten 3108 feinabgestimmt oder optimiert werden. In mindestens einer Ausführungsform kann die KI-gestützte Kennzeichnung 3110 verwendet werden, um bei der Erzeugung von Kennzeichen zu helfen, die den Bildgebungsdaten 3108 entsprechen und als Ground-Truth-Daten für das Neutrainieren oder Aktualisieren eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform können gekennzeichnete Klinikdaten 3112 (z. B. Kennzeichen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Basisdaten für das Training eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform kann das Neutrainieren oder Aktualisieren eines Modells des maschinellen Lernens als Modelltraining 3114 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3114 - z. B. KI-unterstützte Kennzeichnungen 3110, gekennzeichnete Klinikdaten 3112 oder eine Kombination davon - als Ground-Truth-Daten für das Neutraining oder die Aktualisierung eines Modells zum maschinellen Lernen verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell des maschinellen Lernens als Ausgabemodell 3116 bezeichnet werden und kann von dem Einsatzsystem 3106 wie in dieser Schrift beschrieben verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 Software 3118, Dienste 3120, Hardware 3122 und/oder andere Komponenten, Merkmale und Funktionen beinhalten. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 einen Software-„Stack“ aufweisen, so dass die Software 3118 auf den Diensten 3120 aufgebaut sein kann und die Dienste 3120 verwenden kann, um einige oder alle Verarbeitungsaufgaben auszuführen, und die Dienste 3120 und die Software 3118 können auf der Hardware 3122 aufgebaut sein und die Hardware 3122 verwenden, um Verarbeitungs-, Speicher- und/oder andere Berechnungsaufgaben des Einsatzsystems 3106 auszuführen. In mindestens einer Ausführungsform kann die Software 3118 eine beliebige Anzahl unterschiedlicher Container umfassen, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung einen oder mehrere Verarbeitungs-Tasks in einer weiterentwickelten Verarbeitungs- und Inferenzpipeline durchführen (z. B. Inferenz, Objektdetektion, Merkmalsdetektion, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann es für jede Art von Bildgebungsvorrichtung (z. B. CT, MRT, Röntgen, Ultraschall, Sonographie, Echokardiographie usw.), Sequenziervorrichtung, Radiologievorrichtung, Genomikvorrichtung usw. eine beliebige Anzahl von Containern geben, die eine Datenverarbeitungsaufgabe in Bezug auf Bildgebungsdaten 3108 (oder andere Datenarten, wie die in dieser Schrift beschriebenen) ausführen können, die von einer Vorrichtung erzeugt werden. In mindestens einer Ausführungsform kann eine weiterentwickelte Verarbeitungs- und Inferenzpipeline auf Grundlage von Auswahlen unterschiedlicher Container definiert werden, die zum Verarbeiten von Bildgebungsdaten 3108 gewünscht oder erforderlich sind, zusätzlich zu Containern, die Bildgebungsdaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3102 nach dem Verarbeiten durch eine Pipeline empfangen und konfigurieren (z. B. zur Rückkonvertierung von Ausgaben in einen verwendbaren Datentyp, wie etwa Daten der digitalen Bildgebung und Kommunikation in der Medizin (digital imaging and communications in medicine - DICOM), Daten eines Radiologieinformationssystems (radiology information system - RIS), Daten eines Klinikinformationssystems (clinical information system - CIS), Daten zum Aufruf einer entfernten Prozedur (remote procedure call - RPC), Daten, die im Wesentlichen mit einer Schnittstelle zur Darstellungszustandsübermittlung (representation state transfer - REST) konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3102). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3118 (die z. B. eine Pipeline bilden) als ein virtuelles Instrument (wie in dieser Schrift ausführlicher beschrieben) bezeichnet sein, und ein virtuelles Instrument kann Dienste 3120 und Hardware 3122 nutzen, um einige oder alle Verarbeitungsaufgaben von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungspipeline Eingabedaten (z. B. Bilddaten 3108) in einem DICOM-, RIS-, CIS-, REST-konformen, RPC-, Rohdaten- und/oder anderen Format als Reaktion auf eine Inferenzanforderung (z. B. eine Anforderung von einem Benutzer des Einsatzsystems 3106, wie etwa einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingabedaten für ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen repräsentativ sein, die durch eine oder mehrere Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen, Genomikvorrichtungen und/oder andere Vorrichtungstypen erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungspipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann eine Nachverarbeitung an einer Ausgabe einer oder mehrerer Inferenzierungsaufgaben oder anderer Verarbeitungsaufgaben einer Pipeline ausgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder um Ausgabedaten für die Übermittlung und/oder Verwendung durch einen Benutzer vorzubereiten (z. B. als Antwort auf eine Inferenzanforderung). In mindestens einer Ausführungsform können Inferenzaufgaben von einem oder mehreren Modellen zum maschinellen Lernen durchgeführt werden, z. B. von trainierten oder eingesetzten neuronalen Netzwerken, die Ausgabemodelle 3116 des Trainingssystems 3104 aufweisen können.
In mindestens einer Ausführungsform können die Tasks der Datenverarbeitungspipeline in einem Container(n) eingekapselt sein, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung darstellen, die dazu in der Lage ist, sich auf Modelle des maschinellen Lernens zu beziehen. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z. B. zugangsbeschränkten) Bereich einer Containerregistrierung (wie es hier näher beschrieben ist) veröffentlicht werden, und trainierte oder eingesetzte Modelle können in der Modellregistrierung 3124 gespeichert und mit einer oder mehreren Anwendungen verknüpft sein. In mindestens einer Ausführungsform können Abbilder von Anwendungen (z. B. Containerabbilder) in einer Containerregistrierungsdatenbank verfügbar sein und sobald es durch einen Benutzer aus einer Containerregistrierungsdatenbank für den Einsatz in einer Pipeline ausgewählt wurde, kann ein Abbild verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
In mindestens einer Ausführungsform können Entwickler (z. B. Softwareentwickler, Kliniker, Ärzte usw.) Anwendungen (z. B. in Form von Containern) zum Durchführen von Bildverarbeitungsprozessen und/oder Inferenzieren auf bereitgestellte Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Software-Entwicklungskits (software development kit - SDK) durchgeführt werden, das mit einem System assoziiert ist (um z. B. sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine Anwendung, die entwickelt wird, lokal (z. B. in einer ersten Einrichtung, an Daten von einer ersten Einrichtung) mit einem SDK geprüft werden, das mindestens einige der Dienste 3120 als ein System (z. B. System 3200 aus 32. Da DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, und aufgrund einer Variation der Daten, kann ein Entwickler in mindestens einer Ausführungsform für das Verwalten (z. B. das Festlegen von Konstrukten für, den Einbau von Vorverarbeitung in eine Anwendung usw.) der Extraktion und Vorbereitung eingehender DICOM-Daten zuständig sein. In mindestens einer Ausführungsform kann eine Anwendung, nachdem sie von dem System 3200 validiert wurde (z. B. in Bezug auf Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einer Containerregistrierung zur Auswahl und/oder Implementierung durch einen Benutzer (z. B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um eine oder mehrere Verarbeitungsaufgaben in Bezug auf Daten in einer Einrichtung (z. B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container durch ein Netz für den Zugriff und die Verwendung durch Benutzer eines Systems (z. B. des Systems 3200 aus 32. In mindestens einer Ausführungsform können fertige und validierte Anwendungen oder Container in einer Containerregistrierung gespeichert sein, und zugehörige Modelle zum maschinellen Lernen können in der Modellregistrierung 3124 gespeichert sein. In mindestens einer Ausführungsform kann eine anfragende Instanz (z. B. ein Benutzer in einer medizinischen Einrichtung), die eine Inferenz- oder Bildverarbeitungsanforderung stellt, eine Containerregistrierung und/oder Modellregistrierung 3124 nach einer Anwendung, einem Container, einem Datensatz, einem Modell zum maschinellen Lernen usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungspipeline auswählen und eine Bildverarbeitungsanforderung abgeben. In mindestens einer Ausführungsform kann eine Anforderung Eingabedaten (und in einigen Beispielen damit assoziierte Patientendaten) beinhalten, die zum Durchführen einer Anforderung notwendig sind, und/oder eine Auswahl von Anwendung(en) und/oder Modellen des maschinellen Lernens beinhalten, die bei der Verarbeitung einer Anforderung ausgeführt werden sollen. In mindestens einer Ausführungsform kann dann eine Anfrage an eine oder mehrere Komponenten des Einsatzsystems 3106 (z. B. eine Cloud) weitergeleitet werden, um eine Verarbeitung der Datenverarbeitungspipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3106 die Referenzierung ausgewählter Elemente (z. B. Anwendungen, Container, Modelle usw.) aus einer Containerregistrierung und/oder Modellregistrierung 3124 aufweisen. In mindestens einer Ausführungsform können, sobald Ergebnisse durch eine Pipeline erzeugt wurden, die Ergebnisse als Referenz an einen Benutzer zurückgegeben werden (z. B. zur Ansicht in einer Ansichtsanwendungssuite, die auf einer lokalen Arbeitsstation oder einem lokalen Endgerät in den Räumlichkeiten ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungspipeline empfangen, die eine beliebige Anzahl von Anwendungen und/oder Containern beinhaltet, wobei die Ergebnisse Anomaliedetektion in Röntgenbildern, CT-Scans, MRTs usw. beinhalten können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines die Dienste 3120 genutzt werden. In mindestens einer Ausführungsform können die Dienste 3120 Berechnungsdienste, Dienste der künstlichen Intelligenz (KI), Visualisierungsdienste und/oder andere Dienstarten beinhalten. In mindestens einer Ausführungsform können die Dienste 3120 eine Funktionalität bereitstellen, die einer oder mehreren Anwendungen in der Software 3118 gemeinsam ist, so dass die Funktionalität zu einem Dienst abstrahiert werden kann, der von den Anwendungen aufgerufen oder genutzt werden kann. In mindestens einer Ausführungsform kann die durch die Dienste 3120 bereitgestellte Funktionalität dynamisch und effizienter laufen, während sie ebenfalls gut skalierbar ist, indem es Anwendungen erlaubt wird, Daten parallel zu verarbeiten (z. B. unter Verwendung einer Parallelrechenplattform 3230 (32. In mindestens einer Ausführungsform muss nicht jede Anwendung, die dieselbe von einem Dienst 3120 angebotene Funktionalität nutzt, über eine entsprechende Instanz des Dienstes 3120 verfügen, sondern der Dienst 3120 kann zwischen und von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzserver oder eine Inferenz-Engine beinhalten, der/die als nicht einschränkende Beispiele zum Ausführen von Detektions- oder Segmentierungs-Tasks verwendet werden kann. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der die Fähigkeit bereitstellen kann, Modelle des maschinellen Lernens zu trainieren und/oder erneut zu trainieren. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der die Extraktion, Größenänderung, Skalierung und/oder andere Erweiterung von GPU-beschleunigten Daten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) bereitstellen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bild-Rendering-Effekte - wie etwa Strahlverfolgung, Rasterung, Entrauschen, Schärfung usw. - hinzufügen kann, um zweidimensionale (2D) und/oder dreidimensionale (3D) Modelle realistischer zu gestalten. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzieren, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bereitstellen.
In mindestens einer Ausführungsform, in der ein Dienst 3120 einen KI-Dienst (z. B. einen Inferenzdienst) beinhaltet, können ein oder mehrere Modelle des maschinellen Lernens, die mit einer Anwendung zur Anomaliedetektion (z. B. Tumoren, Wachstumsauffälligkeiten, Narbenbildung usw.) assoziiert sind, ausgeführt werden, indem ein Inferenzdienst (z. B. ein Inferenzserver) aufgerufen wird (z. B. als API-Aufruf), um Modell(e) des maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere maschinelle Lernmodelle für Segmentierungsaufgaben beinhaltet, kann eine Anwendung einen Inferenzdienst aufrufen, um maschinelle Lernmodelle auszuführen, um eine oder mehrere der mit Segmentierungsaufgaben verbundenen Verarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform kann die Software 3118, die eine erweiterte Verarbeitungs- und Inferenzpipeline implementiert, die eine Segmentierungsanwendung und eine Anomalieerkennungsanwendung aufweist, optimiert werden, da jede Anwendung denselben Inferenzdienst aufrufen kann, um eine oder mehrere Inferenzaufgaben durchzuführen.
In mindestens einer Ausführungsform kann die Hardware 3122 GPUs, CPUs, Grafikkarten, ein KI-/Deep-Learning-System (z. B. einen KI-Supercomputer, wie etwa DGX von NVIDIA), eine Cloud-Plattform oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können verschiedene Arten von Hardware 3122 verwendet werden, um eine effiziente, zweckmäßige Unterstützung für Software 3118 und Dienste 3120 im Einsatzsystem 3106 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die lokale Verarbeitung (z. B. in der Einrichtung 3102), innerhalb eines KI/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3106 implementiert werden, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarktdetektion (z. B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomikvorrichtungen, Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen in den Räumlichkeiten beinhalten, die GPUs ausnutzen können, um Bildgebungsdaten zu erzeugen, die für die Anatomie eines Probanden repräsentativ sind. In mindestens einer Ausführungsform können die Software 3118 und/oder die Dienste 3120, als nicht einschränkende Beispiele, für die GPU-Verarbeitung im Hinblick auf Deep Learning, maschinelles Lernen und/oder High-Performance-Computing optimiert sein. In mindestens einer Ausführungsform kann zumindest ein Teil der Rechenumgebung des Einsatzsystems 3106 und/oder des Trainingssystems 3104 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Hochleistungsrechnersystemen mit GPU-optimierter Software (z. B. einer Hardware- und Softwarekombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können Rechenzentren mit HIPAA-Bestimmungen konform sein, sodass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten in Bezug auf den Schutz von Patientendaten sicher gehandhabt werden. In mindestens einer Ausführungsform kann die Hardware 3122 eine beliebige Anzahl von GPUs beinhalten, die aufgerufen werden können, um die Verarbeitung von Daten parallel durchzuführen, wie in dieser Schrift beschrieben. In mindestens einer Ausführungsform kann die Cloud-Plattform ferner GPU-Verarbeitung für die GPU-optimierte Ausführung von Deep-Learning-Tasks, Tasks des maschinellen Lernens oder anderen Rechen-Tasks beinhalten. In mindestens einer Ausführungsform kann die Cloud-Plattform (z. B. NGC von NVIDIA) unter Verwendung von KI-/Deep-Learning-Supercomputer(n) und/oder GPU-optimierter Software (z. B. wie auf DGX-Systemen von NVIDIA bereitgestellt) als Hardware-Abstraktions- und -Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder Orchestrierungssystem (z. B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
32 ist eine Systemdarstellung für ein beispielhaftes System 3200 zum Erzeugen und Einsetzen einer Bildgebungseinsatzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3200 verwendet werden, um den Prozess 3100 aus 31 und/oder andere Prozesse, einschließlich weiterentwickelter Verarbeitungs- und Inferenzpipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3200 ein Trainingssystem 3104 und ein Einsatzsystem 3106 aufweisen. In mindestens einer Ausführungsform können das Trainingssystem 3104 und das Einsatzsystem 3106 unter Verwendung von Software 3118, Diensten 3120 und/oder Hardware 3122 implementiert sein, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das System 3200 (z. B. das Trainingssystem 3104 und/oder das Einsatzsystem 3106) in einer Cloud-Computing-Umgebung implementiert sein (z. B. unter Verwendung der Cloud 3226). In mindestens einer Ausführungsform kann das System 3200 lokal in Bezug auf eine Gesundheitsdienstleistungseinrichtung oder als Kombination von sowohl Cloud- als auch lokalen Berechnungsressourcen umgesetzt sein. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud-Computing implementiert ist, die Patientendaten von einer oder mehreren Komponenten des Systems 3200 getrennt oder nicht verarbeitet werden, welche die Verarbeitung nicht konform mit HIPAA und/oder anderen Datenhandhabungs- und Datenschutzvorschriften oder -gesetzen machen würden. In mindestens einer Ausführungsform kann der Zugriff auf APIs in der Cloud 3226 durch beschlossene Sicherheitsmaßnahmen oder -protokolle auf autorisierte Benutzer beschränkt sein. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token beinhalten, die durch einen Authentifizierungsdienst (z. B. AuthN, AuthZ, Gluecon usw.) signiert sein können und eine zweckmäßige Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (in dieser Schrift beschrieben) oder andere Instanziierungen des Systems 3200 auf einen Satz öffentlicher IPs beschränkt sein, die überprüft oder für eine Interaktion autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3200 unter Verwendung beliebiger einer Vielfalt von unterschiedlichen Netzwerktypen, die, ohne darauf beschränkt zu sein, lokale Netzwerke (LANs) und/oder Weitverkehrsnetzwerke (WANs) beinhalten, über drahtgebundene und/oder drahtlose Kommunikationsprotokolle miteinander kommunizieren. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3200 (z. B. zum Übertragen von Inferenzanforderungen, zum Empfangen von Ergebnissen von Inferenzanforderungen usw.) über Datenbus(e), drahtlose Datenprotokolle (Wi-Fi), verdrahtete Datenprotokolle (z. B. Ethernet) usw. übertragen werden.
In mindestens einer Ausführungsform kann das Trainingssystem 3104 Trainingspipelines 3204 ausführen, die denjenigen ähnlich sind, die hierin in Bezug auf 31 eingehender erörtert. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle des maschinellen Lernens in den Einsatzpipelines 3210 durch das Einsatzsystem 3106 verwendet werden sollen, können die Trainingspipelines 3204 verwendet werden, um ein oder mehrere (z. B. vortrainierte) Modelle zu trainieren oder neu zu trainieren und/oder ein oder mehrere vortrainierte Modelle 3206 umzusetzen (z. B. ohne eine Notwendigkeit für erneutes Training oder Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis der Trainingspipelines 3204 Ausgabemodell(e) 3116 erzeugt werden. In mindestens einer Ausführungsform können die Trainingspipelines 3204 eine beliebige Anzahl von Verarbeitungsschritten aufweisen, wie z. B. die Konvertierung oder Adaption von Bilddaten (oder anderen Eingabedaten) (z. B, Verwendung des DICOM-Adapters 3202A zur Konvertierung von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch entsprechende Modelle zum maschinellen Lernen geeignet ist, wie z. B. das Format der Neuroimaging Informatics Technology Initiative (NIfTI)), eine KI-unterstützte Kennzeichnung 3110, eine Beschriftung oder Kennzeichnung von Bilddaten 3108 zur Erzeugung von gekennzeichneten Klinikdaten 3112, eine Modellauswahl aus einer Modellregistrierung, ein Modelltraining 3114, ein Training, ein erneutes Training oder eine Aktualisierung von Modellen und/oder andere Verarbeitungsschritte. In mindestens einer Ausführungsform können für verschiedene Modelle zum maschinellen Lernen, die vom Einsatzsystem 3106 verwendet werden, verschiedene Trainingspipelines 3204 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell des maschinellen Lernens eine Trainingspipeline 3204 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist, für ein zweites Modell des maschinellen Lernens eine Trainingspipeline 3204 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist, und für ein drittes Modell des maschinelles Lernens eine Trainingspipeline 3204 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 31 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Aufgaben innerhalb des Trainingssystems 3104 verwendet werden, abhängig davon, was für jedes jeweilige Modell des maschinellen Lernens erforderlich ist. In mindestens einer Ausführungsform können eines oder mehrere der Modelle zum maschinellen Lernen bereits trainiert und einsatzbereit sein, so dass die Modelle zum maschinellen Lernen keiner Verarbeitung durch das Trainingssystem 3104 unterzogen werden und durch das Einsatzsystem 3106 implementiert werden können.
In mindestens einer Ausführungsform können die Ausgabemodell(e) 3116 und/oder die vorab trainierte(n) Modell(e) 3206 in Abhängigkeit von der Implementation oder Ausführungsform beliebige Typen von Modellen für maschinelles Lernen beinhalten. In mindestens einer Ausführungsform und ohne Einschränkung können die von dem System 3200 verwendeten Modelle für maschinelles Lernen Modelle für maschinelles Lernen beinhalten, die eine lineare Regression, eine logistische Regression, Entscheidungsbäume, Support-Vektor-Maschinen (SVM), Naive Bayes, k-nächste-Nachbarn (Knn), K-Means-Clustering, Random Forest, Dimensionalitätsreduktionsalgorithmen, Gradient-Boosting-Algorithmen, neuronale Netzwerke (z. B. Autoencoder, faltend, rekurrent, Perceptrons, Long/Short Term Memory (LSTM), Hopfield, Boltzmann, Deep Belief, entfaltend, generativ kontradiktorisch, Liquid State Machine, usw.) und/oder andere Arten von Modellen für maschinelles Lernen einsetzen.
In mindestens einer Ausführungsform können die Trainingspipelines 3204 KI-gestützte Annotation beinhalten, wie hierin in Bezug auf mindestens 35B gezeigt. In mindestens einer Ausführungsform können gekennzeichnete Klinikdaten 3112 (z. B. eine traditionelle Kennzeichnung) durch eine beliebige Anzahl von Verfahren erzeugt werden. In mindestens einer Ausführungsform können Beschriftungen oder andere Annotationen innerhalb eines Zeichenprogramms (z. B. eines Annotationsprogramms), eines Programms zur computergestützten Konstruktion (computer aided design - CAD), eines Beschriftungsprogramms, eines anderen Typs von Programm, das zum Erzeugen von Annotationen oder Beschriftungen für Ground Truth geeignet ist, erzeugt werden und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Ground-Truth-Daten synthetisch produziert (z. B. aus Computermodellen oder Renderings erzeugt), real produziert (z. B. aus Daten der realen Welt ausgestaltet und produziert), maschinell automatisiert (z. B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Beschriftungen zu erzeugen), von Menschen annotiert (z. B. definiert ein Beschrifter oder Annotationsexperte die Stelle von Beschriftungen) und/oder eine Kombination davon sein. In mindestens einer Ausführungsform kann es für jede Instanz von Bilddaten 3108 (oder anderen Datentypen, die von Modellen zum maschinellen Lernen verwendet werden) entsprechende Ground-Truth-Daten geben, die vom Trainingssystem 3104 generiert wurden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3210 durchgeführt werden; entweder zusätzlich zu oder anstelle der KI-gestützten Annotation, die in den Trainingspipelines 3204 enthalten ist. In mindestens einer Ausführungsform kann das System 3200 eine mehrschichtige Plattform beinhalten, die eine Softwareschicht (z. B. die Software 3118) von Diagnoseanwendungen (oder anderen Anwendungsarten) beinhalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen ausführen können. In mindestens einer Ausführungsform kann das System 3200 kommunikativ mit (z. B. über verschlüsselte Verbindungen) PACS-Servernetzwerken einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3200 so ausgestaltet sein, dass es auf Daten (z. B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z. B. über einen DICOM-Adapter 3202 oder einen anderen Datentyp-Adapter wie RIS, CIS, REST-konforme Daten, RPC-Daten, Rohdaten usw.), um Operationen auszuführen, wie z. B. das Trainieren von Modellen für maschinelles Lernen, den Einsatz von Modellen für maschinelles Lernen, die Bildverarbeitung, Inferenzierung und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Software-Schicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, durch die Anwendungen oder Container aus einer externen Umgebung(en) (z. B. Einrichtung 3102) ausgewählt (z. B. aufgerufen) werden können. In mindestens einer Ausführungsform können die Anwendungen dann einen oder mehrere Dienste 3120 aufrufen oder ausführen, um Rechen-, KI- oder Visualisierungsaufgaben auszuführen, die mit den jeweiligen Anwendungen verbunden sind, und die Software 3118 und/oder die Dienste 3120 können die Hardware 3122 nutzen, um die Verarbeitungsaufgaben auf effektive und effiziente Weise auszuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 Einsatzpipelines 3210 ausführen. In mindestens einer Ausführungsform können Einsatzpipelines 3210 eine beliebige Anzahl von Anwendungen beinhalten, die sequenziell, nicht-sequenziell oder auf andere Weise auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die von Bildgebungsvorrichtungen, Sequenziervorrichtungen, Genomikvorrichtungen usw. erzeugt werden, einschließlich einer KI-gestützter Annotation, wie vorstehend beschrieben. In mindestens einer Ausführungsform kann, wie in dieser Schrift beschrieben, eine Einsatzpipeline 3210 für eine einzelne Vorrichtung als ein virtuelles Instrument für eine Vorrichtung (z. B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Instrument, ein virtuelles Sequenzierungsinstrument usw.) bezeichnet werden. In mindestens einer Ausführungsform kann es für eine einzelne Vorrichtung mehr als eine Einsatzpipeline 3210 geben, abhängig von Informationen, die aus Daten gewünscht sind, die von einer Vorrichtung erzeugt werden. In mindestens einer Ausführungsform kann es eine erste Bereitstellungspipeline 3210 geben, wenn die Erkennung von Anomalien von einem MRT-Gerät erwünscht ist, und eine zweite Bereitstellungspipeline 3210, wenn eine Bildverbesserung von der Ausgabe eines MRT-Geräts erwünscht ist.
In mindestens einer Ausführungsform können für die Einsatzpipelines 3210 verfügbare Anwendungen eine beliebige Anwendung beinhalten, die zum Durchführen von Verarbeitungsaufgaben an Bildgebungsdaten oder anderen Daten von Vorrichtungen verwendet werden kann. In mindestens einer Ausführungsform können verschiedene Anwendungen für Bildverbesserung, Segmentierung, Rekonstruktion, Anomalieerkennung, Objekterkennung, Merkmalserkennung, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsverfahren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenzierungsaufgaben zuständig sein. In mindestens einer Ausführungsform kann das Einsatzsystem 3106 derartig Konstrukte für jede der Anwendungen definieren, dass Benutzer des Einsatzsystems 3106 (z. B. medizinische Einrichtungen, Labore, Kliniken usw.) Konstrukte verstehen und Anwendungen zur Umsetzung in ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion zur Aufnahme in die Einsatzpipeline 3210 ausgewählt werden, aber die von einer Bildgebungsvorrichtung erzeugte Datenart kann sich von einer in einer Anwendung verwendeten Datenart unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 3202B (und/oder ein DICOM-Lesevorrichtung) oder ein Adapter oder eine Lesevorrichtung einer anderen Datenart (z. B. RIS, CIS, REST-kompatibel, RPC, Rohdaten usw.) innerhalb der Einsatzpipeline 3210 zum Umwandeln von Daten in eine Form verwendet werden, die von einer Anwendung innerhalb des Einsatzsystems 3106 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf DICOM-, RIS-, CIS-, REST-konforme, RPC-, Rohdaten- und/oder andere Datentypbibliotheken akkumuliert und vorverarbeitet werden, was die Decodierung, Extraktion und/oder Ausführung von Faltungen, Farbkorrekturen, Schärfe, Gamma und/oder anderen Erweiterungen der Daten beinhaltet. In mindestens einer Ausführungsform können DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten und/oder Rohdaten ungeordnet sein und ein Vorlauf kann ausgeführt werden, um gesammelte Daten zu organisieren oder zu sortieren. Da in mindestens einer Ausführungsform verschiedene Anwendungen gemeinsame Bildoperationen gemeinsam nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z. B. als einer der Dienste 3120) verwendet werden, um diese Operationen zu beschleunigen. Um Engpässe herkömmlicher Verarbeitungsansätze zu vermeiden, die auf CPU-Verarbeitung beruhen, kann in mindestens einer Ausführungsform die parallele Rechenplattform 3230 für die GPU-Beschleunigung dieser Verarbeitungsaufgaben verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung einen Verarbeitungs-Task beinhalten, der die Verwendung eines Modells des maschinellen Lernens beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer sein eigenes Modell zum maschinellen Lernen verwenden oder ein Modell zum maschinellen Lernen aus der Modellregistrierung 3124 auswählen. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens implementieren oder ein Modell des maschinellen Lernens zur Aufnahme in eine Anwendung zum Durchführen eines Verarbeitungs-Tasks auswählen. In mindestens einer Ausführungsform können die Anwendungen auswählbar und individuell anpassbar sein und durch das Definieren von Konstrukten von Anwendungen werden der Einsatz und die Implementation von Anwendungen für einen konkreten Benutzer als nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können die Bereitstellungspipelines 3210 durch die Nutzung anderer Funktionen des Systems 3200 - wie z. B. der Dienste 3120 und der Hardware 3122 - noch benutzerfreundlicher sein, für eine einfachere Integration sorgen und genauere, effizientere und zeitgerechtere Ergebnisse liefern.
In mindestens einer Ausführungsform kann das Einsatzsystem 3106 eine Benutzerschnittstelle 3214 (z. B. eine grafische Benutzerschnittstelle, eine Webschnittstelle usw.) beinhalten, die verwendet werden kann, um Anwendungen für die Aufnahme in die Einsatzpipeline(s) 3210 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatzpipeline(s) 3210 während des Setups und/oder des Einsatzes zu verwenden und damit zu interagieren und/oder anderweitig mit dem Einsatzsystem 3106 zu interagieren. In mindestens einer Ausführungsform, die jedoch in Bezug auf das Trainingssystem 3104 nicht dargestellt ist, kann die Benutzerschnittstelle 3214 (oder eine andere Benutzerschnittstelle) zur Auswahl von Modellen für die Verwendung im Einsatzsystem 3106, zur Auswahl von Modellen für das Training oder das erneute Training im Trainingssystem 3104 und/oder zur anderweitigen Interaktion mit dem Trainingssystem 3104 verwendet werden.
In mindestens einer Ausführungsform kann der Pipeline
manager 3212 zusätzlich zu einem Anwendungsorchestrierungssystem 3228 verwendet werden, um die Interaktion zwischen den Anwendungen oder Containern der Einsatzpipeline(s) 3210 und den Diensten 3120 und/oder der Hardware 3122 zu verwalten. In mindestens einer Ausführungsform kann der Pipelinemanager 3212 dazu konfiguriert sein, Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3120 und/oder von Anwendung oder Dienst zur Hardware 3122 zu erleichtern. Obwohl er der Veranschaulichung nach in der Software 3118 enthalten ist, soll dies in mindestens einer Ausführungsform nicht einschränkend sein und in einigen Beispielen (wie z. B. in 33 veranschaulicht) kann der Pipelinemanager 3212 in den Diensten 3120 enthalten sein. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3228 (z. B. Kubernetes, DOCKER usw.) ein Containerorchestrierungssystem beinhalten, das Anwendungen in Containern als logische Einheiten zur Koordination, Verwaltung, Skalierung und zum Einsatz gruppieren kann. In mindestens einer Ausführungsform kann durch die Zuordnung von Anwendungen aus der/den Bereitstellungspipeline(s) 3210 (z. B. eine Rekonstruktionsanwendung, eine Segmentierungsanwendung usw.) zu einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z. B. auf Kernel-Ebene) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Abbild davon) einzeln entwickelt, modifiziert und eingesetzt werden (z. B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und einsetzen und ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und einsetzen), was es ermöglichen kann, sich auf einen Task einer einzelnen Anwendung und/oder von einem Container oder Containern zu fokussieren und zu konzentrieren, ohne durch Tasks einer anderen Anwendung oder anderer Anwendungen oder eines anderen Containers oder anderer Container behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Zusammenarbeit zwischen verschiedenen Containern oder Anwendungen durch den Pipelinemanager 3212 und das Anwendungs-Orchestrierungssystem 3228 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung durch ein System bekannt ist (z. B. basierend auf Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3228 und/oder der Pipelinemanager 3212 die Kommunikation unter und zwischen den Anwendungen oder Containern und die gemeinsame Nutzung von Ressourcen unter und zwischen ihnen erleichtern. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen oder Container in der/den Bereitstellungspipeline(s) 3210 dieselben Dienste und Ressourcen gemeinsam nutzen, weshalb das Anwendungsorchestrierungssystem 3228 die gemeinsame Nutzung von Diensten oder Ressourcen zwischen verschiedenen Anwendungen oder Containern orchestrieren, bezüglich der Last ausgleichen und bestimmen kann. In mindestens einer Ausführungsform kann ein Scheduler verwendet werden, um die Ressourcenanforderungen von Anwendungen oder Containern, die aktuelle oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Scheduler somit verschiedenen Anwendungen Ressourcen zuweisen und diese unter Berücksichtigung der Anforderungen und der Verfügbarkeit eines Systems zwischen und unter den Anwendungen verteilen. Bei einigen Beispielen kann ein Scheduler (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3228) die Ressourcenverfügbarkeit und -verteilung auf der Grundlage von Beschränkungen bestimmen, die einem System auferlegt werden (z. B. Benutzerbeschränkungen), wie z. B. Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (z. B. um zu bestimmen, ob eine Echtzeitverarbeitung oder eine verzögerte Verarbeitung ausgeführt werden soll), usw.
In mindestens einer Ausführungsform können die Dienste 3120, die durch Anwendungen oder Container in dem Einsatzsystem 3106 ausgenutzt und gemeinsam genutzt werden, Rechendienste 3216, KI-Dienste 3218, Visualisierungsdienste 3220 und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3120 aufrufen (z. B. ausführen), um Verarbeitungsvorgänge für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3216 von Anwendungen genutzt werden, um Super-Computing- oder andere High-Performance-Computing(HPC)-Aufgaben durchzuführen. In mindestens einer Ausführungsform kann/können der/die Rechendienst(e) 3216 genutzt werden, um eine parallele Verarbeitung (z. B. unter Verwendung einer Parallelrechenplattform 3230) zur Verarbeitung von Daten durch eine oder mehrere Anwendungen und/oder eine oder mehrere Aufgaben einer einzelnen Anwendung im Wesentlichen gleichzeitig durchzuführen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3230 (z. B. CUDA von NVIDIA) Allzweck-Computing auf GPUs (GPGPU) ermöglichen (z. B. die GPUs 3222). In mindestens einer Ausführungsform kann eine Softwareschicht der parallelen Rechenplattform 3230 Zugriff auf virtuelle Anweisungssätze und parallele Rechenelemente von GPUs zur Ausführung von Rechenkernen bereitstellen. In mindestens einer Ausführungsform kann die parallele Rechenplattform 3230 Speicher beinhalten, und in einigen Ausführungsformen kann ein Speicher zwischen mehreren Containern und/oder zwischen und unter verschiedenen Verarbeitungsaufgaben innerhalb eines einzelnen Containers genutzt werden. In mindestens einer Ausführungsform können IPC-Aufrufe (Inter-Process-Communication) für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers erzeugt werden, um dieselben Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3230 zu verwenden (z. B. wenn mehrere verschiedene Stufen einer Anwendung oder mehrere Anwendungen dieselben Informationen verarbeiten). In mindestens einer Ausführungsform können gleiche Daten an einem gleichem Speicherort für eine beliebige Anzahl von Verarbeitungs-Tasks verwendet werden (z. B. zur gleichen Zeit, zu unterschiedlichen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an unterschiedliche Orte in dem Speicher zu verschieben (z. B. eine Lese-/Schreiboperation). In mindestens einer Ausführungsform können, da Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Ort von Daten gespeichert und von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können ein Ort von Daten und ein Ort von aktualisierten oder modifizierten Daten Teil einer Definition sein, wie Nutzdaten innerhalb von Containern zu verstehen sind.
In mindestens einer Ausführungsform können die KI-Dienste 3218 genutzt werden, um Inferenzierungsdienste zum Ausführen von Modell(en) des maschinellen Lernens durchzuführen, die mit Anwendungen assoziiert sind (z. B. mit dem Durchführen eines oder mehrerer Verarbeitungsaufgaben einer Anwendung beauftragt). In mindestens einer Ausführungsform können die KI-Dienste 3218 das KI-System 3224 nutzen, um Modelle zum maschinellen Lernen (z. B. neuronale Netzwerke, wie CNNs) für Segmentierung, Rekonstruktion, Objekterkennung, Merkmalserkennung, Klassifizierung und/oder andere Inferenzierungsaufgaben auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Einsatzpipeline(s) 3210 ein oder mehrere Ausgabemodelle 3116 aus dem Trainingssystem 3104 und/oder andere Modelle von Anwendungen verwenden, um eine Inferenz auf Bildgebungsdaten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für ein Inferenzieren unter Verwendung des Anwendungsorchestrierungssystems 3228 (z. B. ein Scheduler) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz beinhalten, der höhere Service Level Agreements erreichen kann, wie etwa zum Durchführen von Inferenz an dringenden Anforderungen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität beinhalten, der für Anforderungen verwendet werden kann, die nicht dringend sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3228 Ressourcen (z. B. Dienste 3120 und/oder Hardware 3122) basierend auf Prioritätspfaden für verschiedene Inferenzaufgaben der KI-Dienste 3218 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher mit den KI-Diensten 3218 innerhalb des Systems 3200 verbunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher als Cache (oder anderer Speichervorrichtungstyp) arbeiten und zum Verarbeiten von Inferenzanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann, wenn eine Inferenzanforderung übermittelt wird, eine Anforderung von einer Reihe von API-Instanzen des Einsatzsystems 3106 empfangen werden, und eine oder mehrere Instanzen können ausgewählt werden (z. B. für die beste Anpassung, für den Lastausgleich usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zur Verarbeitung einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, ein Modell zum maschinellen Lernen kann aus der Modellregistrierung 3124 gefunden werden, wenn es sich nicht bereits in einem Cache befindet, ein Validierungsschritt kann sicherstellen, dass ein geeignetes Modell zum maschinellen Lernen in einen Cache (z. B. einen gemeinsam genutzten Speicher) geladen wird, und/oder eine Kopie eines Modells kann in einem Cache gespeichert werden. In mindestens einer Ausführungsform kann ein Scheduler (z. B. des Pipelinemanagers 3212) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, wenn eine Anwendung noch nicht läuft oder wenn nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzserver gestartet werden, falls ein Inferenzserver zum Ausführen eines Modells nicht bereits gestartet ist. Pro Modell kann eine beliebige Anzahl von Inferenzservern gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzserver geclustert sind, Modelle zwischengespeichert werden, wann immer eine Lastverteilung vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzserver statisch in entsprechende, verteilte Server geladen werden.
In mindestens einer Ausführungsform kann die Inferenzierung mithilfe eines Inferenzservers durchgeführt werden, der in einem Container ausgeführt wird. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzservers mit einem Modell (und optional einer Vielzahl von Versionen eines Modells) assoziiert sein. In mindestens einer Ausführungsforrn kann, falls eine Instanz eines Inferenzservers nicht existiert, wenn eine Anforderung zum Durchführen eines Inferenzierens an einem Modell empfangen wird, eine neue Instanz geladen werden. In mindestens einer Ausführungsform kann beim Starten eines Inferenzservers ein Modell an einen Inferenzserver übergeben werden, sodass der gleiche Container zum Bedienen unterschiedlicher Modelle verwendet werden kann, solange der Inferenzserver als andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzanforderung für eine gegebene Anwendung empfangen werden und ein Container (der z. B. eine Instanz eines Inferenzservers hostet) geladen (falls noch nicht geschehen) und eine Startprozedur aufgerufen werden. In mindestens einer Ausführungsform kann Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder beliebige zusätzliche Vorverarbeitung an diesen durchführen (z. B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenz vorbereitet sind, das Inferenzieren nach Bedarf an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzelnen Inferenzaufruf an einem Bild (z. B. einem Handröntgenbild) beinhalten oder eine Inferenz an Hunderten von Bildern (z. B. einem Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung Ergebnisse vor dem Abschluss zusammenfassen, was ohne Einschränkung eine einzelne Konfidenzbewertung, eine Segmentierung auf Pixellevel, eine Segmentierung auf Voxellevel, das Erzeugen einer Visualisierung oder das Erzeugen von Text zum Zusammenfassen von Befunden beinhalten kann. In mindestens einer Ausführungsform können unterschiedlichen Modellen oder Anwendungen unterschiedliche Prioritäten zugeordnet werden. Zum Beispiel können einige Modelle eine Echtzeitpriorität (TAT < 1 min) aufweisen, während andere eine niedrigere Priorität (z. B. TAT < 10 min) aufweisen können. In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfordernden Institution oder Entität gemessen werden und die Zeit für die Traversierung des Partnernetzes sowie die Ausführung auf einem Inferenzdienst beinhalten.
In mindestens einer Ausführungsform kann die Übermittlung von Anforderungen zwischen den Diensten 3120 und den Inferenzanwendungen hinter einem Software-Entwicklungskit (SDK) verborgen sein und der robuste Transport durch eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine einzelne Anwendungs-/Tenant-ID-Kombination in einer Warteschlange platziert und ein SDK entnimmt eine Anforderung aus einer Warteschlange und gibt eine Anforderung einer Anwendung. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen aufnimmt. In mindestens einer Ausführungsform kann eine asynchrone Kommunikation über eine Warteschlange nützlich sein, da sie es jeder Instanz einer Anwendung ermöglichen kann, Arbeit aufzunehmen, sobald sie verfügbar wird. Ergebnisse können über eine Warteschlange zurückübertragen werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch eine Fähigkeit bereitstellen, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, mit der die meisten Instanzen einer Anwendung verbunden sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, mit der nur eine einzelne Instanz verbunden ist, die Tasks in einer Reihenfolge verarbeitet, in der sie empfangen werden. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 3226 erzeugt wurde, und ein Inferenzdienst kann das Inferenzieren auf einer GPU durchführen.
In mindestens einer Ausführungsform können die Visualisierungsdienste 3220 ausgenutzt werden, um Visualisierungen zur Ansicht von Ausgaben von Anwendungen und/oder Einsatzpipeline(s) 3210 zu erzeugen. In mindestens einer Ausführungsform können die GPUs 3222 von den Visualisierungsdiensten 3220 genutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie etwa Raytracing, durch die Visualisierungsdienste 3220 umgesetzt werden, um Visualisierungen höherer Qualität zu erzeugen. In mindestens einer Ausführungsform können Visualisierungen ohne Einschränkung 2D-Bild-Renderings, 3D-Volumen-Renderings, 3D-Volumenrekonstruktionen, 2D-Tomografiescheiben, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. beinhalten. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z. B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z. B. Ärzte, Pfleger, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3220 einen internen Visualisierer, Kinematik und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder - funktionen (z. B. Raytracing, Rasterisierung, interne Optik usw.) beinhalten.
In mindestens einer Ausführungsform kann die Hardware 3122 GPUs 3222, das KI-System 3224, die Cloud 3226 und/oder beliebige andere Hardware beinhalten, die zum Ausführen des Trainingssystems 3104 und/oder des Einsatzsystems 3106 verwendet wird. In mindestens einer Ausführungsform können die GPUs 3222 (z. B. NVIDIAs TESLA- und/oder QUADRO-GPUs) eine beliebige Anzahl von GPUs aufweisen, die für die Ausführung von Verarbeitungsaufgaben der Rechendienste 3216, der KI-Dienste 3218, der Visualisierungsdienste 3220, anderer Dienste und/oder beliebiger Merkmale oder Funktionen der Software 3118 verwendet werden können. In Bezug auf die KI-Dienste 3218 können die GPUs 3222 beispielsweise zur Vorverarbeitung von Bilddaten (oder anderen Datentypen, die von Modellen zum maschinellen Lernen verwendet werden), zur Nachverarbeitung der Ausgaben von Modellen zum maschinellen Lernen und/oder zur Durchführung von Inferenzierung (z. B. zur Ausführung von Modellen zum maschinellen Lernen) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3226, das KI-System 3224 und/oder andere Komponenten des Systems 3200 GPUs 3222 verwenden. In mindestens einer Ausführungsform kann die Cloud 3226 eine GPU-optimierte Plattform für Deep-Learning-Aufgaben beinhalten. In mindestens einer Ausführungsform kann das KI-System 3224 GPUs verwenden, und die Cloud 3226 - oder zumindest ein Abschnitt, der mit Deep Learning oder Inferenzierung beauftragt ist - kann unter Verwendung eines oder mehrerer KI-Systeme 3224 realisiert werden. Obwohl die Hardware 3122 als diskrete Komponenten dargestellt ist, ist dies nicht als Einschränkung zu verstehen, und alle Komponenten der Hardware 3122 können mit anderen Komponenten der Hardware 3122 kombiniert sein oder von diesen genutzt werden.
In mindestens einer Ausführungsform kann das KI-System 3224 ein speziell entwickeltes Rechensystem (z. B. einen Supercomputer oder einen HPC) beinhalten, das für Inferenzieren, Deep Learning, maschinelles Lernen und/oder andere Tasks der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das KI-System 3224 (z. B. der DGX von NVIDIA) eine GPU-optimierte Software (z. B. einen Software-Stack) aufweisen, die unter Verwendung einer Vielzahl von GPUs 3222 ausgeführt werden kann, zusätzlich zu CPUs, RAM, Speicher und/oder anderen Komponenten, Merkmalen oder Funktionen. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3224 in der Cloud 3226 (z. B. in einem Rechenzentrum) implementiert sein, um einige oder alle KI-basierten Verarbeitungsaufgaben des Systems 3200 auszuführen.
In mindestens einer Ausführungsform kann die Cloud 3226 eine GPU-beschleunigte Infrastruktur (z. B. NGC von NVIDIA) beinhalten, die eine GPU-optimierte Plattform zum Ausführen von Verarbeitungs-Tasks des Systems 3200 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3226 ein oder mehrere KI-Systeme 3224 zur Ausführung einer oder mehrerer KI-basierter Aufgaben des Systems 3200 aufweisen (z. B. als Hardware-Abstraktions- und Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 3226 mit einem Anwendungsorchestrierungssystem 3228 integriert sein, das mehrere GPUs nutzt, um eine nahtlose Skalierung und einen Lastausgleich zwischen und unter Anwendungen und Diensten 3120 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3226 damit beauftragt sein, mindestens einige der Dienste 3120 des Systems 3200 auszuführen, einschließlich Rechendienste 3216, KI-Dienste 3218 und/oder Visualisierungsdienste 3220, wie es hier beschrieben ist. In mindestens einer Ausführungsform kann die Cloud 3226 eine kleine und große Batch-Inferenz durchführen (z. B. Ausführen von NVIDIAs TENSOR RT), eine beschleunigte Parallelrechen-API und -Plattform 3230 bereitstellen (z. B. NVIDIAs CUDA), ein Anwendungsorchestrierungssystem 3228 ausführen (z. B., KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z. B. für Ray-Tracing, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um qualitativ hochwertigere Kinofilme zu erzeugen), und/oder kann andere Funktionen für das System 3200 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 3226 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z. B. wenn Patientendaten oder -akten außerhalb der Räumlichkeiten verwendet werden sollen), eine Registrierung beinhalten - wie etwa eine Deep-Learning-Containerregistrierung. In mindestens einer Ausführungsform kann eine Registrierungsdatenbank Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungs-, Nachverarbeitungs- oder andere Verarbeitungs-Tasks an Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 3226 Daten empfangen, die sowohl Patientendaten als auch Sensordaten in Containern beinhalten, eine angeforderte Verarbeitung nur für Sensordaten in diesen Containern durchführen und dann eine sich ergebende Ausgabe und/oder Visualisierungen an geeignete Parteien und/oder Vorrichtungen (z. B. medizinische Vorrichtungen vor Ort, die zur Visualisierung oder Diagnose verwendet werden) weiterleiten, alles ohne dass Patientendaten extrahiert, gespeichert oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit HIPAA- und/oder anderen Datenvorschriften gewahrt.
33 beinhaltet eine beispielhafte Veranschaulichung einer Bereitstellungspipeline 3210A zur Verarbeitung von Bildgebungsdaten gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3200 - und insbesondere das Einsatzsystem 3106 - zur Anpassung, Aktualisierung und/oder Integration der Bereitstellungspipeline(s) 3210A in eine oder mehrere Produktionsumgebungen verwendet werden. In mindestens einer Ausführungsform kann die Einsatzpipeline 3210A aus 33 ein nicht einschränkendes Beispiel für eine Einsatzpipeline 3210A, die durch einen konkreten Benutzer (oder ein Team von Benutzern) in einer Einrichtung (z. B. in einem Krankenhaus, einer Klinik, einem Labor, einer Forschungsumgebung usw.) individuell definiert sein kann. Fo In mindestens einer Ausführungsform kann der Benutzer zur Definition von Bereitstellungspipelines 3210A für einen CT-Scanner 3302 beispielsweise aus einem Behälterregister eine oder mehrere Anwendungen auswählen, die bestimmte Funktionen oder Aufgaben in Bezug auf die vom CT-Scanner 3302 erzeugten Bildgebungsdaten durchführen. In mindestens einer Ausführungsform können die Anwendungen in der Bereitstellungspipeline 3210A als Container eingesetzt werden, die die Dienste 3120 und/oder die Hardware 3122 des Systems 3200 nutzen können. Darüber hinaus kann die Bereitstellungspipeline 3210A zusätzliche Verarbeitungsaufgaben oder Anwendungen aufweisen, die implementiert sein können, um Daten für die Verwendung durch Anwendungen vorzubereiten (z. B. können der DICOM-Adapter 3202B und der DICOM-Leser 3306 in der Bereitstellungspipeline 3210A verwendet werden, um Daten für die Verwendung durch die CT-Rekonstruktion 3308, die Organsegmentierung 3310 usw. vorzubereiten). In mindestens einer Ausführungsform kann die Einsatzpipeline 3210A für einen konsistenten Einsatz, eine einmalige Verwendung oder für eine andere Häufigkeit oder ein anderes Intervall individuell angepasst oder ausgewählt werden. In mindestens einer Ausführungsform kann ein Benutzer die CT-Rekonstruktion 3308 und die Organsegmentierung 3310 für mehrere Probanden über ein spezifisches Intervall wünschen und daher die Pipeline 3210A für diesen Zeitraum einsetzen. In mindestens einer Ausführungsform kann ein Benutzer für jede Anforderung vom System 3200 die Anwendungen auswählen, die er für diese Daten verarbeiten möchte. In mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210A in jedem Intervall angepasst werden, und aufgrund der Anpassungsfähigkeit und Skalierbarkeit einer Containerstruktur innerhalb des Systems 3200 kann dies ein nahtloses Verfahren sein.
In mindestens einer Ausführungsform kann die Einsatzpipeline 3210A aus 33 einen CT-Scanner 3302 zum Erzeugen von Bildgebungsdaten eines Patienten oder Probanden beinhalten. In mindestens einer Ausführungsform können die Bilddaten des CT-Scanners 3302 auf einem oder mehreren PACS-Servern 3304 gespeichert werden, die zu einer Einrichtung gehören, in der der CT-Scanner 3302 aufgenommen ist. Der (die) PACS-Server 3304 können Software- und/oder Hardware-Komponenten beinhalten, die mit den Bildgebungsmodalitäten (z. B. dem CT-Scanner 3302) in einer Einrichtung eine direkte Schnittstelle bilden können. In mindestens einer Ausführungsform kann der DICOM-Adapter 3202B das Senden und Empfangen von DICOM-Objekten unter Verwendung von DICOM-Protokollen ermöglichen. In mindestens einer Ausführungsform kann der DICOM-Adapter 3202B bei der Vorbereitung oder Ausgestaltung von DICOM-Daten von PACS-Server(n) 3304 zur Verwendung durch die Bereitstellungspipeline 3210A helfen. In mindestens einer Ausführungsform kann der Pipelinemanager 3212 nach der Verarbeitung der DICOM-Daten über den DICOM-Adapter 3202B die Daten an die Bereitstellungspipeline 3210A weiterleiten. In mindestens einer Ausführungsform kann der DICOM-Leser 3306 Bilddateien und alle zugehörigen Metadaten aus den DICOM-Daten extrahieren (z. B. Sinogramm-Rohdaten, wie es in der Visualisierung 3316A dargestellt ist). In mindestens einer Ausführungsform können die extrahierten Arbeitsdateien zur schnelleren Verarbeitung durch andere Anwendungen in der Bereitstellungspipeline 3210A in einem Cache gespeichert sein. In mindestens einer Ausführungsform kann, sobald der DICOM-Leser 3306 das Extrahieren und/oder Speichern von Daten beendet hat, ein Signal der Fertigstellung an den Pipelinemanager 3212 übermittelt werden. In mindestens einer Ausführungsform kann der Pipelinemanager 3212 dann eine oder mehrere andere Anwendungen oder Container in der Bereitstellungspipeline 3210A initiieren oder aufrufen.
In mindestens einer Ausführungsform kann die Anwendung und/oder der Container für die CT-Rekonstruktion 3308 ausgeführt werden, sobald Daten (z. B. Sinogramm-Rohdaten) für die Verarbeitung durch die Anwendung für die CT-Rekonstruktion 3308 verfügbar sind. In mindestens einer Ausführungsform kann die CT-Rekonstruktion 3308 Sinogramm-Rohdaten aus einem Cache lesen, eine Bilddatei aus den Sinogramm-Rohdaten rekonstruieren (z. B. wie es in der Visualisierung 3316B dargestellt ist) und die resultierende Bilddatei in einem Cache speichern. In mindestens einer Ausführungsform kann bei Abschluss der Rekonstruktion dem Pipelinemanager 3212 signalisiert werden, dass der Rekonstruktions-Task abgeschlossen ist. In mindestens einer Ausführungsform kann, sobald die Rekonstruktion abgeschlossen ist und eine rekonstruierte Bilddatei in einem Cache (oder einer anderen Einrichtung) gespeichert werden konnte, eine Anwendung und/oder ein Container einer Organsegmentierung 3310 vom Pipelinemanager 3212 gestartet werden. In mindestens einer Ausführungsform kann die Anwendung und/oder der Container für die Organsegmentierung 3310 eine Bilddatei aus einem Cache lesen, eine Bilddatei normalisieren oder in ein für die Ableitung geeignetes Format konvertieren (z. B. eine Bilddatei in eine Eingabeauflösung eines Modells des maschinellen Lernens konvertieren) und die Ableitung gegen ein normalisiertes Bild ausführen. In mindestens einer Ausführungsform kann die Anwendung und/oder der Container die Organsegmentierung 3310 auf Dienste 3120 zurückgreifen, um die Inferenz an einem normalisierten Bild auszuführen, und der Pipelinemanager 3212 und/oder das Anwendungs-Orchestrierungssystem 3228 kann die Verwendung der Dienste 3120 durch die Anwendung und/oder den Container der Organsegmentierung 3310 erleichtern. Zum Beispiel kann die Anwendung Organsegmentierung 3310 und/oder der Behälter die KI-Dienste 3218 nutzen, um eine Inferenz auf einem normalisierten Bild durchzuführen, und die KI-Dienste 3218 können die Hardware 3122 (z. B. das KI-System 3224) nutzen, um die KI-Dienste 3218 auszuführen. In mindestens einer Ausführungsform kann ein Ergebnis einer Inferenz eine Maskendatei sein (wie z. B. in der Visualisierung 3316C veranschaulicht), die in einem Cache (oder einer anderen Speichervorrichtung) gespeichert werden kann.
In mindestens einer Ausführungsform kann, sobald Anwendungen, die DICOM-Daten und/oder aus DICOM-Daten extrahierte Daten verarbeiten, die Verarbeitung abgeschlossen haben, ein Signal für den Pipelinemanager 3212 generiert werden. In mindestens einer Ausführungsform kann der Pipelinemanager 3212 dann den DICOM-Schreiber 3312 ausführen, um die Ergebnisse aus einem Cache (oder einer anderen Einrichtung) zu lesen und die Ergebnisse in ein DICOM-Format (z. B. als DICOM-Ausgabe 3314) zu verpacken, damit sie von den Benutzern in einer Einrichtung, die eine Anfrage gestellt haben, verwendet werden können. In mindestens einer Ausführungsform kann die DICOM-Ausgabe 3314 dann an den DICOM-Adapter 3202B übertragen werden, um die DICOM-Ausgabe 3314 für die Speicherung auf dem/den PACS-Server(n) 3304 vorzubereiten (z. B. für die Anzeige durch einen DICOM-Viewer in einer Einrichtung). In mindestens einer Ausführungsform können als Reaktion auf eine Anforderung zur Rekonstruktion und Segmentierung Visualisierungen 3316B und 3316C erzeugt werden, die einem Benutzer für Diagnosen, Untersuchungen und/oder für andere Zwecke zur Verfügung stehen.
Obwohl als konsekutive Anwendung in der Einsatzpipeline 3210A veranschaulicht, können die Anwendungen für die CT-Rekonstruktion 3308 und die Organsegmentierung 3310 in mindestens einer Ausführungsform parallel verarbeitet werden. In mindestens einer Ausführungsform, in der die Anwendungen keine Abhängigkeiten voneinander aufweisen und Daten für jede Anwendung verfügbar sind (z. B., nachdem das DICOM-Lesegerät 3306 Daten extrahiert hat), können Anwendungen gleichzeitig, im Wesentlichen gleichzeitig oder mit einer gewissen Überlappung ausgeführt werden. In mindestens einer Ausführungsform, bei der zwei oder mehr Anwendungen ähnliche Dienste 3120 benötigen, kann ein Scheduler des Systems 3200 zum Lastausgleich und zur Verteilung von Rechen- oder Verarbeitungsressourcen zwischen und bei verschiedenen Anwendungen verwendet werden. In mindestens einer Ausführungsform oder bei einigen Ausführungsformen kann eine Parallelrechenplattform 3230 verwendet werden, um eine parallele Verarbeitung für Anwendungen durchzuführen, um die Laufzeit der Bereitstellungspipeline 3210A zu verkürzen und Ergebnisse in Echtzeit zu liefern.
In mindestens einer Ausführungsform und mit Bezug auf 34A-34B kann das Einsatzsystem 3106 als ein oder mehrere virtuelle Instrumente implementiert werden, um unterschiedliche Funktionalitäten - wie etwa Bildverarbeitung, Segmentierung, Verbesserung, KI, Visualisierung und Inferenzieren - mit Bildgebungsvorrichtungen (z. B. CT-Scannern, Röntgenmaschinen, MRT-Maschinen usw.), Sequenzierungsvorrichtungen, Genomikvorrichtungen und/oder anderen Vorrichtungstypen durchzuführen. In mindestens einer Ausführungsform kann das System 3200 die Erstellung und Bereitstellung von virtuellen Instrumenten ermöglichen, die eine softwaredefinierte Einsatzpipeline 3210 beinhalten können, die durch eine Vorrichtung(en) erzeugte rohe/unverarbeitete Eingabedaten empfangen und verarbeitete/rekonstruierte Daten ausgeben kann. In mindestens einer Ausführungsform können Bereitstellungspipelines 3210 (z. B. 3210A und 3210B), die virtuelle Instrumente darstellen, Intelligenz in eine Pipeline implementieren, z. B. durch Nutzung von Modellen für maschinelles Lernen, um einem System eine Container-basierte Inferenzunterstützung bereitzustellen. In mindestens einer Ausführungsform können virtuelle Instrumente eine beliebige Anzahl von Behältern ausführen, die jeweils Instanzen von Anwendungsprogrammen beinhalten. In mindestens einer Ausführungsform, wie etwa, wenn Echtzeitverarbeitung gewünscht ist, können Einsatzpipelines 3210, die virtuelle Instrumente darstellen, statisch sein (z. B. können Container und/oder Anwendungen festgelegt sein), während in anderen Beispielen Container und/oder Anwendungen für virtuelle Instrumente aus einem Pool von Anwendungen oder Ressourcen (z. B. innerhalb einer Containerregistrierungsdatenbank k) ausgewählt werden können (z. B. pro Anforderung).
In mindestens einer Ausführungsform kann das System 3200 als ein oder mehrere virtuelle Instrumente vor Ort in einer Einrichtung instanziiert oder ausgeführt werden, z. B. in einem Rechensystem, das neben einer Radiologievorrichtung, einer Bildgebungsvorrichtung und/oder einer anderen Vorrichtungsart in einer Einrichtung oder anderweitig in Kommunikation damit eingesetzt wird. In mindestens einer Ausführungsform kann jedoch eine Vor-Ort-Installation in einem Rechensystem einer Vorrichtung selbst (z. B. einem in eine Bildgebungsvorrichtung integrierten Rechensystem), in einem lokalen Rechenzentrum (z. B. einem Rechenzentrum vor Ort) und/oder in einer Cloud-Umgebung (z. B. in der Cloud 3226) instanziiert oder ausgeführt werden. In mindestens einer Ausführungsform kann das Einsatzsystem 3106, das als virtuelles Instrument arbeitet, in einigen Beispielen von einem Supercomputer oder einem anderen HPC-System instanziiert werden. In mindestens einer Ausführungsform kann die Installation in den Räumlichkeiten Verwendungen mit hoher Bandbreite (zum Beispiel über lokale Kommunikationsschnittstellen mit höherem Durchsatz, wie etwa HF über Ethernet) für die Echtzeitverarbeitung ermöglichen. In mindestens einer Ausführungsform kann Verarbeitung in Echtzeit oder nahezu in Echtzeit besonders nützlich sein, wenn ein virtuelles Instrument eine Ultraschallvorrichtung oder eine andere Bildgebungsmodalität unterstützt, bei der sofortige Visualisierungen erwartet oder für genaue Diagnosen und Analysen erforderlich sind. In mindestens einer Ausführungsform kann eine Cloud-Computing-Architektur zu dynamischem Bursting zu einem Cloud-Computing-Dienstleister oder einem anderen Rechencluster in der Lage sein, wenn die lokale Nachfrage die Kapazität oder Fähigkeit vor Ort übersteigt. In mindestens einer Ausführungsform kann eine Cloud-Architektur, wenn sie implementiert ist, für das Training neuronaler Netzwerke oder anderer Modelle des maschinellen Lernens abgestimmt werden, wie hierin in Bezug auf das Trainingssystem 3104 beschrieben. In mindestens einer Ausführungsform können Modelle zum maschinellen Lernen mit vorhandenen Trainingspipelines kontinuierlich lernen und sich verbessern, wenn sie zusätzliche Daten von den von ihnen unterstützten Einrichtungen verarbeiten. In mindestens einer Ausführungsform können virtuelle Instrumente unter Verwendung von zusätzlichen Daten, neuen Daten, existierenden Modellen des maschinellen Lernens und/oder aktualisierten Modellen des maschinellen Lernens kontinuierlich verbessert werden.
In mindestens einer Ausführungsform kann ein Rechensystem einen Teil oder die gesamte hier beschriebene Hardware 3122 aufweisen, und die Hardware 3122 kann auf eine beliebige Anzahl von Arten verteilt sein, einschließlich innerhalb einer Einrichtung, als Teil einer Recheneinrichtung, die mit einer Einrichtung gekoppelt ist und sich in deren Nähe befindet, in einem lokalen Rechenzentrum in einer Einrichtung und/oder in der Cloud 3226. Da das Einsatzsystem 3106 und die damit assoziierten Anwendungen oder Container in Software erstellt werden (z. B. als diskrete containerisierte Instanziierungen von Anwendungen), können in mindestens einer Ausführungsform das Verhalten, der Betrieb und die Konfiguration von virtuellen Instrumenten sowie die durch virtuelle Instrumente erzeugten Ausgaben nach Wunsch modifiziert oder individuell angepasst werden, ohne dass die Rohausgabe einer Vorrichtung, die ein virtuelles Instrument unterstützt, geändert oder verändert werden muss.
34A beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das eine Ultraschallvorrichtung unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210B einen oder mehrere der Dienste 3120 des Systems 3200 nutzen. In mindestens einer Ausführungsform können die Einsatzpipeline 3210B und die Dienste 3120 die Hardware 3122 eines Systems entweder lokal oder in der Cloud 3226 nutzen. Obwohl nicht veranschaulicht, kann in mindestens einer Ausführungsform, der Prozess 3400 von dem Pipelinemanager 3212, dem Anwendungsorchestrierungssystem 3228 und/oder der Parallelrechenplattform 3230 erleichtert werden.
In mindestens einer Ausführungsform kann der Prozess 3400 den Empfang von Bildgebungsdaten von einer Ultraschallvorrichtung 3402 beinhalten. In mindestens einer Ausführungsform können die Bilddaten auf dem/den PACS-Server(n) in einem DICOM-Format (oder einem anderen Format, wie z. B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) gespeichert sein und von dem System 3200 zur Verarbeitung durch die Bereitstellungspipeline 3210 empfangen werden, die als virtuelles Instrument (z. B. ein virtuelles Ultraschallinstrument) für die Ultraschallvorrichtung 3402 ausgewählt oder angepasst ist. In mindestens einer Ausführungsform können die Bildgebungsdaten direkt von einer Bildgebungsvorrichtung (z. B. Ultraschallvorrichtung 3402) empfangen und durch ein virtuelles Instrument verarbeitet werden. In mindestens einer Ausführungsform kann ein Wandler oder ein anderer Signalkonverter, der kommunikativ zwischen einer Bildgebungsvorrichtung und einem virtuellen Instrument gekoppelt ist, die durch eine Bildgebungsvorrichtung erzeugten Signaldaten in Bilddaten umwandeln, die durch ein virtuelles Instrument verarbeitet werden können. In mindestens einer Ausführungsform können Rohdaten und/oder Bilddaten dem DICOM-Leser 3306 zugeführt werden, um Daten zur Verwendung durch Anwendungen oder Container der Bereitstellungspipeline 3210B zu extrahieren. In mindestens einer Ausführungsform kann das DICOM-Lesegerät 3306 die Datenaugmentationsbibliothek 3414 (z. B. DALI von NVIDIA) als Dienst 3120 (z. B. als einen der Rechendienste(s) 3216) nutzen, um Daten zu extrahieren, deren Größe zu ändern, sie neu zu skalieren und/oder anderweitig für die Verwendung durch Anwendungen oder Container vorzubereiten.
In mindestens einer Ausführungsform kann, sobald die Daten vorbereitet sind, eine Anwendung und/oder ein Container für die Rekonstruktion 3406 ausgeführt werden, um die Daten von der Ultraschallvorrichtung 3402 in eine Bilddatei zu rekonstruieren. In mindestens einer Ausführungsform kann nach der Rekonstruktion 3406 oder gleichzeitig mit der Rekonstruktion 3406 eine Anwendung und/oder ein Container einer Erkennung 3408 zur Erkennung von Anomalien, Objekten, Merkmalen und/oder anderen Erkennungsaufgaben in Bezug auf die Daten ausgeführt werden. In mindestens einer Ausführungsform kann eine während der Rekonstruktion 3406 erzeugte Bilddatei während der Detektion 3408 verwendet werden, um Anomalien, Objekte, Merkmale usw. zu identifizieren. In mindestens einer Ausführungsform kann die Anwendung für die Detektion 3408 eine Inferenz-Engine 3416 (z. B. als einen der KI-Dienste(s) 3218) ausnutzen, um Inferenzing an Daten durchzuführen, um Detektionen zu erzeugen. In mindestens einer Ausführungsform können ein oder mehrere Modelle zum maschinellen Lernen (z. B. vom Trainingssystem 3104) von der Anwendung „Erkennung 3408“ ausgeführt oder aufgerufen werden.
In mindestens einer Ausführungsform können, sobald die Rekonstruktion 3406 und/oder Detektion 3408 abgeschlossen ist/sind, die aus diesen Anwendungen und/oder Containern ausgegebenen Daten verwendet werden, um Visualisierungen 3410 zu erzeugen, wie etwa die Visualisierung 3412 (z. B. eine Graustufenausgabe), die auf einer Arbeitsstation oder einem Anzeigeendgerät angezeigt wird. In mindestens einer Ausführungsform kann die Visualisierung es einem Techniker oder einem anderen Benutzer ermöglichen, die Ergebnisse der Einsatzpipeline 3210B in Bezug auf die Ultraschallvorrichtung 3402 zu visualisieren. In mindestens einer Ausführungsform kann die Visualisierung 3410 durch Nutzung einer Renderkomponente 3418 des Systems 3200 (z. B. einer der Visualisierungsdienste 3220) ausgeführt werden. In mindestens einer Ausführungsform kann die Renderkomponente 3418 einen 2D-, OpenGL- oder Raytracing-Dienst ausführen, um die Visualisierung 3412 zu erzeugen.
34B beinhaltet ein beispielhaftes Datenablaufdiagramm eines virtuellen Instruments, das einen CT-Scanner unterstützt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Bereitstellungspipeline 3210C einen oder mehrere der Dienste 3120 des Systems 3200 nutzen. In mindestens einer Ausführungsform können die Einsatzpipeline 3210C und die Dienste 3120 die Hardware 3122 eines Systems entweder lokal oder in der Cloud 3226 nutzen. Obwohl nicht veranschaulicht, kann in mindestens einer Ausführungsform, der Prozess 3420 von dem Pipelinemanager 3212, dem Anwendungsorchestrierungssystem 3228 und/oder der Parallelrechenplattform 3230 erleichtert werden.
In mindestens einer Ausführungsform kann der Prozess 3420 beinhalten, dass der CT-Scanner 3422 Rohdaten erzeugt, die durch das DICOM-Lesegerät 3306 empfangen werden können (z. B. direkt, über einen PACS-Server 3304, nach der Verarbeitung usw.). In mindestens einer Ausführungsform kann ein virtueller CT (instanziiert durch die Bereitstellungspipeline 3210C) eine erste Echtzeit-Pipeline zur Überwachung eines Patienten (z. B. Patientenbewegungserkennung KI 3426) und/oder zur Anpassung oder Optimierung der Belichtung des CT-Scanners 3422 (z. B. unter Verwendung der Belichtungssteuerung KI 3424) aufweisen. In mindestens einer Ausführungsform können eine oder mehrere der Anwendungen (z. B. 3424 und 3426) einen Dienst 3120 nutzen, wie z. B. (einen) KI-Dienst(e) 3218. In mindestens einer Ausführungsform können die Ausgaben der Anwendung (oder des Containers) für die Belichtungssteuer-KI 3424 und/oder der Anwendung (oder des Containers) für die Patientenbewegungserkennungs-KI 3426 als Rückmeldung an den CT-Scanner 3422 und/oder einen Techniker verwendet werden, um die Belichtung (oder andere Einstellungen des CT-Scanners 3422) anzupassen und/oder einen Patienten zu informieren, sich weniger zu bewegen.
In mindestens einer Ausführungsform kann die Einsatzpipeline 3210C eine Nicht-Echtzeit-Pipeline zur Analyse der vom CT-Scanner 3422 erzeugten Daten beinhalten. In mindestens einer Ausführungsform kann eine zweite Pipeline eine Anwendung und/oder einen Container einer CT-Rekonstruktion 3308, eine Anwendung und/oder einen Container für eine Groberkennung KI 3428, eine Anwendung und/oder einen Container für eine Feinerkennung KI 3432 (z. B. wenn bestimmte Ergebnisse von der KI 3428 für die Groberkennung erkannt werden), eine Anwendung und/oder einen Container für eine Visualisierung 3430 und eine Anwendung und/oder einen Container eines DICOM-Schreibers 3312 (und/oder eines Schreibers für andere Datentypen, wie RIS, CIS, REST-konform, RPC, raw usw.) aufweisen. In mindestens einer Ausführungsform können die vom CT-Scanner 3422 erzeugten Rohdaten durch die Pipelines der Bereitstellungspipeline 3210C (instanziiert als virtuelles CT-Instrument) geleitet werden, um Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse des DICOM-Schreibers 3312 zur Anzeige übertragen und/oder auf dem/den PACS-Server(n) 3304 zum/zur späteren Abruf, Analyse oder Anzeige durch einen Techniker, eine Fachkraft oder anderen Benutzer gespeichert werden.
35A veranschaulicht ein Datenflussdiagramm für einen Prozess 3500 zum Trainieren, erneuten Trainieren oder Aktualisieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3500 als nicht einschränkendes Beispiel unter Verwendung des Systems 3200 aus 32. In mindestens einer Ausführungsform kann das Verfahren 3500 die Dienste 3120 und/oder die Hardware 3122 des Systems 3200 nutzen, wie es hier beschrieben ist. In mindestens einer Ausführungsform können verfeinerte Modelle 3512, die durch das Verfahren 3500 erzeugt wurden, durch das Einsatzsystem 3106 für eine oder mehrere Container-basierte Anwendungen in Bereitstellungspipelines 3210 ausgeführt sein.
In mindestens einer Ausführungsform kann das Modelltraining 3114 ein erneutes Trainieren oder Aktualisieren eines anfänglichen Modells 3504 (z. B. eines vortrainierten Modells) unter Verwendung neuer Trainingsdaten (z. B. neuer Eingabedaten, wie etwa der Kundendatensatz 3506, und/oder neuer mit Eingabedaten verknüpften Ground Truth-Daten) beinhalten. In mindestens einer Ausführungsform kann/können zum erneuten Trainieren oder Aktualisieren des Ausgangsmodells 3504 die Ausgangs- oder Verlustschicht(en) des Ausgangsmodells 3504 zurückgesetzt oder gelöscht und/oder durch (eine) aktualisierte oder neue Ausgangs- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das anfängliche Modell 3504 bereits fein eingestellte Parameter (z. B. Gewichte und/oder Verzerrungen) aufweisen, die von einem früheren Training übrig geblieben sind, so dass das Training oder das erneute Training 3114 nicht so lange dauert oder so viel Verarbeitung erfordert wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 3114 durch Zurücksetzen oder Ersetzen der Ausgabe- oder Verlustschicht(en) des anfänglichen Modells 3504 die Parameter aktualisiert und für einen neuen Datensatz auf Grundlage von Verlustberechnungen neu abgestimmt werden, die mit der Genauigkeit der Ausgabe- oder Verlustschicht(en) beim Erzeugen von Vorhersagen an einem neuen Kundendatensatz 3506 (z. B. Bilddaten 3108 aus 31).
In mindestens einer Ausführungsform können die vorab trainierten Modelle 3206 in einem Datenspeicher oder einer Registrierungsdatenbank (z. B. der Modellregistrierungsdatenbank 3124 aus 31). In mindestens einer Ausführungsform können die vortrainierten Modelle 3206 zumindest teilweise in einer oder mehreren anderen Einrichtungen als der Einrichtung, die das Verfahren 3500 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Subjekten oder Klienten unterschiedlicher Einrichtungen vortrainierte Modelle 3206 vor Ort unter Verwendung von vor Ort erzeugten Kunden- oder Patientendaten trainiert worden sein. In mindestens einer Ausführungsform können die vortrainierten Modelle 3206 unter Verwendung der Cloud 3226 und/oder anderer Hardware 3122 trainiert werden, aber vertrauliche Patientendaten mit gewährleistetem Datenschutz können nicht an beliebige Komponenten der Cloud 3226(oder anderer Hardware außerhalb der Geschäftsräume) übertragen, von diesen verwendet oder diesen zugänglich gemacht werden. In mindestens einer Ausführungsform, in der ein vortrainiertes Modell 3206 darin trainiert wird, Patientendaten von mehr als einer Einrichtung zu verwenden, kann das vortrainierte Modell 3206 für jede Einrichtung individuell trainiert worden sein, bevor es mit Patienten- oder Kundendaten von einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, wie etwa wenn Kunden- oder Patientendaten wegen Datenschutzbedenken (z. B. durch Verzicht, für experimentelle Zwecke usw.) freigegeben wurden, oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz beinhaltet sind, können Kunden- oder Patientendaten von einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vortrainierte Modell 3206 vor Ort und/oder außerhalb, wie etwa in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur zu trainieren.
In mindestens einer Ausführungsform kann ein Benutzer beim Auswählen von Anwendungen zur Verwendung in den Einsatzpipelines 3210 auch Modelle des maschinellen Lernens auswählen, die für spezifische Anwendungen verwendet werden sollen. In mindestens einer Ausführungsform hat ein Benutzer möglicherweise kein Modell zur Verwendung, so dass ein Benutzer ein vortrainiertes Modell 3206 zur Verwendung mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform kann es sein, dass das vortrainierte Modell 3206 nicht dafür optimiert ist, genaue Ergebnisse für den Kundendatensatz 3506 einer Einrichtung eines Benutzers zu erzeugen (z. B. basierend auf der Patientenvielfalt, der Demografie, den Arten der verwendeten medizinischen Bildgebungseinrichtungen usw.). In mindestens einer Ausführungsform kann das vortrainierte Modell 3206 vor dem Einsetzen des vortrainierten Modells 3206 in der Einsatzpipeline 3210 zur Verwendung mit einer oder mehreren Anwendungen für die Verwendung in einer jeweiligen Einrichtung aktualisiert, neu trainiert und/oder feinabgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzer ein vorab trainiertes Modell 3206 auswählen, das aktualisiert, erneut trainiert und/oder fein abgestimmt werden soll, und das vorab trainierte Modell 3206 kann als anfängliches Modell 3504 für das Trainingssystem 3104 innerhalb des Prozesses 3500 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 3506 (z. B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die von Geräten in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3114 (das ohne Einschränkung Transferlernen aufweisen kann) am Ausgangsmodell 3504 durchzuführen, um ein verfeinertes Modell 3512 zu erzeugen. In mindestens einer Ausführungsform können Ground-Truth-Daten, die dem Kundendatensatz 3506 entsprechen, von dem Trainingssystem 3104 erzeugt werden. In mindestens einer Ausführungsform können Ground-Truth-Daten zumindest teilweise von Klinikern, Wissenschaftlern, Ärzten, Fachkräften in einer Einrichtung erzeugt werden (z. B. als beschriftete Klinikdaten 3112 aus 31).
In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3110 in einigen Beispielen verwendet werden, um Ground-Truth-Daten zu erzeugen. In mindestens einer Ausführungsform kann die KI-unterstützte Annotation 3110 (z. B. umgesetzt unter Verwendung eines KI-unterstützten Annotations-SDK) Modelle des maschinellen Lernens (z. B. neuronale Netzwerke) nutzen, um vorgeschlagene oder vorhergesagte Ground-Truth-Daten für einen Kundendatensatz zu erzeugen. In mindestens einer Ausführungsform kann der Benutzer 3510 Kennzeichnungswerkzeuge innerhalb einer Benutzeroberfläche (einer grafischen Benutzeroberfläche (GUI)) auf der Recheneinrichtung 3508 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 3510 über die Rechenvorrichtung 3508 mit einer GUI interagieren, um (automatische) Annotationen zu bearbeiten oder feinabzustimmen. In mindestens einer Ausführungsform kann ein Polygonbearbeitungsmerkmal verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Stellen zu verschieben.
In mindestens einer Ausführungsform können, sobald der Kundendatensatz 3506 verknüpfte Ground-Truth-Daten aufweist, Ground-Truth-Daten (z. B. aus KI-unterstützter Annotation, manueller Kennzeichnung usw.) während des Modelltrainings 3114 verwendet werden, um ein präzisiertes Modell 3512 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 3506 beliebig oft auf das Ausgangsmodell 3504 angewendet werden, und die Ground-Truth-Daten können zur Aktualisierung der Parameter des Ausgangsmodells 3504 verwendet werden, bis ein akzeptables Genauigkeitsniveau für das verfeinerte Modell 3512 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 3512, sobald das verfeinerte Modell 3512 generiert ist, in einer oder mehreren Bereitstellungspipelines 3210 in einer Einrichtung zur Durchführung einer oder mehrerer Verarbeitungsaufgaben in Bezug auf medizinische Bilddaten eingesetzt werden.
In mindestens einer Ausführungsform kann das präzisierte Modell 3512 in das vortrainierte Modelle 3206 in der Modellregistrierungsdatenbank 3124 hochgeladen werden, um von einer anderen Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen durchgeführt werden, sodass das verfeinerte Modell 3512 an neuen Datensätzen beliebig oft weiter verfeinert werden kann, um ein universelleres Modell zu erzeugen.
35B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur 3532 zum Erweitern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können KI-gestützte Kennzeichnungswerkzeuge 3536 auf der Grundlage einer Client-Server-Architektur 3532 ausgestaltet sein. In mindestens einer Ausführungsform können Annotations-Tools 3536 bei Bildgebungsanwendungen Radiologen beispielsweise dabei helfen, Organe und Anomalien zu identifizieren. In mindestens einer Ausführungsform können Bildgebungsanwendungen Softwarewerkzeuge aufweisen, die dem Benutzer 3510 helfen, als nicht einschränkendes Beispiel einige extreme Punkte auf einem bestimmten Organ von Interesse in Rohbildern 3534 (z. B. in einem 3D-MRT- oder CT-Scan) zu identifizieren und automatisch gekennzeichnete Ergebnisse für alle 2D-Schichten eines bestimmten Organs zu erhalten. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenarchiv als Trainingsdaten 3538 gespeichert werden und (beispielhaft und nicht einschränkend) als grundlegende Referenzdaten zum Training verwendet werden. In mindestens einer Ausführungsform kann ein Deep-Learning-Modell, wenn die Recheneinrichtung 3508 Extrempunkte für die KI-gestützte Kennzeichnung 3110 sendet, diese Daten als Eingabe empfangen und Inferenzergebnisse eines segmentierten Organs oder einer Abnormalität zurückgeben. In mindestens einer Ausführungsform können vorab instanziierte Annotationswerkzeuge, wie etwa das KI-gestützte Annotationswerkzeug 3536B in 35B, durch Vornehmen von API-Aufrufen (z. B. API-Aufruf 3544) an einen Server, wie etwa einen Annotationsassistenzserver 3542, erweitert werden, der einen Satz von vorab trainierten Modellen 3540 beinhalten kann, der zum Beispiel in einer Annotationsmodellregistrierungsdatenbank gespeichert ist. In mindestens einer Ausführungsform kann ein Kennzeichnungsmodellregister vortrainierte Modelle 3542 (z. B. Modelle für maschinelles Lernen, wie Deep-Learning-Modelle) speichern, die vortrainiert sind, um eine KI-gestützte Kennzeichnung für ein bestimmtes Organ oder eine Anomalie durchzuführen. Diese Modelle können unter Verwendung von Trainingspipelines 3204 weiter aktualisiert werden. In mindestens einer Ausführungsform können vorinstallierten Kennzeichnungswerkzeuge im Laufe der Zeit verbessert werden, wenn neue gekennzeichnete Klinikdaten 3112 hinzugefügt werden.
Die Inferenz- und/oder Trainingslogik 615 wird verwendet, um Inferenz- und/oder Trainingsoperationen in Verbindung mit einer oder mehreren Ausführungsformen durchzuführen. In mindestens einer Ausführungsform kann diese Logik mit Komponenten dieser Figuren verwendet werden, um Segmentierungsnetzwerke zu trainieren und/oder diese Netzwerke zur Inferenz zu verwenden.
Mindestens eine Ausführungsform kann im Hinblick auf die folgenden Klauseln beschrieben werden:

1. Prozessor, umfassend:
- eine oder mehrere Schaltungen, um ein oder mehrere neuronale Netzwerke zu verwenden, um dabei zu helfen, eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere dreidimensionale Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte in eine oder mehrere niedriger dimensionale Darstellungen des einen oder der mehreren Abschnitte des einen oder der mehreren Objekte transformieren sollen.
2. Prozessor nach Klausel 1, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
3. Prozessor nach Klausel 1 oder 2, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren dreidimensionalen Darstellungen zu codieren.
4. Prozessor nach Klauseln 1-3, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
5. Prozessor nach Klauseln 1-4, wobei ein Decoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
6. Prozessor nach Klauseln 1-5, wobei die eine oder mehrere Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.
7. System, umfassend:
- einen oder mehrere Prozessoren, um ein oder mehrere neuronale Netzwerke zu verwenden, um eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte transformieren sollen.
8. System nach Klausel 7, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
9. System nach Klausel 7 oder 8, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren dreidimensionalen Darstellungen zu codieren.
10. System nach Klauseln 7-9, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
11. System nach Klauseln 7-10, wobei ein Decoder des neuronalen Encoder-Decoder-Netzwerks die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
12. System nach Klauseln 7-11, wobei die eine oder die mehreren Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.
13. Verfahren, umfassend:
- Erzeugen, unter Verwendung eines oder mehrerer neuronaler Netzwerke, einer oder mehrerer Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte transformieren sollen.
14. Verfahren nach Klausel 13, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
15. Verfahren nach Klausel 13 oder 14, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren Darstellungen zu transformieren.
16. Verfahren nach Klauseln 13-15, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
17. Verfahren nach Klauseln 13-16, wobei ein Decoder des neuronalen Encoder-Decoder-Netzwerks die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
18. Verfahren nach Klauseln 13-17, wobei die eine oder die mehreren Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.
19. Maschinenlesbares Medium mit einem darauf gespeicherten Satz von Anweisungen, die, wenn sie von einem oder mehreren Prozessoren durchgeführt werden, den einen oder die mehreren Prozessoren mindestens zu Folgendem veranlassen:
- Verwenden eines oder mehrerer neuronaler Netzwerke, um eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte transformieren sollen.
20. Maschinenlesbares Medium nach Klausel 19, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
21. Maschinenlesbares Medium nach Klausel 19 oder 20, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren Darstellungen zu transformieren.
22. Maschinenlesbares Medium nach Klauseln 19-21, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
23. Maschinenlesbares Medium nach Klauseln 19-22, wobei ein Decoder des neuronalen Encoder-Decoder-Netzwerks die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
24. Maschinenlesbares Medium nach Klauseln 19-24, wobei die eine oder die mehreren Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.
25. Bildannotationssystem, umfassend:
- einen oder mehrere Prozessoren, um ein oder mehrere neuronale Netzwerke zu verwenden, um eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte transformieren sollen; und Speicher zum Speichern von Netzwerkparametern für das eine oder die mehreren neuronalen Netzwerke.
26. Bildannotationssystem nach Klausel 25, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
27. Bildannotationssystem nach Klausel 25 oder 26, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren Darstellungen zu transformieren.
28. Bildannotationssystem nach Klauseln 25-27, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
29. Bildannotationssystem nach Klauseln 25-28, wobei ein Decoder des neuronalen Encoder-Decoder-Netzwerks die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
30. Bildannotationssystemnach Klauseln 25-29, wobei die eine oder die mehreren Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden

Andere Variationen liegen innerhalb des Geistes der vorliegenden Offenbarung. Somit können zwar bezüglich der offenbarten Verfahren diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die spezifische(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Referenten im Kontext des Beschreibens offenbarter Ausführungsformen (insbesondere im Kontext der folgenden Ansprüche) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht, und nicht als Definition eines Ausdrucks. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (die „einschließlich, aber nicht beschränkt auf“ bedeuten), sofern nicht anderweitig angemerkt. Der Ausdruck „verbunden“ ist als teilweise oder vollständig ineinander enthalten, aneinander befestigt oder aneinander angefügt auszulegen, wenn er unmodifiziert vorliegt und sich auf physische Verbindungen bezieht, selbst, wenn ein Element dazwischen eingefügt ist. Die Nennung von Wertebereichen hierin soll lediglich als kurzes Verfahren zur einzelnen Bezugnahme auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, hierin ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln hierin wiedergegeben wäre. Die Verwendung des Ausdrucks „Satz“ (z. B. „ein Satz von Objekten“) oder „Teilsatz“ ist als eine nichtleere Zusammenstellung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder dies widerspricht dem Kontext. Ferner bezeichnet der Ausdruck „Teilsatz“ eines entsprechenden Satzes nicht notwendigerweise einen tatsächlichen Teilsatz des entsprechenden Satzes; vielmehr können der Teilsatz und der entsprechende Satz gleich sein, es sei denn, es ist etwas anderes angemerkt oder dies widerspricht dem Kontext.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie etwa Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Zum Beispiel beziehen sich in dem veranschaulichten Beispiel eines Satzes, der drei Elemente aufweist, beziehen sich die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit sollen derartige verbindenden Ausdrücke im Allgemeinen nicht ausdrücken, dass bestimmte Ausführungen erforderlich machen, dass jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sind. Zusätzlich bezeichnet, sofern nicht anders angegeben oder durch den Kontext widersprochen, der Ausdruck „Vielzahl“ außerdem einen Zustand der Pluralität (z. B. „eine Vielzahl von Elementen“ bezeichnet mehrere Elemente). Eine Vielzahl besteht aus mindestens zwei Elementen, kann jedoch auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben ist. Sofern nichts anderes genannt ist oder es anderweitig aus dem Kontext ersichtlich ist, bedeutet die Formulierung „basierend auf“ „mindestens teilweise basierend auf“ und nicht „ausschließlich basierend auf”.
Hierin beschriebene Vorgänge von Prozessen können in jeder geeigneten Reihenfolge durchgeführt werden, sofern es hier nicht anders angegeben ist oder der Kontext dem anderweitig eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Prozess, wie etwa die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon), unter der Steuerung von einem oder mehreren Computersystemen durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind, und er ist als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen), der zusammen auf einem oder mehreren Prozessoren ausgeführt wird, durch Hardware oder Kombinationen davon implementiert. In mindestens einer Ausführungsform ist Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht transitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht transitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern von transitorischen Signalen einschließt. In einigen Ausführungsformen ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht transitorischen computerlesbaren Speichermedien gespeichert, die darauf gespeicherte ausführbare Anweisungen (oder anderen Speicher, um ausführbare Anweisungen zu speichern) aufweisen, die bei Ausführung (d. h. als Folge davon, dass sie ausgeführt werden) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem veranlassen, in dieser Schrift beschriebene Operationen durchzuführen. Ein Satz von nicht transitorischen computerlesbaren Speichermedien umfasst in mindestens einer Ausführungsform mehrere nicht transitorische computerlesbare Speichermedien und einem oder mehreren der einzelnen nicht transitorischen Speichermedien mehrerer nicht transitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nicht transitorische computerlesbare Speichermedien kollektiv den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Anweisungen derartig ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden. Zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Anweisungen und eine zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und unterschiedliche Prozessoren führen unterschiedliche Teilmengen von Anweisungen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder zusammen Operationen der hierin beschriebenen Prozesse durchführen, und derartige Computersysteme sind mit geeigneter Hardware und/oder Software konfiguriert, die eine Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und sodass eine einzelne Vorrichtung nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhafter Wortwahl (z. B. „wie etwa“), die hierin bereitgestellt ist, soll lediglich die Ausführungsformen der Offenbarung besser verdeutlichen und stellt keine Einschränkung des Umfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keinerlei Wortwahl in der Beschreibung sollte so ausgelegt werden, dass sie ein beliebiges nicht beanspruchtes Element als für die Umsetzung der Offenbarung wesentlich angibt.
Jegliche Bezugnahmen, einschließlich Veröffentlichungen, Patentanmeldungen und Patenten, die hierin genannt werden, sind hiermit durch Bezugnahme in demselben Maße aufgenommen, als wäre jede Bezugnahme einzeln und spezifisch als durch Bezugnahme eingeschlossen angegeben und in ihrer Gesamtheit hierin dargelegt.
In der Beschreibung und in den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander beabsichtigt sein können. Vielmehr kann in konkreten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Handlungen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, -übertragungs- oder - anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann sich der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Verlauf der Zeit Arbeit verrichten, wie etwa Tasks, Threads und intelligente Agenten. Außerdem kann sich jeder Prozess auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hierin insofern austauschbar verwendet, als das System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Erhalten, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Das Erhalten, Erfassen, Empfangen oder Eingeben von analogen und digitalen Daten kann auf vielfältige Weise erfolgen, wie etwa durch das Empfangen von Daten als ein Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementationen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle erfolgen. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über ein Computernetzwerk von der bereitstellenden Entität zu der erfassenden Entität erfolgen. Es kann auch auf das Bereitstellen, Ausgeben, Übermitteln, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen kann der Prozess des Bereitstellens, Ausgebens, Übermittelns, Sendens oder Darstellens von analogen oder digitalen Daten durch das Übermitteln von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozesskommunikationsmechanismus erfolgen.
Obwohl die vorstehende Erörterung beispielhafte Implementationen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus könnten, obwohl spezifische Verteilungen von Zuständigkeiten zum Zwecke der Erörterung vorstehend definiert sind, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand ferner in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden spezifische Merkmale und Handlungen als beispielhafte Formen zum Implementieren der Ansprüche offenbart.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 17/374525 [0001]

Claims

Prozessor, umfassend: eine oder mehrere Schaltungen, um ein oder mehrere neuronale Netzwerke zu verwenden, um dabei zu helfen, eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere dreidimensionale Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte in eine oder mehrere niedriger dimensionale Darstellungen des einen oder der mehreren Abschnitte des einen oder der mehreren Objekte transformieren sollen.
Prozessor nach Anspruch 1, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
Prozessor nach Anspruch 2, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren dreidimensionalen Darstellungen zu codieren.
Prozessor nach Anspruch 3, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
Prozessor nach Anspruch 4, wobei ein Decoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
Prozessor nach Anspruch 1, wobei die eine oder mehrere Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.
System, umfassend: einen oder mehrere Prozessoren, um ein oder mehrere neuronale Netzwerke zu verwenden, um eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte transformieren sollen.
System nach Anspruch 7, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
System nach Anspruch 8, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren dreidimensionalen Darstellungen zu codieren.
System nach Anspruch 9, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
System nach Anspruch 10, wobei ein Decoder des neuronalen Encoder-Decoder-Netzwerks die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
System nach Anspruch 7, wobei die eine oder die mehreren Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.
Verfahren, umfassend: Erzeugen, unter Verwendung eines oder mehrerer neuronaler Netzwerke, einer oder mehrerer Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte transformieren sollen.
Verfahren nach Anspruch 13, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
Verfahren nach Anspruch 14, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren Darstellungen zu transformieren.
Verfahren nach Anspruch 15, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
Verfahren nach Anspruch 16, wobei ein Decoder des neuronalen Encoder-Decoder-Netzwerks die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
Verfahren nach Anspruch 13, wobei die eine oder die mehreren Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.
Maschinenlesbares Medium mit einem darauf gespeicherten Satz von Anweisungen, die, wenn sie von einem oder mehreren Prozessoren durchgeführt werden, den einen oder die mehreren Prozessoren mindestens zu Folgendem veranlassen: Verwenden eines oder mehrerer neuronaler Netzwerke, um eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte transformieren sollen.
Maschinenlesbares Medium nach Anspruch 19, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
Maschinenlesbares Medium nach Anspruch 20, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren Darstellungen zu transformieren.
Maschinenlesbares Medium nach Anspruch 21, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
Maschinenlesbares Medium nach Anspruch 22, wobei ein Decoder des neuronalen Encoder-Decoder-Netzwerks die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
Maschinenlesbares Medium nach Anspruch 19, wobei die eine oder die mehreren Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.
Bildannotationssystem, umfassend: einen oder mehrere Prozessoren, um ein oder mehrere neuronale Netzwerke zu verwenden, um eine oder mehrere Segmentierungsgrenzen eines oder mehrerer Objekte innerhalb eines oder mehrerer digitaler Bilder zu erzeugen, wobei das eine oder die mehreren neuronalen Netzwerke eine oder mehrere Darstellungen eines oder mehrerer Abschnitte des einen oder der mehreren Objekte transformieren sollen; und Speicher zum Speichern von Netzwerkparametern für das eine oder die mehreren neuronalen Netzwerke.
Bildannotationssystem nach Anspruch 25, wobei ein oder mehrere neuronale Netzwerke ein oder mehrere neuronale Encoder-Decoder-Netzwerke beinhalten.
Bildannotationssystem nach Anspruch 26, wobei ein Encoder des einen oder der mehreren neuronalen Encoder-Decoder-Netzwerke eine Vielzahl von Transformatorschichten beinhaltet, um die eine oder die mehreren Darstellungen zu transformieren.
Bildannotationssystem nach Anspruch 27, wobei der Encoder eine Sequenz von Merkmalen der Darstellungen in einen latenten Raum codiert.
Bildannotationssystem nach Anspruch 28, wobei ein Decoder des neuronalen Encoder-Decoder-Netzwerks die codierten Merkmale für die Darstellungen über einen Satz von Skip-Verbindungen bei mehreren Auflösungen empfängt.
Bildannotationssystemnach Anspruch 25, wobei die eine oder die mehreren Segmentierungsgrenzen unter Verwendung einer oder mehrerer Sequenz-zu-Sequenz-Vorhersagen des einen oder der mehreren neuronalen Netzwerke erzeugt werden.