DE112014006726T5 - Semiconductor device, power module, power conversion device, vehicle and rail vehicle - Google Patents

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Abstract

Die vorliegende Erfindung hat zum Ziel, die Reduktion der Durchbruchspannung aufgrund der Akkumulierung von Ladungsträgern in einem Anschlussbereich einer SiC-Vorrichtung zu verhindern und eine Anschlussstruktur der SiC-Vorrichtung zu miniaturisieren. Um das zu erreichen, sind eine MOS-Struktur, ein Kanalbereich unterhalb der MOS-Struktur und ein Diffusionsbereich benachbart dem Kanalbereich und mit einer Source-Elektrode elektrisch verbunden in der Nähe der Grenze zwischen dem aktiven Bereich und dem Anschlussbereich des Halbleiterchips vorgesehen. In dem Halbleiterchip werden Löcher, die innerhalb des Substrats in dem Anschlussbereich akkumuliert sind, durch Zuführen von Elektronen zu dem Diffusionsbereich und dem Kanalbereich eliminiert, während die Gate-Elektrode, die die MOS-Struktur konfiguriert, angeschaltet ist.The present invention aims to prevent the reduction of the breakdown voltage due to the accumulation of carriers in a terminal region of a SiC device and to miniaturize a terminal structure of the SiC device. To achieve this, a MOS structure, a channel region below the MOS structure, and a diffusion region adjacent to the channel region and electrically connected to a source electrode are provided near the boundary between the active region and the terminal region of the semiconductor chip. In the semiconductor chip, holes accumulated within the substrate in the terminal region are eliminated by supplying electrons to the diffusion region and the channel region, while the gate electrode configuring the MOS structure is turned on.

Description

Technisches GebietTechnical area

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, ein Leistungsmodul, eine Stromrichtvorrichtung, ein Fahrzeug und ein Schienenfahrzeug. Insbesondere bezieht sich die vorliegende Erfindung auf eine Struktur einer Leistungsvorrichtung unter Verwendung von Siliziumcarbid.The present invention relates to a semiconductor device, a power module, a power conversion device, a vehicle and a rail vehicle. More particularly, the present invention relates to a structure of a power device using silicon carbide.

Stand der TechnikState of the art

Halbleiterleistungsvorrichtungen erfordern nicht nur eine hohe Durchbruchspannung, sondern auch einen niedrigen Widerstand im eingeschalteten Zustand und einen niedrigen Schaltverlust. Silizium-Leistungsvorrichtungen (Si-Leistungsvorrichtungen), die derzeit hauptsächlich verwendet werden, erreichen jedoch die theoretische Grenze ihrer Leistungsfähigkeit. Die dielektrische Durchbruchfeldstärke von Siliziumcarbid (SiC) ist ungefähr um eine Stelle größer als diejenige von Si. Somit kann der Widerstand der Vorrichtung durch Reduzieren der Dicke der Driftschicht zum Halten der Durchbruchspannung um ungefähr ein Zehntel und durch Erhöhen der Störstellenkonzentration um ungefähr das Hundertfache theoretisch um drei oder mehr Stellen reduziert werden. Zusätzlich ist Betrieb bei hoher Temperatur für SiC mit einer Bandlücke, die drei Mal größer ist als diejenige von Si, möglich, so dass erwartet wird, dass die Leistungsfähigkeit des SiC-Halbleiters die Leistungsfähigkeit der Si-Halbleitervorrichtung übersteigt.Semiconductor power devices not only require high breakdown voltage but also low on-resistance and low switching loss. However, silicon power devices (Si power devices), which are currently mainly used, reach the theoretical limit of their performance. The breakdown dielectric strength of silicon carbide (SiC) is approximately one point larger than that of Si. Thus, by reducing the thickness of the drift layer to maintain the breakdown voltage by about one tenth, and by increasing the impurity concentration by about one hundred times, the resistance of the device can theoretically be reduced by three or more digits. In addition, high-temperature operation for SiC having a band gap three times larger than that of Si is possible, so that the performance of the SiC semiconductor is expected to exceed the performance of the Si semiconductor device.

Durch Fokussieren auf die vorstehend beschriebenen Vorteile von SiC sind MOSFET (Metalloxidhalbleiter-Feldeffekttransistor), Sperrschicht-FET oder IGBT (Bipolartransistor mit isoliertem Gate) untersucht und als eine Schaltvorrichtung, die ein SiC-Substrat verwendet, entwickelt worden.By focusing on the advantages of SiC described above, MOSFET (Metal Oxide Semiconductor Field Effect Transistor), junction FET or IGBT (insulated gate bipolar transistor) have been studied and developed as a switching device using a SiC substrate.

Ferner sind Schutzring, FLR (feldbegrenzender Ring) oder JTE (Sperrschichtanschlusserweiterung) als eine Struktur bekannt, die in dem Anschlussbereich eines Halbleiterchips, der SiC verwendet, gebildet wird, um die Durchbruchspannung des Halbleiterchips zu erhöhen.Further, guard ring, FLR (Field Limiting Ring) or JTE (Junction Terminal Extension) are known as a structure formed in the terminal area of a semiconductor chip using SiC to increase the breakdown voltage of the semiconductor chip.

Patentliteratur 1 ( japanische ungeprüfte Anwendung Veröffentlichungs-Nr. 2012-231011 ) beschreibt ein Verfahren zum Bereitstellen eines IGBT in einem Transistorbereich auf einer Driftschicht und Bilden einer Schein-Gate-Elektrode auf der Driftschicht zwischen dem Transistorbereich und dem peripheren Anschlussbereich durch eine dünne Isolierschicht. Das hier beschriebene Verfahren extrahiert Ladungsträger innerhalb der Driftschicht durch Anlegen einer Spannung an die Schein-Gate-Elektrode.Patent Literature 1 ( Japanese unaudited application Publication No. 2012-231011 ) describes a method for providing an IGBT in a transistor region on a drift layer and forming a dummy gate electrode on the drift layer between the transistor region and the peripheral terminal region through a thin insulating layer. The method described herein extracts carriers within the drift layer by applying a voltage to the dummy gate.

Entgegenhaltungsliste PatentliteraturDocumentation List Patent Literature

  • Patentliteratur 1: Japanische ungeprüfte Patentschrift Veröffentlichung Nr. 2012-231011 Patent Literature 1: Japanese Unexamined Patent Publication No. 2012-231011

Zusammenfassung der ErfindungSummary of the invention

Technisches ProblemTechnical problem

In einer Leistungsvorrichtung, in der Transistoren und dergleichen auf einem SiC-Substrat gebildet sind, verteilt sich eine Depletionsschicht über den Anschlussbereich, wenn eine Rückwärtsvorspannung angelegt wird. In diesem Fall werden Ladungen in dem Anschlussbereich eines Halbleiterchips akkumuliert, wenn der MOSFET abgeschaltet wird, nämlich wenn der MOSFET auf einen Sperrzustand umgeschaltet wird. Somit ist ein Problem vorhanden, dass die Durchbruchspannung im Vergleich zu der anfänglichen Durchbruchspannung reduziert ist, wenn er langfristig verwendet wird.In a power device in which transistors and the like are formed on a SiC substrate, a depletion layer spreads over the terminal region when a reverse bias voltage is applied. In this case, charges are accumulated in the terminal region of a semiconductor chip when the MOSFET is turned off, namely, when the MOSFET is switched to a blocking state. Thus, there is a problem that the breakdown voltage is reduced compared to the initial breakdown voltage when used long term.

In dem Fall des Halbleiterchips, der mit einer Vorrichtung versehen ist, deren Betriebsverhalten langsam ist, wie z. B. einem IGBT, ist es möglich, überschüssige Ladungsträger (Löcher) durch Bereitstellen einer Schein-Gate-Elektrode und Bilden einer Inversionsschicht innerhalb der Driftschicht unterhalb der Schein-Gate-Elektrode zu eliminieren, wie in Patentliteratur 1 beschrieben ist. Selbst wenn die Schein-Gate-Elektrode auf dem Halbleiterchip gebildet ist, der eine Vorrichtung wie z. B. einen MOSFET enthält, der Hochgeschwindigkeitsschaltoperationen ausführt, kann das Bilden der Inversionsschicht jedoch nicht mit der Akkumulierung von Ladungsträgern Schritt halten, so dass es schwierig ist, die Ladungsträger vollständig zu eliminieren. Somit kann die Reduzierung der Durchbruchspannung nicht verhindert werden.In the case of the semiconductor chip which is provided with a device whose performance is slow, such. As an IGBT, it is possible to eliminate excess charge carriers (holes) by providing a dummy gate electrode and forming an inversion layer within the drift layer below the dummy gate electrode, as described in Patent Literature 1. Even if the dummy gate electrode is formed on the semiconductor chip, a device such. For example, if a MOSFET carrying out high-speed switching operations carries out the formation of the inversion layer but can not keep up with the accumulation of carriers, it is difficult to completely eliminate the carriers. Thus, the reduction of the breakdown voltage can not be prevented.

Um die Reduzierung der Durchbruchspannung zu verhindern, kann es möglich sein, die Breite des Anschlussbereichs, der FLR und dergleichen aufweist, zu erhöhen. In diesem Fall ist jedoch ein Problem vorhanden, dass die Größe des Halbleiterchips zunimmt. Ferner werden, selbst wenn die Fläche des Anschlussbereichs erhöht wird, die Ladungsträger nicht eliminiert und werden allmählich akkumuliert, so dass der dielektrische Durchbruch nicht verhindert werden kann.In order to prevent the reduction of the breakdown voltage, it may be possible to increase the width of the terminal region having the FLR and the like. In this case, however, there is a problem that the size of the semiconductor chip increases. Further, even if the area of the terminal region is increased, the carriers are not eliminated and are gradually accumulated, so that the dielectric breakdown can not be prevented.

Das Vorstehende und andere Ziele und neuartige Merkmale der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung und den begleitenden Zeichnungen offensichtlich.The foregoing and other objects and novel features of the present invention will become apparent from the following detailed description and the accompanying drawings.

Lösung des Problems the solution of the problem

Eine typische aus den Erfindungen, die in der vorliegenden Anmeldung offenbart sind, ist kurz wie folgt erläutert.A typical one of the inventions disclosed in the present application is briefly explained as follows.

Eine Halbleitervorrichtung gemäß einer typischen Ausführungsform weist eine MOS-Struktur, die mit einem Diffusionsbereich und einen Kanal versehen ist, die mit der Source elektrisch verbunden sind, in der Nähe der Grenze zwischen dem aktiven Bereich und dem Anschlussbereich eines Halbleiterchips auf.A semiconductor device according to a typical embodiment has a MOS structure provided with a diffusion region and a channel electrically connected to the source in the vicinity of the boundary between the active region and the terminal region of a semiconductor chip.

Vorteilhafte Effekte der ErfindungAdvantageous Effects of the Invention

Gemäß einer typischen Ausführungsform ist es möglich zu verhindern, dass die Durchbruchspannung der SiC-Vorrichtung reduziert wird, und die SiC-Vorrichtung zu miniaturisieren und dadurch die Verbesserung der Leistungsfähigkeit. der Halbleitervorrichtung zu ermöglichen. Infolgedessen ist es möglich, die Leistungsfähigkeit von Leistungsmodulen, Stromrichteinrichtungen, Fahrzeugen und Schienenfahrzeugen zu verbessern.According to a typical embodiment, it is possible to prevent the breakdown voltage of the SiC device from being reduced, and to miniaturize the SiC device, thereby improving the performance. allow the semiconductor device. As a result, it is possible to improve the performance of power modules, power converters, vehicles and rail vehicles.

Kurzbeschreibung der ZeichnungenBrief description of the drawings

1 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. 1 FIG. 10 is a plan view of a semiconductor device according to a first embodiment of the present invention. FIG.

2 ist eine vergrößerte Draufsicht eines Abschnitts von 1. 2 is an enlarged plan view of a portion of 1 ,

3 ist eine Querschnittsansicht, genommen entlang einer Linie A-A von 2. 3 is a cross-sectional view taken along a line AA of 2 ,

4 ist eine Querschnittsansicht, genommen entlang einer Linie B-B von 2. 4 is a cross-sectional view taken along a line BB of 2 ,

5 ist eine Querschnittsansicht, die den Effekt der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. 5 FIG. 15 is a cross-sectional view illustrating the effect of the semiconductor device according to the first embodiment of the present invention. FIG.

6 ist ein Ablaufplan des Herstellungsprozesses der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung. 6 FIG. 10 is a flowchart of the manufacturing process of the semiconductor device according to the first embodiment of the present invention. FIG.

7 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. 7 FIG. 15 is a cross-sectional view illustrating a method of manufacturing the semiconductor device according to the first embodiment of the present invention. FIG.

8 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu. 7 darstellt. 8th FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor device as follows. FIG. 7 represents.

9 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 8 darstellt. 9 FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor device as follows. FIG 8th represents.

10 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 9 darstellt. 10 FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor device as follows. FIG 9 represents.

11 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 10 darstellt. 11 FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor device as follows. FIG 10 represents.

12 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 11 darstellt. 12 FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor device as follows. FIG 11 represents.

13 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 12 darstellt. 13 FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor device as follows. FIG 12 represents.

14 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 13 darstellt. 14 FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor device as follows. FIG 13 represents.

15 ist eine vergrößerte Draufsicht eines Abschnitts einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 15 FIG. 10 is an enlarged plan view of a portion of a semiconductor device according to a second embodiment of the present invention. FIG.

16 ist eine Querschnittsansicht, genommen entlang einer Linie C-C von 15. 16 FIG. 12 is a cross-sectional view taken along a line CC of FIG 15 ,

17 ist ein Schaltplan einer Stromrichtvorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 17 FIG. 10 is a circuit diagram of a power conversion apparatus according to a third embodiment of the present invention. FIG.

18 ist ein Schaltplan einer Stromrichtvorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung. 18 Fig. 10 is a circuit diagram of a power conversion apparatus according to a fourth embodiment of the present invention.

19 ist ein Blockdiagramm, das die Konfiguration eines Elektrofahrzeugs gemäß einer fünften Ausführungsform der vorliegenden Erfindung schematisch zeigt. 19 FIG. 10 is a block diagram schematically showing the configuration of an electric vehicle according to a fifth embodiment of the present invention. FIG.

20 ist ein Schaltplan eines Aufwärtswandlers gemäß der fünften Ausführungsform der vorliegenden Erfindung. 20 Fig. 10 is a circuit diagram of a boost converter according to the fifth embodiment of the present invention.

21 ist ein Schaltplan eines Gleichrichters und eines Inverters in einem Schienenfahrzeug gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. 21 FIG. 12 is a circuit diagram of a rectifier and an inverter in a rail vehicle according to a sixth embodiment of the present invention. FIG.

Beschreibung von AusführungsformenDescription of embodiments

Nachstehend werden bevorzugte Ausführungsformen der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen aus führlich beschrieben. Es wird darauf hingewiesen, dass in den Zeichnungen zum Beschreiben der Ausführungsformen dieselben oder ähnliche Teile durch dieselben Bezugszeichen bezeichnet sind und ihre wiederholte Beschreibung weggelassen wird. Ferner werden in den Ausführungsformen grundsätzlich die Beschreibung derselben oder ähnlicher Teile nicht wiederholt, sofern nicht anders notwendig. Außerdem kann in den Zeichnungen, die Ausführungsformen darstellen, Schraffieren selbst in einer Draufsicht verwendet sein, um die Konfiguration leicht verständlich zu machen.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the Drawings for describing the embodiments the same or similar parts are denoted by the same reference numerals and their repeated description is omitted. Further, in the embodiments, basically, the description of the same or similar parts will not be repeated unless otherwise necessary. In addition, in the drawings illustrating embodiments, hatching may be used even in a plan view to make the configuration easy to understand.

Ferner geben die Zeichen ”–” und ”+” die relative Konzentration von Störstellen an, die n-Typ- oder p-Typ-Leitfähigkeit aufweisen. Beispielsweise steigt in dem Fall von n-Typ-Störstellen die Störstellenkonzentration in der Reihenfolge von ”n–”, ”n” und ”n+” an. Ferner kann in der vorliegenden Anmeldung ein Halbleitersubstrat, das SiC (Siliziumcarbid) enthält, auch als ein SiC-Substrat bezeichnet sein. Darüber hinaus können in der vorliegenden Anmeldung ein SiC-Substrat und eine Epitaxieschicht, die auf dem SiC-Substrat gebildet ist, gemeinsam als ein Substrat bezeichnet sein.Further, the characters "-" and "+" indicate the relative concentration of impurities having n-type or p-type conductivity. For example, in the case of n-type impurities, the impurity concentration increases in the order of "n - ", "n" and "n + ". Further, in the present application, a semiconductor substrate containing SiC (silicon carbide) may also be referred to as a SiC substrate. Moreover, in the present application, a SiC substrate and an epitaxial layer formed on the SiC substrate may be collectively referred to as a substrate.

Erste AusführungsformFirst embodiment

Die Konfiguration eines Halbleiterchips, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, wird nachstehend mit Bezug auf die 1 bis 5 beschrieben. 1 ist eine Draufsicht eines Halbleiterchips, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist. 2 ist eine vergrößerte Draufsicht der Fläche, die in 1 durch die gestrichelte Linie umgeben ist. 3 ist eine Querschnittsansicht, genommen entlang einer Linie A-A von 2. 4 ist eine Querschnittsansicht, genommen entlang einer Linie B-B von 2. 5 ist eine Querschnittsansicht, die den Effekt der Halbleitervorrichtung der vorliegenden Ausführungsform darstellt.The configuration of a semiconductor chip which is a semiconductor device according to the present embodiment will be described below with reference to FIGS 1 to 5 described. 1 FIG. 12 is a plan view of a semiconductor chip which is a semiconductor device according to the present embodiment. 2 is an enlarged plan view of the area in 1 surrounded by the dashed line. 3 is a cross-sectional view taken along a line AA of 2 , 4 is a cross-sectional view taken along a line BB of 2 , 5 FIG. 12 is a cross-sectional view illustrating the effect of the semiconductor device of the present embodiment. FIG.

Wie in 1 gezeigt ist, ist ein Halbleiterchip CP, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, durch Bereitstellen von mehreren MOSFETs mit Zellenstruktur auf einem SiC-Substrat konfiguriert. Der Halbleiterchip CP weist eine rechteckige Form in einer Draufsicht auf. In einer Draufsicht sind sowohl eine Gate-Kontaktstelle GP, an die eine Gate-Spannung von einer externen Steuerungsschaltung (nicht gezeigt) angelegt ist, als auch eine Source-Kontaktstelle SP, an die eine Source-Spannung angelegt ist, auf dem aktiven Bereich in der Mitte des Halbleiterchips CP gebildet. Obwohl nicht gezeigt sind mehrere Einheiten, die die MOSFETs konfigurieren, in dem aktiven Bereich unterhalb der Source-Kontaktstelle SP angeordnet. In 1 sind die Gate-Kontaktstelle GP und die Source-Kontaktstelle SP schraffiert, um die Figur leicht verständlich zu machen.As in 1 15, a semiconductor chip CP which is a semiconductor device according to the present embodiment is configured by providing a plurality of cell-patterned MOSFETs on a SiC substrate. The semiconductor chip CP has a rectangular shape in a plan view. In a plan view, both a gate pad GP, to which a gate voltage from an external control circuit (not shown) is applied, and a source pad SP, to which a source voltage is applied, are on the active region in FIG the center of the semiconductor chip CP formed. Although not shown, a plurality of devices configuring the MOSFETs are disposed in the active region below the source pad SP. In 1 For example, the gate pad GP and the source pad SP are hatched to make the figure easy to understand.

Der Halbleiterchip CP weist einen Anschlussbereich auf, der den aktiven Bereich in einer Draufsicht umgibt. Der Anschlussbereich ist ein ringförmiger Bereich entlang den vier Seiten des Halbleiterchips CP. Der Anschlussbereich weist einen Extraktionsbereich 18 auf, der sowohl eine MOS-Struktur (Metalloxidhalbleiter-Struktur) mit einem Diffusionsbereich als auch einen Abschwächungsbereich 19 des elektrischen Felds, der eine Außenseite des Extraktionsbereichs 18 in einer Draufsicht umgibt und einen FLR (feldbegrenzenden Ring) aufweist, der nachstehend beschrieben ist, enthält. Mit anderen Worten ist der Extraktionsbereich 18 zwischen dem aktiven Bereich und dem Abschwächungsbereich 19 des elektrischen Felds innerhalb des Anschlussbereichs vorhanden. Ein Abschnitt des Extraktionsbereichs 18 überlappt die Source-Kontaktstelle SP in einer Draufsicht. Mit anderen Worten überlappt das Ende der Source-Kontaktstelle SP den Anschlussbereich 1B in einer Draufsicht.The semiconductor chip CP has a connection region which surrounds the active region in a plan view. The terminal region is an annular region along the four sides of the semiconductor chip CP. The connection area has an extraction area 18 which has both a MOS structure (metal oxide semiconductor structure) having a diffusion region and a weakening region 19 of the electric field, which is an outside of the extraction area 18 in a plan view and having an FLR (field-limiting ring) described below. In other words, the extraction area 18 between the active area and the attenuation area 19 of the electric field within the connection area. A section of the extraction area 18 overlaps the source pad SP in a plan view. In other words, the end of the source pad SP overlaps the terminal region 1B in a top view.

2 zeigt eine vergrößerte Draufsicht des Bereichs, der durch die gestrichelte Linie in 1 umgeben ist, der der Bereich ist, der von einer Seite des Endes des Halbleiterchips CP zu dem aktiven Bereich bedeckt. Wie in 2 gezeigt ist, weist der Halbleiterchip CP (siehe 1) eine Epitaxieschicht 2, die die Driftschicht enthält, auf dem Halbleitersubstrat (nicht gezeigt) auf. 2 zeigt im Prinzip die Oberseite der Epitaxieschicht 2, in der Komponenten wie z. B. dünne Gate-Isolierschicht, Silizidschicht, dünne Isolierzwischenschicht, Kontaktstecker, Kontaktstelle und dünne Passivierungsschicht weggelassen sind. Die in 2 gezeigte Struktur enthält verschiedene Halbleiterbereiche, die alle in der Epitaxieschicht 2 und der Oberseite der Epitaxieschicht 2 gebildet sind, außer den Gate-Elektroden 13 und 14. In 2 ist das Profil der jeweiligen Gate-Elektroden 13 und 14 durch gestrichelte Linien gezeigt, und der Bereich, in dem die Gate-Elektroden 13 und 14 gebildet sind, ist schraffiert. 2 shows an enlarged plan view of the area indicated by the dashed line in 1 which is the area covered from one side of the end of the semiconductor chip CP to the active area. As in 2 is shown, the semiconductor chip CP (see 1 ) an epitaxial layer 2 including the drift layer on the semiconductor substrate (not shown). 2 in principle shows the top of the epitaxial layer 2 in which components such. Thin gate insulating layer, silicide layer, thin insulating interlayer, contact plug, pad and thin passivation layer are omitted. In the 2 The structure shown contains various semiconductor regions, all in the epitaxial layer 2 and the top of the epitaxial layer 2 are formed except the gate electrodes 13 and 14 , In 2 is the profile of the respective gate electrodes 13 and 14 shown by dashed lines, and the area in which the gate electrodes 13 and 14 are hatched.

In 2 sind das Ende des Halbleiterchips CP (siehe 1) und der Anschlussbereich 1B auf der linken Seite der Figur gezeigt, während der aktive Bereich 1A in der Mitte des Halbleiterchips CP auf der rechten Seite der Figur gezeigt ist. Mehrere Einheitszellen 20, die MOSFETs konfigurieren, sind nebeneinander in dem aktiven Bereich 1A angeordnet. Die Einheitszelle 20 ist innerhalb der Epitaxieschicht 2 gebildet. Die Einheitszelle 20 weist verschiedene Halbleiterbereiche auf, die zu der Oberseite der Epitaxieschicht 2 freigelegt sind. Mit anderen Worten weist die Einheitszelle 20 einen Body-Bereich 4, einen Source-Bereich 7 und einen Potentialfestlegungsbereich 9 auf. In jeder Einheitszelle 20 ist der Source-Bereich 7 so gebildet, dass er die Peripherie des Potentialfestlegungsbereichs 9 in einer Draufsicht umgibt, und der Body-Bereich 4 ist so gebildet, dass er die Peripherie des Potentialfestlegungsbereichs 9 und den Source-Bereich 7 in einer Draufsicht umgibt.In 2 are the end of the semiconductor chip CP (see 1 ) and the connection area 1B shown on the left side of the figure, while the active area 1A is shown in the center of the semiconductor chip CP on the right side of the figure. Several unit cells 20 that configure MOSFETs are side by side in the active area 1A arranged. The unit cell 20 is inside the epitaxial layer 2 educated. The unit cell 20 has various semiconductor regions leading to the top of the epitaxial layer 2 are exposed. In other words, the unit cell 20 a body area 4 , a source area 7 and a potential fixing area 9 on. In every unit cell 20 is the source area 7 so formed that it is the periphery of the potential fixing region 9 in a plan view surrounds, and the body area 4 is formed so that it is the periphery of the Potential defining area 9 and the source area 7 surrounds in a plan view.

Die Gate-Elektrode 12 ist nicht innerhalb des Bereichs gebildet, der durch die gestrichelte Linie innerhalb der Einheitszelle 20 umgeben ist, in dem der Kontaktstecker (nicht gezeigt) gebildet ist, um den Potentialfestlegungsbereich 9 und den Source-Bereich 7 mit Strom zu versorgen. Die Epitaxieschicht 2, in der der Body-Bereich 4 und andere Bereiche nicht gebildet sind, liegt zwischen den jeweiligen Einheitszellen 20. Die Gate-Elektrode 12, die über einem breiten Gebiet der Epitaxieschicht 2 innerhalb des aktiven Bereichs 1A gebildet ist, ist mit der Gate-Kontaktstelle GP elektrisch verbunden (siehe 1). Ferner ist der Kontaktstecker mit der Source-Kontaktstelle SP elektrisch verbunden (siehe 1).The gate electrode 12 is not formed within the area indicated by the dashed line within the unit cell 20 in which the contact plug (not shown) is formed around the potential fixing portion 9 and the source area 7 to supply electricity. The epitaxial layer 2 in which the body area 4 and other areas are not formed, lies between the respective unit cells 20 , The gate electrode 12 covering a wide area of the epitaxial layer 2 within the active area 1A is formed, is electrically connected to the gate pad GP (see 1 ). Furthermore, the contact plug is electrically connected to the source pad SP (see 1 ).

Der Body-Bereich 5 ist so gebildet, dass er eine Gruppe der Einheitszellen 20 innerhalb des aktiven Bereichs 1A umgibt. Der Body-Bereich 5 ist so gebildet, dass er den aktiven Bereich 1A und den Anschlussbereich 1B überlappt. Mit anderen Worten ist der Body-Bereich 5 so gebildet, dass er das Ende der Gate-Elektrode 12 in einer Draufsicht überlappt. Sowohl mehrere Source-Bereiche 8, die Diffusionsbereiche sind, als auch ein Potentialfestlegungsbereich 10, der ein Diffusionsbereich ist, sind auf der Oberseite der Epitaxieschicht 2 innerhalb des Body-Bereichs 5 des Anschlussbereichs 1B gebildet. Ferner ist in dem Anschlussbereich 1B die Gate-Elektrode 13 in dem Bereich gebildet, der benachbart dem Source-Bereich ist und sich genau oberhalb des Bereichs auf der Seite des Endes des Halbleiterchips als der Source-Bereich 8 befindet, durch die dünne Gate-Isolierschicht (nicht gezeigt). In der vorliegenden Anmeldung ist die Struktur, in der die Gate-Elektrode auf dem Substrat durch die dünne Isolierschicht wie vorstehend beschrieben gebildet ist, als die MOS-Struktur bezeichnet.The body area 5 is formed so that it is a group of unit cells 20 within the active area 1A surrounds. The body area 5 is formed so that it is the active area 1A and the connection area 1B overlaps. In other words, the body area 5 formed so that it is the end of the gate electrode 12 overlaps in a plan view. Both multiple source areas 8th , which are diffusion regions, as well as a potential fixing region 10 which is a diffusion region are on top of the epitaxial layer 2 within the body area 5 of the connection area 1B educated. Further, in the connection area 1B the gate electrode 13 is formed in the region adjacent to the source region and located just above the region on the side of the end of the semiconductor chip as the source region 8th through the thin gate insulating layer (not shown). In the present application, the structure in which the gate electrode is formed on the substrate through the thin insulating layer as described above is referred to as the MOS structure.

Der Body-Bereich 5 und der Potentialfestlegungsbereich 10 sind ringförmige runde Halbleiterbereiche, die in dem Extraktionsbereich des in 1 gezeigten Halbleiterchips CP gebildet sind. Ferner ist die Gate-Elektrode 13 eine ringförmige dünne Halbleiterschicht, die in dem Extraktionsbereich des in 1 gezeigten Halbleiterchips CP gebildet ist. Der Potentialfestlegungsbereich 10 mit einem ringförmigen Aufbau in der Draufsicht ist so gebildet, dass er beinahe die gesamte Peripherie der jeweiligen Source-Bereiche 8 umgibt, die auf der Seite des Endes des Halbleiterchips in Bezug auf den Potentialfestlegungsbereich 10 gebildet sind. Ganz besonders weist jeder der Source-Bereiche 8 eine rechteckige Form in der Draufsicht auf, in der der Potentialfestlegungsbereich 10 in der Nähe des Source-Bereichs 8 entlang der Seite des Source-Bereichs 8 gebildet ist.The body area 5 and the potential fixing range 10 are circular, round semiconductor regions located in the extraction region of the in 1 shown semiconductor chips CP are formed. Further, the gate electrode 13 an annular thin semiconductor layer which is in the extraction region of the in 1 shown semiconductor chip CP is formed. The potential fixing range 10 with an annular structure in the plan view is formed so as to cover almost the entire periphery of the respective source regions 8th surrounding on the side of the end of the semiconductor chip with respect to the potential fixing region 10 are formed. In particular, each of the source areas 8th a rectangular shape in the plan view, in which the potential fixing area 10 near the source area 8th along the side of the source area 8th is formed.

Mit anderen Worten sind die Source-Bereiche 8 nebeneinander entlang der Ausdehnungsrichtung des Anschlussbereichs 1B gebildet. Dann ist ein Abschnitt des Potentialfestlegungsbereichs 10 zwischen den benachbarten Source-Bereichen 8 in dieser Richtung gebildet. Der Body-Bereich 5 ist zwischen jedem der Source-Bereiche 8 und dem Potentialfestlegungsbereich in der Peripherie jedes der Source-Bereiche 8 gebildet. Der Potentialfestlegungsbereich 10 ist nicht zwischen einem spezifischen Source-Bereich 8 und dem Ende des Halbleiterchips in der Nähe des Source-Bereichs 8 gebildet. Ferner erstreckt sich der Potentialfestlegungsbereich 10 zwischen den benachbarten Source-Bereichen 8 in der Ausdehnungsrichtung des Anschlussbereichs 1B zu dem Bereich auf der Seite des Endes des Halbleiterchips als der Source-Bereich 8. Der Potentialfestlegungsbereich 10 ist näher an dem Ende des Halbleiterchips als der Source-Bereich 8.In other words, the source areas 8th next to each other along the extension direction of the connection area 1B educated. Then is a section of the potential fixing area 10 between the adjacent source regions 8th formed in this direction. The body area 5 is between each of the source areas 8th and the potential fixing region in the periphery of each of the source regions 8th educated. The potential fixing range 10 is not between a specific source area 8th and the end of the semiconductor chip near the source region 8th educated. Furthermore, the potential setting range extends 10 between the adjacent source regions 8th in the extension direction of the connection area 1B to the region on the side of the end of the semiconductor chip as the source region 8th , The potential fixing range 10 is closer to the end of the semiconductor chip than the source region 8th ,

Die Oberseite des Body-Bereichs 5, der der Bereich benachbart dem Source-Bereich 8 und näher an dem Ende des Halbleiterchips als der Source-Bereich 8 ist, ist der Bereich, wo ein Kanal gebildet ist. Ein Abschnitt auf der Seite des aktiven Bereichs 1A der Gate-Elektrode 13 genau oberhalb des speziellen Bereichs überlappt den Source-Bereich 8 und den Potentialfestlegungsbereich 10 in einer Draufsicht.The top of the body area 5 which is the area adjacent to the source area 8th and closer to the end of the semiconductor chip than the source region 8th is, is the area where a channel is formed. A section on the side of the active area 1A the gate electrode 13 just above the special area overlaps the source area 8th and the potential fixing range 10 in a top view.

Die mehreren FLRs 6 sind innerhalb des Abschwächungsbereichs 19 des elektrischen Felds gebildet (siehe 1), der der Bereich näher an dem Ende des Halbleiterchips als der Body-Bereich 5, der Source-Bereich 8, der Potentialfestlegungsbereich 10 und die Gate-Elektrode 13 ist, um das elektrische Feld innerhalb des Substrats in dem Anschlussbereich der Halbleitervorrichtung abzuschwächen. Jeder der FLRs 6 ist der Halbleiterbereich, der auf der Oberseite der Epitaxieschicht 2 auf dieselbe Weise wie die Body-Bereiche 4 und 5 gebildet ist. Jeder der FLRs 6 ist in einer ringförmigen Form so gebildet, dass er den aktiven Bereich 1A umgibt.The several FLRs 6 are within the attenuation range 19 formed of the electric field (see 1 ), which is the area closer to the end of the semiconductor chip than the body area 5 , the source area 8th , the potential setting range 10 and the gate electrode 13 is to attenuate the electric field within the substrate in the terminal region of the semiconductor device. Each of the FLRs 6 is the semiconductor region that lies on top of the epitaxial layer 2 in the same way as the body areas 4 and 5 is formed. Each of the FLRs 6 is formed in an annular shape so that it is the active area 1A surrounds.

Es wird darauf hingewiesen, dass die Grenze zwischen dem aktiven Bereich 1A und dem Anschlussbereich 1B hier durch das Ende der Gate-Elektrode 14 definiert ist. Die Grenze könnte jedoch an anderen Orten existieren. Beispielsweise könnte der Extraktionsbereich 18 (siehe 1), in dem der Body-Bereich 5, der Source-Bereich 8, der Potentialfestlegungsbereich 10 und die Gate-Elektrode 13 gebildet sind, in dem aktiven Bereich 1A enthalten sein. Ferner könnte die Grenze zwischen den benachbarten Body-Bereichen 4 und 5 existieren. In jedem Fall ist der Extraktionsbereich 18 in der Nähe der Grenze zwischen dem aktiven Bereich 1A und dem Anschlussbereich 1B gebildet. Ferner könnte sich der Extraktionsbereich 18 zwischen dem aktiven Bereich 1A und dem Anschlussbereich 1B befinden. Die Breite des Anschlussbereichs 1B entlang einer Seite des rechteckigen Halbleiterchips ist beispielsweise ungefähr 200 bis 300 μm.It should be noted that the boundary between the active area 1A and the connection area 1B here through the end of the gate electrode 14 is defined. However, the border could exist in other places. For example, the extraction area could 18 (please refer 1 ), in which the body area 5 , the source area 8th , the potential setting range 10 and the gate electrode 13 are formed in the active area 1A be included. Furthermore, the border between the adjacent body areas could 4 and 5 exist. In any case, the extraction area 18 near the boundary between the active area 1A and the connection area 1B educated. Furthermore, the extraction area could be 18 between the active area 1A and the connection area 1B are located. The width of the connection area 1B along one side of the Rectangular semiconductor chips, for example, about 200 to 300 microns.

3 zeigt den Querschnitt des Halbleiterchips in dem Bereich, der die Linie A-A in 2 überlappt, nämlich in dem Bereich, der den aktiven Bereich 1A und den Anschlussbereich 1B überlappt und nicht den Source-Bereich 8 enthält (siehe 2). Die Struktur des Anschlussbereichs 1B in dem Ende des Halbleiterchips CP (siehe 1), die den SiC-MOSFET (Siliziumcarbid-MOSFET) enthält, ist auf der linken Seite von 3 gezeigt. Ferner ist die Struktur des aktiven Bereichs 1A in der Mitte des Halbleiterchips CP, der den SiCMOSFET enthält, auf der rechten Seite von 3 gezeigt. Mit anderen Worten ist der Querschnitt von mehreren SiCMOSFETs (nachstehend einfach als MOSFET bezeichnet) des aktiven Bereichs in dem Halbleiterchip CP auf der rechten Seite von 2 gezeigt. Der aktive Bereich 1A und der Anschlussbereich 1B sind einander entlang der Oberseite der Epitaxieschicht 2 benachbart. 3 shows the cross section of the semiconductor chip in the area that the line AA in 2 overlaps, namely in the area that the active area 1A and the connection area 1B overlaps and not the source area 8th contains (see 2 ). The structure of the connection area 1B in the end of the semiconductor chip CP (see 1 ) containing the SiC-MOSFET (silicon carbide MOSFET) is on the left side of FIG 3 shown. Further, the structure of the active region 1A in the middle of the semiconductor chip CP containing the SiCMOSFET on the right side of FIG 3 shown. In other words, the cross section of multiple SiCMOSFETs (hereinafter simply referred to as MOSFETs) of the active region in the semiconductor chip CP is on the right side of FIG 2 shown. The active area 1A and the connection area 1B are each other along the top of the epitaxial layer 2 adjacent.

Wie in 3 gezeigt ist, weist der Halbleiterchip, der die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, ein SiC-Substrat 1 auf, das ein Halbleitersubstrat aus SiC (Siliziumcarbid) ist. Das SiC-Substrat 1 ist das n-Typ-Halbleitersubstrat. Die Epitaxieschicht 2, die SiC beinhaltet und eine Driftschicht enthält, ist auf der Oberseite des SiC-Substrats 1 gebildet. Die Epitaxieschicht 2 ist die n–-Typ-Halbleiterschicht mit einer niedrigeren Störstellenkonzentration als das SiC-Substrat 1. Ein Drain-Bereich 3, der eine n+-Typ-Halbleiterschicht mit einer höheren Störstellenkonzentration als das SiC-Substrat 1 ist, ist auf der Unterseite des SiC-Substrats 1 gebildet. Beispielsweise ist N (Stickstoff) eine n-Typ-Störstelle, die in das SiC-Substrat 1, die Epitaxieschicht 2 und den Drain-Bereich 3 eingeführt ist.As in 3 is shown, the semiconductor chip, which is the semiconductor device according to the present embodiment, a SiC substrate 1 which is a semiconductor substrate of SiC (silicon carbide). The SiC substrate 1 is the n-type semiconductor substrate. The epitaxial layer 2 which includes SiC and contains a drift layer is on top of the SiC substrate 1 educated. The epitaxial layer 2 is the n - -type semiconductor layer having a lower impurity concentration than the SiC substrate 1 , A drain area 3 , which is an n + -type semiconductor layer having a higher impurity concentration than the SiC substrate 1 is on the bottom of the SiC substrate 1 educated. For example, N (nitrogen) is an n-type impurity present in the SiC substrate 1 , the epitaxial layer 2 and the drain area 3 is introduced.

Eine Drain-Elektrode 17 ist gebildet, die die Unterseite des SiC-Substrats 1 kontaktiert. Die Drain-Elektrode 17 ist mit dem Drain-Bereich 3 elektrisch verbunden. Obwohl nicht gezeigt ist eine Silizidschicht zwischen dem Drain-Bereich 3 und der Drain-Elektrode 17 gebildet. Die Drain-Elektrode 17 ist mit einer dünnen laminierten Schicht konfiguriert, die durch Laminieren nacheinander einer dünnen Titan-Schicht (Ti-Schicht), einer dünnen Nickel-Schicht (Ni-Schicht) und einer dünnen Gold-Schicht (Au-Schicht) von der Bodenseite des SiC-Substrats 1 gebildet ist. Die Dicke der dünnen laminierten Schicht ist beispielsweise ungefähr 0,5 bis 1 μm.A drain electrode 17 is formed, which is the bottom of the SiC substrate 1 contacted. The drain electrode 17 is with the drain area 3 electrically connected. Although not shown, there is a silicide layer between the drain region 3 and the drain electrode 17 educated. The drain electrode 17 is configured with a thin laminated layer formed by successively laminating a thin titanium layer (Ti layer), a thin nickel layer (Ni layer) and a thin gold layer (Au layer) from the bottom side of the SiC layer. substrate 1 is formed. The thickness of the thin laminated layer is, for example, about 0.5 to 1 μm.

Die Body-Bereiche 4 und 5, die die p–-Typ-Halbleiterbereiche sind, sind in einem Abstand voneinander auf der Oberseite der Epitaxieschicht 2 gebildet. Der Body-Bereich 4 ist in dem aktiven Bereich 1A gebildet, und der Body-Bereich 5 ist in dem Anschlussbereich 1B gebildet. Ferner sind in dem Anschlussbereich 1B die mehreren FLRs 6, die die p–-Typ-Halbleiterbereiche sind, nebeneinander in dem Bereich näher dem Ende des Halbleiterchips als der Body-Bereich 5 gebildet, nämlich in dem Abschwächungsbereich 19 des elektrischen Felds (siehe 1). Hier sind die FLRs 6 in dem Anschlussbereich 1B gebildet. Durch Bereitstellen des FLR 6 ist es möglich, die Konzentration des elektrischen Felds abzuschwächen, wenn eine Rückwärtsspannung an den MOSFET angelegt ist, so dass die Durchbruchspannung des Halbleiterchips an einem hohen Pegel gehalten werden kann. Es wird darauf hingewiesen, dass die Anschlussstruktur, die in dem Anschlussbereich 1B des Halbleiterchips gebildet ist, um das elektrische Feld abzuschwächen, nicht auf den FLR 6 beschränkt ist, sondern auch auf JTE (Sperrschichtanschlusserweiterung) oder Schutzring.The body areas 4 and 5 , which are the p - -type semiconductor regions, are at a distance from each other on the top of the epitaxial layer 2 educated. The body area 4 is in the active area 1A formed, and the body area 5 is in the connection area 1B educated. Further, in the connection area 1B the several FLRs 6 , which are the p - -type semiconductor regions, side by side in the region closer to the end of the semiconductor chip than the body region 5 formed, namely in the attenuation range 19 of the electric field (see 1 ). Here are the FLRs 6 in the connection area 1B educated. By providing the FLR 6 For example, it is possible to attenuate the concentration of the electric field when a reverse voltage is applied to the MOSFET, so that the breakdown voltage of the semiconductor chip can be maintained at a high level. It should be noted that the connection structure used in the connection area 1B of the semiconductor chip is formed to attenuate the electric field, not to the FLR 6 is limited, but also on JTE (junction connector extension) or guard ring.

Der Source-Bereich 7, der der n+-Typ-Halbleiterbereich ist, ist in der Mitte der Oberseite des Body-Bereichs 4 gebildet. Dann ist der Potentialfestlegungsbereich 9, der der p+-Typ-Halbleiterbereich ist, in der Mitte des Source-Bereichs 7 auf der Oberseite des Body-Bereichs 4 gebildet. Die Body-Bereiche 4, 5 und die FLRs 6 sind mit einer Tiefe von der Hälfte der Dicke der Epitaxieschicht 2 gebildet. Die Tiefe der Body-Bereiche 4 und 5 ist gleich der Tiefe des FLR 6. Der Potentialfestlegungsbereich 9 ist flacher gebildet als der Body-Bereich 4, und der Source-Bereich 7 ist flacher gebildet als der Potentialfestlegungsbereich 9.The source area 7 , which is the n + -type semiconductor region, is in the middle of the top of the body region 4 educated. Then the potential fixing range is 9 , which is the p + -type semiconductor region, in the middle of the source region 7 on top of the body area 4 educated. The body areas 4 . 5 and the FLRs 6 are at a depth of half the thickness of the epitaxial layer 2 educated. The depth of the body areas 4 and 5 is equal to the depth of the FLR 6 , The potential fixing range 9 is made shallower than the body area 4 , and the source area 7 is flatter than the potential fixing range 9 ,

In dem Anschlussbereich 1B ist der Potentialfestlegungsbereich 10, der der p+-Typ-Halbleiterbereich ist, auf der Oberseite des Body-Bereichs 5 gebildet. Der Potentialfestlegungsbereich 10 ist mit einer Tiefe gleich dem Potentialfestlegungsbereich 9 gebildet und ist flacher als der Body-Bereich 5 gebildet. Der Potentialfestlegungsbereich 10 ist durch den Body-Bereich 5 umgeben, außer der Oberseite des Potentialfestlegungsbereichs 10. Der Potentialfestlegungsbereich 9 ist der Bereich, um das Potential des Body-Bereichs 4 sicherzustellen, und der Potentialfestlegungsbereich 10 ist der Bereich, um das Potential des Body-Bereichs 5 sicherzustellen. Mit anderen Worten wird das Source-Potential dem Body-Bereich 4 aus einer dünnen Metallschicht 15, die eine Source-Kontaktstelle enthält, auf der Epitaxieschicht 2 durch den Potentialfestlegungsbereich 9 zugeführt. Gleichzeitig wird das Source-Potential dem Body-Bereich 5 aus einer dünnen Metallschicht 15, die die Source-Kontaktstelle enthält, auf der Epitaxieschicht 2 durch den Potentialfestlegungsbereich 10 zugeführt.In the connection area 1B is the potential fixing range 10 , which is the p + -type semiconductor region, on top of the body region 5 educated. The potential fixing range 10 is at a depth equal to the potential setting range 9 formed and is flatter than the body area 5 educated. The potential fixing range 10 is through the body area 5 surrounded, except the top of the potential fixing area 10 , The potential fixing range 9 is the area to the potential of the body area 4 ensure and the potential fixing range 10 is the area to the potential of the body area 5 sure. In other words, the source potential becomes the body region 4 from a thin metal layer 15 containing a source pad on the epitaxial layer 2 through the potential fixing area 9 fed. At the same time, the source potential becomes the body area 5 from a thin metal layer 15 containing the source pad, on the epitaxial layer 2 through the potential fixing area 10 fed.

Die p-Typ-Störstellen, die in die Body-Bereiche 4 und 5, die FLRs 6 und die Potentialfestlegungsbereiche 9 und 10 eingeführt sind, sind beispielsweise Aluminium (Al). Die Störstellenkonzentration der Potentialfestlegungsbereiche 9 und 10 ist höher als diejenige der Body-Bereiche 4, 5 und des FLR 6. Insbesondere ist die p-Typ-Störstellenkonzentration der Body-Bereiche 4, 5 und des FLR 6 beispielsweise 1 × 1017 bis 1 × 1018 cm–3, und die p-Typ-Störstellenkonzentration der Potentialfestlegungsbereiche 9 und 10 ist beispielsweise 1 × 1020 cm–3. Ferner sind die n-Typ-Störstellen, die in die Source-Bereiche 7 und 8 eingeführt sind, beispielsweise Stickstoff (N). Die Störstellenkonzentration der Source-Bereiche 7 und 8 ist höher als diejenige der Epitaxieschicht 2.The p-type impurities in the body areas 4 and 5 , the FLRs 6 and the potential setting areas 9 and 10 are introduced, for example, aluminum (Al). The impurity concentration of the potential fixing regions 9 and 10 is higher than the one of Body regions 4 . 5 and the FLR 6 , In particular, the p-type impurity concentration of the body regions 4 . 5 and the FLR 6 for example, 1 × 10 17 to 1 × 10 18 cm -3 , and the p-type impurity concentration of the potential-fixing regions 9 and 10 is for example 1 × 10 20 cm -3 . Furthermore, the n-type impurities that are in the source regions 7 and 8th are introduced, for example, nitrogen (N). The impurity concentration of the source regions 7 and 8th is higher than that of the epitaxial layer 2 ,

Eine dünne Gate-Isolierschicht aus beispielsweise Siliziumoxid (SiO2) ist auf der Epitaxieschicht 2 gebildet. Dann sind die Gate-Elektroden 12 und 13 aus beispielsweise einer dünnen Polysiliziumschicht nebeneinander mit derselben Höhe auf der Gate-Isolierschicht 11 gebildet. Die Gate-Elektrode 12 ist in dem aktiven Bereich 1A gebildet. Die Gate-Elektrode 12 ist über dem Bereich genau oberhalb des Body-Bereichs 4, der auf der Oberseite der Epitaxieschicht 2 benachbart dem Source-Bereich 7 gebildet ist, und genau oberhalb der Epitaxieschicht 2 zwischen den mehreren benachbarten Body-Bereichen 4 gebildet. Die Dicke der dünnen Gate-Isolierschicht 11 ist beispielsweise ungefähr 0,05 bis 0,15 μm. Die Dicke der Gate-Elektroden 12 und 13 ist beispielsweise ungefähr 0,2 bis 0,5 μm.A thin gate insulating layer of, for example, silicon oxide (SiO 2 ) is on the epitaxial layer 2 educated. Then the gate electrodes 12 and 13 for example, a thin polysilicon layer side by side with the same height on the gate insulating layer 11 educated. The gate electrode 12 is in the active area 1A educated. The gate electrode 12 is above the area just above the body area 4 lying on the top of the epitaxial layer 2 adjacent to the source region 7 is formed, and just above the epitaxial layer 2 between the several adjacent body areas 4 educated. The thickness of the thin gate insulating layer 11 For example, it is about 0.05 to 0.15 μm. The thickness of the gate electrodes 12 and 13 For example, it is about 0.2 to 0.5 μm.

Die Gate-Elektrode 13 ist in dem Anschlussbereich 1B und genau oberhalb des Body-Bereichs 4 gebildet. Sowohl Seitenwand und Oberseite jeder der Gate-Elektroden 12 und 13 als auch die Oberseite der dünnen Gate-Isolierschicht 11 sind mit der dünnen Isolierzwischenschicht 14 bedeckt. Beispielsweise ist die dünne Isolierzwischenschicht 14 aus Siliziumoxid gebildet. Mehrere Kontaktlöcher, die von der Oberseite der dünnen laminierten Schicht zu der Unterseite hindurchtreten, sind in der dünnen laminierten Schicht der Gate-Isolierschicht 11 und der dünnen Isolierzwischenschicht 14 geöffnet. Die Oberseite des Source-Bereichs 7 und die Oberseite des Potentialfestlegungsbereichs 9 sind an dem Boden des Kontaktlochs des aktiven Bereichs 1A freigelegt. Ferner sind die Oberseite des Source-Bereichs 8 (siehe 2 und 4) und die Oberseite des Potentialfestlegungsbereichs 10 an dem Boden des Kontaktlochs des Anschlussbereichs 1B freigelegt.The gate electrode 13 is in the connection area 1B and just above the body area 4 educated. Both sidewall and top of each of the gate electrodes 12 and 13 as well as the top of the thin gate insulating layer 11 are with the thin insulating interlayer 14 covered. For example, the thin insulating interlayer 14 made of silicon oxide. Multiple contact holes that pass from the top of the thin laminated layer to the bottom are in the thin laminated layer of the gate insulating layer 11 and the thin insulating interlayer 14 open. The top of the source area 7 and the top of the potential fixing region 9 are at the bottom of the contact hole of the active area 1A exposed. Further, the top of the source region 8th (please refer 2 and 4 ) and the top of the potential fixing region 10 at the bottom of the contact hole of the terminal area 1B exposed.

Die dünne Metallschicht 15 ist auf der dünnen Isolierzwischenschicht 14 und innerhalb der mehreren Kontaktlöcher gebildet. Die dünne Metallschicht 15, die in jedes Kontaktloch des aktiven Bereichs 1A eingebettet ist, ist mit dem Source-Bereich 7 und dem Potentialfestlegungsbereich 9 elektrisch verbunden. Die dünne Metallschicht 15 funktioniert als ein Kontaktstecker, um dem Source-Bereich 7 und dem Potentialfestlegungsbereich 9 ein vorbestimmtes Potential zuzuführen. Ferner ist die dünne Metallschicht 15, die in das Kontaktloch des Anschlussbereichs 1B eingebettet ist, mit dem Source-Bereich 8 (siehe 2 und 4) und dem Potentialfestlegungsbereich 10 elektrisch verbunden. Die dünne Metallschicht 5 funktioniert als ein Kontaktstecker, um dem Source-Bereich 8 und dem Potentialfestlegungsbereich 10 ein vorbestimmtes Potential zuzuführen.The thin metal layer 15 is on the thin insulating interlayer 14 and formed within the plurality of contact holes. The thin metal layer 15 placed in each contact hole of the active area 1A is embedded with the source area 7 and the potential fixing range 9 electrically connected. The thin metal layer 15 works as a contact plug to the source area 7 and the potential fixing range 9 to supply a predetermined potential. Further, the thin metal layer 15 that enters the contact hole of the connection area 1B is embedded, with the source area 8th (please refer 2 and 4 ) and the potential fixing range 10 electrically connected. The thin metal layer 5 works as a contact plug to the source area 8th and the potential fixing range 10 to supply a predetermined potential.

Beispielsweise weist die dünne Metallschicht 15 eine laminierte Struktur auf, in der nacheinander eine dünne Metallschicht (beispielsweise Titanschicht (Ti-Schicht)), eine dünne Titannitridschicht (TiN-Schicht) und eine dünne Aluminiumschicht (Al-Schicht) auf die dünne Isolierzwischenschicht 14 laminiert sind. Ferner, obwohl nicht gezeigt, ist die Silizidschicht zwischen dem Kontaktstecker der dünnen Metallschicht 15 und der Oberseite der Epitaxieschicht 2 gebildet.For example, the thin metal layer 15 a laminated structure in which a thin metal layer (for example, titanium layer (Ti layer)), a titanium nitride thin layer (TiN layer), and a thin aluminum layer (Al layer) are successively applied to the thin insulating interlayer 14 laminated. Further, although not shown, the silicide layer is between the contact plug of the thin metal layer 15 and the top of the epitaxial layer 2 educated.

Die Oberseite der dünnen Metallschicht 15, die auf der dünnen Isolierzwischenschicht 14 gebildet ist, konfiguriert die Source-Kontaktstelle SP (siehe 1). Mit anderen Worten sind die Source-Bereiche 7 und die Potentialfestlegungsbereiche 9 der mehreren MOSFETs jeweils elektrisch parallel verbunden und dann mit der Source-Kontaktstelle SP verbunden. Mit anderen Worten ist eine Source-Kontaktstelle SP mit den mehreren Source-Bereichen 7 elektrisch verbunden.The top of the thin metal layer 15 on the thin insulating interlayer 14 is formed configures the source pad SP (see 1 ). In other words, the source areas 7 and the potential setting areas 9 each of the plurality of MOSFETs electrically connected in parallel and then connected to the source pad SP. In other words, a source pad SP is with the multiple source regions 7 electrically connected.

Ferner, obwohl nicht gezeigt, tritt ein Abschnitt einer weiteren dünnen Metallschicht, die mit derselben Höhe wie die dünne Metallschicht 15 gebildet ist, durch die dünne Isolierzwischenschicht 14 hindurch und ist mit der Gate-Elektrode 12 elektrisch verbunden. Die Oberseite der speziellen dünnen Metallschicht konfiguriert die Gate-Kontaktstelle GP (siehe 1). Weil die dünne Isolierzwischenschicht 14 zwischen dem Kontaktstecker und der Gate-Elektrode 12 liegt, ist die Gate-Elektrode 12 von der dünnen Metallschicht 15 isoliert. Ähnlich ist, weil die dünne Isolierzwischenschicht 14 zwischen dem Kontaktstecker und der Gate-Elektrode 13 liegt, die Gate-Elektrode 13 von der dünnen Metallschicht 15 isoliert. Die dünne Metallschicht 15 ist genau oberhalb der Gate-Elektrode 13 angeschlossen. Die dünne Metallschicht 15 ist jedoch nicht genau oberhalb des FLR 6 gebildet.Further, although not shown, a portion of another thin metal layer having the same height as the thin metal layer enters 15 is formed, through the thin insulating interlayer 14 through and is with the gate electrode 12 electrically connected. The top of the special thin metal layer configures the gate pad GP (see 1 ). Because the thin insulating interlayer 14 between the contact plug and the gate electrode 12 is, is the gate electrode 12 from the thin metal layer 15 isolated. Similarly, because the thin insulating interlayer 14 between the contact plug and the gate electrode 13 lies, the gate electrode 13 from the thin metal layer 15 isolated. The thin metal layer 15 is just above the gate electrode 13 connected. The thin metal layer 15 is not exactly above the FLR 6 educated.

Hier ist die Gate-Elektrode 13 mit der Gate-Elektrode 12 elektrisch verbunden. Somit wird die Gate-Elektrode 13 zusammen mit der Gate-Elektrode 12 in dem Betrieb des MOSFET des aktiven Bereichs 1A an- und abgeschaltet. Beispielsweise können die Gate-Elektroden 12 und 13 verbunden und miteinander in einem nicht gezeigten Bereich integriert sein. Es wird darauf hingewiesen, dass es möglich ist eine Konfiguration einzusetzen, in der den Gate-Elektroden 12 und 13 unterschiedliche Potentiale zugeführt werden.Here is the gate electrode 13 with the gate electrode 12 electrically connected. Thus, the gate electrode becomes 13 together with the gate electrode 12 in the operation of the active region MOSFET 1A switched on and off. For example, the gate electrodes 12 and 13 connected and integrated with each other in a region not shown. It should be noted that it is possible to use a configuration in which the gate electrodes 12 and 13 different potentials are supplied.

In dem Anschlussbereich 1B sind sowohl die Oberseite und Seitenwand der dünnen Metallschicht 15 als auch die Oberseite der dünnen Isolierzwischenschicht 14 durch eine dünne Passivierungsschicht 16 bedeckt, die beispielsweise eine dünne Isolierschicht ist, die eine dünne SiO2-Schicht oder dünne Polyimidschicht ist. Mit anderen Worten bedeckt die dünne Passivierungsschicht 16 den Anschlussbereich 1B, der in dem aktiven Bereich 1A geöffnet ist. Die Gate-Kontaktstelle GP (siehe 1) und die Source-Kontaktstelle SP (siehe 1) in dem aktiven Bereich 1A sind von der dünnen Passivierungsschicht 16 freigelegt.In the connection area 1B are both the top and side wall of the thin metal layer 15 as well as the top of the thin ones insulating 14 through a thin passivation layer 16 which is, for example, a thin insulating layer which is a thin SiO 2 layer or a thin polyimide layer. In other words, the thin passivation layer covers 16 the connection area 1B who is in the active area 1A is open. The gate contact point GP (see 1 ) and the source pad SP (see 1 ) in the active area 1A are from the thin passivation layer 16 exposed.

Der MOSFET vom n-Kanal-Typ, der in dem Halbleiterchip gemäß der vorliegenden Erfindung gebildet ist, weist wenigstens die Gate-Elektrode 12, den Source-Bereich 7 und den Drain-Bereich 3 auf. Wenn der MOSFET betätigt wird, wird eine vorbestimmte Spannung an die Gate-Elektrode 12 angelegt, um den MOSFET anzuschalten, so dass der Strom von dem Drain mit hohem Potential zu der Source mit niedrigem Potential fließt. Der Kanalbereich des MOSFET ist oben an dem Body-Bereich 4, der der p–-Typ-Halbleiterbereich ist, gebildet.The n-channel type MOSFET formed in the semiconductor chip according to the present invention has at least the gate electrode 12 , the source area 7 and the drain area 3 on. When the MOSFET is operated, a predetermined voltage is applied to the gate electrode 12 is applied to turn on the MOSFET so that the current flows from the high potential drain to the low potential source. The channel region of the MOSFET is at the top of the body region 4 , which is the p - -type semiconductor region, is formed.

Mit anderen Worten fließt, wenn der MOSFET angesteuert wird, der Strom der Reihe nach von der Drain-Elektrode 17 zu dem Drain-Bereich 3, dem SiC-Substrat 1, der Epitaxieschicht 2, dem Body-Bereich 4 und dem Source-Bereich 7 und fließt dann zu der dünnen Metallschicht 15, die die Source-Elektrode ist. In der Epitaxieschicht 2 fließt der Strom zu der Dickenrichtung der dünnen Schicht der Epitaxieschicht 2. Dann fließt der Strom nach dem Hindurchtreten durch die Nähe der Oberseite des Body-Bereichs 4, der. der Kanalbereich ist, zu der Seite des Source-Bereichs 7.In other words, when the MOSFET is driven, the current flows in turn from the drain 17 to the drain area 3 , the SiC substrate 1 , the epitaxial layer 2 , the body area 4 and the source area 7 and then flows to the thin metal layer 15 which is the source electrode. In the epitaxial layer 2 the current flows to the thickness direction of the thin layer of the epitaxial layer 2 , Then, after passing through, the current flows through the vicinity of the top of the body region 4 , of the. the channel area is to the side of the source area 7 ,

4 zeigt den Querschnitt des Halbleiterchips in dem Bereich, der die B-B-Linie in 2 überlappt, nämlich dem Bereich, der den aktiven Bereich 1A und den Anschlussbereich 1B enthält und außerdem den Source-Bereich 8 enthält (siehe 2). In 4 ist, ähnlich zu 3, der Anschlussbereich 1B auf der linken Seite der Figur gezeigt, und der aktive Bereich 1A ist auf der rechten Seite der Figur gezeigt. Die in 4 gezeigte Struktur ist ungefähr dieselbe wie die mit Bezug auf 3 beschriebene Struktur. Die Form des Potentialfestlegungsbereichs 10 unterhalb der Gate-Elektrode 13 in dem Extraktionsbereich (siehe 1) ist jedoch von der in 3 gezeigten Struktur verschieden. Ferner ist die in 4 gezeigte Struktur von der in 3 gezeigten Struktur darin verschieden, dass der Source-Bereich 8 unterhalb der Elektrode 13 in dem Extraktionsbereich 18 gebildet ist (siehe 1). 4 shows the cross section of the semiconductor chip in the area that the BB line in 2 overlaps, namely the area that defines the active area 1A and the connection area 1B contains and also the source area 8th contains (see 2 ). In 4 is similar to 3 , the connection area 1B shown on the left side of the figure, and the active area 1A is shown on the right side of the figure. In the 4 The structure shown is approximately the same as that with reference to FIG 3 described structure. The shape of the potential fixing region 10 below the gate electrode 13 in the extraction area (see 1 ) is however of the in 3 different structure shown. Furthermore, the in 4 shown structure of the in 3 shown structure different in that the source region 8th below the electrode 13 in the extraction area 18 is formed (see 1 ).

Mit anderen Worten befinden sich, wie in 4 gezeigt ist, der Body-Bereich 4, der Source-Bereich 7 und der Potentialfestlegungsbereich 9, die die Einheitszelle 20 des MOSFET konfigurieren (siehe 2), entfernt von dem Anschlussbereich 1B, im Vergleich zu der in 3 gezeigten Struktur. In Reaktion darauf befindet sich der Kontaktstecker, der mit dem Source-Bereich 7 und dem Potentialfestlegungsbereich 9 verbunden ist, ebenfalls entfernt von dem Anschlussbereich 1B, im Vergleich zu der in 3 gezeigten Struktur.In other words, as in 4 shown is the body area 4 , the source area 7 and the potential fixing range 9 that the unit cell 20 of the MOSFET (see 2 ) away from the connection area 1B , compared to the in 3 shown structure. In response, there is the contact plug, which is connected to the source region 7 and the potential fixing range 9 connected, also away from the connection area 1B , compared to the in 3 shown structure.

Ferner ist in dem Anschlussbereich 1B der Source-Bereich 8 mit einer Tiefe gleich dem Source-Bereich 7 auf der Oberseite des Body-Bereichs 5 gebildet. Mit anderen Worten ist die Bildungstiefe des Source-Bereichs 8 flacher als der Body-Bereich 5 und der Potentialfestlegungsbereich 10. Ferner ist der Potentialfestlegungsbereich 10 auf der Oberseite des Body-Bereichs 5 in einem Bereich gebildet, der sich näher an der Seite des aktiven Bereichs 1A als der Source-Bereich 8 befindet. Der Source-Bereich 8 und der Potentialfestlegungsbereich 10 sind jeweils durch den Body-Bereich 5 bedeckt, außer ihren Oberseiten. Somit sind der Source-Bereich 8 und der Potentialfestlegungsbereich 10 durch den Body-Bereich 5 voneinander getrennt.Further, in the connection area 1B the source area 8th with a depth equal to the source area 7 on top of the body area 5 educated. In other words, the formation depth of the source region 8th flatter than the body area 5 and the potential fixing range 10 , Further, the potential fixing range is 10 on top of the body area 5 formed in an area that is closer to the side of the active area 1A as the source area 8th located. The source area 8th and the potential fixing range 10 are each through the body area 5 covered, except their tops. Thus, the source area 8th and the potential fixing range 10 through the body area 5 separated from each other.

In dem in der Figur gezeigten Querschnitt ist der Potentialfestlegungsbereich 10 nicht genau unterhalb der Gate-Elektrode 13 gebildet, und der Source-Bereich 8 ist genau unterhalb des Endes auf der Seite des aktiven Bereichs 1A der Gate-Elektrode 13 gebildet. Mit anderen Worten überlappt in Bezug auf die Oberseite des Body-Bereichs 5 benachbart dem Source-Bereich 8 die Oberseite des Body-Bereichs 5 auf der Seite des Endes des Halbleiterchips, nämlich dem Kanalbereich, die Gate-Elektrode 13 in einer Draufsicht. Der Kanalbereich ist mit dem Source-Bereich 8 elektrisch verbunden.In the cross section shown in the figure, the potential fixing area is 10 not exactly below the gate electrode 13 formed, and the source area 8th is just below the end on the side of the active area 1A the gate electrode 13 educated. In other words, overlaps with respect to the top of the body area 5 adjacent to the source region 8th the top of the body area 5 on the side of the end of the semiconductor chip, namely the channel region, the gate electrode 13 in a top view. The channel area is with the source area 8th electrically connected.

Wie in 4 gezeigt ist, tritt der Kontaktstecker der dünnen Metallschicht 15, die in dem Anschlussbereich 1B gebildet ist, durch die dünne Isolierzwischenschicht 14 und die dünne Gate-Isolierschicht 11 hindurch und ist mit dem Source-Bereich 8 und dem Potentialfestlegungsbereich 10 elektrisch verbunden. Mit anderen Worten ist der Source-Bereich 8 der Diffusionsbereich, dem das Source-Potential durch die dünne Metallschicht 15 zugeführt wird. Somit wird durch Anschalten der Gate-Elektrode 13 und Anlegen einer vorbestimmten Spannung an den Source-Bereich 8 der Kanal in dem Body-Bereich 5 gebildet, der dem Source-Bereich 8 benachbart ist und zu der Oberseite der Epitaxieschicht 2 in dem Bereich genau unterhalb der Gate-Elektrode 13 freigelegt ist. Insbesondere ist aus dem Body-Bereich 5 benachbart dem Source-Bereich 8 der Body-Bereich 5, der zu der Oberseite der Epitaxieschicht 2 in dem Bereich genau unterhalb der Gate-Elektrode 13 freigelegt ist, der Kanalbereich, in dem der Kanal gebildet wird, wenn die Gate-Elektrode 13 angeschaltet wird.As in 4 is shown, the contact plug of the thin metal layer occurs 15 in the connection area 1B is formed, through the thin insulating interlayer 14 and the thin gate insulating layer 11 through and is with the source area 8th and the potential fixing range 10 electrically connected. In other words, the source area 8th the diffusion region, the source potential through the thin metal layer 15 is supplied. Thus, by turning on the gate electrode 13 and applying a predetermined voltage to the source region 8th the channel in the body area 5 formed, which is the source area 8th is adjacent and to the top of the epitaxial layer 2 in the area just below the gate electrode 13 is exposed. In particular, is from the body area 5 adjacent to the source region 8th the body area 5 that to the top of the epitaxial layer 2 in the area just below the gate electrode 13 is exposed, the channel region in which the channel is formed when the gate electrode 13 is turned on.

Obwohl hier ein Beispiel zum Bilden eines MOSFET in dem aktiven Bereich 1A beschrieben worden ist, kann die Halbleitervorrichtung, die in dem aktiven Bereich 1A gebildet ist, ein IGBT, eine pn-Übergang-Diode oder eine Schottky-Diode sein oder kann eine Kombination dieser Halbleitervorrichtungen sein. Die MOS-Struktur des Extraktionsbereichs 18 (siehe 1), die das Merkmal der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, weist dieselbe Struktur auf wie die Gate-Elektrode 12 des MOSFET. Aus diesem Grund ist es aus Sicht des Herstellungsprozesses zweckmäßig, die MOS-Struktur in dem Extraktionsbereich 18 auf dem Halbleiterchip zu bilden, während der MOSFET in dem aktiven Bereich 1A bereitgestellt wird. Although here is an example of forming a MOSFET in the active region 1A has been described, the semiconductor device in the active region 1A may be an IGBT, a pn junction diode or a Schottky diode or may be a combination of these semiconductor devices. The MOS structure of the extraction area 18 (please refer 1 ), which is the feature of the semiconductor device according to the present embodiment, has the same structure as the gate electrode 12 of the MOSFET. For this reason, it is expedient from the viewpoint of the manufacturing process, the MOS structure in the extraction area 18 on the semiconductor chip while the MOSFET is in the active region 1A provided.

Wie mit Bezug auf die 1 bis 4 beschrieben ist, sind der Source-Bereich 8, der der Diffusionsbereich ist, und die MOS-Struktur in dem Extraktionsbereich 18 (siehe 1) innerhalb des Anschlussbereichs 1B gebildet. Die MOS-Struktur, die die Gate-Elektrode 13 und den Diffusionsbereich enthält, ist in dem Anschlussbereich 1B zum Zweck der Eliminierung von Löchern, die in dem Substrat akkumuliert sind, vorgesehen. Der Effekt der Halbleitervorrichtung der vorliegenden Ausführungsform ist nachstehend mit Bezug auf 5 beschrieben. 5 zeigt einen Querschnitt, wobei der Source-Bereich 8 (siehe 2 und 4) zu der in 3 gezeigten Querschnittsansicht hinzugefügt ist. Mit anderen Worten zeigt 5 den Source-Bereich 8 auf der Oberseite des Potentialfestlegungsbereichs 10, um den Effekt der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform deutlich darzustellen. Der Potentialfestlegungsbereich 10 und der Source-Bereich 8 sind jedoch praktisch voneinander getrennt, wie in 2 gezeigt ist.How about the 1 to 4 described are the source area 8th , which is the diffusion region, and the MOS structure in the extraction region 18 (please refer 1 ) within the connection area 1B educated. The MOS structure, which is the gate electrode 13 and the diffusion area is in the terminal area 1B for the purpose of eliminating holes accumulated in the substrate. The effect of the semiconductor device of the present embodiment will be described below with reference to FIG 5 described. 5 shows a cross section, wherein the source region 8th (please refer 2 and 4 ) to the in 3 added cross-sectional view is added. In other words shows 5 the source area 8th on the top of the potential fixing region 10 to clearly illustrate the effect of the semiconductor device according to the present embodiment. The potential fixing range 10 and the source area 8th However, they are practically separated from each other, as in 2 is shown.

In dem Fall der Halbleitervorrichtung mit hoher Durchbruchspannung, die einen Halbleiter mit breiter Bandlücke wie z. B. SiC verwendet, verteilt sich, wenn ein pn-Übergang in dem Substrat gebildet ist, die Depletionsschicht über den Anschlussbereich des Halbleiterchips bei Anlegen einer Rückwärtsvorspannung. Als ein Ergebnis werden die elektrischen Feldlinien der Ladungen in der Anschlussfläche akkumuliert, und es tritt eine Konzentration des elektrischen Felds auf. Das führt zu einem Problem, dass wahrscheinlich Lawinendurchbruch, nämlich dielektrischer Durchbruch, bei einer Spannung auftritt, die niedriger ist als die theoretische Durchbruchspannung.In the case of the high breakdown voltage semiconductor device using a wide band gap semiconductor such as a semiconductor. When SiC is used, when a pn junction is formed in the substrate, the depletion layer is distributed over the terminal region of the semiconductor chip upon application of a reverse bias. As a result, the electric field lines of the charges in the pad are accumulated and an electric field concentration occurs. This leads to a problem that avalanche breakdown, namely dielectric breakdown, is likely to occur at a voltage lower than the theoretical breakdown voltage.

Wenn ein n-Kanal-MOSFET in dem aktiven Bereich der Hauptoberfläche des Substrats, die das SiC-Substrat und die Epitaxieschicht enthält, gebildet ist, werden Ladungsträger (Löcher) in der Anschlussfläche des Halbleiterchips akkumuliert, wenn der MOSFET abgeschaltet wird, nämlich wenn der MOSFET zu einem Sperrzustand geschaltet wird. Die Zeit, wenn der MOSFET, der abwechselnd an- und abgeschaltet wird, abgeschaltet wird, ist beispielsweise jedes Mal ungefähr 100 μ-Sekunden. In einer solchen Halbleitervorrichtung werden jedoch Löcher in der Anschlussfläche in Reaktion auf die akkumulierte Zeit, wenn der MOSFET abgeschaltet ist, akkumuliert, wenn die Löcher, die in der Anschlussfläche akkumuliert sind, nicht eliminiert werden können. Somit wird während der kontinuierlichen Verwendung der Halbleitervorrichtung dielektrischer Durchbruch auftreten. Sobald der dielektrische Durchbruch auftritt, kann die Halbleitervorrichtung die Durchbruchspannung nicht halten, und die Halbleitervorrichtung erreicht das Ende ihrer Lebensdauer.When an n-channel MOSFET is formed in the active area of the main surface of the substrate including the SiC substrate and the epitaxial layer, carriers (holes) are accumulated in the pad of the semiconductor chip when the MOSFET is turned off, namely MOSFET is switched to a blocking state. For example, the time when the MOSFET, which is turned on and off alternately, is turned off is about 100 μsec each time. However, in such a semiconductor device, holes in the pad are accumulated in response to the accumulated time when the MOSFET is turned off, when the holes accumulated in the pad can not be eliminated. Thus, during continuous use of the semiconductor device, dielectric breakdown will occur. Once the dielectric breakdown occurs, the semiconductor device can not hold the breakdown voltage, and the semiconductor device reaches the end of its life.

Ein Sperrtest wird ausgeführt, wobei der Sperrzustand für lange Zeit aufrechterhalten wird, um zu untersuchen, wie lange es dauert, bis der dielektrische Durchbruch auftritt, nämlich um die Lebensdauer der Halbleitervorrichtung zu untersuchen. Zu dieser Zeit, hinsichtlich des Haltens der Durchbruchspannung für lange Zeit, ist es erforderlich, dass der dielektrische Durchbruch nicht auftritt, bis die Gesamtzeit der Abschalte-Zustände beispielsweise 1000 bis 10000 Stunden erreicht. Solche Langzeitzuverlässigkeit kann durch Bilden der Anschlussstruktur wie z. B. des FLR in dem Ende des Halbleiterchips, um Konzentration des elektrischen Felds zu verhindern, und außerdem durch Erhöhen der Breite des Anschlussbereichs, in dem die Anschlussstruktur gebildet ist, um die zulässige Menge von Löchern, die in der Anschlussfläche akkumuliert sind, zu erhöhen, aufrechterhalten werden. Beispielsweise wenn die Anzahl von FLRs, die durch Ausführen einer mehrstufigen Implantation gebildet werden, ist es möglich, die Zeit zu verlängern, bis dielektrischer Durchbruch auftritt. Um die Durchbruchspannung für ungefähr 1000 bis 10000 Stunden in dem Sperrtest zu halten, sollte die Breite des Anschlussbereichs entlang einer Seite des rechteckigen Halbleiterchips beispielsweise ungefähr 600 μm sein.A lock test is performed with the lock condition maintained for a long time to investigate how long it takes for the dielectric breakdown to occur, namely to investigate the life of the semiconductor device. At this time, in terms of holding the breakdown voltage for a long time, it is required that the dielectric breakdown does not occur until the total time of the turn-off states reaches, for example, 1,000 to 10,000 hours. Such long-term reliability can be achieved by forming the connection structure such. Of the FLR in the end of the semiconductor chip to prevent concentration of the electric field, and also by increasing the width of the terminal region in which the terminal structure is formed to increase the allowable amount of holes accumulated in the pad to be maintained. For example, when the number of FLRs formed by performing a multi-stage implantation, it is possible to extend the time until dielectric breakdown occurs. For example, in order to keep the breakdown voltage in the lock test for about 1,000 to 10,000 hours, the width of the terminal region along one side of the rectangular semiconductor chip should be about 600 μm.

In diesem Fall nimmt jedoch der Halbleiterchip zu, da die Breite des Anschlussbereichs erhöht wird, was zu einer Reduktion der Leistungsfähigkeit der Halbleitervorrichtung führen wird. Ferner müssen, selbst wenn die Breite des Anschlussbereichs erhöht wird, weiterhin Löcher aufgrund der akkumulierten Zeit des Anlegens der Rückwärtsvorspannung akkumuliert werden. Schließlich kann das Auftreten des dielektrischen Durchbruchs nicht verhindert werden.In this case, however, the semiconductor chip increases because the width of the terminal region is increased, which will lead to a reduction in the performance of the semiconductor device. Further, even if the width of the terminal region is increased, holes still have to be accumulated due to the accumulated time of applying the reverse bias. Finally, the occurrence of the dielectric breakdown can not be prevented.

Ferner können die Löcher, die in dem Abschnitt des hohen elektrischen Felds in der Anschlussfläche des Halbleiterchips erzeugt werden, durch Bilden der MOS-Struktur genau oberhalb des Bereichs, in das elektrische Feld innerhalb des Substrats konzentriert ist, eliminiert werden. Mit anderen Worten kann in Betracht gezogen werden, die Gate-Elektrode auf dem Substrat in dem Zwischenbereich zwischen dem Anschlussbereich und dem aktiven Bereich (Vorrichtungsbereich) durch die dünne Gate-Isolierschicht zu bilden. In diesem Fall ist der Diffusionsbereich jedoch nicht auf der Substratoberseite nahe der MOS-Struktur gebildet, und der Kanal wird nicht genau unterhalb der Gate-Elektrode gebildet, die die MOS-Struktur bildet. Wenn eine solche MOS-Struktur bereitgestellt wird und eine Spannung an die Gate-Elektrode angelegt wird, wird eine Inversionsschicht auf der Oberseite des Substrats unterhalb der Gate-Elektrode gebildet. Auf diese Weise ist es möglich, die Löcher zu eliminieren, die unterhalb der Gate-Elektrode akkumuliert sind.Further, the holes formed in the portion of the high electric field in the pad of the semiconductor chip can be eliminated by forming the MOS structure just above the area in which electric field is concentrated within the substrate. In other words, it can be considered that Gate electrode on the substrate in the intermediate region between the terminal region and the active region (device region) through the thin gate insulating layer to form. In this case, however, the diffusion region is not formed on the substrate top near the MOS structure, and the channel is not formed just below the gate electrode forming the MOS structure. When such a MOS structure is provided and a voltage is applied to the gate electrode, an inversion layer is formed on the upper surface of the substrate below the gate electrode. In this way it is possible to eliminate the holes accumulated below the gate electrode.

Jedoch erfüllt, wie der MOSFET, der auf dem SiC-Substrat gebildet ist, in dem Halbleiterchip, der die Vorrichtung enthält, die zum Hochgeschwindigkeitsbetrieb fähig ist, im Vergleich zu einem IGBT und anderen Halbleitervorrichtungen, selbst wenn die MOS-Struktur ohne den darin gelegenen Diffusionsbereich wie vorstehend beschrieben bereitgestellt ist, die Inversion nicht den Hochgeschwindigkeitsbetrieb und kann die Löcher nicht eliminieren. Somit ist ein Problem vorhanden, dass die Akkumulierung von Löchern nicht verhindert wird.However, like the MOSFET formed on the SiC substrate, in the semiconductor chip including the device capable of high-speed operation, as compared with an IGBT and other semiconductor devices, even if the MOS structure does not exist therein, like the MOS structure Diffusion range is provided as described above, the inversion is not the high-speed operation and can not eliminate the holes. Thus, there is a problem that the accumulation of holes is not prevented.

Um dieses Problem zu lösen, kann die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform den dielektrischen Durchbruch durch Zuführen von Elektronen zu dem Kanal durch den Diffusionsbereich, der auf er Oberseite der Epitaxieschicht gebildet ist, um Löcher zu eliminieren, verhindern. In der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, die in 5 gezeigt ist, beispielsweise wenn 0 V an die Gate-Elektroden 12 und 13 angelegt ist und 0 V an die dünne Metallschicht 15, die die Source-Elektrode ist, angelegt ist, und dann 1500 V an die Drain-Elektrode 17 angelegt wird, arbeitet der MOSFET nicht und wird zu dem abgeschalteten Zustand umgeschaltet. Auf diese Weise wird eine Rückwärtsvorspannung an die Halbleitervorrichtung angelegt, die Depletionsschicht wird innerhalb der Epitaxieschicht 2 des Anschlussbereichs 1B verteilt. Beispielsweise wird die Depletionsschicht eher in dem Bereich auf der Endseite des Halbleiterchips als in dem Potentialfestlegungsbereich 10 erzeugt.To solve this problem, the semiconductor device according to the present embodiment can prevent the dielectric breakdown by supplying electrons to the channel through the diffusion region formed on the top of the epitaxial layer to eliminate holes. In the semiconductor device according to the present embodiment, which is shown in FIG 5 is shown, for example, when 0 V to the gate electrodes 12 and 13 is applied and 0 V to the thin metal layer 15 , which is the source electrode, is applied, and then 1500 V to the drain 17 is applied, the MOSFET does not work and is switched to the off state. In this way, a reverse bias is applied to the semiconductor device, the depletion layer becomes within the epitaxial layer 2 of the connection area 1B distributed. For example, the depletion layer becomes more in the region on the end side of the semiconductor chip than in the potential-fixing region 10 generated.

Zu dieser Zeit ist das elektrische Feld auf der Oberseite des Body-Bereichs 5 benachbart der Anschlussflächenseite des Halbleiterchips mit Bezug auf den Potentialfestlegungsbereich 10 konzentriert, und Löcher werden akkumuliert. Mit anderen Worten werden Ladungen auf der Oberseite des Body-Bereichs 5, an der Grenze zwischen dem Body-Bereich 5, der der p–-Typ-Bereich ist, und dem Potentialfestlegungsbereich 10, der der p+-Typ-Bereich ist, in der Nähe dieser Grenze auf der Seite der Anschlussfläche des Halbleiterchips akkumuliert. Dielektrischer Durchbruch wird nach einer solchen wiederholten Akkumulierung von Ladung auftreten. In der vorliegenden Ausführungsform ist es möglich, die Löcher durch Zuführen einer vorbestimmten Spannung zu der Gate-Elektrode 13 und der Source-Elektrode und durch Zuführen von Elektronen zu dem Source-Bereich 8 zu extrahieren. Mit anderen Worten fließt der Strom, wenn sich die Löcher von dem Kanal genau unterhalb der Gate-Elektrode 13 zu der Source-Elektrodenseite bewegen, durch den Source-Bereich 8. Auf diese Weise werden die Ladungen, die in dem Kanal akkumuliert sind, zurückgesetzt.At this time, the electric field is on top of the body area 5 adjacent to the land side of the semiconductor chip with respect to the potential setting region 10 concentrated, and holes are accumulated. In other words, charges are on top of the body area 5 , on the border between the body area 5 , which is the p - -type region, and the potential specification region 10 Which is the p + type region are accumulated in the vicinity of this boundary on the side of the connection surface of the semiconductor chip. Dielectric breakdown will occur after such a repeated accumulation of charge. In the present embodiment, it is possible to make the holes by supplying a predetermined voltage to the gate electrode 13 and the source electrode and by supplying electrons to the source region 8th to extract. In other words, the current flows when the holes from the channel just below the gate electrode 13 move to the source electrode side, through the source region 8th , In this way, the charges accumulated in the channel are reset.

Das heißt, wenn die Gate-Elektrode 13 angeschaltet wird, wird der Kanal auf der Oberseite des Body-Bereichs 5 genau unterhalb der Gate-Elektrode 13 gebildet, so dass Elektronen der Source-Elektrode aus dem Source-Bereich 8 zugeführt werden. Dann werden Löcher, die in dem Bereich akkumuliert sind, in dem der Kanal gebildet wird, mit den Elektronen rekombiniert und zu der Seite der Source-Elektrode extrahiert. Wie vorstehend beschrieben werden durch Zuführen von Elektronen zu dem Kanal die Löcher innerhalb der Epitaxieschicht 2 des Anschlussbereichs 1B jedes Mal, wenn die Gate-Elektrode 13 angeschaltet wird, eliminiert.That is, when the gate electrode 13 is turned on, the channel is on top of the body area 5 just below the gate electrode 13 formed so that electrons of the source electrode from the source region 8th be supplied. Then, holes accumulated in the region in which the channel is formed are recombined with the electrons and extracted to the side of the source electrode. As described above, by supplying electrons to the channel, the holes become inside the epitaxial layer 2 of the connection area 1B every time the gate electrode 13 is turned on, eliminated.

Somit ist es, selbst wenn die Halbleitervorrichtung, die die Vorrichtung enthält, die zum Hochgeschwindigkeitsbetrieb imstande ist, wie ein SiCMOSFET, möglich, die Ladungsträger innerhalb des Substrats zu eliminieren und zu verhindern, das dielektrischer Durchbruch aufgrund der Akkumulierung der Ladungsträger auftritt. Als ein Ergebnis ist es möglich, die Lebensdauer des Halbleiterchips zu verlängern und die Leistungsfähigkeit der Halbleitervorrichtung zu verbessern.Thus, even if the semiconductor device including the device capable of high-speed operation such as a SiCMOSFET, it is possible to eliminate the carriers within the substrate and prevent the dielectric breakdown from occurring due to the accumulation of the carriers. As a result, it is possible to extend the life of the semiconductor chip and to improve the performance of the semiconductor device.

Ferner ist es in der Halbleitervorrichtung ohne die MOS-Struktur auf dem Bereich, wo die Ladungen konzentriert sind, und die nicht imstande ist, die Löcher in der Anschlussfläche zu eliminieren, notwendig, die Durchbruchspannung für eine Zeitspanne von beispielsweise ungefähr 1000 bis 10000 Stunden durch Vergrößern der Breite des Anschlussbereichs oder durch andere Mittel zu halten. Andererseits wird in der vorliegenden Ausführungsform die Gate-Elektrode 13 in Reaktion auf den MOSFET des aktiven Bereichs 1A, der Schaltoperationen mit hoher Geschwindigkeit ausführt, wiederholt an- und abgeschaltet. Mit dieser Konfiguration werden jedes Mal, wenn die Gate-Elektrode 13 angeschaltet wird, Löcher eliminiert, selbst wenn die Löcher in dem Anschlussbereich akkumuliert werden, wenn der MOSFET abgeschaltet wird. Somit ist die Durchbruchspannungshaltezeit, die für den Halbleiterchip erforderlich ist, nur ungefähr 100 μ-Sekunden, während der der MOSFET abgeschaltet ist. Praktisch ist es notwendig, einen ausreichenden Randabstand gegen den dielektrischen Durchbruch zu haben, so dass dann, wenn die Durchbruchspannung für ungefähr eine Sekunde in dem Sperrzustand gehalten werden kann, das Auftreten eines dielektrischen Durchbruchs aufgrund des Anstiegs der Anzahl von Löchern verhindert werden kann.Further, in the semiconductor device without the MOS structure on the region where the charges are concentrated, and which is unable to eliminate the holes in the pad, it is necessary to pass the breakdown voltage for a period of, for example, about 1,000 to 10,000 hours To increase the width of the connection area or to hold it by other means. On the other hand, in the present embodiment, the gate electrode becomes 13 in response to the MOSFET of the active region 1A that performs switching operations at high speed repeatedly turns on and off. With this configuration, every time the gate electrode 13 is turned on, eliminates holes even if the holes are accumulated in the terminal region when the MOSFET is turned off. Thus, the breakdown voltage hold time required for the semiconductor chip is only about 100 μseconds during which the MOSFET is turned off. In practice, it is necessary to have sufficient edge margin against the dielectric breakdown, so that when the breakdown voltage is about can be kept in the off state for one second, the occurrence of dielectric breakdown due to the increase in the number of holes can be prevented.

Mit anderen Worten ist es in der vorliegenden Ausführungsform möglich, die Löcher, die in dem Anschlussbereich 1B akkumuliert sind, jedes Mal zurückzusetzen, wenn die Gate-Elektrode 13 angeschaltet wird. Somit ist es möglich verhindern, dass die Anzahl von Löchern in Reaktion auf die akkumulierte Zeit ansteigt, wenn eine Rückwärtsvorspannung angelegt wird und der MOSFET abgeschaltet wird. Auf diese Weise ist es möglich, das Risiko für das Auftreten von dielektrischem Durchbruch aufgrund der steigenden Anzahl von Löchern in der Anschlussfläche zu eliminieren. Somit kann die Zuverlässigkeit der Halbleitervorrichtung erhöht werden.In other words, it is possible in the present embodiment, the holes that in the terminal area 1B are accumulated every time reset when the gate electrode 13 is turned on. Thus, it is possible to prevent the number of holes from increasing in response to the accumulated time when a reverse bias voltage is applied and the MOSFET is turned off. In this way, it is possible to eliminate the risk of the occurrence of dielectric breakdown due to the increasing number of holes in the pad. Thus, the reliability of the semiconductor device can be increased.

Ferner ist es in der vorliegenden Ausführungsform möglich, den dielektrischen Durchbruch aufgrund der Akkumulierung von Ladung in dem Anschlussbereich 1B durch Bereitstellen der MOS-Struktur, die den Diffusionsbereich aufweist, in dem Extraktionsbereich 18 (siehe 1) zu verhindern, ohne die Breite des Anschlussbereichs 1B zu vergrößern. Insbesondere kann die Breite des Anschlussbereichs entlang einer Seite des rechteckigen Halbleiterchips reduziert sein, beispielsweise auf etwa die Hälfte oder ein Drittel. Auf diese Weise ist es möglich, die Größe des Halbleiterchips zu reduzieren und die Leistungsfähigkeit der Halbleitervorrichtung zu verbessern. Ferner sind sowohl der Diffusionsbereich des Extraktionsbereichs 18 (siehe 1) als auch die MOS-Struktur, die die Merkmale der vorliegenden Ausführungsform sind, dieselben wie der Diffusionsbereich und die MOS-Struktur, die den MOSFET des aktiven Bereichs 1A konfigurieren. Somit kann die Struktur des Extraktionsbereichs 18 zum Eliminieren der Ladungen des Anschlussbereichs leicht mit geringem Aufwand erreicht werden.Further, in the present embodiment, the dielectric breakdown is possible due to the accumulation of charge in the terminal region 1B by providing the MOS structure having the diffusion region in the extraction region 18 (please refer 1 ), without the width of the connection area 1B to enlarge. In particular, the width of the connection region along one side of the rectangular semiconductor chip may be reduced, for example to about half or one third. In this way, it is possible to reduce the size of the semiconductor chip and to improve the performance of the semiconductor device. Further, both the diffusion region of the extraction region 18 (please refer 1 ) as well as the MOS structure which are the features of the present embodiment are the same as the diffusion region and the MOS structure constituting the MOSFET of the active region 1A configure. Thus, the structure of the extraction area 18 be easily achieved with little effort to eliminate the charges of the connection area.

Hier tritt die Verteilung der Depletionsschicht, die über den Anschlussbereich 1B während eines Anlegens einer Rückwärtsvorspannung verteilt ist, in dem Bereich näher an dem Ende des Halbleiterchips als der Potentialfestlegungsbereich 10 auf. Wenn die Depletionsschicht mit dem Source-Bereich 8, der der n+-Halbleiterbereich ist, in Kontakt kommt, wird Strom durch die Depletionsschicht und den Source-Bereich 8 kurzgeschlossen, so dass die Löcher nicht eliminiert werden können. Hier tritt die Depletionsschicht wahrscheinlich nicht innerhalb einer engen Aussparung des Potentialfestlegungsbereichs 10 auf. Somit ist in der vorliegenden Erfindung, wie in 2 gezeigt ist, der Source-Bereich 8 innerhalb des ausgesparten Abschnitts des Potentialfestlegungsbereichs 10 in der Draufsicht vorgesehen, um zu verhindern, dass die Depletionsschicht und der Source-Bereich 8 miteinander in Kontakt kommen. Mit anderen Worten ist der Potentialfestlegungsbereich 10 so gebildet, dass er den Source-Bereich 8 außer der einen aus den vier Seiten des Source-Bereichs 8 in einer Draufsicht, die näher an dem Halbleiterchip ist, umgibt. Dann wird der Potentialfestlegungsbereich 10 zwischen jedem der benachbarten Source-Bereiche 8 zu der Endseite des Halbleiterchips erweitert. Auf diese Weise ist es möglich zu verhindern, dass die Depletionsschicht und der Source-Bereich 8 miteinander in Kontakt kommen.Here occurs the distribution of the depletion layer that crosses the terminal area 1B is distributed during application of a reverse bias, in the area closer to the end of the semiconductor chip than the potential-fixing area 10 on. If the depletion layer with the source region 8th , which is the n.sup. + semiconductor region, comes in contact with current through the depletion layer and the source region 8th shorted so that the holes can not be eliminated. Here, the depletion layer probably does not occur within a narrow recess of the potential-fixing region 10 on. Thus, in the present invention, as in 2 shown is the source area 8th within the recessed portion of the potential fixing region 10 provided in the plan view, to prevent the depletion layer and the source region 8th get in touch with each other. In other words, the potential fixing range is 10 so that it forms the source area 8th except one of the four sides of the source area 8th in a plan view, which is closer to the semiconductor chip surrounds. Then, the potential fixing area becomes 10 between each of the adjacent source regions 8th extended to the end side of the semiconductor chip. In this way it is possible to prevent the depletion layer and the source region 8th get in touch with each other.

Hier ist der Source-Bereich 8 nicht vollständig von dem Potentialfestlegungsbereich 10 umgeben. Ferner ist der Source-Bereich 8 nicht mit dem Potentialfestlegungsbereich 10 in Kontakt. Falls der Source-Bereich 8 vollständig von dem Potentialfestlegungsbereich 10 umgeben ist, ist es schwierig, die Inversionsschicht in dem Bereich benachbart dem Source-Bereich 8 unterhalb der Gate-Elektrode 13 zu bilden, so dass die Löcher nicht effektiv eliminiert werden. Aus diesem Grund ist der Potentialfestlegungsbereich 10 nicht in dem Bereich benachbart dem Source-Bereich 8 auf der Seite der Anschlussfläche des Halbleiterchips, nämlich in dem Bereich, in dem es wahrscheinlich ist, dass Löcher akkumuliert werden, gebildet. Der Source-Bereich 8 auf der Seite der Anschlussfläche des Halbleiterchips ist nicht durch den Potentialfestlegungsbereich 10 in einer Draufsicht bedeckt. Auf diese Weise ist es möglich, Schwierigkeiten bei dem Bilden der Inversionsschicht zu vermeiden und die Löcher effektiv zu eliminieren.Here is the source area 8th not completely from the potential specification range 10 surround. Further, the source region 8th not with the potential specification range 10 in contact. If the source area 8th completely from the potential fixing range 10 is surrounded, it is difficult to the inversion layer in the area adjacent to the source region 8th below the gate electrode 13 so that the holes are not effectively eliminated. For this reason, the potential fixing range is 10 not in the area adjacent to the source area 8th is formed on the side of the land of the semiconductor chip, namely, in the region where holes are likely to be accumulated. The source area 8th on the side of the pad of the semiconductor chip is not through the potential fixing region 10 covered in a top view. In this way, it is possible to avoid difficulties in forming the inversion layer and to effectively eliminate the holes.

Nachstehend wird ein Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform mit Bezug auf die 6 bis 14 beschrieben. 6 ist ein Ablaufplan des Prozesses zum Herstellen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. Die 7 bis 14 sind Querschnittsansichten, die den Prozess zum Herstellen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigen. In jeder der 7 bis 14 ist der Anschlussbereich 1B, der die Anschlussfläche des Halbleiterchips ist, auf der linken Seite der Figur gezeigt, und der aktive Bereich 1A, wo der MOSFET gebildet ist, ist auf der rechten Seite der Figur gezeigt.Hereinafter, a manufacturing method of the semiconductor device according to the present embodiment will be described with reference to FIGS 6 to 14 described. 6 FIG. 10 is a flowchart of the process for manufacturing the semiconductor device according to the present embodiment. FIG. The 7 to 14 12 are cross-sectional views showing the process of manufacturing the semiconductor device according to the present embodiment. In each of the 7 to 14 is the connection area 1B which is the pad of the semiconductor chip shown on the left side of the figure and the active region 1A where the MOSFET is formed is shown on the right side of the figure.

Zuerst, wie in 7 gezeigt ist, wird, nachdem das n-Typ-SiC-Substrat 1 vorbereitet ist, die Epitaxieschicht 2, die die Driftschicht enthält, die die n–-Typ-SiC-Halbleiterschicht ist, durch epitaktisches Wachsen auf der Hauptoberfläche des SiC-Substrats 1 gebildet (Schritt S1 in 6). Weiter wird der Drain-Bereich 3, der der n+-Typ-Halbleiterbereich ist, auf der Rückseite des SiC-Substrats durch Implantieren einer n-Typ-Störstelle (beispielsweise Stickstoff (N)) mit hoher Konzentration gebildet.First, as in 7 is shown after the n-type SiC substrate 1 is prepared, the epitaxial layer 2 including the drift layer, which is the n - -type SiC semiconductor layer, by epitaxial growth on the main surface of the SiC substrate 1 formed (step S1 in 6 ). Next is the drain area 3 , which is the n + -type semiconductor region, is formed on the back surface of the SiC substrate by implanting an n-type impurity (for example, nitrogen (N)) at a high concentration.

Eine n-Typ-Störstelle wird mit einer relativ hohen Konzentration in das SiC-Substrat 1 eingeführt. Diese n-Typ-Störstelle ist beispielsweise Stickstoff (N), und die Störstellenkonzentration der n-Typ-Störstelle ist beispielsweise 1 × 1018 bis 1 × 1021 cm–3. Eine n-Typ-Störstelle (beispielsweise Stickstoff (N)) wird in die Epitaxieschicht 2 mit einer niedrigeren Konzentration als die Störstellenkonzentration des SiC-Substrats 1 eingeführt. Die Störstellenkonzentration der Epitaxieschicht 2 hängt von dem Nennwert entsprechenden Durchbruchspannung der Vorrichtung ab. Die Störstellenkonzentration der Epitaxieschicht ist beispielsweise 1 × 1014 bis 1 × 1017 cm–3. Ferner ist die Dicke der Epitaxieschicht 2 beispielsweise 3 bis 80 μm.An n-type impurity becomes a relatively high concentration in the SiC substrate 1 introduced. This n-type impurity is, for example, nitrogen (N), and the impurity concentration of the n-type impurity is, for example, 1 × 10 18 to 1 × 10 21 cm -3 . An n-type impurity (for example, nitrogen (N)) becomes the epitaxial layer 2 with a concentration lower than the impurity concentration of the SiC substrate 1 introduced. The impurity concentration of the epitaxial layer 2 depends on the nominal breakdown voltage of the device. The impurity concentration of the epitaxial layer is, for example, 1 × 10 14 to 1 × 10 17 cm -3 . Further, the thickness of the epitaxial layer 2 for example 3 to 80 microns.

Als Nächstes werden verschiedene Halbleiterbereiche auf der Oberseite der Epitaxieschicht 2 durch Implantieren verschiedener Störstellen gebildet (Schritt S2 in 6). Insbesondere wird zuerst als ein Prozess von Schritt S2 in 6 eine Maske MP1 auf der Oberseite der Epitaxieschicht 2 gebildet, und dann wird eine p-Typ-Störstelle (beispielsweise Aluminium (Al)) in die Oberseite der Epitaxieschicht 2 implantiert, wie in 8 gezeigt ist.Next, various semiconductor regions are formed on top of the epitaxial layer 2 formed by implanting various impurities (step S2 in FIG 6 ). In particular, first, as a process of step S2 in FIG 6 a mask MP1 on top of the epitaxial layer 2 is formed, and then a p-type impurity (for example, aluminum (Al)) in the top of the epitaxial layer 2 implanted as in 8th is shown.

Auf diese Weise werden mehrere FLRs 6, die p–-Typ-Halbleiterbereiche sind, auf der Oberseite der Epitaxieschicht 2 des Anschlussbereichs 1B gebildet. Mehrere Body-Bereiche 5, die p–-Typ-Halbleiterbereiche sind, werden auf der Oberseite der Epitaxieschicht 2 des Anschlussbereichs 1B gebildet. Dann werden mehrere Body-Bereiche 4, die p–-Typ-Halbleiterbereiche sind, auf der Oberseite der Epitaxieschicht 2 des aktiven Bereichs 1A gebildet. Mit anderen Worten werden sowohl die mehreren Body-Bereiche 4, die mehreren Body-Bereiche 5 als auch die mehreren FLRs 6 nacheinander in der Richtung von der Seite des aktiven Bereichs 1A zu dem Anschlussbereich 1B gebildet.In this way, multiple FLRs 6 , which are p - -type semiconductor regions, on top of the epitaxial layer 2 of the connection area 1B educated. Several body areas 5 , which are p - -type semiconductor regions, become on top of the epitaxial layer 2 of the connection area 1B educated. Then there are several body areas 4 , which are p - -type semiconductor regions, on top of the epitaxial layer 2 of the active area 1A educated. In other words, both the multiple body areas 4 that have multiple body areas 5 as well as the several FLRs 6 successively in the direction from the side of the active area 1A to the connection area 1B educated.

Die Maske 22 ist die dünne Schicht, um sowohl mehrere Teile der Oberseite der Epitaxieschicht 2 des aktiven Bereichs 1a als auch mehrere Teile der Oberseite der Epitaxieschicht 2 des Anschlussbereichs 1B freizulegen. Beispielsweise wird SiO2 (Siliziumoxid) oder Photoresist als ein Material der Maske 22 verwendet. Die p-Typ-Störstellenkonzentration der Body-Bereiche 4, 5 und der LFRs 6 ist beispielsweise 1 × 1017 bis 1 × 1018 cm–3. Der Body-Bereich 5 ist der ringförmige Halbleiterbereich, der den aktiven Bereich 1A umgibt.The mask 22 is the thin layer to both several parts of the top of the epitaxial layer 2 of the active area 1a as well as several parts of the top of the epitaxial layer 2 of the connection area 1B expose. For example, SiO 2 (silicon oxide) or photoresist is used as a material of the mask 22 used. The p-type impurity concentration of the body regions 4 . 5 and the LFRs 6 is for example 1 × 10 17 to 1 × 10 18 cm -3 . The body area 5 is the ring-shaped semiconductor region that is the active region 1A surrounds.

Als Nächstes, wie in 9 gezeigt ist, wird als ein Prozess von Schritt S2 in 6, nachdem die Maske 22 entfernt worden ist, eine Maske 23 auf der Oberseite der Epitaxieschicht 2 gebildet, und dann wird eine p-Typ-Störstelle (beispielsweise Aluminium (Al)) in die Oberseite der Epitaxieschicht 2 ionenimplantiert. Auf diese Weise werden mehrere Potentialfestlegungsbereiche 9, die p+-Typ-Halbleiterbereiche sind, auf der Oberseite der Epitaxieschicht 2 des aktiven Bereichs 1A gebildet. Weiter wird ein Potentialfestlegungsbereich 10, der ein p+-Typ-Halbleiterbereich ist, auf der Oberseite der Epitaxieschicht 2 des Anschlussbereichs 1B gebildet. Die Maske 23 ist die dünne Schicht, um mehrere Teile der Oberseite der Epitaxieschicht 2 des aktiven Bereichs 1A freizulegen. Beispielsweise wird SiO2 oder Photoresist als ein Material der Maske 23 verwendet.Next, as in 9 is shown as being a process of step S2 in FIG 6 after the mask 22 has been removed, a mask 23 on top of the epitaxial layer 2 is formed, and then a p-type impurity (for example, aluminum (Al)) in the top of the epitaxial layer 2 ion-implanted. In this way, multiple potential fixing areas 9 , which are p + -type semiconductor regions, on top of the epitaxial layer 2 of the active area 1A educated. Further, a potential fixing range becomes 10 which is a p + -type semiconductor region on top of the epitaxial layer 2 of the connection area 1B educated. The mask 23 is the thin layer around several parts of the top of the epitaxial layer 2 of the active area 1A expose. For example, SiO 2 or photoresist is used as a material of the mask 23 used.

Die Potentialfestlegungsbereiche 9 und 10 werden flacher hergestellt als die Body-Bereiche 4 und 5. Die p-Typ-Störstellenkonzentration der Potentialfestlegungsbereiche 9 und 10 ist beispielsweise 1 × 1020 cm–3. Der Potentialfestlegungsbereich 9 wird in der Mitte des Body-Bereichs 4 in einer Draufsicht gebildet. Weiter wird der Potentialfestlegungsbereich 10 auf der Oberseite des Body-Bereichs 5 des Anschlussbereichs 1B an einem Ort entfernt von dem Ende des Body-Bereichs 5 in einer Draufsicht gebildet.The potential fixing areas 9 and 10 are made flatter than the body areas 4 and 5 , The p-type impurity concentration of the potential-fixing regions 9 and 10 is for example 1 × 10 20 cm -3 . The potential fixing range 9 gets in the middle of the body area 4 formed in a plan view. Further, the potential fixing range becomes 10 on top of the body area 5 of the connection area 1B at a location away from the end of the body area 5 formed in a plan view.

Als Nächstes, wie in 10 gezeigt ist, wird als ein Prozess von Schritt S2 in 6, nachdem die Maske 23 entfernt worden ist, eine Maske 24 auf der Oberseite der Epitaxieschicht 2 gebildet, und dann wird eine n-Typ-Störstelle (beispielsweise Stickstoff (N)) in die Epitaxieschicht 2 ionenimplantiert. Auf diese Weise werden mehrere Source-Bereiche 8, die n+-Typ-Halbleiterbereiche sind, auf der Oberseite des Body-Bereichs 5 gebildet. Weiter wird der Source-Bereich 7, der der n+-Typ-Halbleiterbereich ist, auf der Oberseite jedes der Potentialfestlegungsbereiche 9 gebildet. In 10 ist die Form des Source-Bereichs 8, der an dem Boden des Potentialfestlegungsbereichs 10 an einem anderen Ort aus dem Querschnitt der Figur gebildet ist, durch die gestrichelte Linie gezeigt. Dasselbe gilt für die 11 bis 14, die in der nachstehenden Beschreibung verwendet sind.Next, as in 10 is shown as being a process of step S2 in FIG 6 after the mask 23 has been removed, a mask 24 on top of the epitaxial layer 2 is formed, and then an n-type impurity (for example, nitrogen (N)) in the epitaxial layer 2 ion-implanted. This will create multiple source areas 8th , which are n + -type semiconductor regions, on top of the body region 5 educated. Next is the source area 7 which is the n + -type semiconductor region, on top of each of the potential-fixing regions 9 educated. In 10 is the shape of the source area 8th at the bottom of the potential fixing area 10 formed at a different location from the cross section of the figure, shown by the dashed line. The same goes for the 11 to 14 which are used in the description below.

Beispielsweise wird SiO2 oder Photoresist als ein Material der Maske 24 verwendet. Die Maske 24 ist das Muster, um die Oberseite des Body-Bereichs 5 in mehreren Teilen des Anschlussbereichs 1B freizulegen und um die Oberseite des Body-Bereichs 4 um jeden der Potentialfestlegungsbereiche 9 des aktiven Bereichs 1A freizulegen. Der Source-Bereich 7 ist so gebildet, dass er den Potentialfestlegungsbereich 9 in einer Draufsicht umgibt. Die mehreren Source-Bereiche 8 sind in der Tiefenrichtung der Figur angeordnet, nämlich entlang der Ausdehnungsrichtung des Anschlussbereichs 1B. Die Source-Bereiche 7 und 8 sind flacher als die Potentialfestlegungsbereiche 9 und 10 hergestellt.For example, SiO 2 or photoresist is used as a material of the mask 24 used. The mask 24 is the pattern to the top of the body area 5 in several parts of the connection area 1B uncover and around the top of the body area 4 around each of the potential fixing areas 9 of the active area 1A expose. The source area 7 is formed to be the potential fixing range 9 surrounds in a plan view. The multiple source areas 8th are arranged in the depth direction of the figure, namely, along the extension direction of the terminal portion 1B , The source areas 7 and 8th are flatter than the potential fixing ranges 9 and 10 produced.

Als Nächstes wird, obwohl nicht gezeigt, nachdem alle Masken entfernt worden sind, eine dünne Kohlenstoffschicht (C-Schicht) aufgebracht, um sowohl die Oberseite der Epitaxieschicht als auch die Rückseite des SiC-Substrats 1 zu bedecken, beispielsweise durch Plasma-CVD (chemische Plasma-Gasphasenabscheidung). Dann wird eine Wärmebehandlung bei einer Temperatur von 1500 Grad Celsius oder mehr für ungefähr 2 oder 3 Minuten angewandt (Schritt S3 in 6). Auf diese Weise wird Tempern ausgeführt, um jede der Störstellen, die sowohl in die Oberseite der SiC-Epitaxieschicht 2 als auch in die Rückseite des SiC-Substrats 1 ionenimplantiert sind, zu aktivieren. Danach wird die dünne Kohlenstoffschicht (C-Schicht) entfernt, beispielsweise durch einen Plasmaprozess.Next, although not shown, after all the masks have been removed, a thin carbon layer (C-layer) is deposited to cover both the top of the epitaxial layer and the back of the SiC substrate 1 to cover, for example, by plasma CVD (chemical plasma vapor deposition). Then, a heat treatment at a temperature of 1500 degrees Celsius or more is applied for about 2 or 3 minutes (step S3 in FIG 6 ). In this way, annealing is performed to remove any of the impurities that are in both the top of the SiC epitaxial layer 2 as well as in the back of the SiC substrate 1 ion-implanted, activate. Thereafter, the thin carbon layer (C layer) is removed, for example by a plasma process.

Als Nächstes werden, wie in 11 gezeigt ist, nacheinander eine dünne Isolierschicht und eine dünne n-Typ-Polysiliziumschicht auf der Oberseite der Epitaxieschicht 2 gebildet. Dann wird die dünne Polysiliziumschicht durch die Photolithographie- und Trockenätztechniken bearbeitet, um Gate-Elektroden 12 und 13 aus der dünnen Polysiliziumschicht zu bilden (Schritt S4 in 6). Die dünne Polysiliziumschicht wird beispielsweise durch den CVD-Prozess gebildet. Die Dicke der dünnen Isolierschicht 11a ist beispielsweise ungefähr 0,05 bis 0,15 μm. Die Dicke der Gate-Elektroden 12 und 13 ist beispielsweise ungefähr 0,2 bis 0,5 μm. Die Gate-Elektroden 12 und 13 können verbunden und miteinander in einem nicht gezeigten Bereich integriert sein.Next, as in 11 shown in succession, a thin insulating layer and a thin n-type polysilicon layer on top of the epitaxial layer 2 educated. Then, the thin polysilicon layer is processed by the photolithography and dry etching techniques to form gate electrodes 12 and 13 from the thin polysilicon layer (step S4 in FIG 6 ). The thin polysilicon layer is formed, for example, by the CVD process. The thickness of the thin insulating layer 11a For example, it is about 0.05 to 0.15 μm. The thickness of the gate electrodes 12 and 13 For example, it is about 0.2 to 0.5 μm. The gate electrodes 12 and 13 can be connected and integrated with each other in a region not shown.

Hier wird die Gate-Elektrode 13 so gebildet, dass sie das Ende des Source-Bereichs 8 und das Ende des Body-Bereichs 5, die sich auf der Seite der FLRs 6 befinden, in einer Draufsicht überlappt. Die Gate-Elektrode 13 wird genau oberhalb des Body-Bereichs 5 benachbart dem Source-Bereich 8 auf der Seite des FLR 6 in Bezug auf den Source-Bereich 8 gebildet. Weiter wird die Gate-Elektrode 12 über einem Bereich genau oberhalb des Body-Bereichs 4 benachbart dem Source-Bereich 7 und genau oberhalb der Oberseite der Epitaxieschicht 2 benachbart dem Body-Bereich 5 in dem aktiven Bereich 1A gebildet.Here is the gate electrode 13 so formed that they are the end of the source area 8th and the end of the body area 5 that are on the side of the FLRs 6 are overlapping in a plan view. The gate electrode 13 will be just above the body area 5 adjacent to the source region 8th on the side of the FLR 6 in terms of the source area 8th educated. Next is the gate electrode 12 over an area just above the body area 4 adjacent to the source region 7 and just above the top of the epitaxial layer 2 adjacent to the body area 5 in the active area 1A educated.

Als Nächstes wird, wie in 12 gezeigt ist, die dünne Isolierzwischenschicht 14 auf der Oberseite der Epitaxieschicht 2 gebildet, um sowohl die Gate-Elektroden 12 und 13 als auch die dünne Isolierschicht 11a zu bedecken, beispielsweise durch das Plasma-CVD-Verfahren. Danach werden die dünne Isolierzwischenschicht 13 und die dünne Isolierschicht 11a durch die Photolithographie- und Trockenätztechniken bearbeitet, um die Oberseite der Epitaxieschicht 2 freizulegen. Auf diese Weise wird die dünne Gate-Isolierschicht 11 der dünnen Isolierschicht 11a unterhalb der jeweiligen Gate-Elektroden 12, 13 gebildet.Next, as in 12 is shown, the thin insulating interlayer 14 on top of the epitaxial layer 2 formed to both the gate electrodes 12 and 13 as well as the thin insulating layer 11a to cover, for example by the plasma CVD method. Thereafter, the thin insulating interlayer 13 and the thin insulating layer 11a processed by the photolithography and dry etching techniques to the top of the epitaxial layer 2 expose. In this way, the thin gate insulating layer 11 the thin insulating layer 11a below the respective gate electrodes 12 . 13 educated.

Durch den vorstehend beschriebenen Ätzprozess wird ein Kontaktloch, das durch die dünne Isolierzwischenschicht 14 und die dünne Gate-Isolierschicht 11 hindurchtritt, in dem aktiven Bereich 1A geöffnet. Dann werden ein Abschnitt des Source-Bereichs 7 und die Oberseite jedes der Potentialfestlegungsbereiche 9 an dem Boden des Kontaktlochs freigelegt. Ähnlich wird ein Kontaktloch, das durch die dünne Isolierzwischenschicht 14 und die dünne Gate-Isolierschicht 11 hindurchtritt, in dem Anschlussbereich 1B geöffnet. Dann werden ein Abschnitt der Oberseite des Source-Bereichs 8 und ein Abschnitt der Oberseite des Potentialfestlegungsbereichs 10 auf dem Boden, des Kontaktlochs freigelegt. Weiter wird durch den vorstehend beschriebenen Prozess ein Kontaktloch, das durch die dünne Isolierzwischenschicht 14 hindurchtritt, in dem nicht gezeigten Bereich geöffnet, um die Oberseite der Gate-Elektrode 12 freizulegen. Wenn die Gate-Elektroden 13 und 12 voneinander getrennt sind, wird durch den vorstehend beschriebenen Prozess ein weiteres Kontaktloch geöffnet, um die Oberseite der Gate-Elektrode 13 freizulegen.By the above-described etching process, a contact hole passing through the thin insulating interlayer becomes 14 and the thin gate insulating layer 11 passes through, in the active area 1A open. Then become a section of the source area 7 and the top of each of the potential setting areas 9 exposed at the bottom of the contact hole. Similarly, a contact hole formed by the thin insulating interlayer 14 and the thin gate insulating layer 11 passes, in the connection area 1B open. Then become a section of the top of the source area 8th and a portion of the top of the potential fixing region 10 on the floor, the contact hole exposed. Further, by the process described above, a contact hole passing through the thin insulating interlayer 14 passes, in the area not shown, to the top of the gate electrode 12 expose. When the gate electrodes 13 and 12 are separated from each other by the process described above, another contact hole is opened to the top of the gate electrode 13 expose.

Als Nächstes wird, obwohl nicht gezeigt, eine Silizidschicht auf dem Bodenabschnitt des Kontaktlochs des aktiven Bereichs 1A und auf der Bodenfläche des Kontaktlochs des Anschlussbereichs 1B durch die bekannte Salicide-Technik gebildet. Insbesondere wird eine dünne Metallschicht (beispielsweise Nickelschicht (Ni-Schicht)) auf der Epitaxieschicht 2 aufgebracht, beispielsweise durch das Sputter-Verfahren. Dann wird eine Wärmebehandlung bei Temperaturen zwischen 600 bis 1000 Grad Celsius angewandt, um zu ermöglichen, dass die dünne Metallschicht mit der Epitaxieschicht 2 reagiert. Auf diese Weise wird eine Silizidschicht aus beispielsweise Nickelsilizid (NiSi) gebildet. Als Nächstes wird überschüssiges Metall, das nicht reagiert hat, entfernt.Next, although not shown, a silicide layer is formed on the bottom portion of the contact area of the active area 1A and on the bottom surface of the contact hole of the terminal portion 1B formed by the well-known salicide technique. In particular, a thin metal layer (for example, nickel layer (Ni layer)) is formed on the epitaxial layer 2 applied, for example by the sputtering method. Then, a heat treatment is applied at temperatures between 600 to 1000 degrees Celsius to allow the thin metal layer with the epitaxial layer 2 responding. In this way, a silicide layer of, for example, nickel silicide (NiSi) is formed. Next, excess metal that has not reacted is removed.

Als Nächstes wird, wie in 13 gezeigt ist, als ein Prozess von Schritt S5 in 6 die dünne Metallschicht 15 auf der dünnen Isolierzwischenschicht 14 gebildet, um das Innere jedes Kontaktlochs zu füllen, beispielsweise durch das Sputter-Verfahren. Danach wird die dünne Metallschicht 15 durch die Photolithographie- und Ätztechniken bearbeitet, um eine Source-Elektrode aus der dünnen Metallschicht 15 zu bilden. Die dünne Metallschicht 15, die in 13 gezeigt ist, ist mit den Source-Bereichen 7, 8 und mit den Potentialfestlegungsbereichen 9 und 10 elektrisch verbunden. Weiter wird mit Hilfe dieses Prozesses die dünne Metallschicht 15, die von der Source-Elektrode isoliert ist, in dem nicht gezeigten Bereich durch elektrisches Verbinden der dünnen Metallschicht 14 mit den Gate-Elektroden 12 und 13 gebildet.Next, as in 13 is shown as a process of step S5 in FIG 6 the thin metal layer 15 on the thin insulating interlayer 14 formed to fill the interior of each contact hole, for example, by the sputtering method. After that, the thin metal layer 15 processed by the photolithography and etching techniques to form a source electrode of the thin metal layer 15 to build. The thin metal layer 15 , in the 13 shown is with the source areas 7 . 8th and with the potential fixing areas 9 and 10 electrically connected. Next, with the help of this process, the thin metal layer 15 , which is isolated from the source electrode, in the region not shown by electrically connecting the thin metal layer 14 with the gate electrodes 12 and 13 educated.

Beispielsweise kann die dünne Metallschicht 15 durch Laminieren nacheinander einer dünnen Titanschicht (T-Schicht), einer dünnen Titannitridschicht (TiN-Schicht) und einer dünnen Aluminiumschicht (Al-Schicht) gebildet werden. In dem Ätzprozess wird die dünne Metallschicht 15, die ein Abschnitt der dünnen Metallschicht des Anschlussbereichs 1B ist und auf der Seite des FLR 6 als die Gate-Elektrode 13 gebildet ist, entfernt.For example, the thin metal layer 15 by laminating successively a thin titanium layer (T-layer), a titanium nitride thin layer (TiN layer) and a thin aluminum layer (Al layer). In the etching process, the thin metal layer becomes 15 which is a section of the thin metal layer of the connection area 1B is and on the side of the FLR 6 as the gate electrode 13 is formed, removed.

Als Nächstes wird, wie in 14 gezeigt ist, eine dünne Isolierschicht, beispielsweise aus einer dünnen SiO2-Schicht oder einer dünnen Polyimidschicht, auf der Epitaxieschicht 2 durch CVD oder andere Abscheidungsverfahren gebildet. Danach wird die dünne Isolierschicht des aktiven Bereichs 1A durch Photolithographie- und Ätztechniken entfernt, um die dünne Passivierungsschicht 16 aus der dünnen Isolierschicht zu bilden. In dem Anschlussbereich 1B sind sowohl die Oberseite und die Seitenwand der dünnen Metallschicht 15 als auch die Oberseite der dünnen Isolierzwischenschicht 14 durch die dünne Passivierungsschicht 16 bedeckt.Next, as in 14 is shown, a thin insulating layer, for example of a thin SiO 2 layer or a thin polyimide layer, on the epitaxial layer 2 formed by CVD or other deposition methods. Thereafter, the thin insulating layer of the active region 1A removed by photolithography and etching techniques to the thin passivation layer 16 to form from the thin insulating layer. In the connection area 1B are both the top and the side wall of the thin metal layer 15 as well as the top of the thin insulating interlayer 14 through the thin passivation layer 16 covered.

Mit anderen Worten, die dünne Passivierungsschicht 16, die den Anschlussbereich 1B bedeckt, wird in dem aktiven Bereich 1A geöffnet. Die Oberseite der dünnen Metallschicht 15, die von der dünnen Passivierungsschicht 16 freigelegt ist und mit den Source-Bereichen 7 und 8 verbunden ist, konfiguriert die Source-Kontaktstelle. Die Oberseite der dünnen Metallschicht 15, die von der dünnen Passivierungsschicht 16 freigelegt ist, ist mit der Gate-Elektrode 12 verbunden, um die Gate-Kontaktstelle zu konfigurieren. Jede aus der Source-Kontaktstelle und der Gate-Kontaktstelle ist die dünne Metallschicht, mit der externe Verdrahtung elektrisch verbunden ist.In other words, the thin passivation layer 16 that the connection area 1B covered, is in the active area 1A open. The top of the thin metal layer 15 that of the thin passivation layer 16 is exposed and with the source areas 7 and 8th connected configures the source pad. The top of the thin metal layer 15 that of the thin passivation layer 16 is exposed, is with the gate electrode 12 connected to configure the gate pad. Each of the source pad and the gate pad is the thin metal layer to which external wiring is electrically connected.

Als Nächstes werden, als ein Prozess von Schritt S5 in 6, die Silizidschicht (nicht gezeigt) und die Drain-Elektrode 17, die die Elektrode der Rückseite ist, auf der Rückseite des SiC-Substrats 1 gebildet. Insbesondere wird eine dünne Metallschicht auf die Rückseite des SiC-Substrats 1 aufgebracht, beispielsweise durch das Sputter-Verfahren. Dann wird eine Laser-Silizidierungswärmebehandlung angewandt, um zu ermöglichen, dass die dünne Metallschicht mit dem SiC-Substrat 1 reagiert, um die Silizidschicht (nicht gezeigt) zu bilden. Die Silizidschicht kommt in Kontakt mit der Unterseite des Drain-Bereichs 3. Die Drain-Elektrode 17 ist mit einer dünnen laminierten Schicht von 0,5 bis 1 μm konfiguriert, die durch Laminieren nacheinander einer dünnen Titanschicht (Ti-Schicht), einer dünnen Nickelschicht (Ni-Schicht) und einer dünnen Goldschicht (Au-Schicht) von der Unterseite der Silizidschicht gebildet wird.Next, as a process of step S5 in FIG 6 , the silicide layer (not shown) and the drain electrode 17 , which is the back side electrode of the SiC substrate 1 educated. In particular, a thin metal layer is deposited on the back surface of the SiC substrate 1 applied, for example by the sputtering method. Then, a laser silicidation heat treatment is applied to allow the thin metal layer to be coated with the SiC substrate 1 reacts to form the silicide layer (not shown). The silicide layer comes in contact with the bottom of the drain region 3 , The drain electrode 17 is configured with a thin laminated layer of 0.5 to 1 μm by laminating successively a thin titanium layer (Ti layer), a thin nickel layer (Ni layer) and a thin gold layer (Au layer) from the bottom of the silicide layer is formed.

Als Nächstes wird der Halbleiterwafer geschnitten und durch einen Vereinzelungsprozess in diskrete Elektronikchips getrennt, um den Halbleiterchip der vorliegenden Ausführungsform, der in 1 bis 4 gezeigt ist, fertigzustellen. Der Halbleiterchip weist mehrere MOSFETs auf, von denen jeder wenigstens eine Gate-Elektrode 12, den Source-Bereich 7 und den Drain-Bereich 3 in dem aktiven Bereich 1A aufweist, wie in 14 gezeigt ist. Ferner weist der Halbleiterchip die MOS-Struktur auf, die die dünne Gate-Isolierschicht 11 und die Gate-Elektrode 13 enthält, die auf der Epitaxieschicht 2 in der Nähe der Grenze zwischen dem aktiven Bereich 1A und dem Anschlussbereich 1B gebildet sind. Ferner weist der Halbleiterchip sowohl einen Kanalbereich auf der Oberseite der Epitaxieschicht 2 genau unterhalb der MOS-Struktur als auch den Source-Bereich 8, der der Diffusionsbereich ist, benachbart dem Kanalbereich auf.Next, the semiconductor wafer is cut and separated into discrete electronic chips by a dicing process to form the semiconductor chip of the present embodiment incorporated in FIG 1 to 4 shown finish. The semiconductor chip has a plurality of MOSFETs, each of which has at least one gate electrode 12 , the source area 7 and the drain area 3 in the active area 1A has, as in 14 is shown. Further, the semiconductor chip has the MOS structure including the thin gate insulating layer 11 and the gate electrode 13 that is on the epitaxial layer 2 near the boundary between the active area 1A and the connection area 1B are formed. Furthermore, the semiconductor chip both has a channel region on the upper side of the epitaxial layer 2 just below the MOS structure as well as the source area 8th , which is the diffusion region, adjacent to the channel region.

Durch Bilden der SiC-Leistungsvorrichtung durch das Herstellungsverfahren gemäß der vorliegenden Ausführungsform ist es möglich, denselben Effekt wie denjenigen der mit Bezug auf die 1 bis 5 beschriebenen Halbleitervorrichtung zu erhalten. Ferner kann die Struktur, die zum Eliminieren der Löcher, die in dem Hauptteil des Halbleiterchips akkumuliert sind, verwendet wird, nämlich die dünne Gate-Isolierschicht 11, die Gate-Elektrode 13, der Source-Bereich 8, der Potentialfestlegungsbereich 10 und der Body-Bereich 5, durch denselben Prozess gebildet werden wie die dünne Gate-Isolierschicht 11, die Gate-Elektrode 12, der Source-Bereich 7, der Potentialfestlegungsbereich 9 und der Body-Bereich 4, die den MOSFET des aktiven Bereichs 1A konfigurieren. Somit kann die Struktur des Extraktionsbereichs zum Eliminieren der Ladungen des Anschlussbereichs gebildet werden, ohne die Anzahl der Herstellungsprozesse zu vergrößern. Als ein Ergebnis kann eine hoch zuverlässige Halbleitervorrichtung mit langer Lebensdauer leicht mit geringem Aufwand erreicht werden.By forming the SiC power device by the manufacturing method according to the present embodiment, it is possible to have the same effect as that of FIG 1 to 5 to obtain the described semiconductor device. Further, the structure used for eliminating the holes accumulated in the main part of the semiconductor chip, namely the gate insulating thin film, can be used 11 , the gate electrode 13 , the source area 8th , the potential setting range 10 and the body area 5 , are formed by the same process as the thin gate insulating layer 11 , the gate electrode 12 , the source area 7 , the potential setting range 9 and the body area 4 , which is the MOSFET of the active area 1A configure. Thus, the structure of the extraction region for eliminating the charges of the terminal region can be formed without increasing the number of manufacturing processes. As a result, a high-reliability long-life semiconductor device can be easily achieved with little effort.

Zweite AusführungsformSecond embodiment

Die vorliegende Ausführungsform beschreibt eine Halbleitervorrichtung, in der der Aufbau des Extraktionsbereichs von der ersten Ausführungsform verschieden ist.The present embodiment describes a semiconductor device in which the structure of the extraction region is different from the first embodiment.

Nachstehend wird eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform mit Bezug auf die 15 und 16 beschrieben. 15 ist eine vergrößerte Draufsicht eines Abschnitts der Halbleitervorrichtung der vorliegenden Ausführungsform, auf dieselbe Weise wie in 2. 16 ist eine Querschnittsansicht, genommen entlang einer Linie C-C in 15. Wie in den 15 und 16 gezeigt ist, ist in der Halbleitervorrichtung der vorliegenden Ausführungsform der Aufbau des Potentialfestlegungsbereichs 10 und des Source-Bereichs 8 von denjenigen der ersten Ausführungsform verschieden, andere Konfigurationen sind jedoch dieselben wie diejenigen der ersten Ausführungsform.Hereinafter, a semiconductor device according to the present embodiment will be described with reference to FIGS 15 and 16 described. 15 FIG. 16 is an enlarged plan view of a portion of the semiconductor device of the present embodiment in the same manner as in FIG 2 , 16 FIG. 12 is a cross-sectional view taken along a line CC in FIG 15 , As in the 15 and 16 is shown, in the semiconductor device of the present embodiment, the structure of the potential fixing region 10 and the source area 8th different from those of the first embodiment, however, other configurations are the same as those of the first embodiment.

Wie in 15 gezeigt ist, erstreckt sich jeder aus dem Potentialfestlegungsbereich 10 und dem Source-Bereich 8 entlang der Seite des Endabschnitts des Halbleiterchips, der in einem ringförmigen Muster gebildet ist, das den aktiven Bereich 1A in der Mitte des Halbleiterchips umgibt. Der Source-Bereich 8 ist zwischen den Potentialfestlegungsbereich 10 in der Richtung zwischen dem aktiven Bereich 1A und dem Ende des Halbleiterchips, nämlich in der Gate-Längenrichtung der Gate-Elektrode 13, eingeschoben. Mit anderen Worten ist, anders als in der ersten Ausführungsform, der Source-Bereich 8 mit dem Potentialfestlegungsbereich 10 auf beiden Seiten des aktiven Bereichs 1A und dem Ende des Halbleiterchips in Kontakt. Insbesondere, obwohl der Potentialfestlegungsbereich 10 in der ersten Ausführungsform nicht zwischen dem Ende des Halbleiterchips und dem Source-Bereich 8 gebildet ist, ist der Potentialfestlegungsbereich 10 hier zwischen dem Ende des Halbleiterchips und dem Source-Bereich 8 gebildet.As in 15 is shown, each extends from the potential fixing area 10 and the source area 8th along the side of the End portion of the semiconductor chip, which is formed in an annular pattern, which is the active area 1A in the middle of the semiconductor chip surrounds. The source area 8th is between the potential fixing range 10 in the direction between the active area 1A and the end of the semiconductor chip, namely in the gate length direction of the gate electrode 13 , pushed in. In other words, unlike in the first embodiment, the source region 8th with the potential fixing range 10 on both sides of the active area 1A and the end of the semiconductor chip in contact. In particular, though the potential fixing range 10 in the first embodiment, not between the end of the semiconductor chip and the source region 8th is formed, the potential fixing range 10 here between the end of the semiconductor chip and the source region 8th educated.

Die Grenze zwischen dem Potentialfestlegungsbereich 10 und dem Body-Bereich 5 erstreckt sich linear entlang der Längsrichtung des Anschlussbereichs 1B in einer Draufsicht. Ferner überlappt das Ende auf der Seite des aktiven Bereichs 1A der Gate-Elektrode 13 das Ende des Source-Bereichs 8 in einer Draufsicht. Ferner überlappt die Gate-Elektrode 13 den Potentialfestlegungsbereich 10, der mit dem Ende des Source-Bereichs 8 in Kontakt ist, in einer Draufsicht. Die Gate-Elektrode 13 überlappt außerdem den Body-Bereich 5, der mit dem Potentialfestlegungsbereich 10 in Kontakt ist, in einer Draufsicht. Mit anderen Worten ist die Gate-Elektrode 13 über der Fläche genau oberhalb von Abschnitten des Body-Bereichs 5, des Potentialfestlegungsbereichs 10 und des Source-Bereichs 8 gebildet, die auf der Oberseite der Epitaxieschicht 2 nacheinander von dem Ende des Halbleiterchips gebildet sind.The boundary between the potential fixing range 10 and the body area 5 extends linearly along the longitudinal direction of the terminal region 1B in a top view. Further, the end overlaps on the side of the active area 1A the gate electrode 13 the end of the source area 8th in a top view. Further, the gate electrode overlaps 13 the potential fixing range 10 that ends with the source area 8th is in contact, in a top view. The gate electrode 13 also overlaps the body area 5 , that with the potential fixing range 10 is in contact, in a top view. In other words, the gate electrode 13 above the area just above sections of the body area 5 , the potential fixing range 10 and the source area 8th formed on the top of the epitaxial layer 2 are formed successively from the end of the semiconductor chip.

Wie in den 15 und 16 gezeigt ist, ist der Potentialfestlegungsbereich 10 getrennt von dem Ende des Body-Bereichs 5 auf der Oberseite des Body-Bereichs 5 gebildet. Ferner ist der Source-Bereich 8 getrennt von dem Ende des Potentialfestlegungsbereichs 10 auf der Oberseite des Potentialfestlegungsbereichs 10 gebildet. Wie in 16 gezeigt ist, ist der Kontaktstecker der dünnen Metallschicht 15, der auf der Seite des aktiven Bereichs 1A in Bezug auf die Gate-Elektrode 13 gebildet ist, mit dem Source-Bereich 8 und dem Potentialfestlegungsbereich 10 verbunden.As in the 15 and 16 is shown is the potential fixing range 10 separated from the end of the body area 5 on top of the body area 5 educated. Further, the source region 8th separated from the end of the potential fixing region 10 on the top of the potential fixing region 10 educated. As in 16 is shown, the contact plug of the thin metal layer 15 which is on the side of the active area 1A with respect to the gate electrode 13 is formed with the source region 8th and the potential fixing range 10 connected.

In der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform sind sowohl die MOS-Struktur, die die Gate-Elektrode 13 enthält, als auch der Source-Bereich 8, der der Diffusionsbereich ist, in dem Extraktionsbereich 18 gebildet (siehe 1). Ferner ist der Kanalbereich, durch den Strom fließt, wenn die Gate-Elektrode 13 angeschaltet ist, in dem Potentialfestlegungsbereich 10 und dem Body-Bereich 5 gebildet, die sich in dem Bereich benachbart dem Source-Bereich 8 befinden, und überlappt die Gate-Elektrode 13 in einer Draufsicht. Die Halbleitervorrichtung der vorliegenden Ausführungsform kann durch denselben Prozess gebildet werden wie in dem Herstellungsprozess, der mit Bezug auf die 6 bis 14 in der ersten Ausführungsform beschrieben ist.In the semiconductor device according to the present embodiment, both the MOS structure, which is the gate electrode 13 contains, as well as the source area 8th , which is the diffusion area, in the extraction area 18 formed (see 1 ). Further, the channel region through which current flows when the gate electrode 13 is turned on, in the potential fixing range 10 and the body area 5 formed in the area adjacent to the source area 8th and overlaps the gate electrode 13 in a top view. The semiconductor device of the present embodiment can be formed by the same process as in the manufacturing process described with reference to FIGS 6 to 14 in the first embodiment.

Ähnlich der ersten Ausführungsform wird in der vorliegenden Ausführungsform der Kanal auf der Oberseite der Epitaxieschicht 2 genau unterhalb der Gate-Elektrode 13 gebildet, wenn die Gate-Elektrode 13 angeschaltet ist, und dann werden Elektronen dem Source-Bereich 8 zugeführt, um Löcher zu eliminieren, die in der Oberseite des Body-Bereichs 5 in der Nähe der Grenze zwischen dem Body-Bereich 5 und dem Potentialfestlegungsbereich 10 in dem Anschlussbereich 1B akkumuliert sind, wenn eine Rückwärtsvorspannung angelegt wird. Mit anderen Worten ist es möglich, die Inversionsschicht und den Kanal in dem Bereich zu bilden, wo wahrscheinlich Löcher akkumuliert werden, so dass die Elektronen, die dem Source-Bereich 8 zugeführt werden, mit den Löchern rekombiniert werden. Auf diese Weise werden die Löcher zu der Seite der Source-Elektrode extrahiert.Similar to the first embodiment, in the present embodiment, the channel is on the top of the epitaxial layer 2 just below the gate electrode 13 formed when the gate electrode 13 is turned on, and then electrons become the source region 8th fed to eliminate holes in the top of the body area 5 near the border between the body area 5 and the potential fixing range 10 in the connection area 1B are accumulated when a reverse bias voltage is applied. In other words, it is possible to form the inversion layer and the channel in the region where holes are likely to be accumulated, so that the electrons that are the source region 8th are fed, recombined with the holes. In this way, the holes are extracted to the side of the source electrode.

Wie vorstehend beschrieben, ist es möglich, selbst in der Halbleitervorrichtung, die eine Vorrichtung aufweist, die zum Hochgeschwindigkeitsbetrieb imstande ist, wie ein SiCMOSFET, Ladungsträger innerhalb des Substrats zu eliminieren und zu verhindern, das dielektrischer Durchbruch aufgrund der Akkumulierung der Ladungsträger auftritt. Als ein Ergebnis ist es möglich, die Lebensdauer des Halbleiterchips zu verlängern und die Leistungsfähigkeit der Halbleitervorrichtung zu verbessern.As described above, even in the semiconductor device having a device capable of high-speed operation such as a SiCMOSFET, it is possible to eliminate carriers within the substrate and prevent the dielectric breakdown from occurring due to the accumulation of the carriers. As a result, it is possible to extend the life of the semiconductor chip and to improve the performance of the semiconductor device.

Ferner ist es in der vorliegenden Ausführungsform möglich, Löcher, die in dem Anschlussbereich 1B akkumuliert sind, jedes Mal zurückzusetzen, wenn die Gate-Elektrode 13 angeschaltet wird. Somit ist es möglich zu verhindern, dass die Anzahl von Löchern in Reaktion auf die akkumulierte Zeit, während der der MOSFET abgeschaltet ist, ansteigt, wenn Rückwärtsvorspannung angelegt ist. Somit ist es möglich, das Risiko zu eliminieren, dass der dielektrische Durchbruch aufgrund des Anstiegs der Anzahl von Löchern in der Anschlussfläche auftritt. Als ein Ergebnis kann die Zuverlässigkeit der Halbleitervorrichtung erhöht sein.Furthermore, it is possible in the present embodiment, holes that in the connection area 1B are accumulated every time reset when the gate electrode 13 is turned on. Thus, it is possible to prevent the number of holes from increasing in response to the accumulated time during which the MOSFET is turned off when reverse bias is applied. Thus, it is possible to eliminate the risk that the dielectric breakdown occurs due to the increase in the number of holes in the pad. As a result, the reliability of the semiconductor device can be increased.

Ferner kann in der vorliegenden Ausführungsform der dielektrische Durchbruch verhindert werden, ohne die Breite des Anschlussbereichs 1B zu vergrößern. Somit ist es möglich, die Größe des Halbleiterchips zu reduzieren und die Leistungsfähigkeit der Halbleitervorrichtung zu verbessern. Ferner sind der Diffusionsbereich und die MOS-Struktur des Extraktionsbereichs 18 (siehe 1), die das Merkmal der vorliegenden Ausführungsform sind, dieselben wie der Diffusionsbereich und die MOS-Struktur, die den MOSFET des aktiven Bereichs 1A konfigurieren. Somit kann die Struktur des Extraktionsbereichs 18 zum Eliminieren der Ladungen des Anschlussbereichs leicht mit geringem Aufwand erreicht werden.Further, in the present embodiment, the dielectric breakdown can be prevented without the width of the terminal region 1B to enlarge. Thus, it is possible to reduce the size of the semiconductor chip and improve the performance of the semiconductor device. Further, the diffusion region and the MOS structure of the extraction region 18 (please refer 1 ), the the Feature of the present embodiment, the same as the diffusion region and the MOS structure, which is the active region MOSFET 1A configure. Thus, the structure of the extraction area 18 be easily achieved with little effort to eliminate the charges of the connection area.

Die Depletionsschicht, die über den Anschlussbereich 1B bei dem Anlegen von Rückwärtsvorspannung verteilt ist, wird in dem Bereich auf der Seite des Endes des Halbleiterchips als der Potentialfestlegungsbereich 10 erzeugt. Mit anderen Worten ist es nicht wahrscheinlich, dass die Depletionsschicht innerhalb des Potentialfestlegungsbereichs 10 gebildet wird. Das Problem hier ist, dass dann, wenn die Depletionsschicht in Kontakt mit dem Source-Bereich 8, der der n+-Typ-Halbleiterbereich ist, kommt, der Strom durch die Depletionsschicht und den Source-Bereich 8 kurzgeschlossen wird und es nicht möglich ist, die Löcher zu eliminieren. Somit ist in der vorliegenden Ausführungsform, wie in 15 gezeigt ist, der Bereich auf der Seite des Endes des Halbleiterchips in Bezug auf den Source-Bereich 8 durch den Potentialfestlegungsbereich 10 in einer Draufsicht bedeckt, um zu verhindern, dass die Depletionsschicht, die in dem Anschlussbereich 1B gebildet wird, in Kontakt mit dem Source-Bereich 8 kommt. Das verhindert die Unfähigkeit zum Eliminieren der Löcher aufgrund eines Kurzschlusses zwischen der Depletionsschicht und dem Source-Bereich 8.The depletion layer over the connection area 1B is distributed in the application of reverse bias, becomes in the area on the side of the end of the semiconductor chip as the potential setting range 10 generated. In other words, it is not likely that the depletion layer is within the potential fixing range 10 is formed. The problem here is that if the depletion layer is in contact with the source region 8th , which is the n + -type semiconductor region, comes the current through the depletion layer and the source region 8th short circuit and it is not possible to eliminate the holes. Thus, in the present embodiment, as in FIG 15 is shown, the area on the side of the end of the semiconductor chip with respect to the source region 8th through the potential fixing area 10 covered in a plan view, to prevent the depletion layer in the terminal area 1B is formed, in contact with the source region 8th comes. This prevents the inability to eliminate the holes due to a short circuit between the depletion layer and the source region 8th ,

In der vorliegenden Ausführungsform ist keine Notwendigkeit vorhanden, den Potentialfestlegungsbereich 10 signifikant zu der Seite des Endes des Halbleiterchips als der Source-Bereich 8 auszudehnen. Somit ist es möglich, die Breite des Potentialfestlegungsbereichs 10 in der Gate-Längenrichtung der Gate-Elektrode 13 zu reduzieren. Ferner ist es in der vorliegenden Ausführungsform möglich, die Breite des Source-Bereichs 8 in der Gate-Längenrichtung der Gate-Elektrode 13 zu reduzieren. Das liegt daran, dass, anders als in der ersten Ausführungsform, der Source-Bereich 8 so gebildet sein kann, das er eine Form aufweist, die sich kontinuierlich und ununterbrochen erstreckt, so dass ausreichend Fläche selbst in einem kleinen Breitenmuster bereitgestellt werden kann. Als ein Ergebnis kann die Größe des Halbleiterchips reduziert sein und die Leistungsfähigkeit der Halbleitervorrichtung kann verbessert sein.In the present embodiment, there is no need to have the potential setting range 10 significantly to the side of the end of the semiconductor chip as the source region 8th expand. Thus, it is possible to set the width of the potential-fixing area 10 in the gate length direction of the gate electrode 13 to reduce. Further, in the present embodiment, it is possible to set the width of the source region 8th in the gate length direction of the gate electrode 13 to reduce. This is because, unlike the first embodiment, the source region 8th may be formed to have a shape that extends continuously and uninterrupted so that sufficient area can be provided even in a small width pattern. As a result, the size of the semiconductor chip can be reduced, and the performance of the semiconductor device can be improved.

Dritte AusführungsformThird embodiment

Die vorliegende Ausführungsform beschreibt eine Stromrichtvorrichtung, die mit einer SiC-Leistungsvorrichtung gemäß der ersten oder der zweiten Ausführungsform versehen ist. 17 ist ein Schaltplan einer Stromrichtvorrichtung (Inverter) gemäß der vorliegenden Ausführungsform.The present embodiment describes a power conversion device provided with a SiC power device according to the first or second embodiment. 17 FIG. 12 is a circuit diagram of a power conversion device (inverter) according to the present embodiment. FIG.

Wie in 17 gezeigt ist, weist der Inverter der vorliegenden Ausführungsform mehrere SiC-Leistungs-MISFETs 304, die Schaltvorrichtungen sind, und mehrere Dioden 305 innerhalb eines Leistungsmoduls auf. Die SiC-Leistungs-MISFETs 304 und die Dioden 305 sind gegenparallel zwischen der Source-Spannung Vcc und dem Eingangspotential einer Last (beispielsweise eines Motors) 301 über die Anschlüsse 306 bis 310 in jeder einzelnen Phase verbunden. Diese Vorrichtungen konfigurieren einen oberen Zweig. Ferner sind die SiC-Leistungs-MISFET-Vorrichtungen 3ß4 und die Dioden 305 außerdem gegenparallel zwischen dem Eingangspotential der Last 301 und dem Erdpotential GND verbunden. Diese Vorrichtungen konfigurieren einen unteren Zweig.As in 17 12, the inverter of the present embodiment has a plurality of SiC power MISFETs 304 , which are switching devices, and multiple diodes 305 within a power module. The SiC power MISFETs 304 and the diodes 305 are in-parallel between the source voltage Vcc and the input potential of a load (for example, a motor) 301 over the connections 306 to 310 connected in every single phase. These devices configure an upper branch. Further, the SiC power MISFET devices are 3ß4 and the diodes 305 in addition, counterparallel between the input potential of the load 301 and the ground potential GND. These devices configure a lower branch.

Mit anderen Worten ist die Last 301 mit zwei SiC-Leistungs-MISFETs 304 und zwei Dioden 305 in jeder einzelnen Phase versehen. Das heißt, es sind sechs Schaltvorrichtungen 304 und sechs Dioden 305 in drei Phasen bereitgestellt.In other words, the load 301 with two SiC power MISFETs 304 and two diodes 305 provided in each individual phase. That is, there are six switching devices 304 and six diodes 305 provided in three phases.

Die Source-Spannung Vcc ist mit der Drain-Elektrode der SiC-Leistungs-MISFET-Vorrichtung 304 jeder einzelnen Schicht über den Anschluss 306 verbunden. Das Erdpotential GND ist mit der Source-Elektrode der SiC-Leistungs-MISFET-Vorrichtung 304 jeder einzelnen Schicht über den Anschluss 310 verbunden. Ferner ist die Last 301 mit der Source-Elektrode der SiC-Leistungs-MISFET-Vorrichtung 304 jeder einzelnen Schicht des oberen Zweigs jeder einzelnen Schicht über jeden der Anschlüsse 307 ist 309 verbunden. Außerdem ist die Last 301 mit der Drain-Elektrode der SiC-Leistungs-MISFET-Vorrichtung 304 jeder einzelnen Schicht des unteren Zweigs jeder einzelnen Schicht über jeden der Anschlüsse 307 ist 309 verbunden.The source voltage Vcc is connected to the drain of the SiC power MISFET device 304 every single layer over the connection 306 connected. The ground potential GND is connected to the source of the SiC power MISFET device 304 every single layer over the connection 310 connected. Further, the load 301 with the source of the SiC power MISFET device 304 each individual layer of the top branch of each individual layer over each of the connections 307 is 309 connected. Besides, the load is 301 with the drain of the SiC power MISFET device 304 every single layer of the lower branch of each individual layer over each of the connections 307 is 309 connected.

Ferner ist eine Steuerungsschaltung 303 mit der Gate-Elektrode jedes der SiC-Leistungs-MISFETs 305 über die Anschlüsse 311 und 312 verbunden. Der SiC-Leistungs-MISFET 304 wird durch die Steuerungsschaltung 303 gesteuert. Somit kann der Inverter der vorliegenden Ausführungsform die Last 301 durch Steuern des Stroms, der durch die SiC-Leistungs-MISFETs 304 fließt, die das Leistungsmodul 302 konfigurieren, mit Hilfe der Steuerungsschaltung 303 antreiben.Further, a control circuit 303 with the gate of each of the SiC power MISFETs 305 over the connections 311 and 312 connected. The SiC power MISFET 304 is through the control circuit 303 controlled. Thus, the inverter of the present embodiment can load 301 by controlling the current flowing through the SiC power MISFETs 304 flows, which is the power module 302 configure using the control circuitry 303 drive.

Der SiC-Leistungs-MISFET 304 ist der MOSFET, der in dem in der ersten oder zweiten Ausführungsform beschriebenen Halbleiterchip gebildet ist. Wie in 17 gezeigt ist, ist eine integrierte pn-Diode, die in dem MOSFET enthalten ist, innerhalb des SiC-Leistungs-MISFET 304 gebildet. Beispielsweise ist die integrierte pn-Diode durch einen pn-Übergang zwischen dem p-Typ-Bereich, der den Potentialfestlegungsbereich 9 und den Body-Bereich 4, die in 3 gezeigt sind, enthält, und dem n-Typ-Bereich, der das SiC-Substrat 1 und die Epitaxieschicht 2 enthält, gebildet.The SiC power MISFET 304 is the MOSFET formed in the semiconductor chip described in the first or second embodiment. As in 17 1, an integrated pn diode included in the MOSFET is within the SiC power MISFET 304 educated. For example, the integrated pn diode is a pn junction between the p-type region, which is the potential fixing region 9 and the body area 4 , in the 3 are shown, and the n-type region, the SiC substrate 1 and the epitaxial layer 2 contains, formed.

Insbesondere ist eine Anode der integrierten Diode mit der Source-Elektrode des MOSFET verbunden, und die Kathode ist mit der Drain-Elektrode des MOSFET verbunden. Somit ist die integrierte pn-Diode gegenparallel mit dem MOSFET in jeder einzelnen Schicht verbunden. Mit anderen Worten sind die integrierte pn-Diode und die Diode 305 parallel verbunden. Die Diode 305 ist beispielsweise eine Schottky-Diode, die auf dem Halbleiterchip zusammen mit dem MOSFET montiert ist.In particular, an anode of the integrated diode is connected to the source of the MOSFET, and the cathode is connected to the drain of the MOSFET. Thus, the integrated pn diode is connected in parallel with the MOSFET in each individual layer. In other words, the integrated pn diode and the diode 305 connected in parallel. The diode 305 For example, a Schottky diode is mounted on the semiconductor chip together with the MOSFET.

Die Funktion des SiC-Leistungs-MISFET 304 innerhalb des Leistungsmoduls 302 wird nachstehend beschrieben. Um beispielsweise einen Motor als die Last 301 zu steuern und anzutreiben, ist es notwendig, eine gewünschte Spannungssinuswelle in die Last einzugeben. Die Steuerungsschaltung 303 führt eine Impulsbreitenmodulationsoperation aus, um die Impulsbreite der Rechteckwelle dynamisch zu ändern, durch Steuern des SiC-Leistungs-MISFET 304. Die ausgegebene Rechteckwelle ist nach dem Durchtreten durch den Induktor geglättet, um eine gewünschte Quasi-Sinuswelle zu produzieren. Der SiC-Leistungs-MISFET 304 erzeugt eine Rechteckwelle, um die Impulsbreitenmodulationsoperation auszuführen.The function of the SiC power MISFET 304 within the power module 302 will be described below. For example, a motor as the load 301 To control and drive, it is necessary to enter a desired voltage sine wave in the load. The control circuit 303 performs a pulse width modulation operation to dynamically change the pulse width of the square wave by controlling the SiC power MISFET 304 , The output square wave is smoothed after passing through the inductor to produce a desired quasi-sine wave. The SiC power MISFET 304 generates a square wave to perform the pulse width modulation operation.

In dem Halbleiterchip, der die Halbleitervorrichtung gemäß der ersten oder der zweiten Ausführungsform ist, ist es möglich, die Menge des Stroms durch Reduzieren der Breite des Anschlussbereichs, um den aktiven Bereich zu vergrößern, zu erhöhen. Somit ist es in der vorliegenden Ausführungsform möglich, die Größe und das Gewicht des Leistungsmoduls 302 zu reduzieren. Als ein Ergebnis ist es möglich, eine kleine und leichte Stromrichtvorrichtung zu erreichen, die das Leistungsmodul 302 aufweist.In the semiconductor chip which is the semiconductor device according to the first or second embodiment, it is possible to increase the amount of current by reducing the width of the terminal region to increase the active area. Thus, it is possible in the present embodiment, the size and weight of the power module 302 to reduce. As a result, it is possible to achieve a small and lightweight power conversion device comprising the power module 302 having.

Ferner, wie vorstehend in der ersten und der zweiten Ausführungsform beschrieben ist, ist es möglich, durch Bereitstellen der MOS-Struktur und des Diffusionsbereichs in dem Anschlussbereich des Halbleiterchips und durch Bilden des Kanals die Reduktion der Durchbruchspannung des Halbleiterchips zu verhindern und die Lebensdauer des Halbleiterchips zu verlängern. Als ein Ergebnis ist es möglich, durch Verwenden des SiC-Leistungs-MISFET 304, der in dem Halbleiterchip gebildet ist, die Zuverlässigkeit des Leistungsmoduls 302 und der Stromrichtvorrichtung gemäß der vorliegenden Ausführungsform zu erhöhen und die Lebensdauer des Leistungsmoduls 302 und der Stromrichtvorrichtung gemäß der vorliegenden Ausführungsform zu verlängern.Further, as described above in the first and second embodiments, by providing the MOS structure and the diffusion region in the terminal region of the semiconductor chip and forming the channel, it is possible to prevent the reduction of the breakdown voltage of the semiconductor chip and the life of the semiconductor chip to extend. As a result, by using the SiC power MISFET, it is possible 304 , which is formed in the semiconductor chip, the reliability of the power module 302 and the power conversion apparatus according to the present embodiment and increase the life of the power module 302 and the power conversion device according to the present embodiment extend.

Ferner kann die Stromrichtvorrichtung gemäß der vorliegenden Ausführungsform als ein Dreiphasenmotorsystem konfiguriert sein. Die in 17 gezeigte Last 301 ist ein Dreiphasenmotor. Die Größe des Dreiphasenmotorsystems kann durch Verwenden der Stromrichtvorrichtung, die die in der ersten und zweiten Ausführungsform beschriebene Halbleitervorrichtung als die Schaltvorrichtung verwendet, reduziert werden.Further, the power conversion apparatus according to the present embodiment may be configured as a three-phase motor system. In the 17 shown load 301 is a three-phase motor. The size of the three-phase motor system can be reduced by using the power conversion device using the semiconductor device described in the first and second embodiments as the switching device.

Vierte AusführungsformFourth embodiment

Die vorliegende Ausführungsform beschreibt eine Stromrichtvorrichtung, die mit einem SiC-Leistungs-MISFET, der in der Halbleitervorrichtung gemäß der ersten oder der zweiten Ausführungsform gebildet ist, versehen ist. 18 ist ein Schaltplan einer Stromrichtvorrichtung (Inverter) gemäß der vorliegenden Ausführungsform.The present embodiment describes a power conversion device provided with a SiC power MISFET formed in the semiconductor device according to the first or second embodiment. 18 FIG. 12 is a circuit diagram of a power conversion device (inverter) according to the present embodiment. FIG.

Wie in 18 gezeigt ist, ist der Inverter der vorliegenden Ausführungsform mit einem SiC-Leistungs-MISFET 404 als eine Schaltvorrichtung innerhalb eines Leistungsmoduls 402 versehen. Jeder SiC-Leistungs-MISFET 404 ist zwischen der Source-Spannung Vcc und dem Eingangspotential einer Last (beispielsweise eines Motors) 401 über die Anschlüsse 405 bis 409 in jeder einzelnen Phase verbunden. Diese Vorrichtungen konfigurieren einen oberen Zweig. Außerdem ist jede SiC-Leistungs-MISFET-Vorrichtung 404 zwischen dem Eingangspotential der Last 401 und dem Erdpotential GND verbunden. Diese Vorrichtungen konfigurieren einen unteren Zweig. Mit anderen Worten ist die Last 401 mit zwei SiC-Leistungs-MISFETs 404 in jeder einzelnen Phase versehen. Das heißt, es sind sechs Schaltvorrichtungen 404 in drei Phasen bereitgestellt.As in 18 is the inverter of the present embodiment with a SiC power MISFET 404 as a switching device within a power module 402 Mistake. Every SiC power MISFET 404 is between the source voltage Vcc and the input potential of a load (for example, a motor) 401 over the connections 405 to 409 connected in every single phase. These devices configure an upper branch. In addition, each SiC power MISFET device is 404 between the input potential of the load 401 and the ground potential GND. These devices configure a lower branch. In other words, the load 401 with two SiC power MISFETs 404 provided in each individual phase. That is, there are six switching devices 404 provided in three phases.

Ferner ist eine Steuerungsschaltung 403 mit der Gate-Elektrode jedes der jeweiligen SiC-Leistungs-MISFETs 404 über die Anschlüsse 410, 411 verbunden. Der SiC-Leistungs-MISFET 404 wird durch die Steuerungsschaltung 404 gesteuert. Somit kann der Inverter der vorliegenden Ausführungsform die Last 401 durch Steuern des Stroms, der durch die SiC-Leistungs-MISFETs 404 innerhalb des Leistungsmoduls 342 fließt, mit Hilfe der Steuerungsschaltung 403 antreiben.Further, a control circuit 403 with the gate of each of the respective SiC power MISFETs 404 over the connections 410 . 411 connected. The SiC power MISFET 404 is through the control circuit 404 controlled. Thus, the inverter of the present embodiment can load 401 by controlling the current flowing through the SiC power MISFETs 404 within the power module 342 flows, with the help of the control circuit 403 drive.

In dem SiC-Leistungs-MISFET 404 ist die integrierte pn-Diode gegenparallel verbunden, wie in der dritten Ausführungsform beschrieben ist. Der Inverter, der in sich das Leistungsmodul 402 der vorliegenden Ausführungsform enthält, ist von dem Inverter der dritten Ausführungsform darin verschieden, dass die Diode 305 (siehe 17) nicht mit dem SiC-Leistungs-MISFET 404 in jeder einzelnen Schicht verbunden ist.In the SiC power MISFET 404 the integrated pn diode is connected in opposition, as described in the third embodiment. The inverter, which in itself is the power module 402 of the present embodiment is different from the inverter of the third embodiment in that the diode 305 (please refer 17 ) not with the SiC power MISFET 404 connected in every single layer.

Die Funktion des SiC-Leistungs-MISFET 404 innerhalb des Leistungsmoduls 402 wird nachstehend beschrieben. Als eine Funktion des SiC-Leistungs-MISFET weist die vorliegende Ausführungsform außerdem eine Funktion auf, eine Rechteckwelle zum Ausführen der Impulsbreitenmodulationsoperation zu erzeugen, ähnlich der dritten Ausführungsform. In der vorliegenden Ausführungsform funktioniert der SiC-Leistungs-MISFET 404 auch als die Diode 305 (siehe 17) der dritten Ausführungsform.The function of the SiC power MISFET 404 within the power module 402 will be described below. As a function of the SiC Power MISFET, the present embodiment also has a function of generating a square wave for performing the pulse width modulation operation, similar to the third embodiment. In the present embodiment, the SiC power MISFET functions 404 also as the diode 305 (please refer 17 ) of the third embodiment.

Beispielsweise wenn die Induktivität in der Last 401 wie den Motor enthalten ist, muss die Energie, die in der Induktivität akkumuliert ist, entladen werden, wenn der SiC-Leistungs-MISFET 404 abgeschaltet wird. In der dritten Ausführungsform führt die Diode 305 diese Funktion aus. Die vorliegende Ausführungsform verwendet jedoch synchrone Gleichrichtungsansteuerung, so dass der SiC-Leistungs-MISFET 404 eine Funktion aufweist, Rückstrom zuzuführen. In der synchronen Gleichrichtungsansteuerung gemäß der vorliegenden Ausführungsform wird das Gate des SiC-Leistungs-MISFET 404 während des Rückflusses angeschaltet, so dass der SiC-Leistungs-MISFET 404 in Rückwärtsrichtung leitend ist.For example, if the inductance in the load 401 As the motor is included, the energy accumulated in the inductor must be discharged when the SiC power MISFET 404 is switched off. In the third embodiment, the diode performs 305 this feature off. However, the present embodiment uses synchronous rectification drive so that the SiC power MISFET 404 has a function to supply backflow. In the synchronous rectification drive according to the present embodiment, the gate of the SiC power MISFET becomes 404 during the reflux, leaving the SiC power MISFET 404 is conducting in the reverse direction.

Somit ist Leitungsverlust während des Rückflusses durch die Eigenschaften des SiC-Leistungs-MISFET 404 und nicht durch die Eigenschaften der Diode 305 bestimmt. Ferner ist, wenn die synchrone Gleichrichtungsansteuerung ausgeführt wird, Totzeit, in der der obere und der untere SiC-Leistungs-MISFET beide abgeschaltet sind, erforderlich, um zu verhindern, dass der obere und der untere Zweig kurzgeschlossen werden. Während der Totzeit wird er durch die integrierte pn-Diode angesteuert, die durch die Driftschicht und die p-Typ-Body-Schicht in dem SiC-Leistungs-MISFET 404 gebildet ist. In dem Fall von SiC ist jedoch die Bewegungsstrecke von Ladungsträgern kürzer als in Si, so dass der Verlust während der Totzeit klein ist. Beispielsweise ist der Verlust während der Totzeit derselbe wie in dem Fall, wenn die SiC-Schottky-Diode als die Diode 305 der dritten Ausführungsform verwendet wird.Thus, conduction loss during the backflow is due to the characteristics of the SiC power MISFET 404 and not by the properties of the diode 305 certainly. Further, when the synchronous rectification drive is executed, dead time in which the upper and lower SiC power MISFETs are both turned off is required to prevent the upper and lower branches from short-circuiting. During the dead time, it is driven by the integrated pn diode passing through the drift layer and the p-type body layer in the SiC power MISFET 404 is formed. In the case of SiC, however, the moving distance of carriers is shorter than in Si, so that the loss during the dead time is small. For example, the loss during the dead time is the same as in the case where the SiC Schottky diode is used as the diode 305 of the third embodiment is used.

In der vorliegenden Ausführungsform ist es möglich, die Größe und das Gewicht des Leistungsmoduls 302 durch Verwenden der Halbleitervorrichtung gemäß der ersten oder der zweiten Ausführungsform als den SiC-Leistungs-MISFET zu reduzieren. Somit ist es möglich, die Größe und das Gewicht der Stromrichtvorrichtung, die das Leistungsmodul 302 enthält, zu reduzieren. Zusätzlich, da die Diode nicht getrennt von dem SiC-Leistungs-MISFET 404 bereitgestellt ist, kann weitere Reduktion in dem Leistungsmodul 402 erreicht werden.In the present embodiment, it is possible to determine the size and weight of the power module 302 by using the semiconductor device according to the first or second embodiment as the SiC power MISFET. Thus, it is possible the size and weight of the power conversion device that the power module 302 contains, reduce. In addition, because the diode is not separate from the SiC power MISFET 404 can provide further reduction in the power module 402 be achieved.

Ferner ist es, wie in der ersten und der zweiten Ausführungsform beschrieben ist, möglich, durch Bereitstellen des MOS-Struktur und des Diffusionsbereichs, um den Kanal in dem Anschlussbereich des Halbleiterchips zu bilden, die Reduktion der Durchbruchspannung des Halbleiterchips zu verhindern und die Lebensdauer des Halbleiterchips zu verlängern. Als ein Ergebnis ist es möglich, die Zuverlässigkeit des Leistungsmoduls 402 und der Stromrichtvorrichtung gemäß der vorliegenden Ausführungsform zu erhöhen und die Lebensdauer des Leistungsmoduls 402 und der Stromrichtvorrichtung gemäß der vorliegenden Ausführungsform durch Verwenden des SiC-Leistungs-MISFET 404, der in dem Halbleiterchip gebildet ist, zu verlängern.Further, as described in the first and second embodiments, by providing the MOS structure and the diffusion region to form the channel in the terminal region of the semiconductor chip, it is possible to prevent the reduction of the breakdown voltage of the semiconductor chip and the lifetime of the semiconductor chip Extend semiconductor chips. As a result, it is possible the reliability of the power module 402 and the power conversion apparatus according to the present embodiment and increase the life of the power module 402 and the power conversion device according to the present embodiment by using the SiC power MISFET 404 , which is formed in the semiconductor chip to extend.

Ferner kann die Stromrichtvorrichtung gemäß der vorliegenden Ausführungsform als ein Dreiphasenmotorsystem konfiguriert sein. Die in 18 gezeigte Last 401 ist ein Dreiphasenmotor. Die Größe des Dreiphasenmotorsystems kann durch die Stromrichtvorrichtung, die die in der ersten und zweiten Ausführungsform beschriebene Halbleitervorrichtung als die Schaltvorrichtung verwendet, reduziert werden.Further, the power conversion apparatus according to the present embodiment may be configured as a three-phase motor system. In the 18 shown load 401 is a three-phase motor. The size of the three-phase motor system can be reduced by the power conversion device using the semiconductor device described in the first and second embodiments as the switching device.

Fünfte AusführungsformFifth embodiment

Das in der dritten oder vierten Ausführungsform beschriebene Dreiphasenmotorsystem kann für Fahrzeuge wie z. B. Hybridfahrzeuge, Elektrofahrzeuge und Brennstoffzellenfahrzeuge verwendet werden. In der vorliegenden Ausführungsform wird ein Elektrofahrzeug mit einem darin montierten Dreiphasenmotorsystem mit Bezug auf die 19 und 20 beschrieben. 19 ist ein Blockdiagramm, das schematisch die Konfiguration eines Elektrofahrzeugs gemäß der vorliegenden Ausführungsform zeigt. 20 ist ein Schaltplan eines Aufwärtswandlers gemäß der vorliegenden Ausführungsform.The three-phase motor system described in the third or fourth embodiment can be used for vehicles such as vehicles. As hybrid vehicles, electric vehicles and fuel cell vehicles can be used. In the present embodiment, an electric vehicle having a three-phase motor system mounted therein is described with reference to FIGS 19 and 20 described. 19 FIG. 10 is a block diagram schematically showing the configuration of an electric vehicle according to the present embodiment. FIG. 20 FIG. 13 is a circuit diagram of a boost converter according to the present embodiment. FIG.

Wie in 19 gezeigt ist, enthält ein Elektrofahrzeug der vorliegenden Ausführungsform einen Dreiphasenmotor 503, der imstande ist, Leistung zu einer Antriebswelle einzugeben oder auszugeben, mit der ein Antriebsrad 501a und ein Antriebsrad 501b verbunden sind, einen Inverter 504 zum Antreiben des Dreiphasenmotors 503 und eine Batterie 505. Ferner enthält das Elektrofahrzeug der vorliegenden Ausführungsform außerdem einen Aufwärtswandler 508, ein Relais 509 und eine elektronische Steuereinheit 510. Der Aufwärtswandler 508 ist sowohl mit einer Stromleitung 506, mit der der Inverter 504 verbunden ist, als auch mit einer Stromleitung 507, mit der die Batterie 505 verbunden ist, verbunden.As in 19 is shown, an electric vehicle of the present embodiment includes a three-phase motor 503 capable of inputting or outputting power to a drive shaft with which a drive wheel 501 and a drive wheel 501b connected to an inverter 504 for driving the three-phase motor 503 and a battery 505 , Further, the electric vehicle of the present embodiment also includes a boost converter 508 , a relay 509 and an electronic control unit 510 , The up-converter 508 is both with a power line 506 with which the inverter 504 connected, as well as with a power line 507 with which the battery 505 connected, connected.

Der Dreiphasenmotor 503 ist ein synchroner Generatormotor, der sowohl einen Rotor, in den ein Permanentmagnet eingebettet ist, als auch einen Stator, auf dem eine Dreiphasenspule gewickelt ist, enthält. Der in der dritten oder vierten Ausführungsform beschriebene Inverter ist als der Inverter 504 verwendet.The three-phase engine 503 is a synchronous generator motor, which includes both a rotor in which a permanent magnet is embedded, and a stator, on which a three-phase coil is wound. The inverter described in the third or fourth embodiment is called the inverter 504 used.

Wie in 20 gezeigt ist, ist der Aufwärtswandler 508 auf eine solche Weise konfiguriert, dass eine Reaktanz 511 und ein Glättungskondensator 512 mit einem Inverter 513 verbunden sind. Beispielsweise ist der Inverter 513 derselbe wie der Inverter, der in der vierten Ausführungsform beschrieben ist, und die Vorrichtungskonfiguration innerhalb des Inverters ist ebenfalls dieselbe. In der vorliegenden Ausführungsform wird auch ein SiC-Leistungs-MISFET 514 als eine Schaltvorrichtung verwendet, um die synchrone Gleichrichtung anzusteuern, ähnlich der vierten Ausführungsform. Das Elektrofahrzeug der vorliegenden Ausführungsform treibt das Rad durch den Dreiphasenmotor 503 auf eine solche Weise an, dass die Ausgabe dem Dreiphasenmotor 503 durch den Inverter 504 und den Aufwärtswandler 508, die beide Stromrichtvorrichtungen sind, zugeführt wird. As in 20 is the up-converter 508 configured in such a way that a reactance 511 and a smoothing capacitor 512 with an inverter 513 are connected. For example, the inverter 513 the same as the inverter described in the fourth embodiment, and the device configuration inside the inverter is also the same. In the present embodiment, a SiC power MISFET also becomes 514 used as a switching device to drive the synchronous rectification, similar to the fourth embodiment. The electric vehicle of the present embodiment drives the wheel through the three-phase motor 503 in such a way that the output is the three-phase motor 503 through the inverter 504 and the up-converter 508 , which are both power conversion devices, is supplied.

Die elektronische Steuereinheit 510 von 19 enthält einen Mikroprozessor, eine Speichervorrichtung und einen Eingabe/Ausgabeanschluss. Die elektronische Steuereinheit 510 empfängt ein Signal von einem Sensor, der die Rotorposition des Dreiphasenmotors detektiert, oder empfängt Ladungs-/Entladungswerte der Batterie 505. Die elektronische Steuereinheit 510 gibt Signale zum Steuern des Inverters 504, des Aufwärtswandlers 508 und des Relais 509 aus.The electronic control unit 510 from 19 includes a microprocessor, a memory device and an input / output port. The electronic control unit 510 receives a signal from a sensor that detects the rotor position of the three-phase motor or receives charge / discharge values of the battery 505 , The electronic control unit 510 gives signals to control the inverter 504 , the up-converter 508 and the relay 509 out.

Gemäß der vorliegenden Ausführungsform ist es möglich, die Stromrichtvorrichtungen der dritten und der vierten Ausführungsform als den Inverter 504 und den Aufwärtswandler 508 zu verwenden, die Stromrichtvorrichtungen sind. Ferner kann das Dreiphasenmotorsystem der dritten oder vierten Ausführungsform als das Dreiphasenmotorsystem verwendet werden, das den Dreiphasenmotor 503, den Inverter 504 und dergleichen enthält. Auf diese Weise ist es möglich, Energieeinsparung, größere Flexibilität in der Konstruktion und Gewichtseinsparung des Elektrofahrzeugs zu erreichen. Ferner ist es durch Verwenden der Stromrichtvorrichtungen der dritten und der vierten Ausführungsform möglich, die Zuverlässigkeit des Elektrofahrzeugs zu erhöhen.According to the present embodiment, it is possible to use the power conversion devices of the third and fourth embodiments as the inverter 504 and the up-converter 508 to use, which are power conversion devices. Further, the three-phase motor system of the third or fourth embodiment may be used as the three-phase motor system including the three-phase motor 503 , the inverter 504 and the like. In this way it is possible to achieve energy saving, greater flexibility in the design and weight saving of the electric vehicle. Further, by using the power conversion apparatuses of the third and fourth embodiments, it is possible to increase the reliability of the electric vehicle.

Es wird darauf hingewiesen, dass, obwohl die vorliegenden Ausführungsform auf dem Elektrofahrzeug beschrieben worden ist, das vorstehend beschriebene Dreimotorsystem auf ähnliche Weise sowohl für ein Hybridfahrzeug, das eine Kraftmaschine verwendet, als auch für ein Brennstoffzellenfahrzeug, das einen Brennstoffzellenstapel anstelle der Batterie 505 verwendet, verwendet werden kann.It should be noted that although the present embodiment has been described on the electric vehicle, the above-described three-motor system similarly applies to both a hybrid vehicle using an engine and a fuel cell vehicle having a fuel cell stack instead of the battery 505 used, can be used.

Sechste AusführungsformSixth embodiment

Das Dreiphasenmotorsystem der dritten und der vierten Ausführungsform kann für ein Schienenfahrzeug verwendet werden. In der vorliegenden Ausführungsform wird ein Schienenfahrzeug, das das Dreiphasenmotorsystem verwendet, mit Bezug auf 21 beschrieben. 21 ist ein Schaltplan, der einen Gleichrichter und einen Inverter eines Schienenfahrzeugs gemäß der vorliegenden Ausführungsform enthält.The three-phase motor system of the third and fourth embodiments may be used for a rail vehicle. In the present embodiment, a rail vehicle using the three-phase motor system will be described with reference to FIG 21 described. 21 FIG. 12 is a circuit diagram including a rectifier and an inverter of a rail vehicle according to the present embodiment. FIG.

Wie in 21 gezeigt ist, wir dem Schienenfahrzeug eine Leistung von 25 kV aus einer Oberleitung OW über einen Stromabnehmer PG zugeführt. Die Spannung wird über einen Transformator 609 auf 1,5 kV herunter transformiert und durch einen Gleichrichter von Wechselstrom zu Gleichstrom umgesetzt. Ferner wird die Leistung durch einen Inverter 602 über einen Kondensator 608 von Gleichstrom zu Wechselstrom umgesetzt. Dann wird ein Dreiphasenmotor, der eine Last 601 ist, angetrieben. In Bezug auf die Vorrichtungskonfiguration innerhalb des Gleichrichters 607 können der SiC-Leistungs-MISFET und die Diode gemeinsam verwendet werden, ähnlich der dritten Ausführungsform, oder der SiC-Leistungs-MISFET kann alleine verwendet werden, ähnlich der vierten Ausführungsform.As in 21 is shown, we supplied the rail vehicle with a power of 25 kV from a catenary OW via a pantograph PG. The voltage is via a transformer 609 transformed to 1.5 kV and converted by a rectifier from AC to DC. Furthermore, the power is provided by an inverter 602 over a capacitor 608 converted from DC to AC. Then a three-phase motor, which is a load 601 is, driven. Regarding the device configuration inside the rectifier 607 For example, the SiC power MISFET and the diode may be used in common, similar to the third embodiment, or the SiC power MISFET may be used alone, similarly to the fourth embodiment.

In der vorliegenden Ausführungsform wird ähnlich der vierten Ausführungsform eine Schaltvorrichtung mit synchroner Gleichrichtung als ein SiC-Leistungs-MISFET 604 angesteuert. Es wird darauf hingewiesen, dass die Steuerungsschaltung, die in der vierten Ausführungsform beschrieben ist, in 21 weggelassen ist. Ferner ist die Oberleitung OW mit einem Gleis RT über den Stromabnehmer PG, den Transformator 609 und das Rad WH elektrisch verbunden.In the present embodiment, similarly to the fourth embodiment, a synchronous rectification switching device is used as a SiC power MISFET 604 driven. It should be noted that the control circuit described in the fourth embodiment is incorporated in FIG 21 is omitted. Furthermore, the overhead line OW with a track RT via the current collector PG, the transformer 609 and the wheel WH electrically connected.

Gemäß der vorliegenden Ausführungsform ist es möglich, die Stromrichtvorrichtung der dritten oder vierten Ausführungsform als den Gleichrichter 607 zu verwenden. Ferner ist es möglich, das Dreiphasenmotorsystem der dritten oder vierten Ausführungsform als das Dreiphasenmotorsystem, das die Last 601, den Inverter 602 und die Steuerungsschaltung enthält, zu verwenden. Auf diese Weise ist es möglich, sowohl Energieeinsparung des Schienenfahrzeugs als auch niedrigere Flur und leichteres Gewicht durch Reduzieren der Größe der Unterflurteile, die das Dreiphasenmotorsystem enthalten, zu erreichen.According to the present embodiment, it is possible to use the power conversion device of the third or fourth embodiment as the rectifier 607 to use. Further, it is possible to use the three-phase motor system of the third or fourth embodiment as the three-phase motor system that controls the load 601 , the inverter 602 and the control circuit includes, to use. In this way, it is possible to achieve both energy saving of the rail vehicle and lower floor and lighter weight by reducing the size of underfloor parts including the three-phase motor system.

Die durch die gegenwärtigen Erfinder gemachte Erfindung ist basierend auf den Ausführungsformen konkret beschrieben worden. Natürlich ist die vorliegende Erfindung nicht auf die vorstehenden Ausführungsformen beschränkt, und verschiedene Modifikationen und Änderungen können innerhalb des Schutzbereichs der vorliegenden Erfindung vorgenommen werden.The invention made by the present inventors has been concretely described based on the embodiments. Of course, the present invention is not limited to the above embodiments, and various modifications and changes can be made within the scope of the present invention.

Beispielsweise können ein Sperrschicht-Feldeffekttransistor, ein Metalloxidhalbleiter-Feldeffekttransistor, ein Bipolartransistor mit isoliertem Gate, eine pn-Diode, eine Schottky-Diode oder eine Sperrschicht-Schottky-Diode in dem aktiven Bereich des Halbleiterchips, der in der ersten und zweiten Ausführungsform beschrieben ist, gebildet sein.For example, a junction field effect transistor, a metal oxide semiconductor field effect transistor, an insulated gate bipolar transistor, a pn diode, a schottky diode, or a junction Schottky diode in the active region of the semiconductor chip described in the first and second embodiments be formed.

Ferner ist das Halbleitersubstrat nicht auf ein SiC-Substrat eingeschränkt. Es kann Substrate eines Halbleiters mit breiter Bandlücke sein, wie z. B. Diamantsubstrat und GaN-Substrat oder hauptsächlich aus Silizium (Si) bestehendes Substrat.Further, the semiconductor substrate is not limited to a SiC substrate. It may be substrates of a wide bandgap semiconductor, such as. As diamond substrate and GaN substrate or mainly consisting of silicon (Si) substrate.

Gewerbliche AnwendbarkeitIndustrial Applicability

Die vorliegende Erfindung ist effektiv sowohl auf eine Halbleitervorrichtung, die Siliziumcarbid verwendet, ein Herstellungsverfahren der Halbleitervorrichtung als auch auf ein Leistungsmodul, einen Inverter, ein Fahrzeug und ein Schienenfahrzeug, die die Halbleitervorrichtung verwenden, anwendbar.The present invention is effectively applicable to both a semiconductor device using silicon carbide, a manufacturing method of the semiconductor device, and a power module, an inverter, a vehicle, and a rail vehicle using the semiconductor device.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

1A1A
aktiver Bereichactive area
1B1B
Anschlussbereichterminal area
11
SiC-SubstratSiC substrate
22
Epitaxieschichtepitaxial layer
33
Drain-BereichDrain region
4: 54: 5
Body-BereichBody region
66
FLRFLR
7: 87: 8
Source-BereichSource region
9: 109:10
PotentialfestlegungsbereichPotential setting section
1111
dünne Gate-Isolierschichtthin gate insulating layer
12: 1312:13
Gate-ElektrodeGate electrode
1414
dünne Isolierzwischenschichtthin insulating interlayer
1515
dünne Metallschichtthin metal layer
1616
dünne Passivierungsschichtthin passivation layer
1717
Drain-ElektrodeDrain
1818
Extraktionsbereichextraction region
1919
Abschwächungsbereich des elektrischen FeldsAttenuation range of the electric field
2121
Einheitszelleunit cell
22 bis 2422 to 24
Maskemask
301, 401301, 401
Lastload
302, 402302, 402
Leistungsmodulpower module
303, 403303, 403
Steuerungsschaltungcontrol circuit
304, 404, 514304, 404, 514
SiC-Leistungs-MISFETSiC power MISFET
305305
Diodediode
306 bis 312, 405 bis 411306 to 312, 405 to 411
Anschlussconnection
501a, 501b501a, 501b
Antriebsraddrive wheel
502502
Antriebswelledrive shaft
503503
DreiphasenmotorThree-phase motor
504: 513504: 513
Inverterinverter
505505
Batteriebattery
506, 507506, 507
Stromleitungpower line
508508
Aufwärtswandlerboost converter
509509
Relaisrelay
510510
elektronisch Steuereinheitelectronic control unit
511511
Reaktanzreactance
512512
Glättungskondensatorsmoothing capacitor
601601
Lastload
602602
Inverterinverter
604604
SiC-Leistungs-MISFETSiC power MISFET
607607
Gleichrichterrectifier
608608
Kondensatorcapacitor
609609
Transformatortransformer
CPCP
HalbleiterchipSemiconductor chip
GPGP
Gate-KontaktstelleGate pad
OWOW
Oberleitungcatenary
PGPG
Stromabnehmerpantograph
RTRT
Schienerail
SPSP
Source-KontaktstelleSource contact point
WHWH
Radwheel

Claims (15)

Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; eine Gate-Elektrode, die auf dem Substrat in einem Anschlussbereich des Substrats durch eine dünne Isolierschicht gebildet ist; einen Diffusionsbereich, der in dem Substrat neben der Gate-Elektrode gebildet und mit einer Source-Elektrode elektrisch verbunden ist; und einen Kanalbereich unterhalb der Gate-Elektrode.Semiconductor device comprising: a substrate; a gate electrode formed on the substrate in a terminal region of the substrate through a thin insulating layer; a diffusion region formed in the substrate adjacent to the gate electrode and electrically connected to a source electrode; and a channel region below the gate electrode. Halbleitervorrichtung nach Anspruch 1, wobei ein aktiver Bereich des Substrats einen MOSFET aufweist, der mit der Source-Elektrode verbunden ist, und wobei die Rückseite des Substrats mit einer Drain-Elektrode verbunden ist.Semiconductor device according to claim 1, wherein an active region of the substrate comprises a MOSFET connected to the source electrode, and wherein the back side of the substrate is connected to a drain electrode. Leistungsmodul, das Folgendes umfasst: die Halbleitervorrichtung nach Anspruch 2; einen ersten Anschluss, der mit der Source-Elektrode verbunden ist; und einen zweiten Anschluss, der mit der Drain-Elektrode verbunden ist.A power module comprising: the semiconductor device according to claim 2; a first terminal connected to the source electrode; and a second terminal connected to the drain electrode. Stromrichtvorrichtung, die das Leistungsmodul nach Anspruch 3 umfasst, wobei die Stromrichtvorrichtung Strom richtet, der zwischen dem ersten und dem zweiten Anschluss angelegt ist.A power conversion device comprising the power module of claim 3, wherein the power conversion device directs current applied between the first and second terminals. Fahrzeug, das ein Rad durch einen Motor antreibt durch Zuführen der Ausgabe der Stromrichtvorrichtung gemäß Anspruch 4 zu dem Motor.A vehicle that drives a wheel by a motor by supplying the output of the power conversion device according to claim 4 to the motor. Schienenfahrzeug, das ein Rad durch einen Motor antreibt durch Zuführen der Ausgabe der Stromrichtvorrichtung gemäß Anspruch 4 zu dem Motor.A rail vehicle that drives a wheel by a motor by supplying the output of the power conversion device according to claim 4 to the motor. Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat. eines ersten Leitfähigkeitstyps, das eine erste Störstellenkonzentration aufweist; eine rückseitige Elektrode, die auf einer Rückseite gegenüber einer Hauptoberfläche des Halbleitersubstrats gebildet ist; eine Halbleiterschicht des ersten Leitfähigkeitstyps, die eine zweite Störstellenkonzentration aufweist, die niedriger ist als die erste Störstellenkonzentration, die auf der Hauptoberfläche des Halbleitersubstrats gebildet ist; einen ersten Bereich eines Halbleitertyps verschieden von dem ersten Leitertyp, der auf einer Oberseite eines Anschlussbereichs der Halbleiterschicht gebildet ist; einen zweiten Bereich des ersten Halbleitertyps, der auf einer Oberseite der Halbleiterschicht benachbart dem ersten Bereich gebildet ist und mit einer Source-Elektrode elektrisch verbunden ist; eine Gate-Elektrode, die genau oberhalb des ersten Bereichs durch eine dünne Gate-Isolierschicht gebildet ist; und eine Halbleitervorrichtung, die in einem aktiven Bereich auf der Halbleiterschicht gebildet ist. A semiconductor device, comprising: a semiconductor substrate. a first conductivity type having a first impurity concentration; a backside electrode formed on a back surface opposite to a main surface of the semiconductor substrate; a first conductivity type semiconductor layer having a second impurity concentration lower than the first impurity concentration formed on the main surface of the semiconductor substrate; a first region of a semiconductor type different from the first conductor type formed on an upper surface of a terminal region of the semiconductor layer; a second region of the first semiconductor type formed on an upper surface of the semiconductor layer adjacent to the first region and electrically connected to a source electrode; a gate electrode formed just above the first region through a thin gate insulating layer; and a semiconductor device formed in an active region on the semiconductor layer. Halbleitervorrichtung nach Anspruch 7, die ferner einen dritten Bereich des zweiten Leitfähigkeitstyps umfasst, der auf der Oberseite der Halbleiterschicht gebildet so ist, dass er den zweiten Bereich umgibt außer einem Bereich auf einer Endseite des Substrats in Bezug auf den zweiten Bereich in einer Draufsicht, wobei der dritte Bereich eine Störstellenkonzentration höher als der erste Bereich aufweist und mit der Source-Elektrode elektrisch verbunden ist.The semiconductor device according to claim 7, further comprising a third region of the second conductivity type formed on the upper surface of the semiconductor layer so as to surround the second region except a region on an end side of the substrate with respect to the second region in a plan view the third region has an impurity concentration higher than the first region and is electrically connected to the source electrode. Halbleitervorrichtung nach Anspruch 7, wobei die Gate-Elektrode auf der Endseite des Substrats in Bezug auf den zweiten Bereich vorgesehen ist, wobei die Halbleitervorrichtung ferner einen dritten Bereich des zweiten Leitfähigkeitstyps umfasst, der benachbart dem zweiten Bereich auf der Oberseite der Halbleiterschicht genau unterhalb der Gate-Elektrode gebildet ist, und wobei der dritte Bereich eine Störstellenkonzentration höher als der erste Bereich aufweist und mit der Source-Elektrode elektrisch verbunden ist.Semiconductor device according to claim 7, wherein the gate electrode is provided on the end side of the substrate with respect to the second region, wherein the semiconductor device further comprises a third region of the second conductivity type, which is formed adjacent to the second region on top of the semiconductor layer just below the gate electrode, and wherein the third region has an impurity concentration higher than the first region and is electrically connected to the source electrode. Halbleitervorrichtung nach Anspruch 7, wobei das Substrat und die Halbleiterschicht Siliziumcarbid beinhalten.The semiconductor device according to claim 7, wherein the substrate and the semiconductor layer include silicon carbide. Halbleitervorrichtung nach Anspruch 7, wobei die Halbleitervorrichtung ein MOSFET ist, der mit der Source-Elektrode verbunden ist, und wobei die rückseitige Elektrode eine Drain-Elektrode ist.Semiconductor device according to claim 7, wherein the semiconductor device is a MOSFET connected to the source electrode, and wherein the backside electrode is a drain electrode. Leistungsmodul, das Folgendes umfasst: die Halbleitervorrichtung nach Anspruch 11; einen ersten Anschluss, der mit der Source-Elektrode verbunden ist; und einen zweiten Anschluss, der mit der Drain-Elektrode verbunden ist.A power module comprising: the semiconductor device according to claim 11; a first terminal connected to the source electrode; and a second terminal connected to the drain electrode. Stromrichtvorrichtung, die das Leistungsmodul nach Anspruch 12 umfasst, wobei die Stromrichtvorrichtung Strom richtet, der zwischen dem ersten und dem zweiten Anschluss angelegt ist.A power conversion device comprising the power module of claim 12, wherein the power conversion device directs current applied between the first and second terminals. Fahrzeug, das durch Zuführen der Ausgabe der Stromrichtvorrichtung gemäß Anspruch 13 zu einem Motor durch diesen Motor ein Rad antreibt.A vehicle that drives a wheel by supplying the output of the power conversion apparatus according to claim 13 to an engine through this engine. Schienenfahrzeug, das durch Zuführen der Ausgabe der Stromrichtvorrichtung gemäß Anspruch 13 zu einem Motor durch diesen Motor ein Rad antreibt.A rail vehicle that drives a wheel by supplying the output of the power conversion apparatus according to claim 13 to an engine through this motor.
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