DE112013007143T5

DE112013007143T5 - Computersystem und Steuerungsverfahren

Info

Publication number: DE112013007143T5
Application number: DE112013007143.6T
Authority: DE
Inventors: Akira Hirata; Masahiro Abukawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-06-07
Filing date: 2013-06-07
Publication date: 2016-02-18
Also published as: CN105247491B; US9880888B2; CN105247491A; JP5996110B2; JPWO2014196083A1; WO2014196083A1; US20160041850A1

Abstract

Wenn ein CPU-Kern (1) 101 und ein CPU-Kern (2) 102 sich die Ausführung eines BS (1) 201, eines Programms (A) 204 und eines Programms (B) 205 teilen, zieht der CPU-Kern (2) 102 sich von der gemeinsamen Ausführung des BS (1) 201, des Programms (A) 204 und des Programms (B) 205 zurück, startet ein Ersatz-BS, welches das BS (1) 201 ersetzt, und schaltet ein BS, in dem das Programm (A) 204 läuft, vom BS (1) 201 auf das Ersatz-BS um. Nach dem Umschalten des BS, in dem das Programm (A) 204 läuft, auf das Ersatz-BS beendet der CPU-Kern (1) 101 die Ausführung des BS (1).

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft eine Technik zum Ausführen eines BS (Betriebssystems) unter Verwendung mehrerer CPU (Zentralverarbeitungseinheiten).
Allgemeiner Stand der Technik
In Patentliteratur 1 werden zum Beispiel für den stabilen Betrieb eines Computersystems mehrere BS (Domänen) unter Verwendung mehrerer Kerne betrieben.
In Patentliteratur 1 wird, wenn in einer Domäne eine Fehlfunktion auftritt, die Verarbeitung der Domäne, wo die Fehlfunktion aufgetreten ist, von einer anderen Domäne übernommen, die Domäne, wo die Fehlfunktion aufgetreten ist, wird neu gestartet und die Verarbeitung der neu gestarteten Domäne wird wiederhergestellt.
Patentliteratur 2 legt ein Verfahren offen, das es ermöglicht, dass die Verarbeitung einer Domäne unter Verwendung eines gemeinsam genutzten Speichers von einer anderen Domäne prompt mit geringem Aufwand übernommen wird.
Liste der Anführungen
Patentliteratur

Patentliteratur 1: JP 2010-020621 A
Patentliteratur 2: JP 2012-099000 A

Kurzdarstellung der Erfindung
Technisches Problem
Für den stabilen Betrieb eines Computersystems wird davon ausgegangen, dass mehrere BS von einem asymmetrischen Multiprozessor (AMP), wie in Patentliteratur 1 und Patentliteratur 2 oben beschrieben, gewöhnlich in mehreren Kernen betrieben werden.
Es besteht aber das Problem, dass, wenn mehrerer BS von einem AMP gewöhnlich parallel in mehreren Kernen betrieben werden, jedes BS Speicher verbraucht, was ineffizient ist und zu einem reduzierten Durchsatz führt.
Dagegen kann in einem asymmetrischen Multiprozessor (SMP), der die Verarbeitung unter mehreren CPU-Kernen verteilt, mit einer zunehmenden Zahl von CPU-Kernen, die benutzt werden können, ein verbesserter Durchsatz erreicht werden.
Die vorliegende Erfindung wurde angesichts dieser Umstände getätigt und zielt hauptsächlich darauf ab, den Betrieb eines Computersystem zu stabilisieren, während ein verbesserter Durchsatz von einem SMP erzielt wird.
Lösung des Problems
Ein Computersystem gemäß der vorliegenden Erfindung beinhaltet mehrere CPU (Zentralverarbeitungseinheiten), wobei,
wenn die mehreren CPU ein BS (Betriebssystems) und ein in dem BS laufendes Programm gemeinsam ausführen,
eine spezifische CPU der mehreren CPU sich von der gemeinsamen Ausführung des BS und des Programms zurückzieht, ein Ersatz-BS, welches das BS ersetzt, startet und ein BS, in dem das Programm läuft, vom BS auf das Ersatz-BS umschaltet und,
nachdem das BS, in dem das Programm läuft, auf das Ersatz-BS umgeschaltet worden ist, eine andere CPU, die eine andere CPU als die spezifische CPU ist, die Ausführung des BS beendet.
Vorteilhafte Wirkungen der Erfindung
Gemäß der vorliegenden Erfindung führen mehrere CPU ein BS und ein in dem BS laufendes Programm durch einen SMP gemeinsam aus, so dass ein verbesserter Durchsatz erzielt werden kann.
Ferner zieht sich zum Beispiel bei Auftreten einer Störung in Bezug auf das BS eine spezifische CPU von der gemeinsamen Ausführung des BS und des Programms zurück, startet ein Ersatz-BS und schaltet das BS, in dem das Programm läuft, auf das Ersatz-BS um.
Das Programm kann daher mit dem Ersatz-BS ununterbrochen ausgeführt werden, selbst wenn eine Störung mit Bezug auf das BS stattfindet.
Kurze Beschreibung der Zeichnungen
1 ist eine Darstellung eines Beispiels für die Konfiguration eines Computersystems gemäß einer ersten Ausführungsform;
2 ist eine Darstellung, die ein Beispiel für in einem ROM zu speichernde Daten gemäß der ersten Ausführungsform veranschaulicht;
3 ist eine Darstellung, die ein Beispiel für in einem RAM zu speichernde Daten gemäß der ersten Ausführungsform veranschaulicht;
4 ist eine Darstellung, die ein Beispiel für den Betrieb des Computersystems gemäß der ersten Ausführungsform veranschaulicht;
5 ist eine Darstellung, die ein Beispiel für den Betrieb des Computersystems gemäß der ersten Ausführungsform veranschaulicht;
6 ist ein Schaubild, das ein Beispiel für den Betrieb des Computersystems gemäß der ersten Ausführungsform veranschaulicht;
7 ist ein Schaubild, das ein Beispiel für den Betrieb des Computersystems gemäß der ersten Ausführungsform veranschaulicht;
8 ist ein Flussdiagramm, das ein Beispiel für den Betrieb eines CPU-Kerns (1) gemäß der ersten Ausführungsform veranschaulicht;
9 ist ein Flussdiagramm, das ein Beispiel für den Betrieb des CPU-Kerns (1) gemäß der ersten Ausführungsform veranschaulicht;
10 ist ein Flussdiagramm, das ein Beispiel für den Betrieb eines CPU-Kerns (2) gemäß der ersten Ausführungsform veranschaulicht; und
11 ist ein Flussdiagramm, das ein Beispiel für den Betrieb des CPU-Kerns (2) gemäß der ersten Ausführungsform veranschaulicht.
Beschreibung der Ausführungsformen
Erste Ausführungsform
In dieser Ausführungsform richtet sich die Beschreibung auf ein Computersystem, das zu normaler Zeit von einem symmetrischen Multiprozessor (SMP) betrieben wird und bei Auftreten einer Störung vorübergehend von einem asymmetrischen Multiprozessor (AMP) betrieben wird, um ein BS umzuschalten, und nach dem Umschalten des BS zum SMP zurückkehrt.
1 veranschaulicht ein Beispiel der Konfiguration eines Computersystems 10 gemäß dieser Ausführungsform.
Das Computersystem 10 hat als Hardware einen Mehrkernprozessor 100, einen Bus 110, einen RAM 111, einen ROM 112 und eine E/A-Vorrichtung 113.
Der Mehrkernprozessor 100 hat einen CPU-Kern (1) 101 und einen CPU-Kern (2) 102.
Der Bus 110 verbindet den Mehrkernprozessor 100, den RAM 111, den ROM 112 und die E/A-Vorrichtung 113.
Der RAM 111 ist ein flüchtiger Speicher, der mit dem Bus 110 verbunden ist.
Der ROM 112 ist ein nichtflüchtiger Speicher, der mit dem Bus 110 verbunden ist.
Die E/A-Vorrichtung 113 ist mit dem Bus 110 verbunden und ein BS (1) 201 und ein BS (2) 211, die an späterer Stelle beschrieben werden, haben Zugriff auf sie.
Das Computersystem 10 hat als Software einen Urlader 200, das BS (1) 201, ein Programm (A) 204 und ein Program (B) 205.
Das BS (1) 201 hat einen Scheduler 202 und einen Instabilitätsdetektor 203.
Nach dem Einschalten des Mehrkernprozessors 100 wird der Urlader 200 vom CPU-Kern (1) 101 oder dem CPU-Kern (2) 102 aus dem ROM 112 gelesen, führt einen Initialisierungsprozess der Hardware durch, lädt ein an späterer Stelle zu beschreibendes BS-Ausführungsbild 302, das im ROM 112 ist, über den Bus 110 in den RAM 111 und führt das BS-Ausführungsbild 302 aus.
Das BS (1) 201 ist ein Betriebssystem, das in dem Mehrkernprozessor 100 betrieben wird.
Das Programm (A) 204 und das Programm (B) 205 sind Anwendungsprogramme, die im BS (1) 201 laufen.
Der Scheduler 202 hat eine Funktion zum Zuweisen des Programms, das im BS (1) 201 läuft, zu dem CPU-Kern (1) 101 oder dem CPU-Kern (2) 102 und veranlasst den CPU-Kern (1) 101 oder den CPU-Kern (2), das Programm auszuführen.
Der Instabilitätsdetektor 203 hat eine Funktion zum Benachrichtigen des BS (1) 201 über eine Störung, wenn ein im BS (1) 201 laufendes Programm ein Speicherleck oder einen Zugriff auf eine Adresse außerhalb eines vorgegebenen Bereichs verursacht.
In 1 ist nur das BS (1) 201 dargestellt. Das Computersystem 10 beinhaltet aber auch das BS (2) 211, wie in 6 veranschaulicht.
Das BS (2) 211 wird im Mehrkernprozessor 100 separat vom BS (1) 201 betrieben.
Das BS (2) 211 hat eine interne Konfiguration, die im Wesentlichen die gleiche wie die des BS (1) 201 ist, und beinhaltet einen Scheduler 212 und einen Instabilitätsdetektor 213.
Der Scheduler 212 ist im Wesentlichen der gleiche wie der Scheduler 202 und der Instabilitätsdetektor 213 ist im Wesentlichen der gleiche wie der Instabilitätsdetektor 203.
Der Mehrkernprozessor 100 stellt einen SMP dar, der unter Verwendung des CPU-Kerns (1) 101 und des CPU-Kerns (2) 102 betrieben wird.
Der CPU-Kern (1) 101 und der CPU-Kern (2) 102 haben jeweils ein CPU-internes Unterbrechungsmerkmal zur Erzeugung eines Unterbrechungssignals zwischen ihnen.
Das BS (1) 201 und das BS (2) 211 werden jeweils als ein BS für den SMP im Mehrkernprozessor 100 betrieben.
Anstelle des SMP kann der CPU-Kern (1) 101 das BS (1) 201 unabhängig ausführen und der CPU-Kern (2) 102 kann das BS (1) 201 unabhängig ausführen.
Desgleichen kann der CPU-Kern (1) 101 das BS (2) 211 unabhängig ausführen und der CPU-Kern (2) 102 kann das BS (2) 211 unabhängig ausführen.
In dieser Ausführungsform wird, wenn eine Störung mit Bezug auf das BS (1) 201 stattfindet, während der CPU-Kern (1) 101 und der CPU-Kern (2) 102 das BS (1) 201 durch den SMP ausführen, der CPU-Kern (2) 102 abgetrennt.
Das heißt, der CPU-Kern (2) 102 zieht sich von der gemeinsamen Ausführung des BS (1) 201 zurück und der CPU-Kern (2) 102 wird neu aktiviert und der neu aktivierte CPU-Kern (2) 102 startet das BS (2) 211.
In dieser Ausführungsform ist das BS (2) 211 ein BS, welches das BS (1) 201 ersetzt und einem Beispiel für ein Ersatz-BS entspricht.
Nachdem der CPU-Kern (2) 102 das BS (2) 211 gestartet hat, beendet der CPU-Kern (1) 101 dann die Ausführung des BS (1) 201 und der CPU-Kern (1) 101 wird neu aktiviert.
Nachdem der CPU-Kern (1) 101 neu aktiviert worden ist, führen der CPU-Kern (1) 101 und der CPU-Kern (2) 102 das BS (2) 211 durch den SMP aus.
Die Neuaktivierung des CPU-Kerns (2) 102 bedeutet Starten des Urladers 200, Initialisieren von Daten in einem Bereich im RAM 111, der für den CPU-Kern CPU-Kern (2) 102 gesichert ist, und Initialisieren von Daten in Registern im CPU-Kern (2) 102.
Desgleichen bedeutet das Neuaktivieren des CPU-Kerns (1) 101 Starten des Urladers 200, Initialisieren von Daten in einem Bereich im RAM 111, der für den CPU-Kern (1) 101 gesichert ist, und Initialisieren von Daten in Registern im CPU-Kern (1) 101.
2 veranschaulicht ein Beispiel für im ROM 112 abzuspeichernde Daten.
In 2 ist das Urladerausführungsbild 301 ein Ausführungsbild des Urladers 200.
Das BS-Ausführungsbild 302 ist ein Ausführungsbild eines BS.
In 1 und 6 wird ein Zustand, in dem das BS-Ausführungsbild 302 vom Mehrkernprozessor 100 ausgeführt wird, als das BS (1) 201 oder das BS (2) 211 dargestellt.
Ein Anwendungsbild 303 zeigt ein Ausführungsbild eines Anwendungsprogramms an.
In 1 und 6 wird ein Zustand, in dem das Anwendungsbild 303 vom Mehrkernprozessor 100 ausgeführt wird, als das Programm (A) 204 und das Program (B) 205 dargestellt.
Ein Schnappschussbild (1) 304 ist ein Schnappschussbild, in dem der Inhalt eines Arbeitsspeichers zu einem Zeitpunkt, an dem die Initialisierung des BS (1) 201 und eines Gerätetreibers im BS (1) 201 abgeschlossen ist, als Daten gespeichert wird.
Ein Schnappschussbild (2) 305 ist ein Schnappschussbild, in dem der Inhalt eines Arbeitsspeichers zu einem Zeitpunkt, an dem die Initialisierung des BS (2) 201 und eines Gerätetreibers im BS (1) 201 abgeschlossen ist, als Daten gespeichert wird.
3 veranschaulicht im RAM 111 abzuspeichernde Daten.
Ein BS (1)-Ausführungsbereich 311 ist ein physikalischer Speicherbereich, in den das BS-Ausführungsbild 302 geladen wird, wenn das BS (1) 201 vom Mehrkernprozessor 100 ausgeführt wird.
Ein BS (2)-Ausführungsbereich 312 ist ein physikalischer Speicherbereich, in den das BS-Ausführungsbild 302 geladen wird, wenn das BS (2) 211 vom Mehrkernprozessor 100 ausgeführt wird.
Ein gemeinsam genutzter Speicherbereich 313 ist ein physikalischer Speicherbereich, auf den der CPU-Kern (1) 101 und der CPU-Kern (2) 102 zugreifen, wenn das BS (1) 201 und das BS (2) 211 zur gleichen Zeit in Betrieb sind.
Ein BS (1)-dedizierter Bereich 321 ist ein physikalischer Speicherbereich, in den nur das BS (1) 201 (d. h. nur der das BS (1) 201 ausführende CPU-Kern) schreiben kann.
Ein BS (2)-dedizierter Bereich 322 ist ein physikalischer Speicherbereich, in den nur das BS (2) 211 (d. h. nur der das BS (2) 211 ausführende CPU-Kern) schreiben kann.
Ein Einschalten-Flag 331 ist ein Flag, mit dem ein Einschaltmodus des BS (2) 211 gemeldet wird.
Das Einschalten-Flag 331 zeigt einen Einschaltmodus zum Ausführen des BS (2) 211 durch den SMP (gewöhnlicher Einschaltmodus) oder einen Einschaltmodus zum Ausführen des BS (2) 211 nur durch den CPU-Kern (2) 102 (Separates-BS-Einschaltmodus).
Ein BS-Einschaltfreigabe-Flag 333 ist ein Flag zur Benachrichtigung, ob Zugriff auf die E/A-Vorrichtung 113 durch das BS (2) 211 (im Folgenden wird Zugriff auf die E/A-Vorrichtung 113 auch als E/A-Zugriff bezeichnet) erlaubt ist oder nicht.
Ein Prozessübergang-Flag 334 ist ein Flag zur Benachrichtigung, dass die Kontextinformation eines vom BS (1) 201 bearbeiteten Prozesses abgespeichert wurde.
Ein CPU-Warten-Flag 335 ist ein Flag zur Benachrichtigung, dass der CPU-Kern (1) 101 aufgrund der Neuaktivierung des CPU-Kerns (1) 101 initialisiert wurde und der CPU-Kern (1) 101 in einem Wartezustand (Ruhezustand) ist.
Ein Neuaktivierungsbetrieb-Flag 336 ist ein Flag zum Anweisen des CPU-Kerns (1) 101, bei Neuaktivierung ein BS zu starten oder im Wartezustand (Ruhezustand) zu warten.
Ein Vorbereitung-abgeschlossen-Flag 332 ist ein Flag für die Benachrichtigung, dass der CPU-Kern (2) 102 das Einschalten des BS (2) 211, das keinen E/A-Zugriff beinhaltet, abgeschlossen hat.
Eine Benachrichtigung zwischen den CPU-Kernen wird über den gemeinsam genutzten Speicherbereich 313 durchgeführt.
Der BS (1)-dedizierte Bereich 321 wird für eine Benachrichtigung vom BS (1) 201 an das BS (2) 211 und eine Benachrichtigung vom CPU-Kern (1) 101 an den CPU-Kern (2) 102 benutzt. Der BS (2)-dedizierte Bereich 322 wird für eine Benachrichtigung vom BS (2) 211 an das BS (1) 201 und eine Benachrichtigung vom CPU-Kern (2) 102 an den CPU-Kern (1) 101 benutzt.
Im Folgenden wird nun mit Bezug auf 4 bis 7 ein Beispiel für den Betrieb des Computersystems 10 gemäß dieser Ausführungsform beschrieben.
4 stellt einen Zustand dar, in dem der CPU-Kern (1) 101 und der CPU-Kern (2) 102 sich die Ausführung des BS (1) 201 durch den SMP teilen und das Programm (A) 204 und das Programm (B) 205 im BS (1) 201 betrieben werden.
Zu diesem Zeitpunkt wird der Betrieb des Programms (B) 205 unstabil und der Instabilitätsdetektor 203 erkennt, dass der unstabile Betrieb des Programms (B) 205 das gesamte System beeinflussen kann. Der CPU-Kern (1) 101 führt dann den Scheduler 202 aus und weist dem CPU-Kern (2) 102 keine Verarbeitung mehr zu, um den CPU-Kern (2) 102 vom BS (1) 201 zu trennen.
Der CPU-Kern (2) 102, dem keine Verarbeitung mehr zugewiesen wird, tritt nach Beenden der ihm zugewiesenen Verarbeitung in einen Warte-/Ruhezustand ein.
Das heißt, der CPU-Kern (2) 102 zieht sich von der Beteiligung an der Ausführung des BS (1) 201 und des Programs (A) 204 zurück.
Infolgedessen führt nur der CPU-Kern (1) 101 das BS (1) 201 aus. Folglich führt nur der CPU-Kern (1) 101 das Programm (A) 204 und das Programm (B) 205 aus, die im BS (1) 201 laufen (5).
Dann benachrichtigt der CPU-Kern (1) 101 den CPU-Kern (2) 102, das BS (2) 211 zu starten.
Diese Benachrichtigung wird vom CPU-Kern (1) 101 durch Setzen eines Werts durchgeführt, der den ”Separates-BS-Einschaltmodus” im Einschalten-Flag 331 (3) anzeigt.
Der CPU-Kern (1) 101 fordert auch die Neuaktivierung des CPU-Kerns (2) 102 an.
Diese Anforderung wird mit einer CPU-internen Unterbrechung vom CPU-Kern (1) 101 an den CPU-Kern (2) 102 oder durch Zurücksetzen des CPU-Kerns (2) 102 durch eine Registeroperation durch den CPU-Kern (1) 101 durchgeführt.
Auf die Aufforderung zur Neuaktivierung durch den CPU-Kern (1) 101 hin wird der CPU-Kern (2) 102 neu aktiviert.
Der CPU-Kern (2) 102 startet den Urlader 200, führt einen Initialisierungsprozess durch, liest das BS-Ausführungsbild 302 (2) aus dem ROM 112 und startet das BS (2) 211 (6).
Zu diesem Zeitpunkt führt der CPU-Kern (2) 102 einen BS-Initialisierungsprozess aus, der keinen Zugriff auf die E/A-Vorrichtung 113 beinhaltet (einem ersten Initialisierungsprozess entsprechend), um den Betrieb des BS (1) 201, der vom CPU-Kern (1) 101 ausgeführt wird, nicht zu stören.
Für diesen BS-Initialisierungsprozess kann ein Einschaltverfahren eingesetzt werden, bei dem das Schnappschussbild (2) 305, das im ROM 112 abgespeichert ist, im Voraus in den RAM 111 geladen wird, um die Initialisierung des BS und des Gerätetreibers zu verkürzen.
Nach Abschluss des BS-Initialisierungsprozesses, der keinen Zugriff auf die E/A-Vorrichtung 113 beinhaltet, für das BS (2) 211 liest der CPU-Kern (2) 102 den Wert des Einschalten-Flags 331 aus und erkennt, dass der den „Separates-BS-Einschaltmodus” anzeigende Wert gesetzt ist.
Dann benachrichtigt der CPU-Kern (2) 102 den CPU-Kern (1) 101, dass das BS (2) 211 betriebsbereit ist.
Diese Benachrichtigung wird durch Setzen eines vorbestimmten Werts im Vorbereitung-abgeschlossen-Flag 332 durchgeführt.
Dann führt der CPU-Kern (1) 101 eine Verarbeitung durch, um das Programm (B) 205, dessen Betrieb unstabil geworden ist, zu beenden.
Der CPU-Kern (1) 101 speichert auch die Kontextinformation des Programms (A) 204 im BS (1)-dedizierten Bereich 321, um den Ausführer des Programms (A) 204 auf das BS (2) 211 umzuschalten.
Der CPU-Kern (1) 101 setzt im Prozessübergang-Flag 334 auch einen Wert, der anzeigt, dass die Kontextinformation gespeichert wurde.
Ferner benachrichtigt der CPU-Kern (1) 101 den CPU-Kern (2) 102, dass vom BS (2) 211 auf die E/A-Vorrichtung 113 zugegriffen werden kann.
Diese Benachrichtigung wird durch Setzen eines vorbestimmten Werts im BS-Einschaltfreigabe-Flag 333 durchgeführt.
Der CPU-Kern (2) 102 liest den Wert des BS-Einschaltfreigabe-Flags 333 aus, erkennt, dass Zugriff durch das BS (2) 211 auf die E/A-Vorrichtung 113 erlaubt ist, und führt einen BS-Initialisierungsprozess durch, der Zugriff auf die E/A-Vorrichtung 113 beinhaltet (einem zweiten Initialisierungsprozess entsprechend).
Auf Basis des Werts des Prozessübergang-Flags 334 liest der CPU-Kern (2) 102 auch die Kontextinformation des Programms (A) 204, um das Programm (A) 204 zur Wiederaufnahme des Betriebs im BS (2) 211 zu veranlassen.
Der CPU-Kern (2) 102 führt das Programm (B) 205 auch im BS (2) 211 neu aus.
Dann beendet der CPU-Kern (1) 101 die Ausführung des BS (1) 201 und wird neu aktiviert.
Der CPU-Kern (1) 101 führt den Urlader 200 aus. Nach Abschluss des Initialisierungsprozesses des CPU-Kerns (1) 101 setzt der CPU-Kern 101 im CPU-Warten-Flag 335 einen Wert, der anzeigt, dass der CPU-Kern (1) 101 im Ruhezustand ist.
Unter Verwendung einer CPU-internen Unterbrechung benachrichtigt der CPU-Kern (1) 101 auch den CPU-Kern (2) 102, dass der Wert im CPU-Warten-Flag 335 gesetzt wurde und der CPU-Kern (1) 101 im Ruhezustand wartet.
Nach Wiederaufnehmen des Betriebs des Programms (A) 204 liest der CPU-Kern (2) 102 das CPU-Warten-Flag 335 und erkennt, dass der CPU-Kern (1) 101 im Ruhezustand ist. Dann beginnt der Scheduler 212 des BS (2) 211, dem CPU-Kern (1) 101 Verarbeitung zuzuweisen.
Infolgedessen wird das BS (2) 211 vom CPU-Kern (1) 101 und dem CPU-Kern (2) 102 als das BS für den SMP (7) durchgeführt.
Im Folgenden wird nun mit Bezug auf 8 und 9 ein Beispiel für den Betrieb des CPU-Kerns (1) 101 beschrieben.
Im Zustand von 4 führt der CPU-Kern (1) 101 den Instabilitätsdetektor 203 aus und überwacht den Betrieb eines im BS (1) 201 betriebenen Programms (S401).
Zum Beipiel führt, wenn der CPU-Kern (1) 101 bestimmt, dass der Betrieb des Programms (B) 205 nicht stabil ist (in S402 JA), der CPU-Kern (1) 101 den Scheduler 202 aus und beendet die Ausführung des Programms (B) 205 mit dem unstabilen Betrieb durch Verarbeiten, wie etwa Entfernen des Programms (B) 205 mit dem unstabilen Betrieb aus einer Warteschlange des Schedulers 202 (S403).
Dann führt der CPU-Kern (1) 101 den Scheduler 202 aus, um das Zuweisen eines Programms zum CPU-Kern (2) 102 zu beenden (S404).
Ferner führt der CPU-Kern (1) 101 den Scheduler 202 aus, um zu prüfen, ob Verarbeitung, die dem CPU-Kern (2) 102 bereits zugewiesen worden ist, beendet ist (S405), und zu prüfen, ob der CPU-Kern (2) 102 sich im Ruhezustand befindet (S406).
Nachdem der CPU-Kern (2) 102 in den Ruhezustand getreten ist, führt der CPU-Kern (1) 101 den Scheduler 202 aus, um den CPU-Kern (2) 102 von der Verarbeitungszuweisung auszuschließen (S407).
Dann betreibt der CPU-Kern (1) 101 eine MMU (Speichermanagementeinheit) oder dergleichen, um den Bereich im RAM 111, der vom BS (1) 201 verwaltet wird, für das BS (2) 211 freizugeben (S408).
Dann setzt der CPU-Kern (1) 101 den Wert, der den „Separates-BS-Einschaltmodus” im Einschalten-Flag 331 (3) anzeigt (S409).
Dann fordert der CPU-Kern (1) 101 die Neuaktivierung des CPU-Kerns (2) 102 mit einer CPU-internen Unterbrechung an den CPU-Kern (2) 102 oder einem Reset an (S410).
Der CPU-Kern (1) 101 wartet auf den Abschluss der Einschaltvorbereitung für das BS (2) 211 (Abschluss des ersten Initialisierungsprozesses) im CPU-Kern (2) 102, wobei er das Vorbereitung-abgeschlossen-Flag 332 (3) überwacht (S411).
Dann, wenn der CPU-Kern (1) 101 erkennt, dass die Einschaltvorbereitung für das BS (2) 211 abgeschlossen ist (JA in S411), führt der CPU-Kern (1) 101 den Scheduler 202 aus und beendet den Betrieb des Programms (A) 204, das normal läuft (S412).
Der CPU-Kern (1) 101 implementiert auch die Steuerung zum Verhindern von E/A-Zugriff auf die E/A-Vorrichtung 113 vom BS (1) 201 aus und setzt im BS-Einschaltfreigabe-Flag 333 (3) einen Wert zur Benachrichtigung, dass E/A-Zugriff durch das BS (2) 211 erlaubt ist (S413).
Der CPU-Kern (2) 102 wird dadurch zum Ausführen des BS-Initialisierungsprozesses des BS (2) 211, der E/A-Zugriffbeinhaltet, freigegeben.
Der CPU-Kern (1) 101 schreibt auch die Kontextinformation des Programms (A) 204, das im BS (1) 201 normal gelaufen ist, in den BS (1)-dedizierten Bereich 321 (S414).
Ferner setzt der CPU-Kern (1) 101 im Prozessübergang-Flag 334 einen Wert zur Benachrichtigung, dass die Verwendung der in S414 geschriebenen Kontextinformation erlaubt ist (S415).
Dann setzt der CPU-Kern (1) 101 im Neuaktivierungsbetriebs-Flag 336 (3) einen Wert, der den „Ruhezustand-Warten-Modus” anzeigt, um nach der Neuaktivierung im Ruhezustand zu warten (S416).
Dann beendet der CPU-Kern (1) 101 die Ausführung des BS (1) 201 und wird neu aktiviert (S417).
Nach der Neuaktivierung liest der CPU-Kern (1) 101 den Wert des Neuaktivierungs-Betrieb-Flags 336 (S418). Der Wert des Neuaktivierungs-Betrieb-Flags 336 zeigt den „Ruhezustand-Warten-Modus” an. Der CPU-Kern (1) 101 setzt daher im CPU-Warten-Flag 335 (3) einen Wert zur Benachrichtigung, dass der CPU-Kern (1) 101 sich im Wartezustand (Ruhezustand) befindet (S419).
Dann tritt der CPU-Kern (1) 101 in ein unendliches Warten im Ruhezustand ein (S420).
Wenn dagegen der Wert des Reaktivierungsbetrieb-Flags 336 in S418 den „gewöhnlichen Einschaltmodus” anzeigt, wird das BS (1) 201 als das BS für den SMP gewöhnlich gestartet (S421).
Im Folgenden wird nun mit Bezug auf 10 und 11 ein Beispiel für den Betrieb des CPU-Kerns (2) 102 beschrieben.
Auf der Basis der Anforderung zur Reaktivierung, die in S410 von 8 gemacht wird, startet der CPU-Kern (2) 102 den Urlader 200 (S501).
Der CPU-Kern (2) 102 führt auch einen vorbestimmten Initialisierungsprozess durch.
Dann lädt der CPU-Kern (2) 102 das BS-Ausführungsbild 302 im ROM 112 in den BS (2)-Ausführungsbereich 312 des RAM 111 (S502).
Dann startet der CPU-Kern (2) 102 den Initialisierungsprozess des BS (2) 211 (S503).
In S503 führt der CPU-Kern (2) 102 eine Initialisierung durch, die keinen E/A-Zugriff beinhaltet.
Dann stellt der CPU-Kern (2) 102 einen initialisierten Zustand des Systems unter Verwendung des Schnappschussbilds (2) 305 im ROM 112 wieder her (S504).
Dann prüft der CPU-Kern (2) 102 den Wert des Einschalten-Flags 331 (S505). Wenn der Wert des Einschalten-Flags 331 der Wert ist, der den „gewöhnlichen Einschaltmodus” anzeigt, startet der CPU-Kern (2) das BS (2) 211 als das BS für den SMP gewöhnlich (S506).
Wenn dagegen der Wert des Einschalten-Flags 331 der Wert ist, der den „Separates-BS-Einschaltmodus” anzeigt, setzt der CPU-Kern (2) 102 im Vorbereitung-abgeschlossen-Flag 332 einen Wert zum Anzeigen, dass das Einschalten des BS (2) 211, das keinen E/A-Zugriffbeinhaltet, abgeschlossen ist (S507).
Der CPU-Kern (2) 102 wartet auch, bis das BS-Einschaltfreigabe-Flag 333 (3) vom CPU-Kern (1) 101 gesetzt wird (S508).
Wenn der Wert des BS-Einschaltfreigabe-Flag 333 der Wert zur Benachrichtigung wird, dass E/A-Zugriff erlaubt ist, („Einschalten angewiesen” in S508), führt der CPU-Kern (2) 102 den Initialisierungsprozess des BS (2) 211, der E/A-Zugriff beinhaltet, durch (S509).
Ferner startet der CPU-Kern (2) 102 den Scheduler 212 des BS (2) 211 (S510) und startet den gewöhnlichen Betrieb des BS (2) 211.
Der CPU-Kern (2) 102 überwacht auch das Prozessübergang-Flag 334 (3) (S511). Wenn der Wert des Prozessübergang-Flags 334 freigegeben ist, liest der CPU-Kern (2) die Kontextinformation des Programms (A) 204, das im BS (1) 202 ordnungsgemäß gelaufen ist, aus dem BS (1)-dedizierten Bereich 321, um das Programm (A) 204 zur Wiederaufnahme des Betriebs im BS (2) 211 zu veranlassen (S512).
Dann bezieht sich der CPU-Kern (2) 102 auf das CPU-Warten-Flag 335 und prüft, ob der CPU-Kern (1) 101 im Ruhezustand ist oder nicht (S513).
Wenn der CPU-Kern (1) 101 im Ruhezustand ist (JA in S513), setzt der CPU-Kern (2) 102 den CPU-Kern (1) 101 unter die Kontrolle des Schedulers 212 (S514), um das BS (2) 211 als das BS für den SMP laufen zu lassen.
Der CPU-Kern (2) 102 sichert auch den BS (1)-Ausführungsbereich 311, der vom BS (1) 201 verwendet wurde, neu für das BS (2) 211 und setzt ihn außerdem unter die Kontrolle des BS (2) 211 (S515).
Wie oben beschrieben, ist es in dem Computersystem gemäß dieser Ausführungsform möglich, die Verarbeitung unter Verwendung eines Mehrkernprozessors fortzusetzen und auch die Stabilität des Systems zu sichern.
Die obige Beschreibung hat eine Prozedur zur Wiederherstellung eines stabilen Zustands unter Verwendung des BS (2) 211, wenn in einem Programm im BS (1) 201 ein unstabiler Betrieb auftritt, dargelegt.
Wenn in einem Programm im BS (2) 211 ein unstabiler Betrieb auftritt, kann unter Verwendung des BS (1) 201 ein stabiler Zustand im Wesentlichen auf die gleiche Weise wiederhergestellt werden.
Im Obigen wird ein Beispiel beschrieben, in dem zwei CPU-Kerne den Mehrkernprozessor 100 bilden.
Wenn drei oder mehr CPU-Kerne verwendet werden, ist es möglich, einige der CPU-Kerne abzutrennen und einen stabilen Zustand auf im Wesentlichen die gleiche Weise wiederherzustellen.
Im Obigen wird das Computersystem mit dem Mehrkernprozessor 100 einschließlich mehrerer CPU-Kerne beschrieben. Diese Ausführungsform kann auch auf ein Computersystem angewendet werden, das von mehreren Prozessoren (CPU) gebildet wird.
Mit der in dieser Ausführungsform dargelegten Prozedur kann ein Steuerverfahren gemäß der vorliegenden Erfindung realisiert werden.
Diese Ausführungsform beschreibt einen Hochverfügbarkeits-Computerplan, das die Stabilisierung eines Systems erreicht durch
Abtrennen eines CPU-Kerns, der in einem Mehrkernprozessor betrieben wird, an einem Punkt;
Bewirken, dass ein BS neu in dem abgetrennten CPU-Kern betrieben wird; und
Bewirken, dass das neu betriebene BS die Verarbeitung in einem BS übernimmt, das bereits in Betrieb ist.
Diese Ausführungsform hat auch den Hochverfügbarkeits-Computerplan beschrieben, wobei das neu laufende BS CPU-Kerne, die von dem BS benutzt werden, das bereits in Betrieb ist und weiter verarbeitet, integriert.
Diese Ausführungsform hat auch den Hochverfügbarkeits-Computerplan beschrieben, wobei ein von jedem BS verwendeter Speicher dynamisch gewechselt wird.
Bezugszeichenliste

10: Computersystem, 100: Mehrkernprozessor, 101: CPU-Kern (1), 102: CPU-Kern (2), 110: Bus, 111: RAM, 112: ROM, 113: E/A-Vorrichtung, 200: Urlader, 201: BS (1), 202: Scheduler, 203: Instabilitätsdetektor, 204: Programm (A), 205: Programm (B), 211: BS (2), 212: Scheduler, 213: Instabilitätsdetektor, 301: Urladerausführungsbild, 302: BS-Ausführungsbild, 303: Anwendungsbild, 304: Schnappschussbild (1), 305: Schnappschussbild (2), 311: BS (1)-Ausführungsbereich, 312: BS (2)-Ausführungsbereich, 313: Gemeinsam genutzter Speicherbereich, 321: BS (1)-dedizierter Bereich, 322: BS (2)-dedizierter Bereich, 331: Einschalten-Flag, 332: Vorbereitung-abgeschlossen-Flag, 333: BS-Einschaltfreigabe-Flag, 334: Prozessübergang-Flag, 335: CPU-Warten-Flag, 336: Neuaktivierungsbetrieb-Flag

Claims

Computersystem, umfassend mehrere CPU (Zentralverarbeitungseinheiten), wobei, wenn die mehreren CPU ein BS (Betriebssystem) und ein in dem BS laufendes Programm gemeinsam ausführen, eine spezifische CPU der mehreren CPU sich von der gemeinsamen Ausführung des BS und des Programms zurückzieht, ein Ersatz-BS, welches das BS ersetzt, startet und ein BS, in dem das Programm läuft, vom BS auf das Ersatz-BS umschaltet und, nachdem das BS, in dem das Programm läuft, auf das Ersatz-BS umgeschaltet worden ist, eine andere CPU, die eine andere CPU als die spezifische CPU ist, die Ausführung des BS beendet.
Computersystem nach Anspruch 1, wobei die andere CPU nach Beenden der Ausführung des BS das Ersatz-BS und ein Programm, das im Ersatz-BS läuft, mit dem spezifischen CPU gemeinsam ausführt.
Computersystem nach Anspruch 1 oder Anspruch 2, wobei, wenn eine Störung mit Bezug auf das BS erkannt wird, während die mehreren CPU das BS und das im BS laufende Programm gemeinsam ausführen, die spezifische CPU sich von der gemeinsamen Ausführung des BS und des Programms zurückzieht, die spezifische CPU neu aktiviert, das Ersatz-BS startet und das BS, in der das Programm läuft, von dem BS auf das Ersatz-BS umschaltet, und nachdem das BS, in dem das Programm läuft, auf das Ersatz-BS umgeschaltet worden ist, die andere CPU die Ausführung des BS beendet und die andere CPU wird neu aktiviert.
Computersystem nach einem der Ansprüche 1 bis 3, wobei das Computersystem mit einer Vorrichtung verbunden ist, auf die vom BS und dem Ersatz-BS zuzugreifen ist; die spezifische CPU einen ersten Initialisierungsprozess des Ersatz-BS durchführt, in dem kein Zugriff auf die Vorrichtung durch das Ersatz-BS stattfindet, die andere CPU benachrichtigt, dass der erste Initialisierungsprozess durchgeführt worden ist, und, wenn sie von der anderen CPU benachrichtigt wird, dass Zugriff auf die Vorrichtung durch das Ersatz-BS erlaubt ist, einen zweiten Initialisierungsprozess des Ersatz-BS durchführt, in dem Zugriff auf die Vorrichtung durch das Ersatz-BS stattfindet, und dadurch das Ersatz-BS startet und, wenn sie von der spezifischen CPU benachrichtigt wird, dass der erste Initialisierungsprozess durchgeführt worden ist, die andere CPU Zugriff auf die Vorrichtung durch das BS sperrt und die spezifische CPU benachrichtigt, dass Zugriff auf die Vorrichtung durch das Ersatz-BS erlaubt ist.
Computersystem nach Anspruch 4, das ferner aufweist einen gemeinsam genutzten Speicher, der von den mehreren CPU gemeinsam genutzt wird, wobei, wenn die spezifische CPU den zweiten Initialisierungsprozess durchgeführt hat, die spezifische CPU die andere CPU benachrichtigt, dass der zweite Initialisierungsprozess durchgeführt wurde, und, wenn sie von der anderen CPU benachrichtigt wird, dass Kontextinformation des Programms in dem gemeinsam genutzten Speicher gespeichert wurde, die spezifische CPU das BS, in dem das Programm läuft, von dem BS auf das Ersatz-BS umschaltet und das Programm im Ersatz-BS unter Verwendung der im gemeinsam genutzten Speicher gespeicherten Kontextinformation ausführt und, wenn sie von der spezifischen CPU benachrichtigt wird, dass der zweite Initialisierungsprozess durchgeführt wurde, die andere CPU die Kontextinformation des Programms im gemeinsam genutzten Speicher speichert und die spezifische CPU benachrichtigt, dass die Kontextinformation im gemeinsam genutzten Speicher gespeichert wurde.
Steuerverfahren, das in einem Computersystem mit mehreren CPU (Zentralverarbeitungseinheiten) durchzuführen ist, wobei das Steuerverfahren aufweist: wenn die mehreren CPU ein BS (Betriebssystems) und ein im BS laufendes Programm gemeinsam ausführen, Zurückziehen von der gemeinsamen Ausführung des BS und des Programms, Starten eines Ersatz-BS, welches das BS ersetzt, und Umschalten eines BS, in dem das Programm läuft, von dem BS auf das Ersatz-BS durch eine spezifische CPU der mehreren CPU und Beenden der Ausführung des BS durch eine andere CPU, die eine andere CPU als die spezifische CPU ist, nachdem das BS, in dem das Programm läuft, auf das Ersatz-BS umgeschaltet wird.