DE112013003268B4 - Differential clock signal generator - Google Patents

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Abstract

Differenztaktsignalgenerator (100), aufweisend: einen Signalwandler (102), der ein erstes Differenztaktsignal (101) in ein Eintaktsignal (103) umwandelt; einen endlichen Automaten (finite state machine) (105), der das Eintaktsignal empfängt und auf der Grundlage des Eintaktsignals und einer Gruppe von Signalanpassungsparametern (108) zwei Eintakt-Steuersignale (106, 107) ausgibt; und eine Ausrichteinheit (110), die das erste Differenztaktsignal, das Eintaktsignal und die zwei Eintakt-Steuersignale empfängt und auf der Grundlage des ersten Differenztaktsignals, des Eintaktsignals und der zwei Eintakt-Steuersignale ein zweites Differenztaktsignal (111) ausgibt.A differential clock signal generator (100) comprising: a signal converter (102) for converting a first differential clock signal (101) into a single-ended signal (103); a finite state machine (105) receiving the single-ended signal and outputting two single-ended control signals (106, 107) based on the single-ended signal and a set of signal adjustment parameters (108); and an alignment unit (110) that receives the first differential clock signal, the one-clock signal, and the two single-ended control signals, and outputs a second differential clock signal (111) based on the first differential clock signal, the one-clock signal, and the two single-ended control signals.

Description

HINTERGRUNDBACKGROUND

Gebiet der ErfindungField of the invention

Die hierin offenbarten Ausführungsformen betreffen die Taktsignalerzeugung und insbesondere einen Differenztaktsignalgenerator mit einer Verzögerungsfähigkeit und wahlweise mit Fähigkeiten zum Anpassen und Ausrichten von Frequenzen.The embodiments disclosed herein relate to clock generation, and more particularly to a differential clock signal generator having delay capability and optionally capabilities for adjusting and aligning frequencies.

Beschreibung des Stands der TechnikDescription of the Related Art

Taktsignalgeneratoren (die auch als Takterzeugungsschaltungen bezeichnet werden) erzeugen Taktsignale, die zur exakten Steuerung des Zeitablaufs bei digitalen Logikschaltungen mit einer integrierten Schaltung und auf diese Weise zur Steuerung des Betriebsverhaltens der integrierten Schaltung verwendet werden. Ein typischer Taktgenerator erzeugt ein in der Technik als „Eintaktsignal” bezeichnetes Taktsignal. Ein Eintaktsignal wird auf einer Leitung übertragen und zeigt periodische Übergänge zwischen einem hohen Spannungswert und einem niedrigen Spannungswert. Die Spannung auf der Leitung wird am Empfangsende erfasst, und die Übergänge auf niedrige Spannung und/oder auf hohe Spannung (d. h. die fallende bzw. steigende Flanke des empfangenen Signals) werden als Referenz verwendet, um den Zeitablauf wichtiger Aktionen innerhalb von digitalen Schaltungen (um z. B. Buszyklen zu synchronisieren oder Datenoperationen auszulösen) exakt zu steuern.Clock signal generators (also referred to as clock generation circuits) generate clock signals which are used to precisely control the timing of digital integrated circuit integrated circuits and in this manner to control the performance of the integrated circuit. A typical clock generator generates a clock signal, referred to in the art as a "single ended" clock signal. A single-ended signal is transmitted on a line and shows periodic transitions between a high voltage value and a low voltage value. The voltage on the line is detected at the receiving end, and the transitions to low voltage and / or high voltage (ie, the falling edge of the received signal) are used as a reference to control the timing of important actions within digital circuits (e.g. eg to synchronize bus cycles or to trigger data operations).

Oftmals erfordern unterschiedliche Logikschaltungen innerhalb derselben integrierten Schaltung Taktsignale mit unterschiedlichen Frequenzen (d. h. bei denen fallende oder steigende Flanken öfter oder weniger oft auftreten). Daher kann eine Anzahl unterschiedlicher Eintaktsignalgeneratoren, jeder mit einem Frequenzteiler, in eine integrierte Schaltung einbezogen sein. Insbesondere empfangen derartige Eintaktsignalgeneratoren ein Eintaktsignal und geben ein weiteres Eintaktsignal aus, das eine andere Frequenz als das Eingangstaktsignal aufweist. Beispielsweise kann ein Taktsignalgenerator die Frequenz eines Eintaktsignals durch 1, durch 2, durch 3 usw. teilen. Leider kann bei Verwendung eines derartigen Taktsignalgenerators eine Differenz bei der Verzögerungszeit zwischen den verschiedenen Taktsignalen auftreten, die innerhalb der integrierten Schaltung in Betrieb sind. Diese Differenz bei der Verzögerungszeit wird als Taktversatz bezeichnet und kann sich negativ auf das Betriebsverhalten auswirken. Insbesondere sollten Flanken unterschiedlicher Taktsignale innerhalb einer integrierten Schaltung zeitlich synchron sein. Wenn zum Beispiel ein Ausgangstaktsignal ein durch 2 geteiltes Signal eines Eingangstaktsignals ist, sollte jede andere Flanke des Eingangstaktsignals auf eine Flanke am Ausgangstaktsignal ausgerichtet sein. Wenn sie nicht ausgerichtet sind, wird der Unterschied als Versatz bezeichnet, und dieser Versatz kann sich negativ auf das Betriebsverhalten auswirken. Daher wurden verschiedene Ausführungsformen eines Eintaktsignalgenerators entwickelt, die eine Kombination aus Prozessen zum Teilen von Frequenzen und Ausrichten von Frequenzen durchführen.Often, different logic circuits within the same integrated circuit require clock signals of different frequencies (i.e., falling or rising edges occur more often or less frequently). Therefore, a number of different single-ended signal generators, each with a frequency divider, can be incorporated into an integrated circuit. In particular, such single-ended signal generators receive a single-ended signal and output another single-ended signal having a different frequency than the input clock signal. For example, a clock signal generator may divide the frequency of a single-ended signal by 1, by 2, by 3, and so on. Unfortunately, using such a clock signal generator, a difference in the delay time between the various clock signals operating within the integrated circuit may occur. This difference in delay time is referred to as a clock skew and can negatively affect performance. In particular, edges of different clock signals within an integrated circuit should be in time synchronization. For example, if an output clock signal is a signal of an input clock signal divided by 2, any other edge of the input clock signal should be aligned with an edge on the output clock signal. If they are not aligned, the difference is called an offset, and this offset can negatively affect performance. Therefore, various embodiments of a single-ended signal generator have been developed that perform a combination of processes for sharing frequencies and aligning frequencies.

Die oben beschriebenen Eintaktsignalgeneratoren sind für die Zwecke geeignet, für die sie entworfen wurden. Da der Zeitablauf jedoch auf dem Spannungswert der Leitung beruht, auf der das Eintaktsignal übertragen wird, ist das Betriebsverhalten von digitalen Schaltungen, die Eintaktsignale nutzen, gegenüber Spannungsschwankungen empfindlich. Um die mit Eintaktsignalen verbundenen Probleme der Spannungsempfindlichkeit zu überwinden, wurden Differenztaktsignale entwickelt.The single-ended signal generators described above are suitable for the purposes for which they were designed. However, since the timing is based on the voltage value of the line on which the single-ended signal is transmitted, the performance of digital circuits utilizing single-ended signals is sensitive to voltage fluctuations. In order to overcome the problems of voltage sensitivity associated with single-ended signals, differential clock signals have been developed.

Bei einem Differenztaktsignal bilden zwei Leitungen eine Schleife zwischen einem Sendeende und einem Empfangsende in der Weise, dass der durch die beiden Leitungen fließende Strom gleich groß ist, aber in entgegengesetzte Richtungen fließt. Ein Eingangssignal wird so über beide Leitungen geschickt, dass es um 180 Grad phasenverschoben ist. Die Spannungsdifferenz zwischen den zwei Leitungen am Empfangsende wird ermittelt, und insbesondere werden die Polarität der Spannungsdifferenz ermittelt und die Übergänge zur negativen Polarität und/oder positiven Polarität (d. h. die fallende bzw. steigende Flanke des empfangenen Signals) als Referenz verwendet, um den Zeitablauf wichtiger Aktionen innerhalb von digitalen Schaltungen (um z. B. Buszyklen zu synchronisieren oder Datenoperationen auszulösen) exakt zu steuern. Solange die beiden Leitungen elektromagnetisch eng gekoppelt sind, ist das Differenztaktsignal weniger rauschempfindlich. Des Weiteren ist das Betriebsverhalten von digitalen Schaltungen, die Differenzsignale nutzten, unempfindlich gegenüber Spannungsschwankungen, da der Zeitablauf auf der Polarität der Spannungsdifferenz zwischen den zwei Leitungen beruht, auf denen das Differenztaktsignal übertragen wird, und nicht auf den Spannungswerten auf den Leitungen selbst.In a differential clock signal, two lines form a loop between a transmitting end and a receiving end in such a way that the current flowing through the two lines is the same, but flows in opposite directions. An input signal is sent over both lines so that it is 180 degrees out of phase. The voltage difference between the two lines at the receiving end is determined, and in particular, the polarity of the voltage difference is determined and the transitions to negative polarity and / or positive polarity (ie, the falling edge of the received signal) used as a reference to make timing more important Precise control of actions within digital circuits (for example, to synchronize bus cycles or to trigger data operations). As long as the two lines are electromagnetically tight coupled, the difference clock signal is less sensitive to noise. Furthermore, the performance of digital circuits using differential signals is insensitive to voltage fluctuations because the timing is due to the polarity of the voltage difference between the two lines on which the differential clock signal is transmitted and not the voltage values on the lines themselves.

Wie oben erwähnt erfordern unterschiedliche Logikschaltungen innerhalb derselben integrierten Schaltung Taktsignale mit unterschiedlichen Frequenzen (d. h. bei denen fallende oder steigende Flanken öfter oder weniger oft auftreten). Das Erzeugen von Differenztaktsignalen mit unterschiedlichen Frequenzen wird normalerweise erreicht, indem zunächst ein Differenztaktsignal in ein Eintaktsignal umgewandelt wird. Anschließend wird das Eintaktsignal in einen Eintaktsignalgenerator wie zum Beispiel in den oben beschriebenen eingegeben, der eine Kombination aus Prozessen zum Teilen und Ausrichten von Frequenzen durchführt, um ein weiteres Eintaktsignal auszugeben. Der Ausgang des Eintaktsignalgenerators wird anschließend wieder zurück in ein Differenztaktsignal umgewandelt. Leider macht eine Verarbeitung auf diese Weise das Signal anfälliger gegenüber Rauschen und Stromversorgungsschwankungen, sodass die Vorteile der Verwendung des Differenztaktsignals erst einmal verloren gehen.As noted above, different logic circuits within the same integrated circuit require clock signals of different frequencies (ie, falling or rising edges occur more often or less often). Generating differential clock signals having different frequencies is normally achieved by first converting a differential clock signal into a single-ended signal. Subsequently, the single-ended signal is input to a single-ended signal generator such as the one described above performs a combination of processes for dividing and aligning frequencies to output another one-clock signal. The output of the single-ended signal generator is then converted back to a differential clock signal. Unfortunately, processing in this manner makes the signal more susceptible to noise and power supply variations, so that the benefits of using the differential clock signal are lost.

Die US 2006/0 256 880 A1 offenbart ein System und ein Verfahren zum Erkennen und Korrigieren von Versatz zwischen differenziellen Signalen eines Signals in einer Differenzleitung. Das System ist geeignet für eine Anwendung in der Differenzleitung zum Weiterleiten zu ihrer Empfängerseite eines an ihrer Senderseite empfangenen Signals. Ein an die Empfängerseite gekoppelter Abschluss-Schaltkreis ist derart konfiguriert, dass jeder Versatz zwischen den differenziellen Signalen einen Rückwurf des Signals von der Empfängerseite zu der Senderseite verursacht. Das System weist des Folgendes auf: einen Versatzreglungsschaltkreis zum Steuern des Versatzes zwischen den differenziellen Signalen an der Senderseite und einen Versatzerfassungsschaltkreis zum Erfassen von Rückwürfen des Signals an der Senderseite und um ein Signal zum Justieren des Versatzes zwischen den differenziellen Signalen an der Senderseite dem Versatzreglungsschaltkreis zu übermitteln, wobei das Justieren eine Verminderung des Versatzes zwischen den differenziellen Signalen an der Empfängerseite und als Folge davon auch eine Verminderung des Versatzes zwischen den differenziellen Signalen an der Senderseite veranlasst.The US 2006/0 256 880 A1 discloses a system and method for detecting and correcting offset between differential signals of a signal in a differential line. The system is suitable for use in the differential line for forwarding to its receiver side a signal received at its transmitter side. A termination circuit coupled to the receiver side is configured such that any offset between the differential signals causes the signal to be dropped from the receiver side to the transmitter side. The system includes an offset control circuit for controlling the offset between the differential signals at the transmitter side and an offset detection circuit for detecting discards of the signal at the transmitter side and a signal for adjusting the offset between the differential signals at the transmitter side to the offset control circuit wherein the adjustment causes a reduction in the offset between the differential signals at the receiver side and, as a result, also a reduction in the offset between the differential signals at the transmitter side.

KURZDARSTELLUNGSUMMARY

In Anbetracht der vorhergehenden Ausführungen werden hierin Ausführungsformen eines Differenztaktsignalgenerators offenbart, der ein erstes Differenztaktsignal unter Verwendung einer Kombination aus sowohl Differenz- als auch Nicht-Differenz-Bestandteilen verwendet, um ein zweites Differenztaktsignal zu erzeugen. Insbesondere wandelt ein Signalwandler das erste Differenztaktsignal in ein Eintaktsignal um. Das Eintaktsignal wird durch einen endlichen Automaten (finite state machine) verwendet, um zwei Eintakt-Steuersignale zu erzeugen. Eine Ausrichteinheit, die ein Paar Eintakt-Flipflops und entweder Multiplexer oder Logikgatter aufweist, empfangt und verarbeitet das erste Differenztaktsignal, das Eintaktsignal und das bzw. die Steuersignale, um ein zweites Differenztaktsignal auszugeben, sodass sich das zweite Differenztaktsignal vom ersten Differenztaktsignal unterscheidet (z. B. hinsichtlich der Verzögerung und wahlweise der Frequenz), aber synchron mit dem ersten Differenztaktsignal verknüpft ist (d. h., die steigende und fallende Flanke des zweiten Differenztaktsignals treten gleichzeitig mit der steigenden und/oder fallenden Flanke des ersten Differenztaktsignals auf). Da sich der gesamte Weg vom ersten Differenztaktsignal bis zum zweiten Differenztaktsignal vollständig im Differenzbereich befindet, ist das entstehende zweite Differenztaktsignal weniger anfällig gegenüber Rauschen und Stromversorgungsschwankungen. Darüber hinaus besteht weniger Unsicherheit in Bezug auf das zweite Differenztaktsignal, da die Taktlatenz kleiner ist.In view of the foregoing, disclosed herein are embodiments of a differential clock signal generator that uses a first differential clock signal using a combination of both differential and non-differential components to generate a second differential clock signal. In particular, a signal converter converts the first differential clock signal into a single-ended signal. The single-ended signal is used by a finite state machine to generate two single-ended control signals. An alignment unit comprising a pair of single-ended flip-flops and either multiplexers or logic gates receives and processes the first differential clock signal, the single-ended signal and the control signal (s) to output a second differential clock signal such that the second differential clock signal is different from the first differential clock signal (e.g. In terms of delay and optionally frequency) but synchronously associated with the first differential clock signal (ie, the rising and falling edges of the second differential clock signal occur simultaneously with the rising and / or falling edge of the first differential clock signal). Since the entire path from the first differential clock signal to the second differential clock signal is completely in the differential range, the resulting second differential clock signal is less susceptible to noise and power supply variations. In addition, there is less uncertainty with respect to the second differential clock signal because the clock latency is smaller.

Insbesondere werden hierin Ausführungsformen eines Differenztaktsignalgenerators offenbart, der einen Signalwandler, einen endlichen Automaten und eine Ausrichteinheit aufweist.In particular, disclosed herein are embodiments of a differential clock signal generator having a signal converter, a finite state machine, and an alignment unit.

Bei jeder der Ausführungsformen kann der Signalwandler ein erstes Differenztaktsignal in ein Eintaktsignal umwandeln. Der endliche Automat kann das Eintaktsignal empfangen und auf der Grundlage des Eintaktsignals und einer Gruppe von Signalanpassungsparametern zwei Eintakt-Steuersignale ausgeben (d. h. ein erstes Eintakt-Steuersignal und ein zweites Eintakt-Steuersignal, das sich vom ersten Eintakt-Steuersignal unterscheidet). Anschließend kann die Ausrichteinheit das erste Differenztaktsignal, das Eintakt-Steuersignal und die zwei Eintakt-Steuersignale empfangen und auf der Grundlage dieser Signale ein zweites Differenztaktsignal ausgeben, das sich vom ersten Differenztaktsignal unterscheidet (z. B. in Bezug auf Verzögerung und wahlweise Frequenz), aber synchron mit dem ersten Differenztaktsignal verknüpft ist (d. h., die steigende und fallende Flanke des zweiten Differenztaktsignals treten zeitgleich mit der steigenden und/oder fallenden Flanke des ersten Differenztaktsignals auf).In each of the embodiments, the signal converter may convert a first differential clock signal into a single-ended signal. The finite state machine may receive the single-ended signal and output two single-ended control signals (i.e., a first single-ended control signal and a second single-ended control signal different from the first single-ended control signal) based on the single-ended signal and a set of signal adjustment parameters. Subsequently, the alignment unit may receive the first differential clock signal, the single-ended control signal, and the two single-ended control signals, and output a second differential clock signal different from the first differential clock signal (eg, with respect to delay and optionally frequency) based on these signals. but synchronously with the first differential clock signal is linked (ie, the rising and falling edge of the second differential clock signal occur simultaneously with the rising and / or falling edge of the first differential clock signal).

Bei einer Ausführungsform kann die Ausrichteinheit eine Eintaktsignal-Umkehreinheit, ein erstes Flipflop, ein zweites Flipflop und einen einzelnen Multiplexer aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit das Eintaktsignal invertieren, um ein invertiertes Eintaktsignal auszugeben. Das erste Flipflop kann das erste Eintakt-Steuersignal durch das invertierte Eintaktsignal abtasten, um ein erstes abgetastetes Eintaktsignal auszugeben. Das zweite Flipflop kann das zweite Eintakt-Steuersignal mit dem invertierten Eintaktsignal abtasten, um ein zweites abgetastetes Eintaktsignal auszugeben. Schließlich kann der einzelne Multiplexer ein Auswahlsignal empfangen, das das erste Differenztaktsignal aufweist, kann Eintakt-Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal aus dem ersten Flipflop und das zweite abgetastete Eintaktsignal aus dem zweiten Flipflop aufweisen, und kann ein Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal ausgeben.In one embodiment, the alignment unit may comprise a single-ended signal inverting unit, a first flip-flop, a second flip-flop, and a single multiplexer. In this embodiment, the single-ended reversing unit may invert the single-ended signal to output an inverted single-ended signal. The first flip-flop may sample the first single-ended control signal by the inverted single-ended signal to output a first sampled single-ended signal. The second flip-flop may sample the second single-ended control signal with the inverted single-ended signal to output a second sampled single-ended signal. Finally, the single multiplexer may receive a select signal having the first difference clock signal, may receive single-ended data input signals comprising the first sampled one-shot signal from the first flip-flop, and the second sampled one-clock signal from the second flip-flop, and may include a differential data output signal, and in particular the one output second differential clock signal.

Bei einer weiteren Ausführungsform kann die Ausrichteinheit eine Eintaktsignal-Umkehreinheit, ein erstes Flipflop, ein zweites Flipflop und mehrere Multiplexer aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit wie bei der zuvor beschriebenen Ausführungsform das Eintaktsignal invertieren, um ein invertiertes Eintaktsignal auszugeben, das erste Flipflop kann das erste Eintakt-Steuersignal durch das invertierte Eintaktsignal abtasten, um ein erstes abgetastetes Eintaktsignal auszugeben, und das zweite Flipflop kann das zweite Eintakt-Steuersignal durch das Eintakt-Steuersignal abtasten, um ein zweites abgetastetes Eintaktsignal auszugeben. Jedoch können anstelle eines einzelnen Multiplexers mit den abgetasteten Eintaktsignalen als Dateneingangssignalen und dem ersten Differenztaktsignal als Auswahlsignal mehrere Multiplexer verwendet werden, die Differenz-Dateneingangssignale und -Datenausgangssignale und Eintakt-Auswahlsignale aufweisen. Insbesondere können die mehreren Multiplexer einen ersten Multiplexer und einen zweiten Multiplexer aufweisen, die parallel mit einem dritten Multiplexer verbunden sind. Der erste Multiplexer und der zweite Multiplexer können jeweils vom zweiten Flipflop das zweite abgetastete Eintaktsignal als Auswahlsignale empfangen (d. h. als erstes Auswahlsignal bzw. als zweites Auswahlsignal), und der dritte Multiplexer kann vom ersten Flipflop das erste abgetastete Eintaktsignal als drittes Auswahlsignal empfangen. Darüber hinaus kann zumindest der erste Multiplexer ein Differenz-Dateneingangssignal empfangen, das das erste Differenztaktsignal aufweist, und der dritte Multiplexer kann ein Differenz-Datenausgangssignal ausgeben, insbesondere das zweite Differenztaktsignal. In a further embodiment, the alignment unit may comprise a single-ended signal inverting unit, a first flip-flop, a second flip-flop, and a plurality of multiplexers. In this embodiment, as in the above-described embodiment, the single-ended signal inverting unit may invert the single-ended signal to output an inverted single-ended signal, the first flip-flop may sample the first single-ended control signal by the inverted single-ended signal to output a first sampled single-ended signal, and the second flip-flop may sample the second single-ended control signal by the single-ended control signal to output a second sampled single-ended signal. However, instead of a single multiplexer having the sampled single-ended signals as the data input signals and the first differential clock signal as the selection signal, a plurality of multiplexers having differential data input signals and data output signals and one-shot selection signals may be used. In particular, the plurality of multiplexers may include a first multiplexer and a second multiplexer connected in parallel to a third multiplexer. The first multiplexer and the second multiplexer may each receive from the second flip-flop the second sampled one-clock signal as select signals (ie, first select signal and second select signal, respectively), and the third multiplexer may receive the first sampled one-clock signal as a third select signal from the first flip-flop. Moreover, at least the first multiplexer may receive a differential data input signal having the first differential clock signal, and the third multiplexer may output a differential data output signal, in particular the second differential clock signal.

Bei noch einer weiteren Ausführungsform kann die Ausrichteinheit eine Eintaktsignal-Umkehreinheit, ein erstes Flipflop, ein zweites Flipflop und mehrere Logikgatter aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit wie bei den zuvor beschriebenen Ausführungsformen das Eintaktsignal invertieren, um ein invertiertes Eintaktsignal auszugeben, das erste Flipflop kann das erste Eintakt-Steuersignal durch das invertierte Eintaktsignal abtasten, um ein erstes abgetastetes Eintaktsignal auszugeben, und das zweite Flipflop kann das zweite Eintakt-Steuersignal durch das Eintakt-Steuersignal abtasten, um ein zweites abgetastetes Eintaktsignal auszugeben. Jedoch können anstelle mehrerer Multiplexer mehrere Logikgatter verwendet werden, die eine Kombination aus Differenztakt- und Eintakt-Dateneingangssignalen aufweisen.In yet another embodiment, the alignment unit may include a single-ended reversing unit, a first flip-flop, a second flip-flop, and a plurality of logic gates. In this embodiment, as in the above-described embodiments, the single-ended signal inverting unit may invert the single-ended signal to output an inverted single-ended signal, the first flip-flop may sample the first single-ended control signal by the inverted single-ended signal to output a first sampled single-ended signal, and the second flip-flop may sample the second single-ended control signal by the single-ended control signal to output a second sampled single-ended signal. However, multiple logic gates having a combination of differential clock and single-ended data input signals may be used instead of multiple multiplexers.

Insbesondere können diese mehreren Logikgatter mindestens ein erstes UND-Gatter, ein zweites UND-Gatter, ein drittes UND-Gatter und entweder ein ODER-Gatter oder ein viertes UND-Gatter aufweisen. Das erste UND-Gatter kann erste Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal aus dem ersten Flipflop und das erste Differenztaktsignal aufweisen, und ein erstes Differenz-Datenausgangssignal ausgeben. An einem Differenzsignal-Kreuzungspunkt können die Leitungen des ersten Differenztaktsignals gekreuzt sein, um ein invertiertes Differenztaktsignal zu erzielen. Das zweite UND-Gatter kann zweite Dateneingangssignale empfangen, die das zweite abgetastete Eintaktsignal aus dem zweiten Flipflop und das invertierte Differenztaktsignal aufweisen, und ein zweites Differenz-Datenausgangssignal ausgeben. Das dritte UND-Gatter kann dritte Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal aus dem ersten Flipflop und das zweite abgetastete Eintaktsignal aus dem zweiten Flipflop aufweisen, und ein Eintakt-Datenausgangssignal ausgeben. Ein ODER-Gatter kann vierte Dateneingangssignale empfangen, die das erste Differenz-Datenausgangssignal aus dem ersten UND-Gatter, das zweite Differenz-Datenausgangssignal aus dem zweiten UND-Gatter und das Eintakt-Datenausgangssignal aus dem dritten UND-Gatter aufweisen, und ein drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal ausgeben.In particular, these multiple logic gates may include at least a first AND gate, a second AND gate, a third AND gate, and either an OR gate or a fourth AND gate. The first AND gate may receive first data input signals having the first sampled one-shot signal from the first flip-flop and the first difference clock signal, and output a first differential data output signal. At a differential signal crossing point, the lines of the first differential clock signal may be crossed to obtain an inverted differential clock signal. The second AND gate may receive second data input signals comprising the second sampled one-shot signal from the second flip-flop and the inverted difference clock signal, and output a second differential data output signal. The third AND gate may receive third data input signals comprising the first sampled one-shot signal from the first flip-flop and the second sampled one-clock signal from the second flip-flop, and output a single-ended data output signal. An OR gate may receive fourth data input signals having the first differential data output signal from the first AND gate, the second differential data output signal from the second AND gate, and the one-clock data output signal from the third AND gate, and a third difference Output data output signal and in particular the second differential clock signal.

Alternativ kann anstelle eines ODER-Gatters ein viertes UND-Gatter verwendet werden. In diesem Fall können an einem zweiten Differenzsignal-Kreuzungspunkt die Leitungen des ersten Differenz-Datenausgangssignals aus dem ersten UND-Gatter gekreuzt sein, um ein invertiertes erstes Differenz-Datenausgangssignal zu erzielen. An einem dritten Differenzsignal-Kreuzungspunkt können die Leitungen des zweiten Differenz-Datenausgangssignals aus dem zweiten UND-Gatter gekreuzt sein, um ein invertiertes zweites Differenz-Datenausgangssignal zu erzielen. Eine zweite Eintaktsignal-Umkehreinheit kann das Eintakt-Datenausgangssignal aus dem dritten UND-Gatter umkehren und ein invertiertes Eintakt-Datenausgangssignal ausgeben. Ein viertes UND-Gatter kann vierte Dateneingangssignale empfangen, die das invertierte erste Differenz-Datenausgangssignal, das invertierte zweite Differenz-Datenausgangssignal und das invertierte Eintakt-Datenausgangssignal aufweisen, und ein drittes Differenz-Datenausgangssignal ausgeben. Schließlich können an einem vierten Differenzsignal-Kreuzungspunkt die Leitungen des dritten Differenz-Datenausgangssignals gekreuzt sein, um ein invertiertes drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal zu erzielen.Alternatively, a fourth AND gate may be used instead of an OR gate. In this case, at a second differential signal crossing point, the lines of the first differential data output signal from the first AND gate may be crossed to obtain an inverted first differential data output signal. At a third differential signal crossing point, the lines of the second differential data output signal from the second AND gate may be crossed to obtain an inverted second differential data output signal. A second single-ended signal inverting unit may reverse the one-clock data output from the third AND gate and output an inverted one-clock data output. A fourth AND gate may receive fourth data input signals having the inverted first differential data output signal, the inverted second differential data output signal and the inverted one-clock data output signal, and a third differential data output signal. Finally, at a fourth differential signal crossing point, the lines of the third differential data output signal may be crossed to obtain an inverted third differential data output signal and, in particular, the second differential clock signal.

KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die hierin offenbarten Ausführungsformen werden anhand der ausführlichen Beschreibung unter Bezugnahme auf die Zeichnungen besser verständlich, die nicht unbedingt maßstabsgerecht sind, und wobei:The embodiments disclosed herein will become more fully understood from the detailed description with reference to the drawings, which are not necessarily to scale, and wherein:

1A eine schematische Darstellung ist, die Ausführungsformen eines Differenztaktsignalgenerators veranschaulicht; 1A Fig. 12 is a schematic diagram illustrating embodiments of a differential clock signal generator;

1B ein Zeitablaufdiagramm ist, das einen beispielhaften Differenztaktsignaleingang in den Differenztaktsignalgenerator aus 1A und einen beispielhaften Differenztaktsignalausgang aus dem Differenztaktsignalgenerator aus 1A veranschaulicht; 1B FIG. 5 is a timing diagram illustrating an exemplary differential clock signal input to the differential clock signal generator 1A and an exemplary differential clock signal output from the differential clock signal generator 1A illustrated;

2 eine schematische Darstellung ist, die eine beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 1A aufgenommen sein kann; 2 FIG. 12 is a schematic diagram illustrating an exemplary alignment unit included in the differential clock signal generator. FIG 1A can be included;

3 eine schematische Darstellung ist, die eine weitere beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 1A aufgenommen sein kann; 3 FIG. 12 is a schematic diagram illustrating another exemplary alignment unit included in the differential clock signal generator. FIG 1A can be included;

4 eine schematische Darstellung ist, die noch eine weitere beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 1A aufgenommen sein kann; 4 FIG. 12 is a schematic diagram illustrating still another exemplary alignment unit included in the differential clock signal generator. FIG 1A can be included;

5 eine schematische Darstellung ist, die noch eine weitere beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 1A aufgenommen sein kann; 5 FIG. 12 is a schematic diagram illustrating still another exemplary alignment unit included in the differential clock signal generator. FIG 1A can be included;

6 eine schematische Darstellung ist, die noch eine weitere beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 1A aufgenommen sein kann; 6 FIG. 12 is a schematic diagram illustrating still another exemplary alignment unit included in the differential clock signal generator. FIG 1A can be included;

7A eine schematische Darstellung ist, die Ausführungsformen eines Differenztaktsignalgenerators veranschaulicht; 7A Fig. 12 is a schematic diagram illustrating embodiments of a differential clock signal generator;

7B ein Zeitablaufdiagramm ist, das einen beispielhaften Differenztaktsignaleingang in den Differenztaktsignalgenerator aus 7A und einen beispielhaften Differenztaktsignalausgang aus dem Differenztaktsignalgenerator aus 7A veranschaulicht; 7B FIG. 5 is a timing diagram illustrating an exemplary differential clock signal input to the differential clock signal generator 7A and an exemplary differential clock signal output from the differential clock signal generator 7A illustrated;

8 eine schematische Darstellung ist, die eine beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 7A aufgenommen sein kann; 8th FIG. 12 is a schematic diagram illustrating an exemplary alignment unit included in the differential clock signal generator. FIG 7A can be included;

9 eine schematische Darstellung ist, die eine weitere beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 7A aufgenommen sein kann; 9 FIG. 12 is a schematic diagram illustrating another exemplary alignment unit included in the differential clock signal generator. FIG 7A can be included;

10 eine schematische Darstellung ist, die noch eine weitere beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 7A aufgenommen sein kann; 10 FIG. 12 is a schematic diagram illustrating still another exemplary alignment unit included in the differential clock signal generator. FIG 7A can be included;

11 eine schematische Darstellung ist, die noch eine weitere beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 7A aufgenommen sein kann; und 11 FIG. 12 is a schematic diagram illustrating still another exemplary alignment unit included in the differential clock signal generator. FIG 7A can be included; and

12 eine schematische Darstellung ist, die noch eine weitere beispielhafte Ausrichteinheit veranschaulicht, die in den Differenztaktsignalgenerator aus 7A aufgenommen sein kann. 12 FIG. 12 is a schematic diagram illustrating still another exemplary alignment unit included in the differential clock signal generator. FIG 7A can be included.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Wie oben erwähnt wird das Erzeugen von Differenztaktsignalen mit unterschiedlichen Frequenzen normalerweise erreicht, indem zunächst ein Differenztaktsignal in ein Eintaktsignal umgewandelt wird. Anschließend wird das Eintaktsignal einem Eintaktsignalgenerator wie zum Beispiel dem oben beschriebenen zugeführt, der eine Kombination aus Prozessen zum Teilen und Ausrichten von Frequenzen durchführt, um ein weiteres Eintaktsignal auszugeben. Der Ausgang des Eintaktsignalgenerators wird anschließend wieder zurück in ein Differenztaktsignal umgewandelt. Leider macht eine Verarbeitung auf diese Weise das Signal anfälliger gegenüber Rauschen und Stromversorgungsschwankungen, sodass die Vorteile der Verwendung des Differenztaktsignals erst einmal verloren gehen.As mentioned above, the generation of differential clock signals having different frequencies is normally achieved by first converting a differential clock signal into a single-ended signal. Subsequently, the single-ended signal is supplied to a single-ended signal generator such as that described above, which performs a combination of processes for dividing and aligning frequencies to output another one-clock signal. The output of the single-ended signal generator is then converted back to a differential clock signal. Unfortunately, processing in this manner makes the signal more susceptible to noise and power supply variations, so that the benefits of using the differential clock signal are lost.

In Anbetracht der vorhergehenden Ausführungen werden hierin Ausführungsformen eines Differenztaktsignalgenerators offenbart, der ein erstes Differenztaktsignal unter Verwendung einer Kombination aus sowohl Differenz- als auch Nicht-Differenz-Bestandteilen verwendet, um ein zweites Differenztaktsignal zu erzeugen. Insbesondere wandelt ein Signalwandler das erste Differenztaktsignal in ein Eintaktsignal um. Das Eintaktsignal wird entweder durch einen endlichen Automaten (finite state machine) verwendet, um zwei Eintakt-Steuersignale zu erzeugen, oder durch einen Signalformgenerator, um ein Eintakt-Signalformsteuersignal zu erzeugen. In jedem Falle empfängt und verarbeitet eine Ausrichteinheit, die ein Paar Eintakt-Flipflops und entweder Multiplexer oder Logikgatter aufweist, das erste Differenztaktsignal, das Eintaktsignal und das bzw. die Steuersignal(e), um ein zweites Differenztaktsignal auszugeben, das sich vom ersten Differenztaktsignal unterscheidet (z. B. hinsichtlich der Verzögerung und wahlweise der Frequenz), aber synchron mit dem ersten Differenztaktsignal verknüpft ist (d. h., die steigende und fallende Flanke des zweiten Differenztaktsignals treten gleichzeitig mit der steigenden und/oder fallenden Flanke des ersten Differenztaktsignals auf). Da sich der gesamte Weg vom ersten Differenztaktsignal bis zum zweiten Differenztaktsignal vollständig im Differenzbereich befindet, ist das entstehende zweite Differenztaktsignal weniger anfälliger gegenüber Rauschen und Stromversorgungsschwankungen. Darüber hinaus besteht weniger Unsicherheit in Bezug auf das zweite Differenztaktsignal, da die Taktlatenz kleiner ist.In view of the foregoing, disclosed herein are embodiments of a differential clock signal generator that uses a first differential clock signal using a combination of both differential and non-differential components to generate a second differential clock signal. In particular, a signal converter converts the first differential clock signal into a single-ended signal. The single-ended signal is used by either a finite state machine to generate two single-ended control signals, or by a waveform generator to generate a single-ended waveform control signal. In any event, an alignment unit comprising a pair of single-ended flip-flops and either multiplexers or logic gates receives and processes the first differential clock signal, the single-ended signal, and the control signal (s) to output a second differential clock signal different from the first differential clock signal (eg, in terms of delay and optionally frequency) but synchronously linked to the first differential clock signal (ie, the rising and falling edges of the second differential clock signal occur simultaneously with the rising and / or falling edge of the first differential clock signal). Since the entire path from the first differential clock signal to the second differential clock signal is completely in the differential range, this is resulting second differential clock signal less susceptible to noise and power supply fluctuations. In addition, there is less uncertainty with respect to the second differential clock signal because the clock latency is smaller.

Insbesondere werden unter Bezugnahme auf 1A hierin Ausführungsformen eines Differenztaktsignalgenerators 100 offenbart, der einen Signalwandler 102, einen endlichen Automaten 105 und eine Ausrichteinheit 110 aufweist.In particular, with reference to 1A Here, embodiments of a differential clock signal generator 100 discloses a signal converter 102 , a finite automaton 105 and an alignment unit 110 having.

Bei jeder der Ausführungsformen kann der Signalwandler 102 ein erstes Differenztaktsignal 101 in ein Eintaktsignal 103 umwandeln (d. h., er kann zur Umwandlung angepasst, zur Umwandlung konfiguriert usw. sein).In each of the embodiments, the signal converter 102 a first differential clock signal 101 in a single-ended signal 103 (that is, it can be adapted for conversion, configured for conversion, etc.).

Der endliche Automat 105 kann das Eintaktsignal 103 empfangen und das Eintaktsignal 103 auf der Grundlage einer zuvor eingerichteten und gespeicherten Gruppe 108 von Signalanpassungsparametern verarbeiten (d. h., er kann zur Verarbeitung angepasst, zur Verarbeitung konfiguriert, zur Verarbeitung programmiert usw. sein), um zwei Eintakt-Steuersignale auszugeben (d. h. ein erstes Eintakt-Steuersignal 106 und ein zweites Eintakt-Steuersignal 107, das sich vom ersten Eintakt-Steuersignal unterscheidet). Insbesondere kann die Gruppe von Signalanpassungsparametern 108 eine optionale Signalfrequenzanpassung (z. B. Frequenzteilung) angeben, und der endliche Automat 105 kann das Eintakt-Steuersignal 103 auf der Grundlage dieser Parameter verarbeiten, um ein Paar aus Eintakt-Steuersignalen 106, 107 auszugeben. Diese Eintakt-Steuersignale 106, 107 werden, wie nachstehend eingehender erörtert wird, anschließend durch die Ausrichteinheit 110 verarbeitet, um ein zweites Differenztaktsignal 111 auszugeben und eine Signalverzögerung, die als Funktion der Struktur der Ausrichteinheit 110 festgelegt ist, und eine beliebige gewünschte Frequenzanpassung (z. B. Frequenzteilung) zu erzielen.The finite automaton 105 can the single-ended signal 103 receive and the single-ended signal 103 based on a previously created and stored group 108 of signal conditioning parameters (ie, it may be adapted for processing, configured for processing, programmed for processing, etc.) to output two single-ended control signals (ie, a first single-ended control signal) 106 and a second single-ended control signal 107 which differs from the first single-ended control signal). In particular, the set of signal conditioning parameters 108 indicate an optional signal frequency adjustment (eg frequency division), and the finite automaton 105 can be the single-ended control signal 103 based on these parameters process to a pair of single-ended control signals 106 . 107 issue. These single-ended control signals 106 . 107 are subsequently passed through the alignment unit, as discussed more fully below 110 processed to a second differential clock signal 111 and a signal delay, which is a function of the alignment unit's structure 110 and to achieve any desired frequency adjustment (eg frequency division).

Der endliche Automat 105 kann zum Beispiel einen endlichen Automaten wie den aufweisen, der ausführlich im US-Patent Nr. 6 507 230 beschrieben ist, das durch die oben aufgeführte Bezugnahme einen Bestandteil des vorliegenden Dokuments bildet, der auf dem Einfachen einer Taktfrequenz arbeiten kann, um Informationen über zwei unterschiedliche ausgegebene Steuersignale 106, 107 getrennt zu codieren, um bei jedem Taktzyklus eine oder zwei Taktflanken zu verbreiten. Insbesondere kann der endliche Automat 105 bei jedem Taktzyklus des Eintaktsignals 103 zwei Werte über die Eintakt-Steuersignale 106, 107 erzeugen (d. h., er kann zur Erzeugung angepasst, zur Erzeugung konfiguriert usw. sein). Das Steuersignal 106 kann einen Wert der ersten Hälfte eines Taktzyklus ergeben, und das Störsignal 107 kann einen Wert der zweiten Hälfte desselben Taktzyklus ergeben oder umgekehrt. Die Werte der Steuersignale 106, 107 können bei jedem Taktzyklus anders sein.The finite automaton 105 For example, you can have a finite state machine such as the one detailed in the U.S. Patent No. 6,507,230 which, through the above reference, forms part of the present document which can operate on the simple of a clock frequency to provide information about two different output control signals 106 . 107 encode separately to propagate one or two clock edges each clock cycle. In particular, the finite automaton 105 at every clock cycle of the single-ended signal 103 two values via the single-ended control signals 106 . 107 (ie, it can be customized for generation, configured for generation, etc.). The control signal 106 may give a value of the first half of a clock cycle, and the jamming signal 107 may give a value of the second half of the same clock cycle or vice versa. The values of the control signals 106 . 107 can be different every clock cycle.

Die Ausrichteinheit 110 kann das erste Differenztaktsignal 101, das Eintaktsignal 103 und die beiden Eintakt-Steuersignale 106, 107 empfangen und auf der Grundlage all dieser Signale 101, 103, 106 und 107 ein zweites Differenztaktsignal 111 ausgeben, des sich vom ersten Differenztaktsignal 101 unterscheidet, aber im Wesentlichen zeitlich synchron mit diesem ist. Das bedeutet, dass die Ausrichteinheit 110 diese Signale 101, 103, 106 und 107 so verarbeiten kann, dass das zweite Differenztaktsignal 111 in Bezug auf das erste Differenztaktsignal 101 verzögert wird und wahlweise ferner eine andere Frequenz als das erste Differenztaktsignal 101 aufweist.The alignment unit 110 may be the first difference clock signal 101 , the single-ended signal 103 and the two single-ended control signals 106 . 107 received and based on all these signals 101 . 103 . 106 and 107 a second differential clock signal 111 output from the first differential clock signal 101 differs, but is essentially in sync with this time. That means the alignment unit 110 these signals 101 . 103 . 106 and 107 can process that the second differential clock signal 111 with respect to the first differential clock signal 101 is optionally delayed and optionally also a different frequency than the first differential clock signal 101 having.

Beispielsweise kann die Ausrichteinheit 110 diese Signale 101, 103, 106 und 107 so verarbeiten, dass das erste Differenztaktsignal 101 eine erste Frequenz und das zweite Differenztaktsignal 111 eine zweite Frequenz aufweist, die gleich der durch n geteilten ersten Frequenz ist, wobei n eine Zahl ist, die in der Gruppe von Signalanpassungsparametern 108 angegeben ist. Diese Zahl n kann zum Beispiel 1 betragen, wenn die erforderliche Signalanpassung eine Signalverzögerung und keine Frequenzanpassung ist. Diese Zahl n kann beispielsweise 1,5, 2, 2,5, 3, 3,5, 4, 4,5 und so weiter betragen, wenn die erforderliche Frequenzanpassung eine einfache Frequenzteilung ist. Alternativ können komplexere Formen verwendet werden, wenn die gewünschte Frequenzanpassung komplexer ist (z. B. wenn sich der Frequenzwert des zweiten Differenztaktsignals 111 im Laufe der Zeit abwechseln soll).For example, the alignment unit 110 these signals 101 . 103 . 106 and 107 process that the first differential clock signal 101 a first frequency and the second differential clock signal 111 has a second frequency equal to the first frequency divided by n, where n is a number belonging to the group of signal adjustment parameters 108 is specified. For example, this number n may be 1 if the required signal match is a signal delay and not a frequency match. This number n may be, for example, 1.5, 2, 2.5, 3, 3.5, 4, 4.5 and so on, when the required frequency adjustment is a simple frequency division. Alternatively, more complex shapes may be used if the desired frequency adjustment is more complex (eg, if the frequency value of the second differential clock signal 111 to alternate over time).

Des Weiteren kann die Ausrichteinheit 110 diese Signale 101, 103, 106 und 107 so verarbeiten, dass, obwohl sich das erste und das zweite Differenztaktsignal 101 und 111 in Bezug auf Verzögerung und wahlweise Frequenz unterscheiden, das zweite Differenztaktsignal 111 Flanken aufweist (z. B. steigende oder fallende Flanken) die im Wesentlichen mit Flanken des ersten Differenztaktsignals 111 zeitlich synchron (d. h. im Wesentlichen zeitgleich) sind. Anders ausgedrückt kann die Ausrichteinheit 110 diese Signale 101, 103, 106 und 107 so verarbeiten, dass jede einzelne der Flanken, steigend und fallend, des zweiten Differenztaktsignals 111, das durch die Ausrichteinheit 110 ausgegeben wird, mit einer bestimmten Flanke, steigend oder fallend, des ersten Differenztaktsignals 101 zeitgleich ist.Furthermore, the alignment unit 110 these signals 101 . 103 . 106 and 107 process so that, although the first and the second differential clock signal 101 and 111 with respect to delay and optionally frequency, differentiate the second differential clock signal 111 Has edges (eg, rising or falling edges) substantially with edges of the first differential clock signal 111 temporally synchronous (ie, substantially simultaneous). In other words, the alignment unit 110 these signals 101 . 103 . 106 and 107 process so that each one of the edges, rising and falling, of the second differential clock signal 111 passing through the alignment unit 110 is output, with a certain edge, rising or falling, of the first differential clock signal 101 is the same time.

Wenn zum Beispiel die Signalanpassungsparameter, wie im Zeitablaufdiagramm aus 1B veranschaulicht, eine Funktion zur Teilung durch 2 bereitstellen, sodass die Frequenz des zweiten Differenztaktsignals 111 die Hälfte der Frequenz des ersten Differenztaktsignals 101 beträgt, kann jede Flanke, steigend und fallend, des zweiten Differenztaktsignals 111 im Wesentlichen mit jeder anderen Flanke (z. B. jeder steigenden Flanke) des ersten Differenztaktsignals 101 zeitlich synchron sein (d. h. zeitgleich mit dieser auftreten).For example, if the signal adjustment parameters are as in the timing diagram 1B 2, so that the frequency of the second differential clock signal 111 half the frequency of the first differential clock signal 101 is, each can Edge, rising and falling, of the second differential clock signal 111 essentially with every other edge (eg every rising edge) of the first differential clock signal 101 be synchronous in time (ie occur at the same time with this).

Unter Bezugnahme auf 2 kann die Ausrichteinheit 110 des Differenztaktsignalgenerators 100 aus 1 bei einer Ausführungsform eine Eintaktsignal-Umkehreinheit 210, ein Paar Flipflops (z. B. ein erstes Flipflop 201 und ein zweites Flipflop 202) und einen einzelnen Multiplexer 250 aufweisen.With reference to 2 can the alignment unit 110 the difference clock signal generator 100 out 1 in one embodiment, a single-ended reversing unit 210 , a pair of flip-flops (eg, a first flip-flop 201 and a second flip-flop 202 ) and a single multiplexer 250 exhibit.

Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 210 das Eintaktsignal 103 empfangen und invertieren (d. h., sie kann zur Invertierung angepasst, zur Invertierung konfiguriert usw. sein), um ein invertiertes Eintaktsignal 211 auszugeben.In this embodiment, the one-clock signal reversing unit 210 the single-ended signal 103 receive and invert (ie, may be adapted for inversion, configured for inversion, etc.) to an inverted one-clock signal 211 issue.

Die Flipflops 201, 202 können jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 201 kann durch das invertierte Eintaktsignal 211, das als Taktsignal für dieses Flipflop 201 fungiert, das erste Eintakt-Steuersignal 106 abtasten, das als Dateneingangssignal für dieses Flipflop 201 fungiert, um ein erstes abgetastetes Eintaktsignal 208 auszugeben. Das zweite Flipflop 202 kann durch das Eintaktsignal 103, das als Taktsignal für dieses Flipflop 202 fungiert, das zweite Eintakt-Steuersignal 107 abtasten, das als Dateneingangssignal für dieses Flipflop 202 fungiert, um ein zweites abgetastetes Eintaktsignal 209 auszugeben.The flip flops 201 . 202 For example, D flip-flops (also referred to herein as edge-triggered flip-flops) may each be included. The first flip flop 201 can by the inverted single-ended signal 211 which acts as the clock signal for this flip-flop 201 acts, the first single-ended control signal 106 as the data input signal for this flip-flop 201 acts to a first sampled single-ended signal 208 issue. The second flip flop 202 can by the single-ended signal 103 which acts as the clock signal for this flip-flop 202 acts, the second single-ended control signal 107 as the data input signal for this flip-flop 202 functions to a second sampled single-ended signal 209 issue.

Schließlich kann der einzelne Multiplexer 250 einen Multiplexer mit zwei Eintakteingängen und Differenzauswahl aufweisen. Insbesondere kann der einzelne Multiplexer 250 ein Auswahlsignal empfangen, das das erste Differenztaktsignal 101 aufweist, kann Eintakt-Dateneingangssignale empfangen, die das erste abgetastete Signal 208 aus dem ersten Flipflop 201 und das zweite abgetastete Signal 209 aus dem zweiten Flipflop 202 aufweisen, und kann diese Signale verarbeiten (d. h. er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 111 auszugeben. Der Fachmann wird erkennen, dass ein Multiplexer mit zwei Eingängen im Allgemeinen so gestaltet ist, dass auf der Grundlage des Zustands des Auswahlsignals eine Auswahl aus zwei Dateneingangssignalen getroffen wird. In diesem Fall kann der Multiplexer 250 ferner einen Signalwandler aufweisen, der das ausgewählte Dateneingangssignal in ein Differenz-Datenausgangssignal umwandelt (d. h. zur Umwandlung angepasst, zur Umwandlung konfiguriert usw. ist).Finally, the single multiplexer 250 have a multiplexer with two Eintakteingängen and difference selection. In particular, the single multiplexer 250 receive a select signal that is the first difference clock signal 101 may receive single-ended data input signals representing the first sampled signal 208 from the first flip flop 201 and the second sampled signal 209 from the second flip-flop 202 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.), a differential data output signal, and in particular the second differential clock signal 111 issue. Those skilled in the art will recognize that a dual input multiplexer is generally configured to make a selection from two data input signals based on the state of the selection signal. In this case, the multiplexer 250 further comprising a signal converter that converts the selected data input signal into a differential data output signal (ie, adapted for conversion, configured for conversion, etc.).

Unter Bezugnahme auf 3 kann die Ausrichteinheit 110 des Differenztaktsignalgenerators 100 aus 1 bei einer weiteren Ausführungsform eine Eintaktsignal-Umkehreinheit 310, ein Paar Flipflops (z. B. ein erstes Flipflop 301 und ein zweites Flipflop 302) und mehrere Multiplexer 351 bis 353 aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 310 wie bei der zuvor beschriebenen Ausführungsform das Eintaktsignal 103 invertieren, um ein invertiertes Eintaktsignal 311 auszugeben. Außerdem können die Flipflops 301, 302 jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 301 kann durch das invertierte Eintaktsignal 311, das als Taktsignal für dieses Flipflop 301 fungiert, das erste Eintakt-Steuersignal 106 abtasten, das als Dateneingangssignal für dieses Flipflop 301 fungiert, um ein erstes abgetastetes Eintaktsignal 308 auszugeben. Das zweite Flipflop 302 kann durch das Eintaktsignal 103, das als Taktsignal für dieses Flipflop 302 fungiert, das zweite Eintakt-Steuersignal 107 abtasten, das als Dateneingangssignal für dieses Flipflop 302 fungiert, um ein zweites abgetastetes Eintaktsignal 309 auszugeben. Jedoch können anstelle eines einzelnen Multiplexers mit den abgetasteten Eintaktsignalen als Dateneingangssignalen und dem ersten Differenztaktsignal als Auswahlsignal bei dieser Ausführungsform mehrere Multiplexer 351 bis 353 verwendet werden, die Differenz-Dateneingangssignale und Datenausgangssignale und Eintakt-Auswahlsignale aufweisen.With reference to 3 can the alignment unit 110 the difference clock signal generator 100 out 1 in a further embodiment, a single-ended reversing unit 310 , a pair of flip-flops (eg, a first flip-flop 301 and a second flip-flop 302 ) and several multiplexers 351 to 353 exhibit. In this embodiment, the one-clock signal reversing unit 310 as in the previously described embodiment, the single-ended signal 103 invert to an inverted single-ended signal 311 issue. Also, the flip flops 301 . 302 For example, D flip-flops (also referred to herein as edge-triggered flip-flops). The first flip flop 301 can by the inverted single-ended signal 311 which acts as the clock signal for this flip-flop 301 acts, the first single-ended control signal 106 as the data input signal for this flip-flop 301 acts to a first sampled single-ended signal 308 issue. The second flip flop 302 can by the single-ended signal 103 which acts as the clock signal for this flip-flop 302 acts, the second single-ended control signal 107 as the data input signal for this flip-flop 302 functions to a second sampled single-ended signal 309 issue. However, instead of a single multiplexer having the sampled single-ended signals as the data input signals and the first differential clock signal as the selecting signal in this embodiment, a plurality of multiplexers 351 to 353 which have differential data input signals and data output signals and single-ended selection signals.

Insbesondere können die mehreren Multiplexer einen ersten Multiplexer 351 und einen zweiten Multiplexer 352 aufweisen, die parallel mit einem dritten Multiplexer 353 verbunden sind. Der erste Multiplexer 351 und der zweite Multiplexer 352 können jeweils vom zweiten Flipflop 302 das zweite abgetastete Eintaktsignal 309 als ihre Auswahlsignale empfangen (d. h. als erstes Auswahlsignal beim ersten Multiplexer 351 und als zweites Auswahlsignal beim zweiten Multiplexer 352), und der dritte Multiplexer 353 kann vom ersten Flipflop 301 das erste abgetastete Eintaktsignal 308 als sein Auswahlsignal (d. h. als drittes Auswahlsignal) empfangen. Darüber hinaus kann der erste Multiplexer 351 ein Differenz-HIGH-Referenzsignal 312 und das erste Differenztaktsignal 101 als seine ersten Differenz-Dateneingangssignale empfangen und diese Signale verarbeiten (d. h., er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein erstes Differenz-Datenausgangssignal 316 auszugeben. Das Differenz-HIGH-Referenzsignal 312 ist mit HIGH verbunden.In particular, the plurality of multiplexers may include a first multiplexer 351 and a second multiplexer 352 have in parallel with a third multiplexer 353 are connected. The first multiplexer 351 and the second multiplexer 352 can each be from the second flip-flop 302 the second sampled single-ended signal 309 are received as their select signals (ie, as the first select signal at the first multiplexer 351 and as a second selection signal at the second multiplexer 352 ), and the third multiplexer 353 can from the first flip flop 301 the first sampled single-ended signal 308 as its select signal (ie, third select signal) received. In addition, the first multiplexer 351 a difference HIGH reference signal 312 and the first difference clock signal 101 as it receives its first differential data input signals and processes these signals (ie, it may be adapted to process these signals, configured to process those signals, etc.) to form a first differential data output signal 316 issue. The difference HIGH reference signal 312 is connected to HIGH.

An einem Differenzsignal-Kreuzungspunkt 313 sind die Leitungen, die das Differenztaktsignal 101 übertragen, gekreuzt (d. h. vertauscht), um ein invertiertes Differenztaktsignal 314 zu erzielen. Der zweite Multiplexer 351 kann zweite Differenz-Dateneingangssignale empfangen, die das invertierte Differenztaktsignal 314 und ein Differenz-LOW-Referenzsignal 315 aufweisen, und diese Signale verarbeiten (d. h. er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein zweites Differenz-Datenausgangssignal 317 auszugeben. Das Differenz-LOW-Referenzsignal 312 ist mit Low verbunden.At a difference signal crossing point 313 are the lines that the difference clock signal 101 transmitted, crossed (ie reversed) to an inverted differential clock signal 314 to achieve. Of the second multiplexer 351 may receive second differential data input signals representing the inverted differential clock signal 314 and a difference LOW reference signal 315 and process these signals (ie, they may be adapted to process these signals, configured to process these signals, etc.) to produce a second differential data output signal 317 issue. The difference LOW reference signal 312 is connected to low.

Schließlich kann der dritte Multiplexer 353 dritte Differenz-Dateneingangssignale empfangen, die das erste Differenz-Datenausgangssignal 316 aus dem ersten Multiplexer 351 und das zweite Differenz-Datenausgangssignal 317 aus dem zweiten Multiplexer 352 aufweisen, und kann diese Signale verarbeiten (d. h., er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 111 auszugeben.Finally, the third multiplexer 353 third differential data input signals receive the first differential data output signal 316 from the first multiplexer 351 and the second differential data output signal 317 from the second multiplexer 352 and can process these signals (ie, be adapted to process these signals, configured to process these signals, etc.), a third differential data output signal, and in particular the second differential clock signal 111 issue.

Unter Bezugnahme auf 4 kann die Ausrichteinheit 110 des Differenztaktsignalgenerators 100 aus 1 bei einer weiteren Ausführungsform eine Eintaktsignal-Umkehreinheit 410, ein Paar Flipflops (z. B. ein erstes Flipflop 401 und ein zweites Flipflop 402) und mehrere Multiplexer 451 bis 453 aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 410 wie bei den zuvor beschriebenen Ausführungsformen das Eintaktsignal 103 invertieren, um ein invertiertes Eintaktsignal 411 auszugeben. Außerdem können die Flipflops 401, 402 jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 401 kann durch das invertierte Eintaktsignal 411, das als Taktsignal für dieses Flipflop 401 fungiert, das erste Eintakt-Steuersignal 106 abtasten, das als Dateneingangssignal für dieses Flipflop 401 fungiert, um ein erstes abgetastetes Eintaktsignal 408 auszugeben. Das zweite Flipflop 402 kann durch das Eintaktsignal 103, das als Taktsignal für dieses Flipflop 402 fungiert, das zweite Eintakt-Steuersignal 107 abtasten, das als Dateneingangssignal für dieses Flipflop 402 fungiert, um ein zweites abgetastetes Eintaktsignal 409 auszugeben. Auch hier können jedoch anstelle eines einzelnen Multiplexers mit den abgetasteten Eintaktsignalen als Dateneingangssignalen und dem ersten Differenztaktsignal als Auswahlsignal bei dieser Ausführungsform mehrere Multiplexer 451 bis 453 verwendet werden, die Differenz Dateneingangssignale und -Datenausgangssignale und Eintakt-Auswahlsignale aufweisen.With reference to 4 can the alignment unit 110 the difference clock signal generator 100 out 1 in a further embodiment, a single-ended reversing unit 410 , a pair of flip-flops (eg, a first flip-flop 401 and a second flip-flop 402 ) and several multiplexers 451 to 453 exhibit. In this embodiment, the one-clock signal reversing unit 410 as in the previously described embodiments, the single-ended signal 103 invert to an inverted single-ended signal 411 issue. Also, the flip flops 401 . 402 For example, D flip-flops (also referred to herein as edge-triggered flip-flops). The first flip flop 401 can by the inverted single-ended signal 411 which acts as the clock signal for this flip-flop 401 acts, the first single-ended control signal 106 as the data input signal for this flip-flop 401 acts to a first sampled single-ended signal 408 issue. The second flip flop 402 can by the single-ended signal 103 which acts as the clock signal for this flip-flop 402 acts, the second single-ended control signal 107 as the data input signal for this flip-flop 402 functions to a second sampled single-ended signal 409 issue. Again, however, instead of a single multiplexer having the sampled single-ended signals as the data input signals and the first differential clock signal as the selection signal in this embodiment, a plurality of multiplexers 451 to 453 which have difference data input and output data signals and single-ended selection signals.

In diesem Fall können die mehreren Multiplexer einen ersten Multiplexer 451 und einen zweiten Multiplexer 452 aufweisen, die parallel mit einem dritten Multiplexer 453 verbunden sind. Der erste Multiplexer 451 und der zweite Multiplexer 452 können jeweils vom zweiten Flipflop 402 das zweite abgetastete Eintaktsignal 409 als ihre Auswahlsignale empfangen (d. h. als erstes Auswahlsignal beim ersten Multiplexer 451 und als zweites Auswahlsignal beim zweiten Multiplexer 452), und der dritte Multiplexer 453 kann vom ersten Flipflop 401 das erste abgetastete Eintaktsignal 408 als sein drittes Auswahlsignal empfangen. Darüber hinaus kann der erste Multiplexer 451 erste Differenz-Dateneingangssignale empfangen, die ein Differenz-HIGH-Referenzsignal 412 und das erste Differenztaktsignal 101 aufweisen, und kann diese Signale verarbeiten (d. h., er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein erstes Differenz-Datenausgangssignal 413 auszugeben. Das Differenz-HIGH-Referenzsignal 412 ist mit HIGH verbunden.In this case, the multiple multiplexers may have a first multiplexer 451 and a second multiplexer 452 have in parallel with a third multiplexer 453 are connected. The first multiplexer 451 and the second multiplexer 452 can each be from the second flip-flop 402 the second sampled single-ended signal 409 are received as their select signals (ie, as the first select signal at the first multiplexer 451 and as a second selection signal at the second multiplexer 452 ), and the third multiplexer 453 can from the first flip flop 401 the first sampled single-ended signal 408 as its third selection signal received. In addition, the first multiplexer 451 receive first difference data input signals, which is a difference HIGH reference signal 412 and the first difference clock signal 101 and may process these signals (ie, be adapted to process these signals, configured to process those signals, etc.) to obtain a first differential data output signal 413 issue. The difference HIGH reference signal 412 is connected to HIGH.

Der zweite Multiplexer 452 kann zweite Differenz-Dateneingangssignale empfangen, die in ähnlicher Weise das erste Differenztaktsignal 101 und das Differenz-HIGH-Referenzsignal 412 aufweisen, und kann diese Signale verarbeiten (d. h. er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein zweites Differenz-Datenausgangssignal 414 auszugeben. An einem Differenzsignal-Kreuzungspunkt 415 können die Leitungen, die das zweite Differenz-Datenausgangssignal 414 übertragen, gekreuzt (d. h. vertauscht) sein, um ein invertiertes zweites Differenz-Datenausgangssignal 416 zu erzielen.The second multiplexer 452 may receive second differential data input signals which similarly comprise the first differential clock signal 101 and the difference HIGH reference signal 412 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a second differential data output signal 414 issue. At a difference signal crossing point 415 can be the lines that the second differential data output signal 414 transmitted, crossed (ie, swapped) to an inverted second differential data output signal 416 to achieve.

Schließlich kann der dritte Multiplexer 453 dritte Differenz-Dateneingangssignale empfangen, die das erste Differenz-Datenausgangssignal 413 aus dem ersten Multiplexer 451 und das invertierte zweite Differenz-Datenausgangssignal 416 aus dem Differenzsignal-Kreuzungspunkt 415 aufweisen, und kann diese Signale verarbeiten (d. h., er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 111 auszugeben.Finally, the third multiplexer 453 third differential data input signals receive the first differential data output signal 413 from the first multiplexer 451 and the inverted second difference data output 416 from the difference signal crossing point 415 and can process these signals (ie, be adapted to process these signals, configured to process these signals, etc.), a third differential data output signal, and in particular the second differential clock signal 111 issue.

Es sollte beachtet werden, dass die Multiplexer bei den Ausführungsformen, die in den 3 und 4 veranschaulicht und oben ausführlich beschrieben sind, in der Lage sein müssen, relativ schnell zu arbeiten. Wenn sich das Auswahlsignal eines beliebigen der Multiplexer ändert, während sich beide Eingänge im selben Zustand befinden und der Ausgang seinen Zustand eingenommen hat, darf am Ausgang keine Aktivität vorliegen. Außerdem muss das Eintaktsignal 103 in ausreichender Weise auf das Differenztaktsignal 101 ausgerichtet sein, sodass es einer Aufbau- und Haltezeit der Taktung von der Länge eines halben Zyklus in den Multiplexern entspricht und keine zeitliche Verzögerung von der Auswahl eines Multiplexers bis zu seinem Ausgang vorliegt. Vorausgesetzt, dass die Aufbau- und Haltezeit beim Multiplexer eingehalten wurde, trifft dies zu, da sich die Multiplexerauswahl nur ändert, wenn beide Dateneingänge in den Multiplexer gleich sind. Darüber hinaus sollte wie oben erwähnt ein endlicher Automat 105, der zur Einbeziehung in diesen Differenztaktsignalgenerator 100 geeignet ist, die Fähigkeit aufweisen, einen Ausgangstakt zu erzeugen, dessen steigende und fallende Flanke mit einer Auflösung von einem halben Taktzyklus an beliebiger Stelle platziert werden kann. Unter spezieller Bezugnahme zum Beispiel auf 3 sollte das Eintaktsignal 103 und eine Hälfte des Differenztaktes, die wahr ist, zeitgleich sein (in Abhängigkeit von Einschränkungen bei der Ausrichtung) Anschließend kann das Eintakt-Steuersignal 106 codieren, was dem Ausgangstakt, der wahr ist (siehe das erste Differenz-Datenausgangssignal 316) entspricht (1 oder 0), während der Eingangstakt, der wahr ist, auf HIGH liegt, und das zweite Eintakt-Steuersignal 107 kann codieren, was dem Ausgangstakt, der wahr ist, entspricht, (1 oder 0), während der Eingangstakt, der wahr ist, auf LOW liegt. Selbstverständlich ist der Ausgangstakt, der falsch ist, (siehe zweites Differenz-Datenausgangssignal 317) stets das Komplement des Ausgangstaktes, der wahr ist, 316.It should be noted that the multiplexers in the embodiments disclosed in U.S. Pat 3 and 4 illustrated and described in detail above, must be able to operate relatively quickly. If the selection signal of any one of the multiplexers changes while both inputs are in the same state and the output is in its state, there must be no activity at the output. In addition, the single-ended signal must 103 sufficiently to the difference clock signal 101 be aligned so that it corresponds to a construction and holding time of the clock of half a cycle in the multiplexer and there is no time delay from the selection of a multiplexer to its output. Provided that the build-up and hold time at This is true because the multiplexer selection only changes when both data inputs into the multiplexer are the same. In addition, as mentioned above, a finite automaton 105 which is to be included in this differential clock signal generator 100 is capable of having the ability to produce an output clock whose rising and falling edges can be placed anywhere with a resolution of half a clock cycle. For example, with specific reference 3 should be the single-ended signal 103 and one-half of the difference clock that is true may be coincident (depending on constraints on alignment). Subsequently, the single-ended control signal may 106 encode what the output clock that is true (see the first differential data output signal 316 ) corresponds to (1 or 0) while the input clock that is true is high and the second single-ended control signal 107 can encode what corresponds to the output clock that is true, (1 or 0) while the input clock that is true is LOW. Of course, the output clock is false (see second differential data output signal 317 ) always the complement of the output clock, which is true 316 ,

Unter Bezugnahme auf 5 kann die Ausrichteinheit 110 des Differenztaktsignalgenerators 100 aus 1 bei noch einer weiteren Ausführungsform eine Eintaktsignal-Umkehreinheit 510, ein Paar Flipflops (z. B. ein erstes Flipflop 501 und ein zweites Flipflop 502) und mehrere Logikgatter aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 510 wie bei den zuvor beschriebenen Ausführungsformen das Eintaktsignal 103 invertieren, um ein invertiertes Eintaktsignal 511 auszugeben. Außerdem können die Flipflops 501, 502 jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 501 kann durch das invertierte Eintaktsignal 511, das als Taktsignal für dieses Flipflop 501 fungiert, das erste Eintakt-Steuersignal 106 abtasten, das als Dateneingangssignal für dieses Flipflop 501 fungiert, um ein erstes abgetastetes Signal 508 auszugeben. Das zweite Flipflop 502 kann durch das Eintaktsignal 103, das als Taktsignal für dieses Flipflop 502 fungiert, das zweite Eintakt-Steuersignal 107 abtasten, das als Dateneingangssignal für dieses Flipflop 502 fungiert, um ein zweites abgetastetes Signal 509 auszugeben. Jedoch können anstelle mehrerer Multiplexer mehrere Logikgatter verwendet werden, die eine Kombination aus Differenztakt- und Eintakt-Dateneingangssignalen empfangen. Diese mehreren Logikgatter können mindestens drei UND-Gatter und ein ODER-Gatter aufweisen, mit dem die drei UND-Gatter elektrisch parallel verbunden sind.With reference to 5 can the alignment unit 110 the difference clock signal generator 100 out 1 in yet another embodiment, a single-ended inversion unit 510 , a pair of flip-flops (eg, a first flip-flop 501 and a second flip-flop 502 ) and a plurality of logic gates. In this embodiment, the one-clock signal reversing unit 510 as in the previously described embodiments, the single-ended signal 103 invert to an inverted single-ended signal 511 issue. Also, the flip flops 501 . 502 For example, D flip-flops (also referred to herein as edge-triggered flip-flops). The first flip flop 501 can by the inverted single-ended signal 511 which acts as the clock signal for this flip-flop 501 acts, the first single-ended control signal 106 as the data input signal for this flip-flop 501 acts to a first sampled signal 508 issue. The second flip flop 502 can by the single-ended signal 103 which acts as the clock signal for this flip-flop 502 acts, the second single-ended control signal 107 as the data input signal for this flip-flop 502 acts to send a second sampled signal 509 issue. However, instead of multiple multiplexers, multiple logic gates may be used which receive a combination of differential clock and single-ended data input signals. These multiple logic gates may include at least three AND gates and an OR gate to which the three AND gates are electrically connected in parallel.

Insbesondere können die mehreren Logikgatter ein erstes UND-Gatter 551, ein zweites UND-Gatter 552, ein drittes UND-Gatter 553 und ein ODER-Gatter 554 aufweisen. Das erste UND-Gatter 551 kann erste Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal 508 aus dem ersten Flipflop 501 und das erste Differenztaktsignal 101 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein erstes Differenz-Datenausgangssignal 514 auszugeben. An einem Differenzsignal-Kreuzungspunkt 512 können die Leitungen des ersten Differenztaktsignals 101 gekreuzt (d. h. vertauscht) sein, um ein invertiertes Differenztaktsignal 513 zu erzielen. Das zweite UND-Gatter 552 kann zweite Dateneingangssignale empfangen, die das zweite abgetastete Eintaktsignal 509 aus dem zweiten Flipflop 502 und das invertierte Differenztaktsignal 513 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein zweites Differenz-Datenausgangssignal 515 auszugeben. Das dritte UND-Gatter 553 kann dritte Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal 508 aus dem ersten Flipflop 501 und das zweite abgetastete Eintaktsignal 509 aus dem zweiten Flipflop 502 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein Eintakt-Datenausgangssignal 516 auszugeben. Das ODER-Gatter 554 kann vierte Dateneingangssignale empfangen, die das erste Differenz-Datenausgangssignal 514 aus dem ersten UND-Gatter 551, das zweite Differenz-Datenausgangssignal 515 aus dem zweiten UND-Gatter und das Eintakt-Datenausgangssignal 516 aus dem dritten UND-Gatter 553 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 111 auszugeben.In particular, the plurality of logic gates may be a first AND gate 551 , a second AND gate 552 , a third AND gate 553 and an OR gate 554 exhibit. The first AND gate 551 may receive first data input signals representing the first sampled one-clock signal 508 from the first flip flop 501 and the first difference clock signal 101 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a first differential data output signal 514 issue. At a difference signal crossing point 512 may be the lines of the first differential clock signal 101 crossed (ie reversed) to an inverted differential clock signal 513 to achieve. The second AND gate 552 may receive second data input signals representing the second sampled one-clock signal 509 from the second flip-flop 502 and the inverted difference clock signal 513 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a second differential data output signal 515 issue. The third AND gate 553 may receive third data input signals representing the first sampled one-clock signal 508 from the first flip flop 501 and the second sampled single-ended signal 509 from the second flip-flop 502 and may process these signals (ie, be adapted to process these signals, configured to process those signals, etc.) to provide a single-ended data output 516 issue. The OR gate 554 can receive fourth data input signals, which are the first differential data output signal 514 from the first AND gate 551 , the second differential data output 515 from the second AND gate and the one-clock data output 516 from the third AND gate 553 and may process these signals (ie, may be adapted to process these signals, configured to process these signals, etc.), a third differential data output signal, and in particular the second differential clock signal 111 issue.

Unter Bezugnahme auf 6 kann die Ausrichteinheit 110 des Differenztaktsignalgenerators 100 aus 1 bei noch einer weiteren Ausführungsform eine Eintaktsignal-Umkehreinheit 610, ein Paar Flipflops (z. B. ein erstes Flipflop 601 und ein zweites Flipflop 602) und mehrere Logikgatter aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 610 wie bei den zuvor beschriebenen Ausführungsformen das Eintaktsignal 103 invertieren, um ein invertiertes Eintaktsignal 611 auszugeben. Außerdem können die Flipflops 601, 602 jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 601 kann durch das invertierte Eintaktsignal 611, das als Taktsignal für dieses Flipflop 601 fungiert, das erste Eintakt-Steuersignal 106 abtasten, das als Dateneingangssignal für dieses Flipflop 601 fungiert, um ein erstes abgetastetes Eintaktsignal 608 auszugeben. Das zweite Flipflop 602 kann mit dem Eintaktsignal 103, das als Taktsignal für dieses Flipflop 602 fungiert, das zweite Eintakt-Steuersignal 107 abtasten, das als Dateneingangssignal für dieses Flipflop 602 fungiert, um ein zweites abgetastetes Eintaktsignal 609 auszugeben. Jedoch können anstelle mehrerer Multiplexer mehrere Logikgatter verwendet werden, die eine Kombination aus Differenztakt- und Eintakt-Dateneingangssignalen empfangen. In diesem Fall ist das ODER-Gatter durch ein viertes UND-Gatter ersetzt.With reference to 6 can the alignment unit 110 the difference clock signal generator 100 out 1 in yet another embodiment, a single-ended inversion unit 610 , a pair of flip-flops (eg, a first flip-flop 601 and a second flip-flop 602 ) and a plurality of logic gates. In this embodiment, the one-clock signal reversing unit 610 as in the previously described embodiments, the single-ended signal 103 invert to an inverted single-ended signal 611 issue. Also, the flip flops 601 . 602 For example, D flip-flops (also referred to herein as edge-triggered flip-flops). The first flip flop 601 can by the inverted single-ended signal 611 which acts as the clock signal for this flip-flop 601 acts, the first single-ended control signal 106 as the data input signal for this flip-flop 601 acts to be a first sampled single-ended 608 issue. The second flip flop 602 can with the single-ended signal 103 which acts as the clock signal for this flip-flop 602 acts, the second single-ended control signal 107 as the data input signal for this flip-flop 602 functions to a second sampled single-ended signal 609 issue. However, instead of multiple multiplexers, multiple logic gates may be used which receive a combination of differential clock and single-ended data input signals. In this case, the OR gate is replaced by a fourth AND gate.

Insbesondere können die mehreren Logikgatter bei dieser Ausführungsform ein erstes UND-Gatter 651, ein zweites UND-Gatter 652, ein drittes UND-Gatter 653, eine Eintaktsignal-Umkehreinheit 621 und ein viertes UND-Gatter 654 aufweisen. Das erste UND-Gatter 651 kann erste Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal 608 aus dem ersten Flipflop 601 und das erste Differenztaktsignal 101 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein erstes Differenz-Datenausgangssignal 614 auszugeben. An einem ersten Differenzsignal-Kreuzungspunkt 612 können die Leitungen des ersten Differenztaktsignals 101 gekreuzt (d. h. vertauscht) sein, um ein invertiertes Differenztaktsignal 613 zu erzielen. Das zweite UND-Gatter 652 kann zweite Dateneingangssignale empfangen, die das zweite abgetastete Eintaktsignal 609 aus dem zweiten Flipflop 602 und das invertierte Differenztaktsignal 613 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein zweites Differenz-Datenausgangssignal 615 auszugeben. Das dritte UND-Gatter 653 kann dritte Dateneingangssignale empfangen, die das über das erste Flipflop 601 verknüpfte erste abgetastete Eintakt-Steuersignal 608 und das über das zweite Flipflop 602 verknüpfte zweite abgetastete Eintaktsignal 609 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein Eintakt-Datenausgangssignal 616 auszugeben.In particular, in this embodiment, the plurality of logic gates may be a first AND gate 651 , a second AND gate 652 , a third AND gate 653 , a one-clock signal reversing unit 621 and a fourth AND gate 654 exhibit. The first AND gate 651 may receive first data input signals representing the first sampled one-clock signal 608 from the first flip flop 601 and the first difference clock signal 101 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a first differential data output signal 614 issue. At a first difference signal crossing point 612 may be the lines of the first differential clock signal 101 crossed (ie reversed) to an inverted differential clock signal 613 to achieve. The second AND gate 652 may receive second data input signals representing the second sampled one-clock signal 609 from the second flip-flop 602 and the inverted difference clock signal 613 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a second differential data output signal 615 issue. The third AND gate 653 can receive third data input signals via the first flip-flop 601 associated first sampled single-ended control signal 608 and that via the second flip-flop 602 associated second sampled single-ended signal 609 and may process these signals (ie, be adapted to process these signals, configured to process those signals, etc.) to provide a single-ended data output 616 issue.

An einem zweiten Differenzsignal-Kreuzungspunkt 617 können die Leitungen des Differenz-Datenausgangssignals 614 gekreuzt (d. h. vertauscht) sein, um ein invertiertes erstes Differenz-Datenausgangssignal 618 zu erzielen. An einem dritten Differenzsignal-Kreuzungspunkt 619 können die Leitungen des zweiten Differenz-Datenausgangssignals 615 gekreuzt (d. h. vertauscht) sein, um ein invertiertes zweites Differenz-Datenausgangssignal 620 zu erzielen. Die Eintaktsignal-Umkehreinheit 621 kann das Eintakt-Datenausgangssignal 616 invertieren (d. h., sie kann zur Invertierung angepasst, zur Invertierung konfiguriert usw. sein), um ein invertiertes Eintakt-Datenausgangssignal 622 auszugeben. Das vierte UND-Gatter 654 kann vierte Dateneingangssignale empfangen, die das invertierte erste Differenz-Datenausgangssignal 618, das invertierte zweite Differenz-Datenausgangssignal 620 und das invertierte Eintakt-Datenausgangssignal 622 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein drittes Differenz-Datenausgangssignal 623 auszugeben. Schließlich können an einem vierten Differenzsignal-Kreuzungspunkt 624 die Leitungen des dritten Differenz-Datenausgangssignals 623 gekreuzt (d. h. vertauscht) sein, um ein invertiertes drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 111 zu erzielen.At a second difference signal crossing point 617 may be the lines of the differential data output signal 614 crossed (ie, swapped) to an inverted first differential data output signal 618 to achieve. At a third difference signal crossing point 619 may be the lines of the second differential data output signal 615 crossed (ie, swapped) to an inverted second differential data output signal 620 to achieve. The single-ended reversing unit 621 can be the single-ended data output signal 616 invert (ie, it may be adapted for inversion, configured for inversion, etc.) to an inverted single ended data output 622 issue. The fourth AND gate 654 may receive fourth data input signals including the inverted first differential data output signal 618 , the inverted second difference data output signal 620 and the inverted one-clock data output 622 and may process these signals (ie, it may be adapted to process these signals, configured to process those signals, etc.) to provide a third differential data output signal 623 issue. Finally, at a fourth difference signal crossing point 624 the lines of the third differential data output signal 623 crossed (ie reversed) to an inverted third differential data output signal and in particular the second differential clock signal 111 to achieve.

Unter Bezugnahme auf 7A werden hierin außerdem Ausführungsformen eines Differenztaktsignalgenerators 700 offenbart, der einen Signalwandler 702, einen Signalformgenerator 705 und eine Ausrichteinheit 710 aufweist. Bei jeder dieser Ausführungsformen kann der Signalwandler 702 ein erstes Differenztaktsignal 701 in ein Eintaktsignal 703 umwandeln (d. h., er kann zur Umwandlung angepasst, zur Umwandlung konfiguriert usw. sein). Der Signalformgenerator 705 kann das Eintaktsignal 703 empfangen und das Eintaktsignal 703 auf der Grundlage einer zuvor eingerichteten und gespeicherten Gruppe 708 von Signalanpassungsparametern verarbeiten (d. h., er kann zur Verarbeitung angepasst, zur Verarbeitung konfiguriert, zur Verarbeitung programmiert usw. sein), um ein Signalformsteuersignal 706 auszugeben.With reference to 7A Also included herein are embodiments of a differential clock signal generator 700 discloses a signal converter 702 , a waveform generator 705 and an alignment unit 710 having. In each of these embodiments, the signal converter 702 a first differential clock signal 701 in a single-ended signal 703 (that is, it can be adapted for conversion, configured for conversion, etc.). The waveform generator 705 can the single-ended signal 703 receive and the single-ended signal 703 based on a previously created and stored group 708 of signal conditioning parameters (ie, it may be adapted for processing, configured for processing, programmed for processing, etc.) to provide a waveform control signal 706 issue.

Insbesondere kann die Gruppe von Signalanpassungsparametern 708 eine optionale Signalfrequenzanpassung (z. B. Frequenzteilung) angeben, und der Signalformgenerator 705 kann das Eintakt-Steuersignal 703 auf der Grundlage dieser Parameter verarbeiten, um ein Eintakt-Signalformsteuersignal auszugeben. Dieses Eintakt-Signalformsteuersignal 706 wird, wie nachstehend eingehender erörtert wird, anschließend durch die Ausrichteinheit 710 verarbeitet, um ein zweites Differenztaktsignal 711 auszugeben und eine Signalverzögerung, die als Funktion der Struktur der Ausrichteinheit 710 festgelegt ist, und eine beliebige gewünschte Frequenzanpassung (z. B. Frequenzteilung) zu erzielen.In particular, the set of signal conditioning parameters 708 indicate an optional signal frequency adjustment (eg frequency division), and the waveform generator 705 can be the single-ended control signal 703 on the basis of these parameters to output a single-ended waveform control signal. This one-clock waveform control signal 706 is subsequently passed through the alignment unit, as discussed in greater detail below 710 processed to a second differential clock signal 711 and a signal delay, which is a function of the alignment unit's structure 710 and to achieve any desired frequency adjustment (eg frequency division).

Der Signalformgenerator 705 kann zum Beispiel einen Signalformgenerator wie den aufweisen, der ausführlich im US-Patent Nr. 6 507 230 beschrieben ist, das durch die oben aufgeführte Bezugnahme einen Bestandteil des vorliegenden Dokuments bildet. Der Fachmann wird erkennen, dass ein Signalformgenerator zum Beispiel einen endlichen Automaten aufweisen kann, der konfiguriert ist, um ein Signalformsignal auszugeben.The waveform generator 705 For example, it may include a waveform generator such as that detailed in US Pat U.S. Patent No. 6,507,230 which forms part of the present document through the above reference. One skilled in the art will recognize that a waveform generator may, for example, comprise a finite state machine configured to output a waveform signal.

Die Ausrichteinheit 710 kann das erste Differenztaktsignal 701, das Eintaktsignal 703 und das Signalformsteuersignal 706 empfangen und auf der Grundlage all dieser Signale 701, 703 und 706 ein zweites Differenztaktsignal 711 ausgeben, das sich vom ersten Differenztaktsignal 701 unterscheidet, aber im Wesentlichen mit diesem zeitlich synchron ist. Das bedeutet, dass die Ausrichteinheit 710 diese Signale 701, 703 und 706 so verarbeiten kann, dass das zweite Differenztaktsignal 711 in Bezug auf das erste Differenztaktsignal 101 verzögert wird und wahlweise ferner eine andere Frequenz als das erste Differenztaktsignal 101 aufweist. The alignment unit 710 may be the first difference clock signal 701 , the single-ended signal 703 and the waveform control signal 706 received and based on all these signals 701 . 703 and 706 a second differential clock signal 711 output, which differs from the first differential clock signal 701 differs, but is essentially in sync with this time. That means the alignment unit 710 these signals 701 . 703 and 706 can process that the second differential clock signal 711 with respect to the first differential clock signal 101 is optionally delayed and optionally also a different frequency than the first differential clock signal 101 having.

Beispielsweise kann die Ausrichteinheit 710 diese Signale 701, 703 und 706 so verarbeiten, dass das erste Differenztaktsignal 701 eine erste Frequenz und das zweite Differenztaktsignal 711 eine zweite Frequenz aufweist, die gleich der durch n geteilten ersten Frequenz ist, wobei n eine Zahl ist, die in der Gruppe von Signalanpassungsparametern 708 angegeben ist. Diese Zahl n kann zum Beispiel 1 betragen, wenn die erforderliche Signalanpassung eine Signalverzögerung und keine Frequenzanpassung ist. Alternativ kann diese Zahl n beispielsweise 1,5, 2, 2,5, 3, 3,5, 4, 4,5 und so weiter betragen, wenn die erforderliche Frequenzanpassung eine Frequenzteilung ist. Alternativ können komplexere Formen verwendet werden, wenn die gewünschte Frequenzanpassung komplexer ist (z. B. wenn sich der Frequenzwert des zweiten Differenztaktsignals 711 im Laufe der Zeit abwechseln soll).For example, the alignment unit 710 these signals 701 . 703 and 706 process that the first differential clock signal 701 a first frequency and the second differential clock signal 711 has a second frequency equal to the first frequency divided by n, where n is a number belonging to the group of signal adjustment parameters 708 is specified. For example, this number n may be 1 if the required signal match is a signal delay and not a frequency match. Alternatively, this number n may be, for example, 1.5, 2, 2.5, 3, 3.5, 4, 4.5 and so on, when the required frequency adjustment is a frequency division. Alternatively, more complex shapes may be used if the desired frequency adjustment is more complex (eg, if the frequency value of the second differential clock signal 711 to alternate over time).

Des Weiteren kann die Ausrichteinheit 710 diese Signale so verarbeiten, dass, obwohl sich das erste und das zweite Differenztaktsignal 701 und 711 in Bezug auf Verzögerung und wahlweise Frequenz unterscheiden, das zweite Differenztaktsignal 711 Flanken aufweist (z. B. steigende oder fallende Flanken) die im Wesentlichen mit Flanken des ersten Differenztaktsignals 701 zeitlich synchron (d. h. im Wesentlichen zeitgleich) sind. Anders ausgedrückt kann die Ausrichteinheit 710 diese Signale 701, 703 und 706 so verarbeiten, dass jede einzelne der Flanken, steigend und fallend, des zweiten Differenztaktsignals 711, das durch die Ausrichteinheit 710 ausgegeben wird, mit einer bestimmten Flanke, steigend oder fallend, des ersten Differenztaktsignals 701 zeitgleich ist.Furthermore, the alignment unit 710 process these signals such that, although the first and second differential clock signals 701 and 711 with respect to delay and optionally frequency, differentiate the second differential clock signal 711 Has edges (eg, rising or falling edges) substantially with edges of the first differential clock signal 701 temporally synchronous (ie, substantially simultaneous). In other words, the alignment unit 710 these signals 701 . 703 and 706 process so that each one of the edges, rising and falling, of the second differential clock signal 711 passing through the alignment unit 710 is output, with a certain edge, rising or falling, of the first differential clock signal 701 is the same time.

Wenn zum Beispiel die Signalanpassungsparameter, wie im Zeitablaufdiagramm aus 7B veranschaulicht, eine Funktion zur Teilung durch 2 bereitstellen, sodass die Frequenz des zweiten Differenztaktsignals 711 die Hälfte der Frequenz des ersten Differenztaktsignals 701 beträgt, kann jede Flanke, steigend und fallend, des zweiten Differenztaktsignals 711 im Wesentlichen mit jeder anderen Flanke (z. B. jeder steigenden Flanke) des ersten Differenztaktsignals 701 zeitlich synchron sein (d. h. zeitgleich mit dieser auftreten).For example, if the signal adjustment parameters are as in the timing diagram 7B 2, so that the frequency of the second differential clock signal 711 half the frequency of the first differential clock signal 701 is, each edge, rising and falling, of the second differential clock signal 711 essentially with every other edge (eg every rising edge) of the first differential clock signal 701 be synchronous in time (ie occur at the same time with this).

Unter Bezugnahme auf 8 kann die Ausrichteinheit 710 des Differenztaktsignalgenerators 700 aus 7A bei einer Ausführungsform eine Eintaktsignal-Umkehreinheit 810, ein Paar Flipflops (z. B. ein erstes Flipflop 801 und ein zweites Flipflop 802) und einen einzelnen Multiplexer 850 aufweisen.With reference to 8th can the alignment unit 710 the difference clock signal generator 700 out 7A in one embodiment, a single-ended reversing unit 810 , a pair of flip-flops (eg, a first flip-flop 801 and a second flip-flop 802 ) and a single multiplexer 850 exhibit.

Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 810 das Eintaktsignal 703 empfangen und invertieren (d. h., sie kann zur Invertierung angepasst, zur Invertierung konfiguriert usw. sein), um ein invertiertes Eintaktsignal 811 auszugeben.In this embodiment, the one-clock signal reversing unit 810 the single-ended signal 703 receive and invert (ie, may be adapted for inversion, configured for inversion, etc.) to an inverted one-clock signal 811 issue.

Die Flipflops 801, 802 können jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 801 kann durch das invertierte Eintaktsignal 811, das als Taktsignal für dieses Flipflop 801 fungiert, das Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 801 fungiert, um ein erstes abgetastetes Eintaktsignal 808 auszugeben. Das zweite Flipflop 802 kann durch das Eintaktsignal 703, das als Taktsignal für dieses Flipflop 802 fungiert, dasselbe Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 802 fungiert, um ein zweites abgetastetes Eintaktsignal 809 auszugeben.The flip flops 801 . 802 For example, D flip-flops (also referred to herein as edge-triggered flip-flops) may each be included. The first flip flop 801 can by the inverted single-ended signal 811 which acts as the clock signal for this flip-flop 801 functions, the single-ended waveform control signal 706 as the data input signal for this flip-flop 801 acts to a first sampled single-ended signal 808 issue. The second flip flop 802 can by the single-ended signal 703 which acts as the clock signal for this flip-flop 802 functions, the same single-ended waveform control signal 706 as the data input signal for this flip-flop 802 functions to a second sampled single-ended signal 809 issue.

Schließlich kann der einzelne Multiplexer 850 einen Multiplexer mit zwei Eintakteingängen und Differenzauswahl aufweisen. Insbesondere kann der einzelne Multiplexer 850 ein Auswahlsignal empfangen, das das erste Differenztaktsignal 701 aufweist, kann Eintakt-Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal 808 aus dem ersten Flipflop 801 und das zweite abgetastete Eintaktsignal 809 aus dem zweiten Flipflop 802 aufweisen, und kann diese Signale verarbeiten (d. h. er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 711 auszugeben.Finally, the single multiplexer 850 have a multiplexer with two Eintakteingängen and difference selection. In particular, the single multiplexer 850 receive a select signal that is the first difference clock signal 701 may receive single-ended data input signals representing the first sampled one-clock signal 808 from the first flip flop 801 and the second sampled single-ended signal 809 from the second flip-flop 802 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.), a differential data output signal, and in particular the second differential clock signal 711 issue.

Unter Bezugnahme auf 9 kann die Ausrichteinheit 710 des Differenztaktsignalgenerators 700 aus 7A bei einer weiteren Ausführungsform eine Eintaktsignal-Umkehreinheit 910, ein Paar Flipflops (z. B. ein erstes Flipflop 901 und ein zweites Flipflop 902) und mehrere Multiplexer 951 bis 953 aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 910 wie bei der zuvor beschriebenen Ausführungsform das Eintaktsignal 703 invertieren, um ein invertiertes Eintaktsignal 911 auszugeben. Außerdem können die Flipflops 901, 902 jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 901 kann durch das invertierte Eintaktsignal 911, das als Taktsignal für dieses Flipflop 901 fungiert, das Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 901 fungiert, um ein erstes abgetastetes Eintaktsignal 908 auszugeben. Das zweite Flipflop 902 kann durch das Eintaktsignal 703, das als Taktsignal für dieses Flipflop 902 fungiert, das Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 902 fungiert, um ein zweites abgetastetes Eintaktsignal 909 auszugeben. Jedoch können anstelle eines einzelnen Multiplexers mit den abgetasteten Eintaktsignalen als Dateneingangssignalen und dem ersten Differenztaktsignal als Auswahlsignal bei dieser Ausführungsform mehrere Multiplexer 951 bis 953 verwendet werden, die Differenz-Dateneingangssignale und Datenausgangssignale und Eintakt-Auswahlsignale aufweisen.With reference to 9 can the alignment unit 710 the difference clock signal generator 700 out 7A in a further embodiment, a single-ended reversing unit 910 , a pair of flip-flops (eg, a first flip-flop 901 and a second flip-flop 902 ) and several multiplexers 951 to 953 exhibit. In this embodiment, the one-clock signal reversing unit 910 as in the previously described embodiment, the single-ended signal 703 invert to an inverted single-ended signal 911 issue. Also, the flip flops 901 . 902 for example, D flip-flops (also referred to herein as flank-triggered flip-flops are designated). The first flip flop 901 can by the inverted single-ended signal 911 which acts as the clock signal for this flip-flop 901 functions, the single-ended waveform control signal 706 as the data input signal for this flip-flop 901 acts to a first sampled single-ended signal 908 issue. The second flip flop 902 can by the single-ended signal 703 which acts as the clock signal for this flip-flop 902 functions, the single-ended waveform control signal 706 as the data input signal for this flip-flop 902 functions to a second sampled single-ended signal 909 issue. However, instead of a single multiplexer having the sampled single-ended signals as the data input signals and the first differential clock signal as the selecting signal in this embodiment, a plurality of multiplexers 951 to 953 which have differential data input signals and data output signals and single-ended selection signals.

Insbesondere können die mehreren Multiplexer einen ersten Multiplexer 951 und einen zweiten Multiplexer 952 aufweisen, die parallel mit einem dritten Multiplexer 953 verbunden sind. Der erste Multiplexer 951 und der zweite Multiplexer 952 können jeweils vom zweiten Flipflop 902 das zweite abgetastete Eintaktsignal 909 als ihre Auswahlsignale empfangen (d. h. als erstes Auswahlsignal beim ersten Multiplexer 951 und als zweites Auswahlsignal beim zweiten Multiplexer 952), und der dritte Multiplexer 953 kann vom ersten Flipflop 901 das erste abgetastete Eintaktsignal 908 als sein Auswahlsignal (d. h. als drittes Auswahlsignal) empfangen. Darüber hinaus kann der erste Multiplexer 951 ein Differenz-HIGH-Referenzsignal 912 und das erste Differenztaktsignal 701 als seine ersten Differenz-Dateneingangssignale empfangen und diese Signale verarbeiten (d. h., er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein erstes Differenz-Datenausgangssignal 916 auszugeben. Das Differenz-HIGH-Referenzsignal 912 ist mit HIGH verbunden.In particular, the plurality of multiplexers may include a first multiplexer 951 and a second multiplexer 952 have in parallel with a third multiplexer 953 are connected. The first multiplexer 951 and the second multiplexer 952 can each be from the second flip-flop 902 the second sampled single-ended signal 909 are received as their select signals (ie, as the first select signal at the first multiplexer 951 and as a second selection signal at the second multiplexer 952 ), and the third multiplexer 953 can from the first flip flop 901 the first sampled single-ended signal 908 as its select signal (ie, third select signal) received. In addition, the first multiplexer 951 a difference HIGH reference signal 912 and the first difference clock signal 701 as it receives its first differential data input signals and processes these signals (ie, it may be adapted to process these signals, configured to process those signals, etc.) to form a first differential data output signal 916 issue. The difference HIGH reference signal 912 is connected to HIGH.

An einem Differenzsignal-Kreuzungspunkt 913 können die Leitungen des ersten Differenztaktsignals 701 gekreuzt (d. h. vertauscht) sein, um ein invertiertes Differenztaktsignal 914 zu erzielen. Der zweite Multiplexer 951 kann zweite Differenz-Dateneingangssignale empfangen, die das invertierte Differenztaktsignal 914 und ein Differenz-LOW-Referenzsignal 915 aufweisen, und diese Signale verarbeiten (d. h. er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein zweites Differenz-Datenausgangssignal 917 auszugeben. Das Differenz-LOW-Referenzsignal 912 ist mit LOW verbunden.At a difference signal crossing point 913 may be the lines of the first differential clock signal 701 crossed (ie reversed) to an inverted differential clock signal 914 to achieve. The second multiplexer 951 may receive second differential data input signals representing the inverted differential clock signal 914 and a difference LOW reference signal 915 and process these signals (ie, they may be adapted to process these signals, configured to process these signals, etc.) to produce a second differential data output signal 917 issue. The difference LOW reference signal 912 is connected to LOW.

Schließlich kann der dritte Multiplexer 953 dritte Differenz-Dateneingangssignale empfangen, die das erste Differenz-Datenausgangssignal 916 aus dem ersten Multiplexer 951 und das zweite Differenz-Datenausgangssignal 917 aus dem zweiten Multiplexer 952 aufweisen, und kann diese Signale verarbeiten (d. h., er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 711 auszugeben.Finally, the third multiplexer 953 third differential data input signals receive the first differential data output signal 916 from the first multiplexer 951 and the second differential data output signal 917 from the second multiplexer 952 and can process these signals (ie, be adapted to process these signals, configured to process these signals, etc.), a third differential data output signal, and in particular the second differential clock signal 711 issue.

Unter Bezugnahme auf 10 kann die Ausrichteinheit 710 des Differenztaktsignalgenerators 700 aus 7A bei einer weiteren Ausführungsform eine Eintaktsignal-Umkehreinheit 1010, ein Paar Flipflops (z. B. ein erstes Flipflop 1001 und ein zweites Flipflop 1002) und mehrere Multiplexer 1051 bis 1053 aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 1010 wie bei den zuvor beschriebenen Ausführungsformen das Eintaktsignal 703 invertieren, um ein invertiertes Eintaktsignal 1011 auszugeben. Außerdem können die Flipflops 1001, 1002 jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 1001 kann durch das invertierte Eintaktsignal 1011, das als Taktsignal für dieses Flipflop 1001 fungiert, das Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 1001 fungiert, um ein erstes abgetastetes Eintaktsignal 1108 auszugeben. Das zweite Flipflop 1002 kann durch das Eintaktsignal 703, das als Taktsignal für dieses Flipflop 1002 fungiert, das Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 1002 fungiert, um ein zweites abgetastetes Eintaktsignal 1009 auszugeben. Auch hier können jedoch anstelle eines einzelnen Multiplexers mit den abgetasteten Eintaktsignalen als Dateneingangssignalen und dem ersten Differenztaktsignal als Auswahlsignal bei dieser Ausführungsform mehrere Multiplexer 1051 bis 1053 verwendet werden, die Differenz-Dateneingangssignale und -Datenausgangssignale und Eintakt-Auswahlsignale aufweisen.With reference to 10 can the alignment unit 710 the difference clock signal generator 700 out 7A in a further embodiment, a single-ended reversing unit 1010 , a pair of flip-flops (eg, a first flip-flop 1001 and a second flip-flop 1002 ) and several multiplexers 1051 to 1053 exhibit. In this embodiment, the one-clock signal reversing unit 1010 as in the previously described embodiments, the single-ended signal 703 invert to an inverted single-ended signal 1011 issue. Also, the flip flops 1001 . 1002 For example, D flip-flops (also referred to herein as edge-triggered flip-flops). The first flip flop 1001 can by the inverted single-ended signal 1011 which acts as the clock signal for this flip-flop 1001 functions, the single-ended waveform control signal 706 as the data input signal for this flip-flop 1001 acts to a first sampled single-ended signal 1108 issue. The second flip flop 1002 can by the single-ended signal 703 which acts as the clock signal for this flip-flop 1002 functions, the single-ended waveform control signal 706 as the data input signal for this flip-flop 1002 functions to a second sampled single-ended signal 1009 issue. Again, however, instead of a single multiplexer having the sampled single-ended signals as the data input signals and the first differential clock signal as the selection signal in this embodiment, a plurality of multiplexers 1051 to 1053 having differential data input signals and data output signals and single-ended selection signals.

In diesem Fall können die mehreren Multiplexer einen ersten Multiplexer 1051 und einen zweiten Multiplexer 1052 aufweisen, die parallel mit einem dritten Multiplexer 1053 verbunden sind. Der erste Multiplexer 1051 und der zweite Multiplexer 1052 können jeweils vom zweiten Flipflop 1002 das zweite abgetastete Eintaktsignal 1009 als ihre Auswahlsignale empfangen (d. h. als erstes Auswahlsignal beim ersten Multiplexer 1051 und als zweites Auswahlsignal beim zweiten Multiplexer 1052), und der dritte Multiplexer 1053 kann vom ersten Flipflop 1001 das erste abgetastete Eintaktsignal 1008 als sein drittes Auswahlsignal empfangen. Darüber hinaus kann der erste Multiplexer 1051 erste Differenz-Dateneingangssignale empfangen, die ein Differenz-HIGH-Referenzsignal 1012 und das erste Differenztaktsignal 701 aufweisen, und kann diese Signale verarbeiten (d. h., er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein erstes Differenz-Datenausgangssignal 1013 auszugeben. Das Differenz-HIGH-Referenzsignal 1012 ist mit HIGH verbunden.In this case, the multiple multiplexers may have a first multiplexer 1051 and a second multiplexer 1052 have in parallel with a third multiplexer 1053 are connected. The first multiplexer 1051 and the second multiplexer 1052 can each be from the second flip-flop 1002 the second sampled single-ended signal 1009 are received as their select signals (ie, as the first select signal at the first multiplexer 1051 and as a second selection signal at the second multiplexer 1052 ), and the third multiplexer 1053 can from the first flip flop 1001 the first sampled single-ended signal 1008 as its third selection signal received. In addition, the first multiplexer 1051 receive first difference data input signals, which is a difference HIGH reference signal 1012 and the first Differential clock signal 701 and may process these signals (ie, be adapted to process these signals, configured to process those signals, etc.) to obtain a first differential data output signal 1013 issue. The difference HIGH reference signal 1012 is connected to HIGH.

Der zweite Multiplexer 1052 kann in ähnlicher Weise zweite Differenz-Dateneingangssignale empfangen, die das erste Differenztaktsignal 701 und das Differenz-HIGH-Referenzsignal 1012 aufweisen, und kann diese Signale verarbeiten (d. h. er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein zweites Differenz-Datenausgangssignal 1014 auszugeben. An einem Differenzsignal-Kreuzungspunkt 1015 können die Leitungen des zweiten Differenz-Datenausgangssignals 1014 gekreuzt (d. h. vertauscht) sein, um ein invertiertes zweites Differenz-Datenausgangssignal 1016 auszugeben.The second multiplexer 1052 Similarly, it may receive second differential data input signals including the first differential clock signal 701 and the difference HIGH reference signal 1012 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a second differential data output signal 1014 issue. At a difference signal crossing point 1015 may be the lines of the second differential data output signal 1014 crossed (ie, swapped) to an inverted second differential data output signal 1016 issue.

Schließlich kann der dritte Multiplexer 1053 dritte Differenz-Dateneingangssignale empfangen, die das erste Differenz-Datenausgangssignal 1013 aus dem ersten Multiplexer 1051 und das invertierte zweite Differenz-Datenausgangssignal 1016 aus dem Differenzsignal-Kreuzungspunkt 1015 aufweisen, und kann diese Signale verarbeiten (d. h., er kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 711 auszugeben.Finally, the third multiplexer 1053 third differential data input signals receive the first differential data output signal 1013 from the first multiplexer 1051 and the inverted second difference data output 1016 from the difference signal crossing point 1015 and can process these signals (ie, be adapted to process these signals, configured to process these signals, etc.), a third differential data output signal, and in particular the second differential clock signal 711 issue.

Unter Bezugnahme auf 11 kann die Ausrichteinheit 710 des Differenztaktsignalgenerators 700 aus 7A bei noch einer weiteren Ausführungsform eine Eintaktsignal-Umkehreinheit 1110, ein Paar Flipflops (z. B. ein erstes Flipflop 1101 und ein zweites Flipflop 1102) und mehrere Logikgatter aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 1110 wie bei den zuvor beschriebenen Ausführungsformen das Eintaktsignal 703 invertieren, um ein invertiertes Eintaktsignal 1111 auszugeben. Außerdem können die Flipflops 1101, 1102 jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 1101 kann durch das invertierte Eintaktsignal 1111, das als Taktsignal für dieses Flipflop 1101 fungiert, das Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 1101 fungiert, um ein erstes abgetastetes Eintaktsignal 1108 auszugeben. Das zweite Flipflop 1102 kann durch das Eintaktsignal 703, das als Taktsignal für dieses Flipflop 1102 fungiert, dasselbe Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 1102 fungiert, um ein zweites abgetastetes Eintaktsignal 1109 auszugeben. Jedoch können anstelle mehrerer Multiplexer mehrere Logikgatter verwendet werden, die eine Kombination aus Differenztakt- und Eintakt-Dateneingangssignalen empfangen. Diese mehreren Logikgatter können mindestens drei UND-Gatter und ein ODER-Gatter aufweisen, mit dem die drei UND-Gatter elektrisch parallel verbunden sind.With reference to 11 can the alignment unit 710 the difference clock signal generator 700 out 7A in yet another embodiment, a single-ended inversion unit 1110 , a pair of flip-flops (eg, a first flip-flop 1101 and a second flip-flop 1102 ) and a plurality of logic gates. In this embodiment, the one-clock signal reversing unit 1110 as in the previously described embodiments, the single-ended signal 703 invert to an inverted single-ended signal 1111 issue. Also, the flip flops 1101 . 1102 For example, D flip-flops (also referred to herein as edge-triggered flip-flops). The first flip flop 1101 can by the inverted single-ended signal 1111 which acts as the clock signal for this flip-flop 1101 functions, the single-ended waveform control signal 706 as the data input signal for this flip-flop 1101 acts to a first sampled single-ended signal 1108 issue. The second flip flop 1102 can by the single-ended signal 703 which acts as the clock signal for this flip-flop 1102 functions, the same single-ended waveform control signal 706 as the data input signal for this flip-flop 1102 functions to a second sampled single-ended signal 1109 issue. However, instead of multiple multiplexers, multiple logic gates may be used which receive a combination of differential clock and single-ended data input signals. These multiple logic gates may include at least three AND gates and an OR gate to which the three AND gates are electrically connected in parallel.

Insbesondere können die mehreren Logikgatter ein erstes UND-Gatter 1151, ein zweites UND-Gatter 1152, ein drittes UND-Gatter 1153 und ein ODER-Gatter 1154 aufweisen. Das erste UND-Gatter 1151 kann erste Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal 1108 aus dem ersten Flipflop 1101 und das erste Differenztaktsignal 701 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein erstes Differenz-Datenausgangssignal 1114 auszugeben. An einem Differenzsignal-Kreuzungspunkt 1112 können die Leitungen des ersten Differenztaktsignals 701 gekreuzt (d. h. vertauscht) sein, um ein invertiertes Differenztaktsignal 1113 zu erzielen. Das zweite UND-Gatter 1152 kann zweite Dateneingangssignale empfangen, die das zweite abgetastete Eintaktsignal 1109 aus dem zweiten Flipflop 1102 und das invertierte Differenztaktsignal 1113 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein zweites Differenz-Datenausgangssignal 1115 auszugeben. Das dritte UND-Gatter 1153 kann dritte Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal 1108 aus dem ersten Flipflop 1101 und das zweite abgetastete Eintaktsignal 1109 aus dem zweiten Flipflop 1102 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein Eintakt-Datenausgangssignal 1116 auszugeben. Das ODER-Gatter 1154 kann vierte Dateneingangssignale empfangen, die das erste Differenz-Datenausgangssignal 1114 aus dem ersten UND-Gatter 151, das zweite Differenz-Datenausgangssignal 1115 aus dem zweiten UND-Gatter und das Eintakt-Datenausgangssignal 1116 aus dem dritten UND-Gatter 1153 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 711 auszugeben.In particular, the plurality of logic gates may be a first AND gate 1151 , a second AND gate 1152 , a third AND gate 1153 and an OR gate 1154 exhibit. The first AND gate 1151 may receive first data input signals representing the first sampled one-clock signal 1108 from the first flip flop 1101 and the first difference clock signal 701 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a first differential data output signal 1114 issue. At a difference signal crossing point 1112 may be the lines of the first differential clock signal 701 crossed (ie reversed) to an inverted differential clock signal 1113 to achieve. The second AND gate 1152 may receive second data input signals representing the second sampled one-clock signal 1109 from the second flip-flop 1102 and the inverted difference clock signal 1113 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a second differential data output signal 1115 issue. The third AND gate 1153 may receive third data input signals representing the first sampled one-clock signal 1108 from the first flip flop 1101 and the second sampled single-ended signal 1109 from the second flip-flop 1102 and may process these signals (ie, be adapted to process these signals, configured to process those signals, etc.) to provide a single-ended data output 1116 issue. The OR gate 1154 can receive fourth data input signals, which are the first differential data output signal 1114 from the first AND gate 151 , the second differential data output 1115 from the second AND gate and the one-clock data output 1116 from the third AND gate 1153 and may process these signals (ie, may be adapted to process these signals, configured to process these signals, etc.), a third differential data output signal, and in particular the second differential clock signal 711 issue.

Unter Bezugnahme auf 12 kann die Ausrichteinheit 710 des Differenztaktsignalgenerators 700 aus 7A bei noch einer weiteren Ausführungsform eine Eintaktsignal-Umkehreinheit 1210, ein Paar Flipflops (z. B. ein erstes Flipflop 1201 und ein zweites Flipflop 1202) und mehrere Logikgatter aufweisen. Bei dieser Ausführungsform kann die Eintaktsignal-Umkehreinheit 1210 wie bei den zuvor beschriebenen Ausführungsformen das Eintaktsignal 703 invertieren, um ein invertiertes Eintaktsignal 1211 auszugeben. Außerdem können die Flipflops 1201, 1202 jeweils zum Beispiel D-Flipflops (die hierin auch als flankengetriggerte Flipflops bezeichnet werden) aufweisen. Das erste Flipflop 1201 kann durch das invertierte Eintaktsignal 1211, das als Taktsignal für dieses Flipflop 1201 fungiert, das Eintakt-Signalformsteuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 1201 fungiert, um ein erstes abgetastetes Eintaktsignal 1208 auszugeben. Das zweite Flipflop 1202 kann durch das Eintaktsignal 703, das als Taktsignal für dieses Flipflop 1202 fungiert, dasselbe Eintakt-Steuersignal 706 abtasten, das als Dateneingangssignal für dieses Flipflop 1202 fungiert, um ein zweites abgetastetes Eintaktsignal 1209 auszugeben. Jedoch können anstelle mehrerer Multiplexer mehrere Logikgatter verwendet werden, die eine Kombination aus Differenztakt- und Eintakt-Dateneingangssignalen empfangen. In diesem Fall ist das ODER-Gatter durch ein viertes UND-Gatter ersetzt.With reference to 12 can the alignment unit 710 the difference clock signal generator 700 out 7A in yet another embodiment, a single-ended inversion unit 1210 , a pair of flip-flops (eg, a first flip-flop 1201 and a second flip-flop 1202 ) and a plurality of logic gates. In this embodiment, the one-clock signal reversing unit 1210 like the previously described embodiments, the single-ended signal 703 invert to an inverted single-ended signal 1211 issue. Also, the flip flops 1201 . 1202 For example, D flip-flops (also referred to herein as edge-triggered flip-flops). The first flip flop 1201 can by the inverted single-ended signal 1211 which acts as the clock signal for this flip-flop 1201 functions, the single-ended waveform control signal 706 as the data input signal for this flip-flop 1201 acts to a first sampled single-ended signal 1208 issue. The second flip flop 1202 can by the single-ended signal 703 which acts as the clock signal for this flip-flop 1202 functions, the same single-ended control signal 706 as the data input signal for this flip-flop 1202 functions to a second sampled single-ended signal 1209 issue. However, instead of multiple multiplexers, multiple logic gates may be used which receive a combination of differential clock and single-ended data input signals. In this case, the OR gate is replaced by a fourth AND gate.

Insbesondere können die mehreren Logikgatter bei dieser Ausführungsform ein erstes UND-Gatter 1251, ein zweites UND-Gatter 1252, ein drittes UND-Gatter 1253, eine Eintaktsignal-Umkehreinheit 1221 und ein viertes UND-Gatter 1254 aufweisen. Das erste UND-Gatter 1251 kann erste Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal 1208 aus dem ersten Flipflop 1201 und das erste Differenztaktsignal 701 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein erstes Differenz-Datenausgangssignal 1214 auszugeben. An einem ersten Differenzsignal-Kreuzungspunkt 1212 können die Leitungen des ersten Differenztaktsignals 701 gekreuzt (d. h. vertauscht) sein, um ein invertiertes Differenztaktsignal 1213 zu erzielen. Das zweite UND-Gatter 1252 kann zweite Dateneingangssignale empfangen, die das zweite abgetastete Eintaktsignal 1209 aus dem zweiten Flipflop 1202 und das invertierte Differenztaktsignal 1213 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein zweites Differenz-Datenausgangssignal 1215 auszugeben. Das dritte UND-Gatter 1253 kann dritte Dateneingangssignale empfangen, die das erste abgetastete Eintaktsignal 1208 aus dem ersten Flipflop 1201 und das zweite abgetastete Eintaktsignal 1209 aus dem zweiten Flipflop 1202 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein Eintakt-Datenausgangssignal 1216 auszugeben.In particular, in this embodiment, the plurality of logic gates may be a first AND gate 1251 , a second AND gate 1252 , a third AND gate 1253 , a one-clock signal reversing unit 1221 and a fourth AND gate 1254 exhibit. The first AND gate 1251 may receive first data input signals representing the first sampled one-clock signal 1208 from the first flip flop 1201 and the first difference clock signal 701 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a first differential data output signal 1214 issue. At a first difference signal crossing point 1212 may be the lines of the first differential clock signal 701 crossed (ie reversed) to an inverted differential clock signal 1213 to achieve. The second AND gate 1252 may receive second data input signals representing the second sampled one-clock signal 1209 from the second flip-flop 1202 and the inverted difference clock signal 1213 and may process these signals (ie, may be adapted to process these signals, configured to process those signals, etc.) to provide a second differential data output signal 1215 issue. The third AND gate 1253 may receive third data input signals representing the first sampled one-clock signal 1208 from the first flip flop 1201 and the second sampled single-ended signal 1209 from the second flip-flop 1202 and may process these signals (ie, be adapted to process these signals, configured to process those signals, etc.) to provide a single-ended data output 1216 issue.

An einem zweiten Differenzsignal-Kreuzungspunkt 1217 können die Leitungen des Differenz-Datenausgangssignals 1214 gekreuzt (d. h. vertauscht) sein, um ein invertiertes erstes Differenz-Datenausgangssignal 1218 zu erzielen. An einem dritten Differenzsignal-Kreuzungspunkt 1219 können die Leitungen des zweiten Differenz-Datenausgangssignals 1215 gekreuzt (d. h. vertauscht) sein, um ein invertiertes zweites Differenz-Datenausgangssignal 1220 zu erzielen. Die Eintaktsignal-Umkehreinheit 1221 kann das Eintakt-Datenausgangssignal 1216 invertieren (d. h., sie kann zur Invertierung angepasst, zur Invertierung konfiguriert usw. sein), um ein invertiertes Eintakt-Datenausgangssignal 1222 auszugeben. Das vierte UND-Gatter 1254 kann vierte Dateneingangssignale empfangen, die das invertierte erste Differenz-Datenausgangssignal 1218, das invertierte zweite Differenz-Datenausgangssignal 1220 und das invertierte Eintakt-Datenausgangssignal 1222 aufweisen, und kann diese Signale verarbeiten (d. h., es kann zur Verarbeitung dieser Signale angepasst, zur Verarbeitung dieser Signale konfiguriert usw. sein), um ein drittes Differenz-Datenausgangssignal 1223 auszugeben. Schließlich können an einem vierten Differenzsignal-Kreuzungspunkt 1224 die Leitungen des dritten Differenz-Datenausgangssignals 1223 gekreuzt (d. h. vertauscht) sein, um ein invertiertes drittes Differenz-Datenausgangssignal und insbesondere das zweite Differenztaktsignal 711 zu erzielen.At a second difference signal crossing point 1217 may be the lines of the differential data output signal 1214 crossed (ie, swapped) to an inverted first differential data output signal 1218 to achieve. At a third difference signal crossing point 1219 may be the lines of the second differential data output signal 1215 crossed (ie, swapped) to an inverted second differential data output signal 1220 to achieve. The single-ended reversing unit 1221 can be the single-ended data output signal 1216 invert (ie, it may be adapted for inversion, configured for inversion, etc.) to an inverted single ended data output 1222 issue. The fourth AND gate 1254 may receive fourth data input signals including the inverted first differential data output signal 1218 , the inverted second difference data output signal 1220 and the inverted one-clock data output 1222 and may process these signals (ie, it may be adapted to process these signals, configured to process those signals, etc.) to provide a third differential data output signal 1223 issue. Finally, at a fourth difference signal crossing point 1224 the lines of the third differential data output signal 1223 crossed (ie reversed) to an inverted third differential data output signal and in particular the second differential clock signal 711 to achieve.

Es sollte beachtet werden, dass bei dem oben beschriebenen und in 7A veranschaulichten Differenztaktsignalgenerator 700 das Eintakt-Signalformsteuersignal 706, das aus dem Signalformgenerator 705 ausgegeben wird, so erzeugt werden sollte, dass es den Anforderungen für die D-Flipflops in der Ausrichteinheit 710 hinsichtlich der Aufbau- und Haltezeit des halben Tastgrades entspricht. Der Fachmann wird erkennen, dass dies gegebenenfalls unter Verwendung von zum Beispiel Pipelining-Registern erreicht werden kann.It should be noted that in the above described and in 7A illustrated differential clock signal generator 700 the single-ended waveform control signal 706 that is from the waveform generator 705 should be generated so that it meets the requirements for the D flip-flops in the alignment unit 710 in terms of build and hold time of half the duty corresponds. It will be appreciated by those skilled in the art that this may be achieved using, for example, pipelining registers.

Es sollte ferner klar sein, dass die hierin verwendete Terminologie ausschließlich zur Beschreibung bestimmter Ausführungsformen dient und nicht als Einschränkung gedacht ist. Der Ausdruck „mit HIGH verbunden” im Zusammenhang mit einem Differenzsignal bezeichnet im hierin verwendeten Sinne ein Differenzsignal, bei dem die Leitung mit dem Wahrheitswert „Wahr” elektrisch mit einer hohen Referenzspannung (Vref high) und das Komplement elektrisch mit einer niedrigen Referenzspannung (Vref low) (z. B. Masse) verbunden ist. Ebenso bezeichnet der Ausdruck „mit LOW verbunden” im Zusammenhang mit einem Differenzsignal im hierin verwendeten Sinne ein Differenzsignal, bei dem die Leitung mit dem Wahrheitswert „Falsch” elektrisch mit einer niedrigen Referenzspannung (Vref low) (z. B. Masse) und das Komplement elektrisch mit einer hohen Referenzspannung (Vref high) verbunden ist. In dem hier verwendeten Sinne schließen die Einzahlformen „ein/eine” und „der/die/das” auch die Pluralformen ein, sofern im Kontext nicht ausdrücklich etwas anderes angegeben ist. Es sollte ferner klar sein, dass die Begriffe „weist auf” und/oder „aufweisend” „schließt ein” und/oder „einschließend” bei Verwendung in der vorliegenden Beschreibung das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Abläufe, Operationen, Elemente und/oder Komponenten bezeichnen, aber das Vorhandensein oder die Hinzufügung eines bzw. einer oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Abläufe, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen. Außerdem sollte klar sein, dass die entsprechenden Strukturen, Materialien, Aktionen und Äquivalente aller Mittel bzw. Schritt-plus-Funktion-Elemente (Step plus Function Elements) in den folgenden Ansprüchen alle Strukturen, Materialien oder Aktionen zur Ausführung der Funktion in Verbindung mit anderen ausdrücklich beanspruchten Elementen mit einschließen. Die Beschreibung der offenbarten Ausführungsformen soll der Veranschaulichung dienen und ist nicht als erschöpfend gedacht. Für den Fachmann sind viele Modifikationen und Variationen denkbar, ohne dass diese eine Abweichung vom Schutzbereich und Gedanken der offenbarten Ausführungsformen darstellen würden.It should also be understood that the terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting. The term "connected to HIGH" in the context of a difference signal as used herein means a difference signal in which the line having the truth value "True" is electrically connected to a high reference voltage (V ref high ) and the complement is electrically connected to a low reference voltage (V ref low ) (eg ground). Similarly, the term "connected to LOW" in the context of a difference signal as used herein refers to a difference signal in which the line having the false truth is electrically connected to a low reference voltage (V ref low ) (e.g. Complement is electrically connected to a high reference voltage (V ref high ). As used herein, the singular forms "a / a" and "the" also include plurals, unless expressly stated otherwise in the context. It should also be understood that the terms "pointing to" and / or "comprising""including" and / or "including" as used in the present specification includes the presence of specified features, integers, steps, operations, operations, elements, and or components, but does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, and / or groups thereof. It should also be understood that the corresponding structures, materials, acts, and equivalents of all means (step plus function elements) in the following claims are all structures, materials, or acts for performing the function in conjunction with others include expressly claimed elements. The description of the disclosed embodiments is intended to be illustrative and is not intended to be exhaustive. Many modifications and variations are conceivable for the person skilled in the art without these representing a departure from the scope and spirit of the disclosed embodiments.

Daher werden vorstehend Ausführungsformen eines Differenztaktsignalgenerators offenbart, der ein erstes Differenztaktsignal unter Verwendung einer Kombination aus sowohl Differenz- als auch Nicht-Differenz-Bestandteilen verwendet, um ein zweites Differenztaktsignal zu erzeugen. Insbesondere wandelt ein Signalwandler das erste Differenztaktsignal in ein Eintaktsignal um. Das Eintaktsignal wird entweder durch einen endlichen Automaten (finite state machine) verwendet, um zwei Eintakt-Steuersignale zu erzeugen, oder durch einen Signalformgenerator, um ein Eintakt-Signalformsteuersignal zu erzeugen. In jedem Falle empfängt und verarbeitet eine Ausrichteinheit, die ein Paar Eintakt-Flipflops und entweder Multiplexer oder Logikgatter aufweist, das erste Differenztaktsignal, das Eintaktsignal und das bzw. die Steuersignal(e), um ein zweites Differenztaktsignal auszugeben, das sich vom ersten Differenztaktsignal unterscheidet (z. B. hinsichtlich der Verzögerung und wahlweise der Frequenz), aber synchron mit dem ersten Differenztaktsignal verknüpft ist (d. h., die steigende und fallende Flanke des zweiten Differenztaktsignals treten gleichzeitig mit der steigenden und/oder fallenden Flanke des ersten Differenztaktsignals auf). Da sich der gesamte Weg vom ersten Differenztaktsignal bis zum zweiten Differenztaktsignal vollständig im Differenzbereich befindet, ist das entstehende zweite Differenztaktsignal weniger anfälliger gegenüber Rauschen und Stromversorgungsschwankungen. Darüber hinaus besteht weniger Unsicherheit in Bezug auf das zweite Differenztaktsignal, da die Taktlatenz kleiner ist.Therefore, embodiments of a differential clock signal generator are disclosed above that uses a first differential clock signal using a combination of both differential and non-differential components to generate a second differential clock signal. In particular, a signal converter converts the first differential clock signal into a single-ended signal. The single-ended signal is used by either a finite state machine to generate two single-ended control signals, or by a waveform generator to generate a single-ended waveform control signal. In any event, an alignment unit comprising a pair of single-ended flip-flops and either multiplexers or logic gates receives and processes the first differential clock signal, the single-ended signal, and the control signal (s) to output a second differential clock signal different from the first differential clock signal (eg, in terms of delay and optionally frequency) but synchronously linked to the first differential clock signal (ie, the rising and falling edges of the second differential clock signal occur simultaneously with the rising and / or falling edge of the first differential clock signal). Since the entire path from the first differential clock signal to the second differential clock signal is completely in the differential range, the resulting second differential clock signal is less susceptible to noise and power supply variations. In addition, there is less uncertainty with respect to the second differential clock signal because the clock latency is smaller.

Claims (10)

Differenztaktsignalgenerator (100), aufweisend: einen Signalwandler (102), der ein erstes Differenztaktsignal (101) in ein Eintaktsignal (103) umwandelt; einen endlichen Automaten (finite state machine) (105), der das Eintaktsignal empfängt und auf der Grundlage des Eintaktsignals und einer Gruppe von Signalanpassungsparametern (108) zwei Eintakt-Steuersignale (106, 107) ausgibt; und eine Ausrichteinheit (110), die das erste Differenztaktsignal, das Eintaktsignal und die zwei Eintakt-Steuersignale empfängt und auf der Grundlage des ersten Differenztaktsignals, des Eintaktsignals und der zwei Eintakt-Steuersignale ein zweites Differenztaktsignal (111) ausgibt.Difference clock signal generator ( 100 ), comprising: a signal converter ( 102 ), which receives a first differential clock signal ( 101 ) into a single-ended signal ( 103 ) converts; a finite state machine ( 105 ) receiving the single-ended signal and based on the single-ended signal and a set of signal conditioning parameters ( 108 ) two single-ended control signals ( 106 . 107 ) outputs; and an alignment unit ( 110 ) receiving the first differential clock signal, the one-clock signal and the two single-ended control signals, and based on the first differential clock signal, the one-clock signal and the two single-ended control signals, a second differential clock signal ( 111 ). Differenztaktsignalgenerator nach Anspruch 1, wobei das zweite Differenztaktsignal und das erste Differenztaktsignal Flanken aufweisen, die zeitgleich auftreten.The differential clock signal generator of claim 1, wherein the second differential clock signal and the first differential clock signal have edges that occur at the same time. Differenztaktsignalgenerator nach Anspruch 1, wobei das erste Differenztaktsignal und das zweite Differenztaktsignal unterschiedliche Frequenzen aufweisen.The differential clock signal generator of claim 1, wherein the first differential clock signal and the second differential clock signal have different frequencies. Differenztaktsignalgenerator nach Anspruch 1, wobei die Ausrichteinheit mindestens Folgendes aufweist: eine Eintaktsignal-Umkehreinheit (210), die das Eintaktsignal invertiert und ein invertiertes Eintaktsignal (211) ausgibt; ein erstes Flipflop (201), das ein erstes Eintakt-Steuersignal durch das invertierte Eintaktsignal abtastet, um ein erstes abgetastetes Eintaktsignal (208) auszugeben; ein zweites Flipflop (202), das ein zweites Eintakt-Steuersignal durch das invertierte Eintaktsignal abtastet, um ein zweites abgetastetes Eintaktsignal (209) auszugeben; und einen einzelnen Multiplexer (250), der ein Auswahlsignal empfängt, das das erste Differenztaktsignal als Auswahlsignal aufweist, Eintakt-Dateneingangssignale empfängt, die das erste abgetastete Signal aus dem ersten Flipflop und das zweite abgetastete Signal aus dem zweiten Flipflop aufweisen, und ein Differenz-Datenausgangssignal ausgibt, das das zweite Differenztaktsignal (111) aufweist.A differential clock signal generator according to claim 1, wherein the alignment unit comprises at least: a single-ended signal reversing unit (10); 210 ) which inverts the single-ended signal and an inverted single-ended signal ( 211 ) outputs; a first flip-flop ( 201 ) sampling a first single-ended control signal by the inverted single-ended signal to produce a first sampled single-ended signal ( 208 ) issue; a second flip-flop ( 202 ) which samples a second single-ended control signal by the inverted single-ended signal to produce a second sampled single-ended signal (Fig. 209 ) issue; and a single multiplexer ( 250 ) receiving a select signal having the first difference clock signal as the select signal, receiving one-clock data input signals comprising the first sampled signal from the first flip-flop and the second sampled signal from the second flip-flop, and outputting a differential data output representing the second one Difference clock signal ( 111 ) having. Differenztaktsignalgenerator nach Anspruch 1, wobei die Ausrichteinheit aufweist: eine Eintaktsignal-Umkehreinheit (310; 410), die das Eintaktsignal invertiert und ein invertiertes Eintaktsignal (311; 411) ausgibt; ein erstes Flipflop (301; 401), das das erste Eintakt-Steuersignal durch das invertierte Eintaktsignal abtastet, um ein erstes abgetastetes Eintaktsignal (308; 408) auszugeben; ein zweites Flipflop (302; 402), das das zweite Eintakt-Steuersignal durch das invertierte Eintaktsignal abtastet, um ein zweites abgetastetes Eintaktsignal (309; 409) auszugeben; und mehrere Multiplexer, die Differenz-Dateneingangssignale und -Datenausgangssignale und Eintakt-Auswahlsignale aufweisen, wobei die mehreren Multiplexer einen ersten Multiplexer und einen zweiten Multiplexer aufweisen, die parallel mit einem dritten Multiplexer verbunden sind, wobei der erste Multiplexer (351; 451) ein Dateneingangssignal empfängt, das das erste Differenztaktsignal aufweist, und ein erstes Auswahlsignal empfängt, das das zweite abgetastete Signal aus dem zweiten Flipflop aufweist; wobei der zweite Multiplexer (352; 452) ein zweites Auswahlsignal empfängt, das das zweite abgetastete Signal aus dem zweiten Flipflop aufweist, und wobei der dritte Multiplexer (353; 353) ein drittes Auswahlsignal empfängt, das das erste abgetastete Signal aus dem ersten Flipflop aufweist.A differential clock signal generator according to claim 1, wherein the alignment unit comprises: a single-ended signal reversing unit ( 310 ; 410 ) which inverts the single-ended signal and an inverted single-ended signal ( 311 ; 411 ) outputs; a first flip-flop ( 301 ; 401 ) sampling the first single-ended control signal by the inverted single-ended signal to produce a first sampled single-ended signal ( 308 ; 408 ) issue; a second flip-flop ( 302 ; 402 ) sampling the second single-ended control signal by the inverted single-ended signal to produce a second sampled single-ended signal (Fig. 309 ; 409 ) issue; and a plurality of multiplexers having differential data input and output signals and single-ended selection signals, the plurality of multiplexers having a first multiplexer and a second multiplexer connected in parallel to a third multiplexer, the first multiplexer ( 351 ; 451 ) receives a data input signal comprising the first differential clock signal and receives a first selection signal comprising the second sampled signal from the second flip-flop; the second multiplexer ( 352 ; 452 ) receives a second selection signal comprising the second sampled signal from the second flip-flop, and wherein the third multiplexer ( 353 ; 353 ) receives a third selection signal comprising the first sampled signal from the first flip-flop. Differenztaktsignalgenerator nach Anspruch 5, wobei die Ausrichteinheit ferner einen Differenzsignal-Kreuzungspunkt (313) zum Invertieren des ersten Differenztaktsignals in ein invertiertes Differenztaktsignal (314) aufweist, wobei der erste Multiplexer ferner erste Differenz-Dateneingangssignale empfängt, die ein Differenz-HIGH-Referenzsignal (312) und das erste Differenztaktsignal aufweisen, und ein erstes Differenz-Datenausgangssignal (316) ausgibt, wobei der zweite Multiplexer ferner zweite Differenz-Dateneingangssignale empfängt, die das invertierte Differenztaktsignal und ein Differenz-LOW-Referenzsignal (315) aufweisen, und ein zweites Differenz-Datenausgangssignal (317) ausgibt, und wobei der dritte Multiplexer ferner dritte Differenz-Dateneingangssignale empfängt, die das erste Differenz-Datenausgangssignal und das zweite Differenz-Datenausgangssignal aufweisen, und ein drittes Differenz-Datenausgangssignal ausgibt, das das zweite Differenztaktsignal aufweist.Differential clock signal generator according to claim 5, wherein the alignment unit further comprises a difference signal crossing point ( 313 ) for inverting the first differential clock signal into an inverted differential clock signal ( 314 ), the first multiplexer further receiving first differential data input signals comprising a differential HIGH reference signal ( 312 ) and the first differential clock signal, and a first differential data output signal ( 316 ), the second multiplexer further receiving second differential data input signals including the inverted differential clock signal and a differential LOW reference signal (Fig. 315 ), and a second differential data output signal ( 317 ), and wherein the third multiplexer further receives third differential data input signals having the first differential data output signal and the second differential data output signal, and outputs a third differential data output signal having the second differential clock signal. Differenztaktsignalgenerator aus Anspruch 5, wobei der erste Multiplexer ferner erste Differenz-Dateneingangssignale empfängt, die ein Differenz-HIGH-Referenzsignal (412) und das erste Differenztaktsignal aufweisen, und ein erstes Differenz-Datenausgangssignal (413) ausgibt, wobei der zweite Multiplexer ferner zweite Differenz-Dateneingangssignale empfängt, die das erste Differenztaktsignal und das Differenz-HIGH-Referenzsignal (412) aufweisen, und ein zweites Differenz-Datenausgangssignal (414) ausgibt, wobei die Ausrichteinheit ferner einen Differenzsignal-Kreuzungspunkt (415) zum Invertieren des zweiten Differenz-Datenausgangssignals in ein invertiertes Differenz-Datenausgangssignal (416) aufweist, und wobei der dritte Multiplexer ferner dritte Differenz-Dateneingangssignale empfängt, die das erste Differenz-Datenausgangssignal und das invertierte zweite Differenz-Datenausgangssignal aufweisen, und ein drittes Differenz-Datenausgangssignal ausgibt, das das zweite Differenztaktsignal aufweist.The differential clock signal generator of claim 5, wherein the first multiplexer further receives first differential data input signals comprising a differential HIGH reference signal ( 412 ) and the first differential clock signal, and a first differential data output signal ( 413 ), the second multiplexer further receiving second differential data input signals comprising the first differential clock signal and the differential HIGH reference signal (Fig. 412 ), and a second differential data output signal ( 414 ), the alignment unit further comprising a difference signal crossing point ( 415 ) for inverting the second differential data output signal into an inverted differential data output signal ( 416 and wherein the third multiplexer further receives third differential data input signals having the first differential data output signal and the inverted second differential data output signal and outputs a third differential data output signal having the second differential clock signal. Differenztaktsignalgenerator nach Anspruch 1, wobei die Ausrichteinheit aufweist: eine Eintaktsignal-Umkehreinheit (510; 610), die das Eintaktsignal invertiert und ein invertiertes Eintaktsignal (511; 611) ausgibt; ein erstes Flipflop (501), das das erste Eintakt-Steuersignal durch das invertierte Eintaktsignal abtastet, um ein erstes abgetastetes Eintaktsignal (508) auszugeben; ein zweites Flipflop, das das zweite Eintakt-Steuersignal durch das invertierte Eintaktsignal abtastet, um ein zweites abgetastetes Eintaktsignal (509) auszugeben; und mehrere Logikgatter, die mindestens Folgendes aufweisen: ein erstes UND-Gatter (551; 651), das erste Dateneingangssignale empfängt, die das erste abgetastete Signal aus dem ersten Flipflop und das erste Differenztaktsignal aufweisen, und ein erstes Differenz-Datenausgangssignal (514; 614) ausgibt, wobei das erste Differenztaktsignal an einem Differenzsignal-Kreuzungspunkt in ein invertiertes Differenztaktsignal invertiert wird; ein zweites UND-Gatter (552; 652), das zweite Dateneingangssignale empfängt, die das zweite abgetastete Signal aus dem zweiten Flipflop und das invertierte erste Differenztaktsignal (513; 613) aufweisen, und ein zweites Differenz-Datenausgangssignal (515; 615) ausgibt; ein drittes UND-Gatter (553; 653), das dritte Dateneingangssignale empfängt, die das erste abgetastete Signal aus dem ersten Flipflop und das zweite abgetastete Signal aus dem zweiten Flipflop aufweisen, und ein Eintakt-Datenausgangssignal (516; 616) ausgibt; und eines aus einem ODER-Gatter (554) und einem vierten UND-Gatter (654), wobei das erste UND-Gatter, das zweite UND-Gatter und das dritte UND-Gatter mit einem aus ODER-Gatter und viertem UND-Gatter parallel verbunden sind.A differential clock signal generator according to claim 1, wherein the alignment unit comprises: a single-ended signal reversing unit ( 510 ; 610 ) which inverts the single-ended signal and an inverted single-ended signal ( 511 ; 611 ) outputs; a first flip-flop ( 501 ) sampling the first single-ended control signal by the inverted single-ended signal to produce a first sampled single-ended signal ( 508 ) issue; a second flip-flop which samples the second single-ended control signal by the inverted single-ended signal to obtain a second sampled single-ended signal ( 509 ) issue; and a plurality of logic gates having at least: a first AND gate ( 551 ; 651 ) receiving first data input signals comprising the first sampled signal from the first flip-flop and the first differential clock signal, and a first differential data output signal (Fig. 514 ; 614 ), wherein the first differential clock signal is inverted at a differential signal crossing point into an inverted differential clock signal; a second AND gate ( 552 ; 652 ) receiving second data input signals comprising the second sampled signal from the second flip-flop and the inverted first difference clock signal (Fig. 513 ; 613 ), and a second differential data output signal ( 515 ; 615 ) outputs; a third AND gate ( 553 ; 653 ) receiving third data input signals comprising the first sampled signal from the first flip-flop and the second sampled signal from the second flip-flop, and a one-clock data output signal (Fig. 516 ; 616 ) outputs; and one from an OR gate ( 554 ) and a fourth AND gate ( 654 ), wherein the first AND gate, the second AND gate and the third AND gate are connected in parallel with one of OR gate and fourth AND gate. Differenztaktsignalgenerator nach Anspruch 8, wobei das ODER-Gatter (554) vierte Dateneingangssignale empfängt, die das erste Differenz-Datenausgangssignal (514) aus dem ersten UND-Gatter, das zweite Differenz-Datenausgangssignal (515) aus dem zweiten UND-Gatter und das Eintakt-Datenausgangssignal (516) aus dem dritten UND-Gatter aufweisen, und das zweite Differenztaktsignal (111) ausgibt.Differential clock signal generator according to claim 8, wherein the OR gate ( 554 ) receives fourth data input signals representing the first differential data output signal ( 514 ) from the first AND gate, the second differential data output signal ( 515 ) from the second AND gate and the single-ended data output signal ( 516 ) from the third AND gate, and the second differential clock signal ( 111 ). Differenztaktsignalgenerator nach Anspruch 8, wobei die mehreren Logikgatter ferner eine zweite Eintakt-Umkehreinheit (621) aufweisen, wobei das erste Differenz-Datenausgangssignal (614) an einem zweiten Differenzsignal-Kreuzungspunkt (617) in ein invertiertes erstes Differenz-Datenausgangssignal (618) umgewandelt wird, wobei das zweite Differenz-Datenausgangssignal (615) an einem dritten Differenzsignal-Kreuzungspunkt (619) in ein invertiertes zweites Differenz-Datenausgangssignal (620) umgewandelt wird, wobei die zweite Eintakt-Umkehreinheit das Eintakt-Datenausgangssignal (616) invertiert und ein invertiertes Eintakt-Datenausgangssignal (622) ausgibt, wobei das vierte UND-Gatter vierte Dateneingangssignale empfängt, die das invertierte erste Differenz-Datenausgangssignal, das invertierte zweite Differenz-Datenausgangssignal und das invertierte Eintakt-Datenausgangssignal aufweisen, und ein drittes Differenz-Datenausgangssignal (623) ausgibt, und wobei das dritte Differenz-Datenausgangssignal an einem vierten Differenzsignal-Kreuzungspunkt (624) in das zweite Differenztaktsignal umgewandelt wird. The differential clock signal generator of claim 8, wherein the plurality of logic gates further comprises a second single-ended reversing unit (10). 621 ), wherein the first differential data output signal ( 614 ) at a second difference signal crossing point ( 617 ) into an inverted first differential data output signal ( 618 ), the second differential data output signal ( 615 ) at a third difference signal crossing point ( 619 ) into an inverted second differential data output signal ( 620 ), wherein the second single-ended reversing unit outputs the one-clock data output signal ( 616 ) and an inverted single-ended data output signal ( 622 ), the fourth AND gate receiving fourth data input signals having the inverted first differential data output signal, the inverted second differential data output signal and the inverted one-clock data output signal, and a third differential data output signal (Fig. 623 ), and wherein the third differential data output signal at a fourth difference signal crossing point ( 624 ) is converted into the second differential clock signal.
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