DE112008001655B4

DE112008001655B4 - Verfahren, System und Vorrichtung für einen Kernaktivitätsdetektor zum Erleichtern von Dynamischer Stromverwaltung in einem verteilten System

Info

Publication number: DE112008001655B4
Application number: DE112008001655.0T
Authority: DE
Inventors: Yen-Cheng Liu; Steven R. Hutsell; Krishnakanth Sistla
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2007-06-28
Filing date: 2008-06-17
Publication date: 2015-03-26
Anticipated expiration: 2028-06-18
Also published as: US20090006871A1; WO2009006014A1; GB2463193A; RU2010100908A; DE112008001655T5; CN101334688B; CN101334688A; RU2465631C2; US7971074B2; GB0921943D0; JP2009009577A; BRPI0812968A2; GB2463193B

Abstract

Eine Vorrichtung, umfassend:
eine Vielzahl erster Prozessorkerne, wobei jeder der ersten Prozessorkerne einen jeweiligen Guthabenzähler aufweist; und
einen zweiten Prozessorkern, umfassend einen oder mehrere Nachverfolger, wobei jeder Nachverfolger mit einem der ersten Prozessorkerne assoziiert ist und eine vorbestimmte Anzahl von Nachverfolgereinträgen enthält, wobei jeder Nachverfolgereintrag einer Transaktion entspricht, die von dem jeweiligen Prozessorkern der ersten Prozessorkerne an den zweiten Prozessorkern ausgegeben wird, wobei die vorbestimmte Anzahl an Nachverfolgereinträgen der Größe nach auf die Anzahl von Transaktionen beschränkt ist, die von dem jeweiligen Prozessorkern der ersten Prozessorkerne an den zweiten Prozessorkern ausgegeben werden können;
wobei jeder der Guthabenzähler der ersten Prozessorkerne zum Unterhalten eines Guthabenzählerwerts konfiguriert ist, der die Anzahl nicht benutzter Nachverfolgereinträge in dem jeweiligen Nachverfolger darstellt;
wobei der zweite Prozessorkern zum Bestimmen einer aktiven Stufe jedes der ersten Prozessorkerne anhand des jeweiligen Guthabenzählerwerts konfiguriert ist

Description

Ausführungsformen der Erfindung beziehen sich auf Leistungsverwaltung. Insbesondere beziehen sich Ausführungsformen auf quellengesteuerte dynamische Leistungsverwaltung.
In US 2003/0056126 A1 sind eine Vielzahl von Prozessoren sowie „capacity tables” und „dynamic tables” offenbart. Die „capacity tables” enthalten Daten zu Prozessorlaufzeiten und Stromkapazitäten, ebenso wie Leistungsstatistiken für die Prozessoren. Die „dynamic tables” speichern frühere Daten mit dem Zweck einer Vorhersage zukünftiger Anforderungen oder Belastungen an den Server, in dem die Prozessoren enthalten sind. Einzelne Prozessoren können ein- oder abgeschaltet werden oder auf eine bestimmte Leistungsstufe gestellt werden.
Der Erfindung liegt die Aufgabe zu Grunde, die Regelung von Leistungsstufen einzelner Prozessoren weiter zu optimieren.
Hintergrund
Mikroprozessoren benutzen im allgemeinen dynamische Leistungsverwaltungstechniken, um Leistungsverbrauch zu verwalten. Normalerweise wird dynamische Stromverwaltung für Mikroprozessoren durch einen Aktivitätsdetektorschaltkreis ermöglicht, der sich in dem Mikroprozessor befindet und an einen zentralisierten Front-Side-Bus (FSB) angeschlossen ist. Der Aktivitätsdetektorschaltkreis ist gestaltet, um Bedingungen zu detektieren, unter denen bestimmte Einheiten ein- oder abgeschaltet sein sollten, und um die Leistungspegel dieser Einheiten entsprechend anzupassen.
Herkömmlicherweise sorgt der Aktivitätsdetektorschaltkreis für akzeptable Leistung, weil ein solcher Schaltkreis von den leistungsgesteuerten Einheiten lediglich durch eine kurze Distanz physikalisch getrennt war. Jedoch entfernen sich Busarchitekturen von FSB-Architekturen und beginnen, Punkt-zu-Punkt (pTp)-Architekturen zu verwenden. Jedoch werden pTp-Architekturen wahrscheinlich Schwierigkeiten bei der Leistungsverwaltung erfahren.
Ein Grund für solche Schwierigkeiten ist, dass pTp-Architekturen verteilte Systeme sind, die Implementationen unterstützen, bei denen der Leistungsverwaltungsschaltkreis und die leistungsgesteuerten Einheiten auf unterschiedlichen integrierten Schaltkreisen angeordnet sind, jedoch durch pTp-Verbindungen verbunden sind. Im Ergebnis kann ein konventioneller Aktivitätsdetektorschaltkreis die Latenz zum Ein-/Ausschalten der Einheiten nicht effektiv vor den Leistungsaspekten des Systems verbergen, da er den Schaltkreisen dieser Einheiten zum Ein- und Ausschalten von Strom keine angemessene Führungszeit liefern kann.
Kurze Beschreibung der Zeichnungen
Die Erfindung wird anhand von Beispielen und nicht im Wege einer Beschränkung in den Figuren der beigefügten Zeichnungen gezeigt, in denen gleiche Bezugsziffern auf ähnliche Elemente hinweisen. Es sollte zur Kenntnis genommen werden, dass Bezugnahmen auf „eine” oder „eine (eins)” Ausführungsform in dieser Offenbarung nicht notwendigerweise auf die gleiche Ausführungsform bezogen sind, und solche Bezugnahmen wenigstens eine bedeuten.
1 ist ein Blockdiagramm eines Zweiprozessorsystems einer Ausführungsform der Erfindung.
2 ist ein Blockdiagramm eines Mehrprozessorsystems einer Ausführungsform der Erfindung.
3 ist eine beispielhafte Ausführungsform von Architekturen für Heim- und Cache-Agenten der Systeme der 1 und 2 gemäß einer Ausführungsform der Erfindung.
4 ist ein Blockdiagramm eines Kernaktivitätsdetektors, der in einem Zweiprozessor- oder Mehrprozessorsystem einer Ausführungsform der Erfindung verwendet wird.
5 ist ein Verfahren für ein Flussdiagramm zur Quellenlogik für eine Ausführungsform der Erfindung.
6 ist ein Verfahren für ein Flussdiagramm für einen Entscheidungsbaum des Kernaktivitätsdetektors für eine Ausführungsform der Erfindung.
Ausführliche Beschreibung
1 ist ein Blockdiagramm eines Zweiprozessorsystems einer Ausführungsform der Erfindung. Eine solche Zweiprozessor(Dual Prozessor (DP))-Ausführungsform kann in einer Vielzahl möglicher Plattformen auftreten. Beispielsweise kann diese Ausführungsform als ein Desktop- oder mobiler Computer, ein Server, eine Set-Top-Box, ein persönlicher digitaler Assistent (PDA), ein alphanumerischer Pager, Mobiltelefon oder jeder andere Typ drahtloser Kommunikationsvorrichtung implementiert sein.
In dieser Ausführungsform sind zwei Ziele (Prozessor 102 und Prozessor 104) mit einer Quelle kommunikativ verbunden. In diesem Beispiel [mit] Eingabe-/Ausgabe-Hub (Input/Output Hub (IOH)) 100 durch Punkt-zu-Punkt-Verbindungen 124, 128. Eine „Verbindung (link)” ist gewöhnlich als ein informationsübertragendes Medium definiert, das einen Kommunikationspfad für Nachrichten aufbaut, nämlich Information, die in einem vorbestimmten Format angeordnet ist. Die Verbindung kann ein drahtgebundenes physikalisches Medium (beispielsweise ein Bus, ein oder mehrere elektrische Drahtverbindungen, Spur, Kabel etc.) oder ein drahtloses Medium (beispielsweise Luft in Kombination mit drahtloser Signaltechnologie) sein.
In einigen Ausführungsformen können Punkt-zu-Punkt-Verbindungen verwendet werden, wie etwa, ohne darauf beschränkt zu sein, PCI, PCIX, PCIe, etc.. Prozessor 102 und Prozessor 104 können im wesentlichen identisch sein und Speichercontroller 110, 112 aufweisen, die jeweils mit Speicher 106 bzw. 108 kommunizieren. Dementsprechend wird die verbleibende Diskussion dieser Ausführungsform im Kontext von Prozessor 102 geführt. Jedoch ist diese Diskussion gleichermaßen auf andere Ziele im System gerichtet, wie etwa Prozessor 104. Darüber hinaus wird angestrebt, dass einige Systeme mehr oder weniger Ziel haben, die von einer Quelle benutzt werden.
Zusätzlich zu Speichercontroller 110 weist Prozessor 102 bestimmte Betriebsmittel 116 und 118 auf, die einer bestimmten Quelle, wie etwa IOH 100, zugeordnet sein können. Im Rahmen dieser Diskussion wird angenommen, dass Betriebsmittel 116 und 118 nicht gemeinsam verwendet werden, sondern ausschließlich dem IOH 100 zugeordnet werden. In einigen Ausführungsformen kann beispielsweise Betriebsmittel 116 den Abschnitt eines Schichtenbetriebsmittels repräsentieren, das ausschließlich der Quelle zugeordnet ist. Betriebsmittel 116 und 118 können beispielsweise Puffer sein, die zum Speicherzugriff benötigt werden, oder sie können von einer bestimmten Art von Ausführungskomponente in dem Ziel sein. Betriebsmittel 116 und 118 können ferner in Segmente (alternativ als Stücke bezeichnet) 172-1 bis 172-4 bzw. 174-1 bis 174-4 unterteilt werden. Jedes Segment ist definiert, individuell leistungsverwaltbar zu sein, so dass der Strom dieses Segments ein- oder ausgeschaltet sein kann und die Leistung, die von dem Betriebsmittel verbraucht wird, mit größerer Granularität variiert werden kann.
Die Granularität, mit der Leistung verwaltet werden kann, kann die Effizienz und Energie- bzw. Leistungseinsparung eines quellengesteuerten dynamischen Leistungs(source controlled dynamic power (SCDPM))-Schemas bedeutend beeinflussen. In vielen Fällen wird es, falls die einzige Option darin liegt, dass das Betriebsmittel komplett ein- oder komplett ausgeschaltet ist, den möglichen Vorteil des Schemas negativ beeinflussen. Beispielsweise werden, falls ein Betriebsmittel zu einem geringen Grad fast kontinuierlich mit großen periodischen Aktivitätsstößen verwendet wird, geringere oder gar keine Leistungseinsparungen möglich sein, falls die einzigen Optionen komplett ein- oder komplett abgeschaltet sind. In einigen Ausführungsformen ist es nicht notwendigerweise der Fall, dass alle Segmente von der gleichen Größe sind oder den gleichen Leistungsverbrauch aufweisen.
In dem Kontext eines Ausführungskomponentenbetriebsmittels kann der Begriff einer Segmentierung eher logisch als physikalisch sein. Beispielsweise kann die Ausführungskomponente eine Anzahl diskreter Leistungsstufen aufweisen, auf denen sie betrieben werden kann, was zu einer Änderung beispielsweise der Dienstqualität, Ausführungsgeschwindigkeit etc. führt. In diesem Zusammenhang sind die Segmente Repräsentationen der unterschiedlichen möglichen Leistungsstufen bzw. -pegel.
Eine dominierende Voraussetzung von SCDPM ist, dass die Quelle der Betriebsmittelverwendung besser angeordnet ist, um zu wissen, inwieweit die Resource wahrscheinlich im Vergleich mit dem Ziel, das das Betriebsmittel enthält, benötigt werden wird. Der IOH 100 wird wegen der relativ hohen Latenzcharakteristiken von IOH-Vorrichtungen, was mehr Zeit ab der Ausgabe von Anforderung bis zu dem Zeitpunkt, wenn Daten tatsächlich erscheinen, der großen Menge gleichzeitiger Datenströme (wie etwa DMA) und eines Mangels an einem Allzweckcache in dem IOH zur Verwendung in SCDPM besonders bevorzugt.
Der Aktivitätsdetektor 150 wird weiter in Verbindung mit 3 diskutiert.
Beispielsweise überwacht Detektor 150 Anforderungen oder Ereignisse, die von Peripheral-Component-Interconnect(PCI)-Express-Anschluß 132-0 bis 132-N (gemeinsam 132) stammen. Anforderungen und Ereignisse, die von PCI-Express-Anschlüssen 132 stammen, zeigen dem Aktivitätsdetektor wahrscheinliche zukünftige Verwendung anhand des Typs von Anforderung oder Ereignis und des Destinationsbezeichners, der mit der Anforderung oder dem Ereignis assoziiert wird. PCI-Express-Anschlüsse 132 sind mit PCI-Express-Einrichtungen 130-0 bis 130-N (gemeinsam 130) verbunden. PCI-Express-Einrichtungen können Festplatten oder jede andere PCI-Einrichtung aufweisen. Wie hierin verwendet, bezieht sich „Einrichtung” auf jede elektrische Komponente, die mit einer Verbindung gekoppelt ist. Ein Controller 170 für direkten Speicherzugriff (direct memory access (DMA)) ist mit dem IOH 100 verbunden, um DMA-Transaktionen zu ermöglichen, und unterstützt hergebrachte (legacy) Bridges und andere periphere Einrichtungen. Die DMA-Steuerung 170 sendet Interrupts an den IOH 100, der Aktivitätsdetektor kann diese Interrupts überwachen und, ähnlich wie eine PCI-Anforderung, Kenntnisse zukünftig erwarteter Betriebsmittelnutzung an dem Ziel, das mit der Quelle gekoppelt ist, erhalten.
Der für ausgehende Anforderungen vorgesehene Puffer 152 in IOH 100 ist eine interne Logik, die alle Transaktionen verfolgt, die auf den CSI-Bus ausgegeben werden. Durch Überwachen des für ausgehende Anforderungen vorgesehenen Puffers 152 kann der Aktivitätsdetektor 150 frühzeitiges Wissen eines zukünftigen Datenstromes erhalten, bei dem beispielsweise ein Ziel im Begriff ist, auf IOH 100 zum Lesen oder Schreiben einer großen Datenmenge zuzugreifen. Schreibcache 154 enthält Daten, die von den verschiedenen I/O-Einrichtungen geschrieben werden, die darauf warten, zum Hauptspeicher eines Ziels zu gelangen. Während des Zurückschreibens (write back (WB)) werden die Anforderungen aufgereiht (queued), um die Daten an die Ziele zu senden. Durch Überwachen der Schlange kann der Aktivitätsdetektor 150 den Verkehr abschätzen, der in jedem Ziel durch die anstehenden Zurückschreibungen verursacht wird. Die Größe der Rückschreibschlange und die Rate der Rückschreibungen beeinflussen das Zeitfenster, in dem der Aktivitätsdetektor 150 in der Lage ist, die Verwendung aus dem Überwachen der Rückschreibschlange vorherzusagen.
Schließlich kann der Aktivitätsdetektor den Guthabenpool 156 überwachen. Der Guthabenpool 156 bietet in erster Linie eine Anzeige der gegenwärtigen Verwendung durch die Ziele. Gegenwärtige Verwendung ist nicht notwendigerweise ein guter Vorhersager zukünftiger Verwendung, jedoch kann die gegenwärtige Verwendung für die verwendeten Betriebsmittel unangemessene Leistung and einem Ziel anzeigen. In dem Fall kann der Aktivitätsdetektor eine Notfall-Einschalt-Botschaft an dieses Ziel senden. Während zahlreiche Komponenten des IOH 100 als passend zum Überwachen und Bereitstellen von Hinweisen an den Aktivitätsdetektor über zukünftigen Verbrauch beschrieben wurden, liegt es innerhalb des Bereichs und des Verständnisses von Ausführungsformen der Erfindung, dass andere Komponenten ebenfalls brauchbare Informationen des Aktivitätsdetektors bereitstellen können, um zukünftige Betriebsmittelverwendung vorherzusagen.
Sogar im Lichte der großen Informationsmenge, die dem Aktivitätsdetektor zur Verfügung steht, sollte der Aktivitätsdetektor so entworfen werden, dass die Verwendungsvorhersage zeitlich genügend akkurat ist, um Betriebsmittelauseinandersetzungen zu minimieren. Beispielsweise muss der Aktivitätsdetektor 150, falls der IOH 100 sich darauf vorbereitet, einen Datenstrom an ein Ziel (beispielsweise Prozessor 102) zu schreiben, die Anforderung detektieren, eine Entscheidung treffen und einen Einschaltbefehl an das Ziel so rechtzeitig schicken, dass das Ziel die Betriebsmittelstromversorgung vor dem Eintreffen des geschriebenen Datenstroms anpassen kann. Zusätzlich sollte der Aktivitätsdetektor es vermeiden, das Ziel mit Leistungsverwaltungsbotschaften zu überfluten, da diese auf der Punkt-zu-Punkt-Verbindung Bandbreite verbrauchen und ein Steigern von Latenz in der Ziellogik verursachen können, während er die Leistungsanpassungen vornimmt.
Unter Bezugnahme auf 2 ist ein beispielhaftes Blockdiagramm eines Mehrprozessor(MP)-Systems 200 gemäß einer Ausführungsform der Erfindung gezeigt. In ähnlicher Weise kann das MP-System 200 ein Desktop- oder mobiler Computer, ein Server, eine Set-Top-Box, ein Personal-Digital-Assistant (PDA), ein alphanumerischer Pager, ein Mobiltelefon oder jeder andere Typ von drahtgebundenen oder drahtlosen Kommunikationseinrichtungen sein.
Hierin umfasst gemäß einer Ausführungsform der Erfindung MP-System 200 eine Vielzahl von Prozessoren 210A–210D. Einer oder mehrere Prozessoren, wie etwa Prozessoren 210A–210D, können einen Speichercontroller (memory controller (MC)) 220A–220D aufweisen. Diese Speichercontroller 220A–220D ermöglichen zwischen verbundenen Speichern 230A–230D über Verbindungen 240A–240D jeweils direkte Kommunikationen. Insbesondere ist, wie in 2 gezeigt, Prozessor 210 mit Speicher 230A über eine Verbindung (Link) 240A gekoppelt, während Prozessoren 210B–210D mit entsprechenden Speichern 230B–230D jeweils über Verbindungen 240B–240E gekoppelt sind. In einer Ausführungsform sind die Prozessoren und IOHs im wesentlichen identisch mit denjenigen, die oben unter Bezugnahme auf 1 beschrieben wurden.
Zusätzlich ist Prozessor 210A mit jedem der anderen Prozessoren 210B–210D über Punkt-zu-Punkt-Verbindungen 250, 252 und 254 gekoppelt. In ähnlicher Weise ist Prozessor 210B mit Prozessoren 210A, 210C und 210D über pTp-Verbindungen 250, 256 und 258 gekoppelt. Prozessor 210C ist mit Prozessoren 210A, 210B und 210D über pTp-Verbindungen 252, 256 und 260 gekoppelt. Prozessor 210 ist mit Prozessoren 210A, 210B und 210C über pTp-Verbindungen 254, 258 und 260 gekoppelt. Prozessoren 210A und 210B sind über Punkt-zu-Punkt-Verbindungen 270 und 272 an einen ersten Eingabe-/Ausgabe-Hub (IOH) 280 gekoppelt, während Prozessoren 210C und 210D über Punkt-zu-Punkt-Verbindungen 274 und 276 an einen zweiten IOH 285 gekoppelt sind. In Fällen, in denen keine direkte Punkt-zu-Punkt-Verbindung vorliegt, wird die dazwischen liegende Einrichtung, beispielsweise ein Prozessor, mit Durchreichlogik (pass through logic) versehen, um Befehle durchzureichen; beispielsweise IOH 280 an Prozessoren 210C und 210D. Dies ermöglicht es IOH 280, die Leistung eines Betriebsmittels in denjenigen Prozessoren 210C und 210D zu verwalten, die IOH 280 zugeordnet sind.
Unter Bezugnahme auf 3 ist eine beispielhafte Ausführungsform von Architekturen für Ziel- und Quelleinrichtungen der Systeme der 1 bis 2 gemäß einer Ausführungsform der Erfindung gezeigt. Zu illustrativen Zwecken ist Prozessor 210D (oder Prozessor 150) als eine Zeileinrichtung 300 konfiguriert, wie beispielsweise ein Heimagent. Prozessoren 210A bis 210C (oder Prozessor 110) könnten als Quellen 310A–310C konfiguriert sein, wie beispielsweise Cacheagenten. IOH 280 oder 285 (oder IOH 180 in 1) können als E/A-Einrichtung 310D konfiguriert werden, die einen Schreibcache 320 implementiert, der ebenfalls als Cacheagent arbeitet.
Wie unten beschrieben, ist jede Quelle 310A, ..., oder 310D mit einem Nachverfolger verbunden, der an Zieleinrichtung 300 unterhalten wird und eine vorbestimmte Anzahl von Nachverfolgungseinträgen aufweist. Die Anzahl von Nachverfolgungseinträgen ist der Größe nach auf die Anzahl von Anforderungen beschränkt, die durch irgendeine Quelle 310A, ..., oder 310D übertragen werden können, die die Bandbreite eines CSI-Netzes 315 ausfüllt, das Punkt-zu-Punkt-Kommunikationen zwischen Ziel 300 und der Vielzahl von Quellen (beispielsweise Quellen 310A bis 310D) unterstützt.
Wie in 3 gezeigt, ist gemäß dieser Ausführungsform der Erfindung, Ziel 300 ein Heimagent, der Heimlogik 325 und eine Vielzahl von Nachverfolgern 3301 ... 330M, umfasst, wobei M ≥ 1. In Kombination mit Nachverfolgern 3301 ... 330M ist Heimlogik 325 eingerichtet, um als ein Scheduler zu arbeiten, um bei der Datenübertragung eintreffender Informationen von Speicher 230A der 2 und ausgehender Informationen an CSI-Netz 315 zu assistieren. Darüber hinaus arbeitet Heimlogik 325, um Konflikte zwischen diesen Datentransfers aufzulösen.
Hierin werden für diese Ausführungsform der Erfindung, da vier (4) Cacheagenten 310A–310D innerhalb des Systems 100/200 implementiert sind, vier (M = 4) Nachverfolger illustriert und als „HT-0” 330A, „HT-1” 330B, „HT-2” 330C und „HT-3” 330D gekennzeichnet. Diese Nachverfolger 330A–330D enthalten jeweils N0, N1, N2 und N3 Nachverfolgungseinträge, wobei Ni ≥ 1 (i = 1, 2 , 3 oder 4) ist. Die Anzahl der Einträge (N0–N3) kann sich von einem Nachverfolger zum anderen unterscheiden. Mit jedem Eintrag von Nachverfolgern 330A–330D ist ein korrespondierender Datenpuffer verbunden, der durch Datenpuffer 340A–340D dargestellt ist. Datenpuffer 340A–340D stellen vorübergehenden Speicher für Daten, die von Speichercontroller 220 zurückgeliefert werden, zur Verfügung und werden irgendwann auf CSI-Netz 315 zur Übertragung an eine angestrebtes Ziel festgelegt. Die Aktivierung und Deaktivierung der Einträge für Nachverfolger 330A–330D wird durch Heimlogik 325, die unten beschrieben ist, gesteuert.
Cacheagenten 310A, 310B und 310C weisen eine Fehladressenschlange 350A, 350B bzw. 350C auf. Beispielsweise ist hinsichtlich Cacheagent 310A Fehladressenschlange 350A konfiguriert, um alle Fehltransaktionen zu speichern, die durch Heimagent 300 gehandhabt werden.
Zusätzlich weisen gemäß dieser Ausführungsform der Erfindung Cacheagenten 310A, 310B und 310C ferner einen Guthabenzähler 360A, 360B bzw. 360C auf. Jeder Guthabenzähler 360A, 360B und 360C unterhält einen Zählerwert, der die Anzahl der nicht benutzten Nachverfolgungseinträge in Nachverfolgern 330A, 330B und 330C darstellt. Beispielsweise wird, wenn eine neue Transaktion von Cacheagent 310A an Heimagent 300 ausgegeben wird, Guthabenzähler 360A dekrementiert. Falls eine Transaktion abgeschlossen wird, wird Guthabenzähler 360A inkrementiert. Zur Rücksetzungszeit wird Guthabenzähler 360A auf die Poolgröße initialisiert, die der Anzahl von Nachverfolgungseinträgen (N0) gleicht, die mit Nachverfolger 330A assoziiert sind. Die gleiche Konfiguration ist auf Guthabenzähler 360B–360C anwendbar.
Außerdem ist in 3 ein Beispiel eines Cacheagenten 310D gezeigt, der als ein E/A-Agent arbeitet, der Informationen aus einem Speicher liest und Informationen an eine E/A-Schnittstelle schreibt. Alternativ kann Cacheagent 310D Leserückgaben des E/A-Agenten als Schreibvorgänge in den Hauptspeicher einreihen (stream). Cacheagent 310D implementiert Schreibcache 320, der verwendet wird, um eine hohe Bandbreite aufrechtzuerhalten, während er Daten, die mit E/A-Operationen assoziiert sind, speichert.
Ähnlich wie die Cacheagenten 310A–310C weist Cacheagent 310D einen Guthabenzähler 360D auf, der einen Zählerwert unterhält, der die Anzahl nicht benutzter Nachverfolgungseinträge innerhalb des Nachverfolgers 330D darstellt. Bei der Rücksetzung wird Guthabenzähler 360D auf eine Poolgröße initialisiert, die der Anzahl von Nachverfolgungseinträgen (N3) gleicht, die mit Nachverfolger 330D assoziiert sind.
Die Anzahl von Nachverfolgungseinträgen (N0, N1, etc.) wurde entworfen, um stoß- bzw. paketartige Verkehrsszenarien zu handhaben, und wurde also bemessen, um die Spitzenbandbreite aufrechtzuerhalten. Anders ausgedrückt, verursachen potentielle Stoß- oder Paketartigkeit und lange Latenzen, dass Heimagent 300 eine pessimistische Menge von Betriebsmitteln für Cacheagenten 310A–310D (anfordernde Agenten) zuweisen muss. Als ein Beispiel von Heimagent 300 zu Cacheagent 310A ist in dem Fall, dass die Spitzendatenbandbreite X_A Gigabyte pro Sekunde (GBps) und die Latenz einer Transaktion ab dem Zeitpunkt, an dem sie von Cacheagent 310A an Heimagent 300 ausgegeben wird, bis zu dem Zeitpunkt, an dem der Abschluss an Cacheagent 310A zurückkehrt, L_A Nanosekunden (ns) ist, ist die Größe (N0) von Nachverfolgern durch (X_A·L_A)/64 gegeben unter der Annahme, dass jeder Nachverfolgungseintrag eine Größe von 64 Bytes aufweist.
Typischerweise ist die Latenz von (I/O)-Cacheagent 310D fast 1,5 mal so groß wie diejenige der Prozessorcacheagenten 310A–310C. Dies beruht darauf, dass die Pipeline für Cacheagent 310D näher an der E/A-Schnittstellenlogik beginnt, und typischerweise sind E/A-Einrichtungstaktgeschwindigkeiten 5 mal langsamer als diejenigen von Prozessoren. Tabelle 1 zeigt potentielle Latenz, Spitzendatenbandbreite und die Anzahl von Nachverfolgungseinträgen für ein DP-System.

Cacheagent Latenz (ns) Spitzen-BW (Gbps) Nachverfolgungseinträge

lokaler Cacheagent 100 12.8 20

entfernter Cacheagent 135 12.8 27

IOH-Cacheagent 175 12.8 35

Tabelle 1
Typischerweise wird die Anzahl von Nachverfolgungseinträgen (Ni) als ein Vielfaches von 2, 4 oder 8 gewählt, und daher wären die Größen, die für die Nachverfolger gewählt werden, 20, 28 bzw. 36. Eine große Anzahl von Nachverfolgungseinträgen und Puffer können eine signifikante Höhe von Leistungsverbrauch benötigen, so dass eine solche Architektur nicht optimal ist.
Zweitens ist unter den meisten Betriebsbedingungen der Verkehrsdurchsatz eines Systems ziemlich stoß- bzw. paketartig und bleibt nicht für längere Zeiträume bei einer Spitzenbandbreite. Selten wird die volle Anzahl von zugeordneten Nachverfolgungseinträgen verwendet.
Daher kann Leistungsverbrauch dadurch optimiert werden, dass die Anzahl aktiver Nachverfolgungseinträge anhand von Aktivität moduliert wird, wobei Cacheagenten (Quellen) befähigt sind, benötigte Betriebsmittel an einem Heimagenten (Ziel) durch Verwendung eines Nachrichtenschemas dynamisch zu verwalten. Dieses Nachrichtenschema wird wie unten beschrieben, als quellengesteuerte dynamische Leistungsverwaltung (source controlled dynamic power management (SCDPM)) bezeichnet.
4 ist ein Blockdiagramm eines Kernaktivitätsdetektors, der in einem dualen Prozessor eines Mehrprozessorsystems einer Ausführungsform der Erfindung verwendet wird. In einer Ausführungsform befinden sich die Kernaktivitätsdetektorschaltkreise in einem Cacheagenten. In dieser Ausführungsform ist der Cacheagent mit verschiedenen Kernen und einem gemeinsam benutzten Cache verbunden. Beispielsweise besteht jeder Prozessor aus mehreren Kernen und einem großen gemeinsam benutzten Cache mit assoziierter Cacheagentlogik, die Systemkohärenz und -anforderung an ein Speichersubsystem handhabt. In 4 ist die Prozessoraktivitätsdetektoreinheit (processor activity detector unit (PADA)) mit verschiedenen funktionellen Einheiten in dem Prozessor verbunden, um verwendbare Informationen zu erhalten. In diesem Beispiel ist der PADA-Block mit einem Ereignisbus einer jeweiligen Kernarchitektur verbunden (Nachverfolgung von jedem Kern zum PADA; eine Verwendungsanzeige der Fehladressenschlange (die ein Heimagentenbetriebsmittel verbrauchen kann), eine Prozessorleistungssteuereinheit (Processor Power Control Unit (PCU)), die den Leistungszustand des gesamten Prozessors steuert, und ein Guthabenverwendungsindikator von Heimstandort und Kern(en)). Anhand dieser Eingaben generiert der PADA ausdrückliche Nachrichten unter Verwendung der SCDPM-Schnittstelle, die mit einem Heim(Ziel)-Agenten zur richtigen Leistungseinstellung kommuniziert. In einer Ausführungsform wird die SCDPM-Schnittstelle in den verwandten Anwendungen diskutiert.

Die folgende Tabelle stellt eine Vielzahl von Architekturereigniszählern dar. In einer Ausführungsform ist das Verhalten einer oder mehrerer der Prozessorkerne anwendungsspezifisch. In dieser Ausführungsform werden einige oder alle der folgenden Architekturereigniszähler durch den Aktivitätsdetektor verwendet, der effektiv den gegenwärtigen Kernstatus repräsentiert und Leistungszustände festsetzt und definiert.

Architekturereignisse	Zählerschwellenwert	Zählerschwellenwert	Zählerschwellenwert	Zählerschwellenwert	Zählerschwellenwert	Zählerschwellenwert
Befehl zurückgezogen	X	X	X	X	X	hoch
Vorabrufzähler	niedrig	hoch	X	X	X	X
LLC-Fehler	niedrig	niedrig	hoch	X	X	X
TLB-Fehler	X	X	X	X	hoch	X
Verzweigungsfehler	niedrig	X	X	hoch	X	X
endgültige Entscheidung an Heimstandort	Strom abschalten	Strom einschalten	Strom einschalten	Strom einschalten	Strom einschalten	Strom einschalten

In einer Ausführungsform werden die Architekturereigniszähler verwendet, um das Vorhersagen stoß- oder paketartigen Verhaltens zu konservieren. Beispielsweise kann ein Kern eine große Erfahrung darin haben, dass viele Verzweigungsfehlvorhersagen oder viele Seitenfehler eine gute Indikation bevorstehender Ströme von Speicheranfragen sein kann. Es gibt außerdem andere Architekturereignisse, die dafür bekannt sind, beim Verstehen von Anwendungsverhalten zu helfen, das aufgenommen werden kann und einem Aktivitätsdetektor Einblicke im Anwendungsverhalten geben kann. Beispielsweise würde eine hohe Anzahl von LLC-Fehlern nahelegen, dass wir mehr Betriebsmittel im Heimagenten benötigen. In Tabelle 1 schlagen wir vor, dass das Heimagentenbetriebsmittelniveau wenigstens teilweise auf verschiedenen Architekturereigniszählern basieren sollte. Jedoch ist der beanspruchte Gegenstand nicht auf die Ausführungsform der Verwendung der gleichen Anzahl von Zählern beschränkt. Beispielsweise sind einige dieser Zähler kernbasiert, und eine paketweise Entscheidung kann getroffen werden, indem auf akkumulative Ergebnisse gesehen wird. Dem Fachmann ist das Verwenden einer anderen Teilmenge von Zählern, die auf Pakettyp, Anzahl von Kernen etc. basieren, bekannt.
Eine weitere Eingabe des PADA ist die Verwendung einer Kernguthaben/Anforderungsschlange. Beispielsweise kann der Verbrauch von Kernguthaben und seiner Anforderungsschlangenverwendung zum Verstehen gegenwärtigen Kernverhaltens verwendet werden. Ein Beispiel ist eine Situation, in der der Kern lediglich wenige Anforderungen an den Cacheagenten ausgibt. Daher zeigt dies eine effiziente Ausführung an. Anderenfalls zeigt ein Kern, der die meisten von allen jeweiligen Kernguthaben verbraucht, Erzeugen von Speicheranforderungen an. Als Konsequenz muss der Heimagent hochgefahren werden, um den Kernanforderungen standzuhalten.
Eine weitere Eingabe für den PADA ist der Heimguthabenpool. Beispielsweise zeigt ein Heimguthaben die Anzahl von Einträgen an, die gegenwärtig von dem jeweiligen Cacheagenten verbraucht werden. Daher könnte dies eine gute Anzeige sein, um Zielnachverfolgungseinträge herunterzufahren, falls freie Guthabenzähler für einen vorbestimmten Zeitraum gleichmäßig hoch sind.
Eine weitere Eingabe für den PADA ist die Verwendung der Fehladressenschlange. Beispielsweise ist die Fehladressenschlangenverwendung ein weiterer Hinweis darauf, ob der Kern einer Fülle von Cachefehlern begegnet und Speicheranforderung an den Heimagenten anfordert. In einer Ausführungsform können sowohl der Heimguthabenpool als auch die Fehladressenschlangenverwendung für einen Schwellenwertmechanismus verwendet werden, um den richtigen Leistungszustand der Heimagenten zu bestimmen.
Ein weitere Eingabe für den PADA ist der Leistungszustand der Kerne. In einer Ausführungsform sendet die PCU den Leistungszustand der Kerne an den PADA. Der Leistungszustand des jeweiligen Kerns kann für den Aktivitätsdetektor eine sehr nützliche Information darstellen. Beispielsweise erzeugt/erzeugen Kern(e) in höherem P-Zustand oder in C-Zustand geringe oder gar keine Anzahlen von Anforderungen an den Cacheagenten. Als Konsequenz kann man die Verwendungsfähigkeit von Heimnachverfolgungseinträgen bestimmen oder sogar vorhersagen. Beispielsweise ist ein Kern, der im Turbomodus ausgewählt wurde, ein guter Hinweis dafür, dass weitere Anforderungen von genau diesem Kern kommen werden. Während ein Kern, der gerade in den C-Zustand eingetreten ist, darauf hinweist, dass der Kern keine demnächst eintreffenden Anforderungen mehr erzeugt. Darüber hinaus ist klar, dass, falls alle Kerne in den C-Zustand eingetreten sind, eine Nachricht gesendet werden kann, um den Heimnachverfolger, der mit diesem Cacheagenten assoziiert ist, abzuschalten.
5 ist ein Verfahren für ein Flussdiagramm für Quellenlogik einer Ausführungsform der Erfindung. In diesem Flussdiagramm wird die PADA-Logikimplementation beschrieben, eine Stufe höher oder niedriger von Nt-Stufen je Zeitebene erleichtern bzw. zu ermöglichen. In einer Ausführungsform ist die Anzahl von Nt-Stufen benutzerdefiniert. Beispielsweise stellt N0 den Zustand dar, dass alle Betriebsmittel am Zielstandort komplett abgeschaltet werden. Demgegenüber legte Nmax nahe, dass alle Ziel-Heimbetriebsmittel hochgefahren werden. Daher legte die PADA-Logik in jedem Zeitintervall ein Hoch- oder Herabstufen um Nt-Stufen nahe. SCDPM wird anschließend solche Informationen verwenden, um die Heimagentenbetriebsmittel hoch-/herunterzufahren, wobei der vorgeschlagene Fluss, der in 5 abgebildet ist, verwendet wird. In dieser Ausführungsform bezeichnet das At die gegenwärtige aktive Nachverfolgungsstufe an dem Ziel, und Ct bezeichnet die gegenwärtige Nachverfolgungerverwendung an dem Ziel.
6 ist ein Verfahren für ein Flussdiagramm für einen Entscheidungsbaum für den Kernaktivitätsdetektor in einer Ausführungsform der Erfindung. In einer Ausführungsform stellt das Verfahren einen Entscheidungsbaum für eine PADA-Architektur dar. Beispielsweise stellt das Flussdiagramm ein Prioritätsschema für alle Informationen, die von dem Prozessoraktivitätsdetektor empfangen werden, dar. Als Konsequenz bestimmt es die richtige aktive Stufe des Heimagenten (Nt). Beispielsweise hat Leistungszustandsinformation des Prozessors in einer Ausführungsform Vorrang vor allen anderen Informationen. Daher wird, falls ein Prozessorpaket im C-Zustand ist, kein Verkehr zum Heimagenten gehen. Falls das Paket aktiv ist, vergleicht die PADA, um festzustellen, ob mehr oder weniger Kerne in den Leistungssparmodus eingetreten sind. Mehrere Kerne im C-Zustand legen nahe, dass die Heimbetriebsmittelverwendung fallen kann. Schließlich werden Schlangen-/Guthabenverwendung und Architekturereignisse verwendet, um die Aktivitätsstufe des Ziels einzustellen.
Es ist einzusehen, dass Bezugnahmen in dieser Spezifikation auf „eine (1) Ausführungsform” oder „eine Ausführungsform” bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder eine Eigenschaft, das/die in Verbindung mit der Ausführungsform beschrieben wird, in wenigstens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Daher wird betont und sollte eingesehen werden, dass zwei oder mehrere Bezugnahmen auf „eine Ausführungsform” oder „eine (1) Ausführungsform” oder „eine alternative Ausführungsform” in verschiedenen Teilen dieser Spezifikation nicht notwendigerweise alle auf die gleiche Ausführungsform bezogen sind. Darüber hinaus können die genauen Merkmale, Strukturen oder Charakteristiken kombiniert werden, wie es für eine oder mehrere Ausführungsformen der Erfindung passend ist.

Claims

Eine Vorrichtung, umfassend: eine Vielzahl erster Prozessorkerne, wobei jeder der ersten Prozessorkerne einen jeweiligen Guthabenzähler aufweist; und einen zweiten Prozessorkern, umfassend einen oder mehrere Nachverfolger, wobei jeder Nachverfolger mit einem der ersten Prozessorkerne assoziiert ist und eine vorbestimmte Anzahl von Nachverfolgereinträgen enthält, wobei jeder Nachverfolgereintrag einer Transaktion entspricht, die von dem jeweiligen Prozessorkern der ersten Prozessorkerne an den zweiten Prozessorkern ausgegeben wird, wobei die vorbestimmte Anzahl an Nachverfolgereinträgen der Größe nach auf die Anzahl von Transaktionen beschränkt ist, die von dem jeweiligen Prozessorkern der ersten Prozessorkerne an den zweiten Prozessorkern ausgegeben werden können; wobei jeder der Guthabenzähler der ersten Prozessorkerne zum Unterhalten eines Guthabenzählerwerts konfiguriert ist, der die Anzahl nicht benutzter Nachverfolgereinträge in dem jeweiligen Nachverfolger darstellt; wobei der zweite Prozessorkern zum Bestimmen einer aktiven Stufe jedes der ersten Prozessorkerne anhand des jeweiligen Guthabenzählerwerts konfiguriert ist
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Prozessorkern bestimmt, ob ein jeweiliger Prozessorkern der ersten Prozessorkerne hochgefahren werden muss, weil der jeweilige Prozessorkern Speicheranforderungen generiert, wobei ein jeweiliger Guthabenzählerwert verwendet wird, der einen bestimmten Schwellenwert übersteigt.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Guthabenzählerwerte verwendet werden, um eine Vorhersage von explosiv auftretenden Operationen zu erleichtern bzw. ermöglichen, so dass ein jeweiliger Prozessorkern der ersten Prozessorkerne mit einer großen Zahl von Verzweigungsfehlvorhersagen oder Seitenfehlern auf die Wahrscheinlichkeit einer Fülle von bevorstehenden Speicheranforderungen hinweist.
Ein Prozessorkern, der mit einer Vielzahl von ersten Prozessorkernen gekoppelt ist, umfassend: einen oder mehrere Nachverfolger, wobei jeder Nachverfolger mit einem der ersten Prozessorkerne assoziiert ist und eine vorbestimmte Anzahl von Nachverfolgereinträgen enthält, wobei jeder Nachverfolgereintrag einer Transaktion entspricht, die von dem jeweiligen Prozessorkern der ersten Prozessorkerne an den Prozessorkern ausgegeben wird, wobei die vorbestimmte Anzahl an Nachverfolgereinträgen der Größe nach auf die Anzahl von Transaktionen beschränkt ist, die von dem jeweiligen Prozessorkern der ersten Prozessorkerne an den zweiten Prozessorkern ausgegeben werden können; wobei jeder der Guthabenzähler der ersten Prozessorkerne zum Unterhalten eines Guthabenzählerwerts konfiguriert ist, der die Anzahl nicht benutzter Nachverfolgereinträge in dem jeweiligen Nachverfolger darstellt, wobei jeder der Prozessorkerne einen jeweiligen Guthabenzähler zum Unterhalten eines Guthabenzählerwerts enthält, der die Anzahl nicht benutzter Nachverfolgereinträge in dem jeweiligen Nachverfolger darstellt, wobei der Prozessorkern zum Bestimmen einer Stufe jedes der ersten Prozessorkerne anhand der jeweiligen Guthabenzählerwerte dient.
Prozessorkern nach Anspruch 4, wobei der Prozessorkern ferner konfiguriert ist, zu bestimmen, ob einer der ersten Prozessorkerne hochgefahren werden muss, weil der jeweilige Prozessorkern Speicheranforderungen erzeugt, wobei er einen jeweiligen Guthabenzählerwert verwendet, der einen vorbestimmten Schwellenwert übersteigt.
Prozessorkern nach Anspruch 4, dadurch gekennzeichnet, dass die Guthabenzähler verwendet werden, um eine Vorhersage von stoßartig auftretenden Operationen zu erleichtern bzw. ermöglichen, so dass ein Prozessorkern mit einer großen Anzahl von Verzweigungsfehlvorhersagen oder Seitenfehlern die Wahrscheinlichkeit einer Fülle bevorstehender Speicheranforderungen anzeigt.
Verfahren zum Bestimmen einer aktiven Leistungsstufe für einen ersten Prozessorkern, der mit einer Vielzahl von Prozessorkernen in einem integrierten Einrichtungspaket gekoppelt ist, umfassend: Unterhalten eines jeweiligen Guthabenzählerwerts an einem oder mehreren Guthabenzählern in einem jeweiligen Prozessorkern einer Vielzahl erster Prozessorkerne, wobei jeder der Guthabenzählerwerte die Anzahl nicht benutzter Nachverfolgereinträge in einem jeweiligen Nachverfolger der ersten Prozessorkerne darstellt, wobei jeder der Nachverfolger eine Anzahl von Nachverfolgereinträgen enthält, wobei jeder Nachverfolgereintrag einer Transaktion entspricht, die von dem jeweiligen Prozessorkern der ersten Prozessorkerne an einen zweiten Prozessorkern ausgegeben wird, wobei die vorbestimmte Anzahl von Nachverfolgereinträgen der Größe nach auf die Anzahl von Transaktionen beschränkt ist, die von dem jeweiligen Prozessorkern der ersten Prozessorkerne an den zweiten Prozessorkernen ausgegeben werden können; und Bestimmen einer aktiven Stufe jedes der ersten Prozessorkerne anhand des jeweiligen Guthabenzählerwerts.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die aktive Leistungsstufe des zweiten Prozessorkerns erhöht wird, wenn die Anzahl von ersten Prozessorkernen, die in einen Leistungssparzustand eingetreten sind, gegenüber dem früheren Zeitintervall abgenommen hat.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die aktive Leistungsstufe des zweiten Prozessorkerns abgesenkt wird, wenn sich die Anzahl von zweiten Prozessorkernen, die in einen Leistungssparzustand eingetreten ist, seit dem vorherigen Zeitintervall erhöht hat.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die aktive Leistungsstufe des eines ersten Prozessorkerns erhöht wird, wenn der jeweilige Guthabenzählwert und eine Fehladressenschlangenverwendung einen Schwellenwert übersteigt.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Vielzahl von Architekturereigniszählern mit einem zweiten Schwellenwert verglichen wird, falls der jeweilige Guthabenzählwert und die Fehladressenschlangenverwendung einen ersten Schwellenwert nicht übersteigt.