DE112004002399T5 - Flash memory device - Google Patents

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DE112004002399T5
DE112004002399T5 DE112004002399T DE112004002399T DE112004002399T5 DE 112004002399 T5 DE112004002399 T5 DE 112004002399T5 DE 112004002399 T DE112004002399 T DE 112004002399T DE 112004002399 T DE112004002399 T DE 112004002399T DE 112004002399 T5 DE112004002399 T5 DE 112004002399T5
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Wiley Eugene Moss Beach Hill
Haihong Milpitas Wang
Yider Campbell Wu
Bin Cupertino Yu
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Advanced Micro Devices Inc
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Abstract

Speicherbauelement (100) mit
einer ersten leitenden Schicht (130), wobei ein Bereich der ersten leitenden Schicht (120) als ein Sourcegebiet (1010) für das Speicherbauelement (100) dient;
einer leitenden Struktur (210), die auf der ersten leitenden Schicht (130) ausgebildet ist, wobei die leitende Struktur (210) ein erstes Ende und ein zu dem ersten Ende gegenüberliegendes zweites Ende aufweist, und wobei das erste Ende benachbart zu dem Bereich der ersten leitenden Schicht (120), der als das Sourcegebiet (1010) für das Speicherbauelement (100) dient, angeordnet ist, und wobei das zweite Ende als ein Draingebiet (1005) für das Speicherbauelement (100) dient;
mehreren dielektrischen Schicht (410 bis 430), die um mindestens einen Bereich der leitenden Struktur (210) herum ausgebildet ist, wobei mindestens eine der dielektrischen Schichten (410 bis 430) als eine schwebende Gateelektrode für das Speicherbauelement (100) dient; und
einem Steuergate (510) das über den mehreren dielektrischen Schichten (410 bis 430) gebildet...Memory device (100) with
a first conductive layer (130), wherein a portion of the first conductive layer (120) serves as a source region (1010) for the memory device (100);
a conductive structure (210) formed on the first conductive layer (130), the conductive structure (210) having a first end and a second end opposite the first end, and wherein the first end adjacent to the region of a first conductive layer (120) serving as the source region (1010) for the memory device (100), and the second end serving as a drain region (1005) for the memory device (100);
a plurality of dielectric layers (410 to 430) formed around at least a portion of the conductive structure (210), at least one of the dielectric layers (410 to 430) serving as a floating gate electrode for the memory device (100); and
a control gate (510) formed over the plurality of dielectric layers (410 to 430).

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Figure 00000001

Description

Technisches Gebiettechnical area

Die vorliegende Erfindung betrifft Speicherbauelemente und Verfahren zur Herstellung von Speicherbauelementen. Die vorliegende Erfindung ist insbesondere auf nicht flüchtige Speicherbauelemente anwendbar.The The present invention relates to memory devices and methods for the manufacture of memory components. The present invention is in particular non-volatile Memory devices applicable.

Hintergrund der Erfindungbackground the invention

Die zunehmenden Anforderungen für hohe Dichte und hohes Leistungsvermögen, die mit nicht flüchtigen Speicherbauelementen verknüpft sind, erfordern kleine Strukturgrößen, ohne Zuverlässigkeit und einen hohen Herstellungsdurchsatz zu beeinträchtigen. Die Größenreduzierung der Strukturelemente stellt jedoch eine Herausforderung im Hinblick auf die Grenzen konventioneller Fertigungsverfahren dar. Beispielsweise ist es auf Grund der Größenreduzierung von Strukturelementen schwierig, dass in einem Speicherbauelement die erwartete Datenverweilzeit erfüllt wird, beispielsweise eine Datenverweilzeit von 10 Jahren.The increasing demands for high density and high performance with non-volatile Linked memory devices are small structure sizes, with no reliability and require to affect a high manufacturing throughput. The size reduction However, the structural elements pose a challenge in terms of the limits of conventional manufacturing processes. For example it is due to the size reduction of structural elements difficult in a memory device the expected data retention time is met, for example one Data retention time of 10 years.

Überblick über die ErfindungOverview of the invention

Ausführungsformen der vorliegenden Erfindung stellen ein nicht flüchtiges Speicherbauelement bereit, das unter Anwendung von Säulen- bzw. Verstrebungsstrukturen hergestellt ist. Oxid-Nitrid-Oxid- (ONO-) Schichten werden um die Säulenstrukturen herum gebildet und es wird eine Polysiliziumschicht oder eine Metallschicht über den ONO-Schichten hergestellt. Die Nitridschicht in den ONO-Schichten kann als Ladungsspeicherelektrode oder als eine schwebende bzw. potentialfreie Gateelektrode für das nicht flüchtige Speicherbauelement dienen. Die Polysiliziumschicht über der Metallschicht kann als das Steuergate für das nicht flüchtige Speicherbauelement dienen und kann von dem schwebenden Gate durch die obere Oxidschicht der ONO-Schichten getrennt sein.embodiments of the present invention provide a nonvolatile memory device this by using columnar or strut structures is made. Oxide-Nitride-Oxide- (ONO-) Layers are around the pillar structures around is formed and it is a polysilicon layer or a metal layer over the ONO layers produced. The nitride layer in the ONO layers may be referred to as Charge storage electrode or as a floating or potential-free Gate electrode for the non-volatile Memory device serve. The polysilicon layer over the Metal layer may serve as the control gate for the non-volatile memory device serve and can from the floating gate through the upper oxide layer the ONO layers are separated.

Weitere Vorteile und andere Merkmale der Erfindung sind teilweise in der folgenden Beschreibung dargelegt, und gehen zum Teil für den Fachmann auch durch Studium der folgenden Beschreibung oder durch Praktizierung der Erfindung hervor. Die Vorteile und Merkmale der Erfindung können insbesondere realisiert und erreicht werden in der Weise, wie dies in den angefügten Patentansprüchen dargelegt ist.Further Advantages and other features of the invention are partially in the following description, and in part for the expert also by studying the following description or by practicing of the invention. The advantages and features of the invention may in particular be realized and achieved in the manner as set forth in the appended claims is.

Gemäß der vorliegenden Erfindung werden die vorhergehenden und weitere Vorteile teilweise durch ein Speicherbauelement erreicht, das eine erste leitende Schicht, eine leitende Struktur, eine Anzahl von dielektrischen Schichten und ein Steuergate aufweist. Die leitende Struktur ist auf der ersten leitenden Schicht ausgebildet und ein Teil der ersten leitenden Schicht dient als ein Sourcegebiet für das Speicherbauelement. Die leitende Struktur besitzt ein erstes Ende und ein zweites Ende gegenüberliegend zu dem ersten Ende. Das erste Ende ist benachbart zu dem Bereich der ersten leitenden Schicht angeordnet, die als das Sourcegebiet dient, und das zweite Ende dient als ein Draingebiet für das Speicherbauelement. Die dielektrischen Schichten sind um mindestens einen Teil der leitenden Struktur herum gebildet und mindestens eine der dielektrischen Schichten dient als eine schwebende Gateelektrode für das Speicherbauelement. Das Steuergate ist über den dielektrischen Schichten ausgebildet.According to the present Invention will partially overcome the foregoing and other advantages achieves a memory device comprising a first conductive layer, a conductive structure, a number of dielectric layers and a control gate. The conductive structure is on the first one formed conductive layer and a part of the first conductive Layer serves as a source region for the memory device. The conductive structure has a first end and a second end opposite to the first end. The first end is adjacent to the area of disposed first conductive layer serving as the source region, and the second end serves as a drain region for the memory device. The Dielectric layers are at least part of the conductive Structure formed around and at least one of the dielectric layers serves as a floating gate electrode for the memory device. The Steuergate is about the formed dielectric layers.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst ein Speicherbauelement ein Substrat, eine erste isolierende Schicht, eine leitende Struktur, mehrere dielektrische Schichten und ein Steuergate. Die erste isolierende Schicht ist auf dem Substrat ausgebildet und eine leitende Struktur ist über der ersten isolierenden Schicht gebildet. Die leitende Struktur dient als ein Kanalgebiet für das Speicherbauelement. Die dielektrische Schichten sind um mindestens einen Teil der leitenden Struktur herum gebildet und mindestens eine der dielektrischen Schicht dient als eine Ladungsspeicherelektrode für das Speicherbauelement. Das Steuergate ist über den dielektrischen Schichten ausgebildet.According to one Another aspect of the present invention includes a memory device Substrate, a first insulating layer, a conductive structure, multiple dielectric layers and a control gate. The first insulating one Layer is formed on the substrate and a conductive structure is over first insulating layer formed. The conductive structure is used as a channel area for the memory device. The dielectric layers are at least about formed part of the conductive structure around and at least one of the dielectric layer serves as a charge storage electrode for the Memory device. The control gate is over the dielectric layers educated.

Gemäß einem weiteren Aspekt der Erfindung wird ein nicht flüchtiges Speicherarray bereitgestellt, das eine erste leitende Schicht, mehrere Strukturen, mehrere dielektrische Schichten und mindestens eine leitende Schicht umfasst. Die erste leitende Schicht ist auf einem Substrat ausgebildet und Bereiche der ersten leitenden Schicht dient als die Sourcegebiete für Speicherzellen in dem Speicherarray. Die Strukturen sind auf der ersten leitenden Schicht ausgebildet und jede der Strukturen dient als ein Kanalgebiet für eine der Speicherzellen. Die dielektrischen Schichten sind um Bereiche jeder der Strukturen herum ausgebildet, wobei mindestens eine der dielektrischen Schichten als eine Ladungsspeicherelektrode für eine der Speicherzellen dient. Die mindestens eine leitende Schicht ist über den mehreren dielektrischen Schichten für jede der Speicherzellen ausgebildet.According to one Another aspect of the invention provides a non-volatile memory array. a first conductive layer, multiple structures, multiple dielectric layers Layers and at least one conductive layer comprises. The first conductive layer is formed on a substrate and areas the first conductive layer serves as the source regions for memory cells in the storage array. The structures are on the first conductive Layer formed and each of the structures serves as a channel region for one the memory cells. The dielectric layers are around areas each of the structures formed around, wherein at least one of dielectric layers as a charge storage electrode for one of Memory cells is used. The at least one conductive layer is over the formed a plurality of dielectric layers for each of the memory cells.

Weitere Vorteile und Merkmale der vorliegenden Erfindung werden für den Fachmann auf der Grundlage der folgenden detaillierten Beschreibung offensichtlich. Die beschriebenen und gezeigten Ausführungsformen stellen eine Darstellung der aktuell besten Art und Ausführung, der Erfindung. Die Erfindung kann Modifizierungen in diversen offenkundigen Belangen aufweisen, ohne von der Erfindung abzuweichen. Daher sind die Zeichnungen nur als anschaulich und nicht als einschränkend zu betrachten.Further Advantages and features of the present invention will become apparent to those skilled in the art based on the following detailed description. The described and shown embodiments provide an illustration the current best kind and execution, the invention. The invention may be subject to modifications in various obvious Have matters without departing from the invention. Therefore are the drawings only as illustrative and not restrictive consider.

Kurze Beschreibung der ZeichnungenShort description the drawings

Es wird Bezug genommen auf die begleitenden Zeichnungen, in denen Elemente mit der gleichen Bezugszahl durchwegs gleiche Elemente repräsentieren.It Reference is made to the accompanying drawings, in which elements consistently represent the same elements with the same reference number.

1 ist ein Querschnitt, der beispielhafte Schichten zeigt, die zur Herstellung von Säulen- bzw. Verstrebungsstrukturen gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden können; 1 Fig. 3 is a cross-sectional view showing exemplary layers that may be used to make pillar structures in accordance with an embodiment of the present invention;

2 ist eine perspektivische Ansicht, die eine Reihe von Säulenstrukturen zeigt, die gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung hergestellt sind; 2 FIG. 12 is a perspective view showing a series of pillar structures made in accordance with an exemplary embodiment of the present invention; FIG.

3 ist ein Querschnitt, der die Herstellung einer isolierenden Schicht auf dem Bauelement aus 2 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt; 3 is a cross-section that involves making an insulating layer on the device 2 according to an exemplary embodiment of the present invention;

4 ist ein Querschnitt, der die Herstellung dielektrischer Schichten um die Säulenstrukturen aus 3 herum gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt; 4 FIG. 12 is a cross section illustrating the formation of dielectric layers around the pillar structures. FIG 3 around according to an exemplary embodiment of the present invention;

5 ist ein Querschnitt, der die Herstellung eines Steuergatematerials auf dem Bauelement aus 4 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt; 5 is a cross-section illustrating the manufacture of a control gate material on the device 4 according to an exemplary embodiment of the present invention;

6 ist eine Draufsicht, die das Bauelement aus 5 zeigt, nachdem das Steuergatematerial gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung abgeschieden ist; 6 is a plan view that makes up the device 5 shows after the control gate material according to an exemplary embodiment of the present invention is deposited;

7 ist ein Querschnitt, der das Ätzen des Steuergatematerials aus 5 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt; 7 FIG. 12 is a cross section illustrating the etching of the control gate material. FIG 5 according to an exemplary embodiment of the present invention;

8 ist eine Draufsicht, die das Halbleiterbauelement aus 7 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt; 8th FIG. 12 is a plan view showing the semiconductor device. FIG 7 according to an exemplary embodiment of the present invention;

9 ist eine Querschnittsansicht, die die Herstellung einer Bitleitung des Bauelements aus 7 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt; 9 is a cross-sectional view showing the preparation of a bit line of the device 7 according to an exemplary embodiment of the present invention;

10 ist eine Querschnittsansicht des Bauelements aus 9 in der Reihenrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. 10 is a cross-sectional view of the device 9 in the row direction according to an exemplary embodiment of the present invention.

Beste Art zum Ausführen der ErfindungBest kind to run the invention

Die folgende detaillierte Beschreibung der Erfindung nimmt Bezug auf die begleitenden Zeichnungen. Die gleichen Bezugszeichen in unterschiedlichen Zeichnungen können gleiche oder ähnliche Elemente bezeichnen. Auch ist die folgende detaillierte Beschreibung nicht als Einschränkung der Erfindung zu verstehen. Vielmehr ist der Schutzbereich der Erfindung durch die angefügten Patentansprüche und ihre Äquivalente definiert.The The following detailed description of the invention makes reference the accompanying drawings. The same reference numbers in different Drawings can same or similar elements describe. Also, the following detailed description is not as a restriction to understand the invention. Rather, the scope of the invention through the attached Claims and their equivalents Are defined.

Implementierungen, die der vorliegenden Erfindung entsprechen, stellen nicht flüchtige Speicherbauelemente, elektrische löschbare Nur-Lese-Flash-Speicher- (EEPROM) Bauelemente und Verfahren zur Herstellung derartiger Bauelemente bereit.implementations in accordance with the present invention provide non-volatile memory devices, electric erasable Read-only flash memory (EEPROM) devices and methods for Preparation of such devices ready.

Das Speicherbauelement umfasst eine Säulen- bzw. Verstrebungsstruktur mit dielektrischen Schichten und eine Steuergateschicht, die um die Säulenstruktur herum ausgebildet ist. Eine oder mehrere der dielektrischen Schichten dienen als ein schwebendes bzw. potentialfreies Gate für das Speicherbauelement.The Memory device comprises a column or strut structure with dielectric layers and a control gate layer around the column structure is formed around. One or more of the dielectric layers serve as a floating gate for the memory device.

1 zeigt eine beispielhafte Querschnittsansicht eines Halbleiterbauelements 100, das gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet ist. In 1 umfasst ein Halbleiterbauelement 100 eine Silizium-auf-Isolator- (SOI-) Struktur, die ein Siliziumsubstrat 110 und eine vergrabene Oxidschicht 120, die darauf ausgebildet ist, umfasst. Die vergrabene Oxidschicht 120 kann auf dem Substrat 110 in konventioneller Weise hergestellt sein. In einer beispielhaften Ausführungsform weist die vergrabene Oxidschicht 120 Siliziumoxid, etwa SiO2, auf und kann eine Dicke im Bereich von ungefähr 500 Angstrom bis ungefähr 2000 Angstrom besitzen. 1 shows an exemplary cross-sectional view of a semiconductor device 100 , which is formed according to an embodiment of the present invention. In 1 includes a semiconductor device 100 a silicon-on-insulator (SOI) structure comprising a silicon substrate 110 and a buried oxide layer 120 that is formed on it includes. The buried oxide layer 120 can on the substrate 110 be prepared in a conventional manner. In an exemplary embodiment, the buried oxide layer 120 Silicon oxide, such as SiO 2 , and may have a thickness ranging from about 500 Angstroms to about 2000 Angstroms.

Eine niederohmige Schicht 130, etwa ein dotiertes Silizid oder „Salizid", kann auf der vergrabenen Oxidschicht 120 ausgebildet sein, um als das Sourcegebiet oder die Masse für das Halbleiterbauelement 100 zu dienen, wie dies nachfolgend detailliert beschrieben ist. In einer beispielhaften Ausführungsform besitzt die niederohmige bzw. die Schicht mit geringem Widerstand 130 eine Dicke im Bereich von ungefähr 100 Angstrom bis ungefähr 500 Angstrom.A low-resistance layer 130 , such as a doped silicide or "salicide", may be present on the buried oxide layer 120 be designed to be as the source region or the ground for the semiconductor device 100 to serve, as described in detail below. In an exemplary embodiment, the low resistance or low resistance layer has 130 a thickness in the range of about 100 angstroms to about 500 angstroms.

Eine Siliziumschicht 140 ist über der Schicht 130 ausgebildet. Die Siliziumschicht 140 kann monokristallines oder polykristallines Silizium mit einer Dicke im Bereich von ungefähr 200 Angstrom bis ungefähr 1000 Angstrom aufweisen. Die Siliziumschicht 140 wird verwendet, um Säulenstrukturen zu bilden, wie dies nachfolgend detailliert beschrieben ist.A silicon layer 140 is above the layer 130 educated. The silicon layer 140 may be monocrystalline or polycrystalline silicon having a thickness in the range of about 200 angstroms to about 1000 angstroms. The silicon layer 140 is used to form pillar structures, as described in detail below.

In alternativen Ausführungsformen der vorliegenden Erfindung weisen das Substrat 110 und die Schicht 140 andere Halbleitermaterialien, etwa Germanium oder Kombinationen aus Halbleitermaterialien, etwa Silizium-Germanium auf. Die vergrabene Oxidschicht 130 kann auch andere dielektrische Materialien aufweisen.In alternative embodiments of the present invention, the substrate 110 and the layer 140 other semiconductor materials, such as germanium or combinations of Halbleitermateriali en, such as silicon germanium. The buried oxide layer 130 may also include other dielectric materials.

Die Siliziumschicht 140 wird strukturiert und geätzt, um Strukturen 210 zu bilden, wie sie in der perspektivischen Ansicht aus 2 gezeigt sind. Beispielsweise wird ein Photolackmaterial über der Siliziumschicht 140 abgeschieden und strukturiert, woran sich das Ätzen der Bereiche der Siliziumschicht 140 anschließt, die nicht von dem Photolack bedeckt sind, um mehrere Reihen/Spalten aus zylindrischen säulenförmigen Strukturen 210 zu bilden, die auch als Säulenstrukturen 210 oder Verstrebungen bzw. Säulen 210 bezeichnet werden. In einer beispielhaften Ausführungsform wird die Siliziumschicht 140 in konventioneller Weise geätzt, wobei das Ätzen an der Schicht 130 anhält. Die Höhe der Säulenstrukturen 210 kann im Bereich von ungefähr 100 Angstrom bis ungefähr 1000 Angstrom und die Breite der Säulenstrukturen 210 kann im Bereich von ungefähr 100 Angstrom bis ungefähr 1000 Angstrom liegen. In einer Ausführungsform beträgt die Höhe und die Breite der Säulenstrukturen 210 500 Angstrom bzw. 200 Angstrom. Die Säulenstrukturen 210 können voneinander in lateraler Richtung um ungefähr 100 nm bis ungefähr 1000 nm beabstandet sein. Der Einfachheit halber sind in 2 zwei Reihen aus Säulenstrukturen 210 dargestellt, wobei jede Reihe fünf Säulenstrukturen 210 enthält. Es sollte jedoch beachtet werden, dass zusätzliche Reihen/Spalten aus Säulenstrukturen 210 hergestellt werden können. Nach der Herstellung der Säulenstrukturen 210 wird eine isolierende Schicht 310 über der Schicht 130 gebildet, wie dies in 3 gezeigt ist. Die isolierende Schicht 310 kann an den unteren Bereich der Säulen 210 anstoßen. In einer beispielhaften Ausführungsform umfasst die isolierende Schicht 310 ein Oxidmaterial, etwa SiO2, und die Dicke der isolierenden Schicht 310 liegt im Bereich von ungefähr 100 Angstrom bis ungefähr 500 Angstrom. Es können andere isolierende Materialien für die isolierende Schicht 310 bei Bedarf eingesetzt werden. Die isolierende Schicht 310 trennt elektrisch eine Reihe aus Säulen 210 von einer anderen Reihe.The silicon layer 140 is structured and etched to structures 210 to form as they look in the perspective view 2 are shown. For example, a photoresist material over the silicon layer 140 deposited and structured, followed by the etching of the areas of the silicon layer 140 which are not covered by the photoresist to form multiple rows / columns of cylindrical columnar structures 210 to form, also called pillar structures 210 or struts or columns 210 be designated. In an exemplary embodiment, the silicon layer becomes 140 etched in a conventional manner, wherein the etching on the layer 130 stops. The height of the column structures 210 can range from about 100 Angstroms to about 1000 Angstroms and the width of the pillar structures 210 may range from about 100 angstroms to about 1000 angstroms. In one embodiment, the height and the width of the pillar structures 210 500 angstroms or 200 angstroms. The pillar structures 210 may be spaced from each other in the lateral direction by about 100 nm to about 1000 nm. For the sake of simplicity, in 2 two rows of column structures 210 shown, each row five columnar structures 210 contains. However, it should be noted that additional rows / columns of columnar structures 210 can be produced. After the preparation of the pillar structures 210 becomes an insulating layer 310 over the layer 130 formed as in 3 is shown. The insulating layer 310 can be at the bottom of the columns 210 nudge. In an exemplary embodiment, the insulating layer comprises 310 an oxide material, such as SiO 2 , and the thickness of the insulating layer 310 is in the range of about 100 angstroms to about 500 angstroms. There may be other insulating materials for the insulating layer 310 be used if necessary. The insulating layer 310 electrically disconnects a series of columns 210 from another series.

Eine Reihe aus Schichten wird dann um die Säulen 210 herum gebildet. In einer beispielhaften Ausführungsform werden Oxid-Nitrid-Oxid- (ONO) dielektrische Schichten um die Säulen 210 herum gebildet. Beispielsweise wird eine Oxidschicht 410 um die Säulen 210 herum gebildet, wie in 4 gezeigt ist. In einer beispielhaften Ausführungsform kann die Oxidschicht 410 abgeschieden oder thermisch um die Säulen 210 herum mit einer Dicke im Bereich von ungefähr 100 Angstrom bis ungefähr 500 Angstrom aufgewachsen werden.A series of layers will then be around the pillars 210 formed around. In an exemplary embodiment, oxide-nitride-oxide (ONO) dielectric layers are grown around the pillars 210 formed around. For example, an oxide layer 410 around the pillars 210 formed around, as in 4 is shown. In an exemplary embodiment, the oxide layer 410 deposited or thermal around the columns 210 grown to a thickness in the range of about 100 angstroms to about 500 angstroms.

4 zeigt der Einfachheit halber den Querschnitt zweier Säulen 210. Es sollte beachtet werden, dass die Oxidschicht 410 um jede der Säulen 210 in ähnlicher Weise herum ausgebildet werden kann. Ferner sollte beachtet werden, dass die Oxidschicht 410 um alle freigelegten vertikalen Oberflächen der Säulen 210 herum gebildet werden kann. Ferner wird in einigen Ausführungsformen die Oxidschicht 410 über der obersten Fläche gebildet. In derartigen Implementierungen wird die obere Abdeckung in der nachfolgenden Bearbeitung entfernt, wie dies nachfolgend detailliert beschrieben ist. 4 shows the sake of simplicity, the cross section of two columns 210 , It should be noted that the oxide layer 410 around each of the columns 210 can be trained around in a similar manner. It should also be noted that the oxide layer 410 around all exposed vertical surfaces of the columns 210 can be formed around. Further, in some embodiments, the oxide layer becomes 410 formed over the top surface. In such implementations, the top cover is removed in subsequent processing, as described in detail below.

Als nächstes wird eine Nitridschicht 420 um die Oxidschicht 410 gebildet, wie in 4 gezeigt ist. In einer beispielhaften Ausführungsform kann die Nitridschicht 420 bis zu einer Dicke im Bereich von ungefähr 100 Angstrom bis 500 Angstrom abgeschieden werden. Eine weitere Oxidschicht 430 kann dann um die Schicht 420 herum gebildet werden, wie in 4 gezeigt ist. In einer beispielhaften Ausführungsform wird die Oxidschicht 430 abgeschieden oder thermisch aufgewachsen mit einer Dicke im Bereich von ungefähr 100 Angstrom bis ungefähr 500 Angstrom. Die Schichten 410 bis 430 bilden ein ONO-Ladungsspeicherdielektrikum für das nachfolgend gebildete Speicherbauelement. Insbesondere kann die Nitridschicht 420 als eine schwebende Gateelektrode und die oberste Oxidschicht 430 kann als ein Zwischengatedielektrikum dienen.Next is a nitride layer 420 around the oxide layer 410 formed as in 4 is shown. In an exemplary embodiment, the nitride layer 420 to a thickness in the range of about 100 angstroms to 500 angstroms. Another oxide layer 430 can then go to the layer 420 be formed around, as in 4 is shown. In an exemplary embodiment, the oxide layer becomes 430 deposited or thermally grown to a thickness in the range of about 100 angstroms to about 500 angstroms. The layers 410 to 430 form an ONO charge storage dielectric for the subsequently formed memory device. In particular, the nitride layer 420 as a floating gate electrode and the uppermost oxide layer 430 can serve as an intermediate gate dielectric.

Es wird dann eine Siliziumschicht 510 über dem Halbleiterbauelement 100 gebildet, wie in 5 gezeigt ist. Die Siliziumschicht 510 kann als Gatematerial für eine nachfolgend hergestellte Steuergateelektrode dienen. In einer beispielhaften Ausführungsform umfasst die Siliziumschicht 510 Polysilizium, das unter Anwendung einer konventionellen chemischen Dampfabscheidung (CVD) bis zu einer Dicke im Bereich von ungefähr 100 Angstrom bis ungefähr 1000 Angstrom abgeschieden wird. Alternativ können andere Halbleitermaterialien, etwa Germanium oder Kombinationen aus Silizium und Germanium oder diverse Metalle als das Gatematerial verwendet werden.It then becomes a silicon layer 510 over the semiconductor device 100 formed as in 5 is shown. The silicon layer 510 may serve as a gate material for a subsequently produced control gate electrode. In an exemplary embodiment, the silicon layer comprises 510 Polysilicon deposited using conventional chemical vapor deposition (CVD) to a thickness in the range of about 100 angstroms to about 1000 angstroms. Alternatively, other semiconductor materials, such as germanium or combinations of silicon and germanium, or various metals may be used as the gate material.

Die Siliziumschicht 510 kann strukturiert und geätzt werden, wobei die Ätzung an der isolierenden Schicht 310 anhält. Beispielsweise zeigt 6 eine Draufsicht des Halbleiterbauelements 100 gemäß der vorliegenden Erfindung, nachdem die Siliziumschicht 510 geätzt ist, um Siliziumreihen zu bilden, die als 610 und 620 bezeichnet sind. Gemäß 6 enthalten die Reihen 610 und 620 jeweils 5 Säulen 210 (die als gestrichelte Linien gezeigt sind), die ONO-Schichten 410 bis 430 (die als gepunktete Linien gezeigt sind) umgeben die Säulen 210 und die Siliziumschicht 510, die die ONO-Schichten 410 bis 430 umgibt. Die isolierende Schicht 310 trennt elektrisch die Reihen 610 und 620 voneinander. Die Siliziumschicht 510, die in 6 gezeigt ist, ist im Wesentlichen eben zu der oberen Oberfläche der Säulen 210. In dieser Ausführungsform kann die Siliziumschicht 510, die in 5 gezeigt ist, so geätzt oder eingeebnet werden, dass sie im Wesentlichen eben zu der oberen Fläche der Säulen 210 ist.The silicon layer 510 can be patterned and etched, with the etching on the insulating layer 310 stops. For example, shows 6 a plan view of the semiconductor device 100 according to the present invention, after the silicon layer 510 is etched to form rows of silicon that as 610 and 620 are designated. According to 6 contain the rows 610 and 620 each 5 columns 210 (shown as dashed lines), the ONO layers 410 to 430 (shown as dotted lines) surround the columns 210 and the silicon layer 510 that the ONO layers 410 to 430 surrounds. The insulating layer 310 electrically disconnects the rows 610 and 620 from each other. The silicon layer 510 , in the 6 is substantially level with the top surface of the columns 210 , In this embodiment, the silicon layer 510 , in the 5 is shown to be etched or flattened to be substantially level with the top surface of the columns 210 is.

Die Siliziumschicht 510 kann dann geätzt werden, um einen oberen Bereich der Säulen 210 freizulegen. Beispielsweise wird die Siliziumschicht 510 zurückgeätzt, um die obere Fläche und den oberen Bereich der Säulen 210 freizulegen, wie in 7 gezeigt ist. In einer beispielhaften Ausführungsform werden ungefähr 100 Angstrom bis 500 Angstrom des oberen Bereichs der Säulen 210 nach dem Ätzen freigelegt. Während des Ätzprozesses wird der Bereich der Siliziumschicht 510, der zwischen den Säulen 210 angeordnet ist, durch die Isolierschicht 310 geätzt, wie in 7 gezeigt ist.The silicon layer 510 can then be etched to an upper area of the columns 210 expose. For example, the silicon layer becomes 510 etched back to the top surface and top of the columns 210 to expose, as in 7 is shown. In an exemplary embodiment, about 100 angstroms to 500 angstroms of the top of the columns 210 exposed after etching. During the etching process, the area of the silicon layer becomes 510 that is between the pillars 210 is arranged through the insulating layer 310 etched, as in 7 is shown.

8 zeigt eine Draufsicht des Halbleiterbauelements 100, nachdem die Siliziumschicht geätzt ist, um den oberen Bereich der Säulen 210 freizulegen. In 8 umfasst das Halbleiterelement 100 Spalten aus Säulen 210, die als 810 bis 850 bezeichnet sind, die von den ONO-Schichten 410 bis 430 und dem Polysilizium 510 umgeben sind. Die isolierende Schicht 310 trennt die Spalten 810 bis 850. 8th shows a plan view of the semiconductor device 100 After the silicon layer is etched, around the top of the pillars 210 expose. In 8th includes the semiconductor element 100 Columns of columns 210 , as 810 to 850 are designated by the ONO layers 410 to 430 and the polysilicon 510 are surrounded. The insulating layer 310 separates the columns 810 to 850 ,

Als nächstes wird ein Metall, etwa Aluminium oder Kupfer, abgeschieden und auf dem Halbleiterbauelement 100 strukturiert, um eine Metallschicht 910 zu bilden, wie dies in 9 gezeigt ist. Die Dicke der Metallschicht 910 kann im Bereich von ungefähr 200 Angstrom bis ungefähr 2000 Angstrom liegen. Gemäß 9 kann die Metallschicht 910 als eine Bitleitung für das Halbleiterbauelement 100 dienen. Ein Bitleitungsdecodierer (nicht gezeigt) kann mit der Metallleitung 910 verbunden sein, um die Programmierung oder das Auslesen von Daten aus dem Speicherbauelement 100 zu ermöglichen.Next, a metal, such as aluminum or copper, is deposited and deposited on the semiconductor device 100 structured to a metal layer 910 to form, like this in 9 is shown. The thickness of the metal layer 910 may range from about 200 angstroms to about 2000 angstroms. According to 9 can the metal layer 910 as a bit line for the semiconductor device 100 serve. A bitline decoder (not shown) may connect to the metal line 910 be connected to the programming or reading data from the memory device 100 to enable.

10 zeigt eine beispielhafte Querschnittsansicht eines Halbleitebauelements 100 in der Richtung der Reihen. Jede der Säulen 210, die umgebenden ONO-Schichten 410 bis 430 und die Gateschicht 510 können als eine Speicherzelle in einem Speicherarray dienen. Gemäß 4 kann der obere Bereich der Säulen 210, der als 1005 bezeichnet ist, als das Draingebiet für eine Speicherzelle dienen, und der Bereich der Schicht 130, der an den unteren Bereich der Säulen 210 anstößt und als 1010 bezeichnet ist, kann als das Sourcegebiet für die Speicherzelle in dem Halbleiterbauelement 100 dienen. Daher ist der Kanal der Speicherzelle in der vertikalen Säule 210 gebildet. 10 shows an exemplary cross-sectional view of a semiconductor device 100 in the direction of the rows. Each of the columns 210 , the surrounding ONO layers 410 to 430 and the gate layer 510 may serve as a memory cell in a memory array. According to 4 can be the top of the columns 210 who as 1005 is designated as the drain region for a memory cell, and the region of the layer 130 attached to the lower part of the columns 210 abuts and as 1010 may be referred to as the source region for the memory cell in the semiconductor device 100 serve. Therefore, the channel of the memory cell is in the vertical column 210 educated.

Die Source/Drain-Gebiete 1010 und 1005 können auf der Grundlage der speziellen Anforderungen des fertigen Bauelements dotiert werden. Beispielsweise können n- oder p-Verunreinigungen in die Source/Drain-Gebiete 1010 und 1005 implantiert werden. Beispielsweise kann ein n-Dotiermittel, etwa Phosphor, mit einer Dosis von ungefähr 10 × 1019 Atome/cm2 bis ungefähr 1 × 1020 Atome/cm2 und einer Implantationsenergie von ungefähr 10 keV bis ungefähr 50 keV implantiert werden. Alternativ kann ein p-Dotiermittel, etwa Bor, mit ähnlicher Dosis und Implantationsenergie implantiert werden. Die speziellen Implantationsdosierungen und Energien können auf der Grundlage der Erfordernisse des fertigen Bauelements ausgewählt werden. Der Fachmann ist in der Lage, den Source/Drain-Implantationsprozess auf der Grundlage der Schaltungserfordernisse zu optimieren. Des weiteren können die Source/Drain-Gebiete 1010 und 1005 in einem früheren Schritt bei der Herstellung des Halbleiterbauelements 100 dotiert werden, etwa vor der Herstellung der ONO-Schichten 410. Des weiteren können diverse Abstandshalter und geneigte Implantationsprozesse angewendet werden, um die Position der Source/Drain-Übergänge auf der Grundlage spezieller Schaltungserfordernisse zu steuern. Eine Aktivierungsausheizung kann ausgeführt werden, um die Source/Drain-Gebiete 1010 und 1005 zu aktivieren.The source / drain regions 1010 and 1005 can be doped based on the specific requirements of the finished device. For example, n- or p-type impurities can enter the source / drain regions 1010 and 1005 be implanted. For example, an n-type dopant, such as phosphorus, may be implanted at a dose of about 10 x 10 19 atoms / cm 2 to about 1 x 10 20 atoms / cm 2 and an implant energy of about 10 keV to about 50 keV. Alternatively, a p-type dopant, such as boron, may be implanted with similar dose and implantation energy. The particular implant dosages and energies may be selected based on the requirements of the finished device. One skilled in the art will be able to optimize the source / drain implantation process based on the circuit requirements. Furthermore, the source / drain regions 1010 and 1005 in an earlier step in the manufacture of the semiconductor device 100 be doped, for example, before the preparation of the ONO layers 410 , Furthermore, various spacers and inclined implantation processes may be employed to control the position of the source / drain junctions based on particular circuit requirements. Activation heating may be performed to the source / drain regions 1010 and 1005 to activate.

Das resultierende Halbleiterbauelement 100, das in 10 gezeigt ist, besitzt eine Silizium-Oxid-Nitrid-Oxid-Silizium- (SONOS) Struktur. D. h., das Halbleiterbauelement 100 umfasst eine Siliziumsäulenstruktur 210 mit ONO-Dielektrikumsschichten 410 bis 430 und einem darauf ausgebildeten Siliziumsteuergate 510. Die Säulenstrukturen 210 dienen als ein Kanalgebiet oder Substratelektrode für das Speicherbauelement und die ONO-Schichten 410 bis 430 dienen als eine Ladungsspeicherstruktur.The resulting semiconductor device 100 , this in 10 has a silicon-oxide-nitride-oxide-silicon (SONOS) structure. That is, the semiconductor device 100 includes a silicon pillar structure 210 with ONO dielectric layers 410 to 430 and a silicon control gate formed thereon 510 , The pillar structures 210 serve as a channel region or substrate electrode for the memory device and the ONO layers 410 to 430 serve as a charge storage structure.

Das Halbleiterbauelement 100 kann als nicht flüchtiges Speicherbauelement, etwa ein NOR-Flash-EEPROM fungieren. Das Programmierern wird bewerkstelligt, indem eine Vorspannung, beispielsweise ungefähr 10 Volt, an das Steuergate 510 angelegt wird. D. h., wenn die Vorspannung an das Steuergate 510 angelegt wird, können Elektronen von den Source/Drain-Gebieten 1010 und 1005 in die schwebende Gateelektrode (beispielsweise die Nitridschicht 420) tunneln. Das Löschen kann bewerkstelligt werden, indem eine Vorspannung von ungefähr 10 Volt an das Steuergate 510 angelegt wird. Während des Löschens können Elektronen aus der schwebenden Gateelektrode (beispielsweise der Nitridschicht 420) in die Source/Drain-Gebiete 1010 und 1005 tunneln.The semiconductor device 100 may act as a non-volatile memory device, such as a NOR flash EEPROM. The programmer is accomplished by applying a bias voltage, such as approximately 10 volts, to the control gate 510 is created. D. h., When the bias to the control gate 510 can be applied to electrons from the source / drain regions 1010 and 1005 in the floating gate electrode (for example, the nitride layer 420 ) tunnels. The erase can be accomplished by applying a bias voltage of approximately 10 volts to the control gate 510 is created. During erasing, electrons may be released from the floating gate electrode (eg, the nitride layer 420 ) into the source / drain regions 1010 and 1005 tunnel.

Das in den 9 und 10 gezeigte Halbleiterbauelement 100 kann verwendet werden, um ein nicht flüchtiges Speicherarray zu bilden. Beispielsweise sind in dem Halbleiterbauelement 100 in den 9 und 10 zwei Speicherzellen gezeigt, die jeweils verwendet werden können, um ein einzelnes Informationsbit zu speichern. Gemäß einer beispielhaften Ausführungsform werden mehrere Speicherzellen, ähnlich zu jenen, wie sie in den 9 und 10 gezeigt sind, verwendet, um ein Speicherarray zu bilden. Beispielsweise werden eine Reihe von Bitleitungen, etwa die Bitleitung 910, die in 9 gezeigt ist, jeweils mit einer Zeile oder einer Spalte aus Säulen 210 verbunden. Eine Anzahl an Steuergates, etwa das Steuergate 510, das in 10 gezeigt ist, kann elektrisch mit einer Spalte oder einer Reihe aus Speicherzellen verbunden werden, die von den Bitleitungen 910 um 90 Grad versetzt sind und als Wortleitungen für das Speicherarray dienen. Ein Bitleitungsdecodierer (nicht gezeigt) und ein Wortleitungsdecodierer (nicht gezeigt) können dann mit den Bitleitungen 910 und den Wortleitungen 510 verbunden werden. Der Bitleitungsdecodierer und der Wortleitungsdecodierer können dann verwendet werden, um das Programmieren oder das Auslesen von Daten, die in jeder speziellen Zelle des Speicherarrays gespeichert sind, zu ermöglichen. In dieser Weise kann ein nicht flüchtiges Speicherarray mit hoher Packungsdichte hergestellt werden.That in the 9 and 10 shown semiconductor device 100 can be used to form a non-volatile storage array. For example, in the semiconductor device 100 in the 9 and 10 show two memory cells, each of which may be used to store a single bit of information. According to an exemplary embodiment, multiple feeds are provided similar to those found in the 9 and 10 shown used to form a memory array. For example, a series of bit lines, such as the bit line 910 , in the 9 is shown, each with a row or a column of columns 210 connected. A number of control gates, such as the control gate 510 , this in 10 can be electrically connected to a column or series of memory cells coming from the bitlines 910 offset by 90 degrees and serve as word lines for the memory array. A bitline decoder (not shown) and a wordline decoder (not shown) may then be connected to the bitlines 910 and the wordlines 510 get connected. The bitline decoder and the wordline decoder may then be used to facilitate the programming or reading of data stored in each particular cell of the memory array. In this way, a nonvolatile memory array with high packing density can be produced.

Somit wird gemäß der vorliegenden Erfindung ein Flash-Speicher-Bauelement unter Anwendung mehrerer vertikaler Säulenstrukturen gebildet. Vorteilhafterweise ermöglichen die Säulen 210, dass der Kanal für das Speicherbauelement in einer vertikalen Struktur gebildet wird, wodurch für das resultierende Speicherbauelement 100 eine erhöhte Packungsdichte im Vergleich zu konventionellen Flash-Speicherbauelementen erreicht wird. Die vorliegende Erfindung kann auch in einfacher Weise in die konventionelle Halbleiterfertigungsproduktion integriert werden.Thus, in accordance with the present invention, a flash memory device is formed using multiple vertical columnar structures. Advantageously, the columns allow 210 in that the channel for the memory device is formed in a vertical structure, whereby for the resulting memory device 100 an increased packing density is achieved compared to conventional flash memory devices. The present invention can also be easily integrated into conventional semiconductor manufacturing production.

In der vorhergehenden Beschreibung sind zahlreiche spezielle Details, etwa spezielle Materialien, Strukturen, Chemikalien, Prozesse, etc. dargestellt, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Jedoch kann die vorliegende Erfindung ohne Bezugnahme auf die speziell dargestellten Details praktiziert werden. In anderen Fällen sind gut bekannte Prozessstrukturen nicht detailliert beschrieben, um die Erfindung nicht unnötig zu verdunkeln.In the previous description are numerous specific details, such as special materials, structures, chemicals, processes, etc. presented to a thorough understanding to enable the present invention. However, the present Invention without reference to the details specifically illustrated be practiced. In other cases well-known process structures are not described in detail, not unnecessary to the invention to darken.

Die dielektrischen und leitenden Schichten, die bei der Herstellung eines Halbleiterbauelements gemäß der vorliegenden Erfindung verwendet sind, können durch konventionelle Abscheideverfahren aufgebracht werden. Beispielsweise können Metallisierungstechniken, etwa diverse Arten von CVD-Prozessen einschließlich des CVD bei geringem Druck (LPCVD) und verstärktes CVD (ECVD) eingesetzt werden.The dielectric and conductive layers used in the manufacture a semiconductor device according to the present invention Invention can be used be applied by conventional deposition. For example can Metallization techniques, such as various types of CVD processes including the Low pressure CVD (LPCVD) and enhanced CVD (ECVD).

Die vorliegende Erfindung ist bei der Herstellung von FinFET- bzw. StegFET-Halbleiterbauelementen und insbesondere bei FinFET-Bauelementen mit Strukturelementen von 100 nm und darunter anwendbar. Die vorliegende Erfindung ist für die Herstellung diverser anderer Halbleiterbauelemente anwendbar, und somit sind Details nicht dargelegt, um die vorliegende Erfindung nicht unnötig zu verdunkeln. Bei der Praktizierung der vorliegenden Erfindung werden konventionelle Photolithographie- und Ätzverfahren eingesetzt, und somit sind Details derartiger Verfahren nicht explizit hierin dargestellt. Obwohl eine Reihe von Prozessen zur Herstellung des Halbleiterbauelements aus 5 beschrieben ist, sollte verstanden werden, dass die Reihenfolge der Prozessschritte in anderen Ausführungsformen der vorliegenden Erfindung variiert werden kann.The present invention is applicable to the fabrication of FinFET and StegFET semiconductor devices, and more particularly to FinFET devices having feature sizes of 100 nm and below. The present invention is applicable to the production of various other semiconductor devices, and thus details are not set forth so as not to obscure the present invention unnecessarily. In practicing the present invention, conventional photolithography and etching techniques are employed, and thus details of such methods are not explicitly illustrated herein. Although a number of processes for the manufacture of the semiconductor device made 5 It should be understood that the order of process steps may be varied in other embodiments of the present invention.

Es sind lediglich die bevorzugten Ausführungsformen der Erfindung und einige Beispiele ihrer Vielseitigkeit gezeigt und in der vorliegenden Offenbarung beschrieben. Es sollte beachtet werden, dass die Erfindung in diversen anderen Kombinationen und Umgebungen einsetzbar ist und Modifizierungen innerhalb des Schutzbereichs des erfindungsgemäßen Konzepts, wie es hierin dargestellt ist, unterliegen kann.It are only the preferred embodiments of the invention and some examples of their versatility and in the present Revelation described. It should be noted that the invention can be used in various other combinations and environments and modifications within the scope of the inventive concept, as shown herein may be subject.

Ferner sollte kein Element, kein Vorgang oder keine Anweisung, die in der Beschreibung der vorliegenden Anmeldung verwendet sind, als wesentlich oder entscheidend für die Erfindung erachtet werden, sofern dies nicht explizit dargestellt ist. Auch der Artikel „ein, eine, einer", wie er hierin verwendet ist, beabsichtigt, dass ein oder mehrere Elemente mit eingeschlossen sind. Wenn lediglich ein Merkmal beabsichtigt ist, wird der Begriff „ein einzelnes" oder ein ähnlicher Ausdruck verwendet.Further should not have any item, action, or statement in the Description of the present application are used as essential or decisive for the invention are considered, unless explicitly shown is. Also the article " one, one ", like As used herein, it is intended that one or more elements are included. If only one characteristic is intended is the term "a single "or a similar one Expression used.

ZusammenfassungSummary

Ein Speicherbauelement (100) umfasst eine leitende Struktur (210), mehrere dielektrische Schichten (410 bis 430) und ein Steuergate (510). Die dielektrischen Schichten (410 bis 430) sind um die leitende Struktur (210) herum gebildet und das Steuergate (510) ist über den dielektrischen Schichten (410 bis 430) gebildet. Ein Bereich der leitenden Struktur (210) dient als ein Draingebiet (1005) für das Speicherbauelement (100) und mindestens eine der dielektrischen Schichten (410 bis 430) dient als eine Ladungsspeicherstruktur für das Speicherbauelement (100). Die dielektrischen Schichten (410 bis 430) können Oxid-Nitrid-Oxid-Schichten enthalten.A memory device ( 100 ) comprises a conductive structure ( 210 ), multiple dielectric layers ( 410 to 430 ) and a control gate ( 510 ). The dielectric layers ( 410 to 430 ) are around the conductive structure ( 210 ) and the control gate ( 510 ) is above the dielectric layers ( 410 to 430 ) educated. An area of conductive structure ( 210 ) serves as a drainage area ( 1005 ) for the memory device ( 100 ) and at least one of the dielectric layers ( 410 to 430 ) serves as a charge storage structure for the memory device ( 100 ). The dielectric layers ( 410 to 430 ) may contain oxide-nitride-oxide layers.

Claims (10)

Speicherbauelement (100) mit einer ersten leitenden Schicht (130), wobei ein Bereich der ersten leitenden Schicht (120) als ein Sourcegebiet (1010) für das Speicherbauelement (100) dient; einer leitenden Struktur (210), die auf der ersten leitenden Schicht (130) ausgebildet ist, wobei die leitende Struktur (210) ein erstes Ende und ein zu dem ersten Ende gegenüberliegendes zweites Ende aufweist, und wobei das erste Ende benachbart zu dem Bereich der ersten leitenden Schicht (120), der als das Sourcegebiet (1010) für das Speicherbauelement (100) dient, angeordnet ist, und wobei das zweite Ende als ein Draingebiet (1005) für das Speicherbauelement (100) dient; mehreren dielektrischen Schicht (410 bis 430), die um mindestens einen Bereich der leitenden Struktur (210) herum ausgebildet ist, wobei mindestens eine der dielektrischen Schichten (410 bis 430) als eine schwebende Gateelektrode für das Speicherbauelement (100) dient; und einem Steuergate (510) das über den mehreren dielektrischen Schichten (410 bis 430) gebildet ist.Memory device ( 100 ) with a first conductive layer ( 130 ), wherein a portion of the first conductive layer ( 120 ) as a source region ( 1010 ) for the memory device ( 100 ) serves; a conductive structure ( 210 ) on the first conductive layer ( 130 ), wherein the guide en Structure ( 210 ) has a first end and a second end opposite the first end, and wherein the first end is adjacent to the region of the first conductive layer (12); 120 ), which is considered the source region ( 1010 ) for the memory device ( 100 ), and wherein the second end serves as a drain region ( 1005 ) for the memory device ( 100 ) serves; multiple dielectric layer ( 410 to 430 ), which surround at least one area of the conductive structure ( 210 ), wherein at least one of the dielectric layers ( 410 to 430 ) as a floating gate electrode for the memory device ( 100 ) serves; and a control gate ( 510 ) that over the multiple dielectric layers ( 410 to 430 ) is formed. Speicherbauelement (100) nach Anspruch 1, wobei die leitende Struktur (210) eine im Wesentlichen zylindrische Form aufweist.Memory device ( 100 ) according to claim 1, wherein the conductive structure ( 210 ) has a substantially cylindrical shape. Speicherbauelement (100) nach Anspruch 2, wobei die leitende Struktur (210) eine Dicke im Bereich von ungefähr 100 Angstrom bis ungefähr 1000 Angstrom und eine Breite im Bereich von ungefähr 100 Angstrom bis ungefähr 1000 Angstrom aufweist.Memory device ( 100 ) according to claim 2, wherein the conductive structure ( 210 ) has a thickness in the range of about 100 angstroms to about 1000 angstroms and a width in the range of about 100 angstroms to about 1000 angstroms. Speicherbauelement (100) nach Anspruch 1, wobei die mehreren dielektrischen Schichten (410 bis 430) umfassen: eine erste Oxidschicht (410), die um die leitende Struktur (210) herum ausgebildet ist, eine Nitridschicht (420), die um die erste Oxidschicht (410) herum gebildet ist; eine zweite Oxidschicht (430), die um die Nitridschicht (420) herum gebildet ist, wobei die Nitridschicht (420) als die schwebende Gateelektrode dient.Memory device ( 100 ) according to claim 1, wherein the plurality of dielectric layers ( 410 to 430 ) comprise: a first oxide layer ( 410 ), which are around the management structure ( 210 ), a nitride layer ( 420 ) around the first oxide layer ( 410 ) is formed around; a second oxide layer ( 430 ) around the nitride layer ( 420 ) is formed around, wherein the nitride layer ( 420 ) serves as the floating gate electrode. Speicherbauelement (100) nach Anspruch 1, das ferner umfasst: ein Substrat (110); und eine vergrabene Oxidschicht (120), die auf dem Substrat (110) gebildet ist, wobei die erste leitende Schicht (130) auf der vergrabenen Oxidschicht (2) gebildet ist.Memory device ( 100 ) according to claim 1, further comprising: a substrate ( 110 ); and a buried oxide layer ( 120 ), which are on the substrate ( 110 ), wherein the first conductive layer ( 130 ) on the buried oxide layer ( 2 ) is formed. Speicherbauelement (100) mit einem Substrat (110), und einer ersten isolierenden Schicht (120), die auf dem Substrat (110) gebildet ist, wobei das Speicherelement (100) gekennzeichnet ist durch: eine leitende Struktur (210), die über der ersten isolierenden Schicht (120) gebildet ist, wobei die leitende Struktur (210) als ein Kanalgebiet für das Speicherbauelement (100) dient; mehrere dielektrische Schichten (410 bis 430), die um mindestens einen Bereich der leitenden Struktur (210) herum gebildet sind, wobei mindestens eine der dielektrischen Schichten (410 bis 430) als eine Ladungsspeicherelektrode für das Speicherbauelement (100) dient; und ein Steuergate (510), das über den mehreren dielektrischen Schichten (410 bis 430) gebildet ist.Memory device ( 100 ) with a substrate ( 110 ), and a first insulating layer ( 120 ), which are on the substrate ( 110 ) is formed, wherein the memory element ( 100 ) is characterized by: a conductive structure ( 210 ) overlying the first insulating layer ( 120 ), the conductive structure ( 210 ) as a channel region for the memory device ( 100 ) serves; several dielectric layers ( 410 to 430 ), which surround at least one area of the conductive structure ( 210 ) are formed, wherein at least one of the dielectric layers ( 410 to 430 ) as a charge storage electrode for the memory device ( 100 ) serves; and a control gate ( 510 ) over the plurality of dielectric layers ( 410 to 430 ) is formed. Speicherbauelement (100) nach Anspruch 6, das ferner umfasst: eine leitende Schicht (130), die zwischen der ersten isolierenden Schicht (120) und der leitenden Struktur (210) gebildet ist, wobei ein Bereich der leitenden Schicht (120) benachbart zu der leitenden Struktur (210) als ein Sourcegebiet (1010) für das Speicherbauelement (100) dient; und eine zweite isolierende Schicht (310), die auf der ersten leitenden Schicht (120) und benachbart zu einem unteren Bereich der leitenden Struktur (210) gebildet ist.Memory device ( 100 ) according to claim 6, further comprising: a conductive layer ( 130 ) between the first insulating layer ( 120 ) and the lead structure ( 210 ) is formed, wherein a portion of the conductive layer ( 120 ) adjacent to the conductive structure ( 210 ) as a source region ( 1010 ) for the memory device ( 100 ) serves; and a second insulating layer ( 310 ) on the first conductive layer ( 120 ) and adjacent to a lower portion of the conductive structure ( 210 ) is formed. Speicherbauelement (100) nach Anspruch 6, wobei die mehreren dielektrischen Schichten (410 bis 430) eine kombinierte Dicke im Bereich von ungefähr 300 Angstrom bis ungefähr 1500 Angstrom aufweisen.Memory device ( 100 ) according to claim 6, wherein the plurality of dielectric layers ( 410 to 430 ) have a combined thickness in the range of about 300 angstroms to about 1500 angstroms. Nicht-flüchtiges Speicherarray (100) mit: einer ersten leitenden Schicht (130), die auf einem Substrat (110) gebildet ist, wobei Bereiche der ersten leitenden Schicht (130) als Sourcegebiete für Speicherzellen in den Speicherarray dienen; mehreren Strukturen (210), die auf der ersten leitenden Schicht (130) gebildet sind, wobei jede der mehreren Strukturen (210) als ein Kanalgebiet für eine der Speicherzellen dient; mehreren dielektrischen Schichten (410 bis 430), die um Bereiche jeder der mehreren Strukturen (210) herum gebildet sind, wobei mindestens eine der mehreren dielektrischen Schichten (410 bis 430) als eine Ladungsspeicherelektrode für eine der Speicherzellen dient; und mindestens einer leitenden Schicht (510), die über den mehreren dielektrischen Schichten (410 bis 430) für jede der Speicherzellen gebildet ist.Non-volatile memory array ( 100 ) comprising: a first conductive layer ( 130 ) on a substrate ( 110 ), wherein regions of the first conductive layer ( 130 ) serve as source regions for memory cells in the memory array; several structures ( 210 ) on the first conductive layer ( 130 ), each of the several structures ( 210 ) serves as a channel region for one of the memory cells; multiple dielectric layers ( 410 to 430 ) around areas of each of the multiple structures ( 210 ) are formed, wherein at least one of the plurality of dielectric layers ( 410 to 430 ) serves as a charge storage electrode for one of the memory cells; and at least one conductive layer ( 510 ) over the multiple dielectric layers ( 410 to 430 ) is formed for each of the memory cells. Nicht-flüchtiges Speicherarray nach Anspruch 9, das ferner umfasst: mehrere Bitleitungen (910), wobei jede der mehreren Bitleitungen (910) eine Anzahl der mehreren Strukturen (210) kontaktiert, wobei die mindestens eine leitende Schicht (510) mehrere leitende Schichten (510) umfasst, und wobei jede der leitenden Schichten (510) eine Oberseite einer der mehreren dielektrischen Schichten, die mit einer Gruppe aus Speicherzellen verknüpft ist, kontaktiert und als eine Wortleitung für das nicht flüchtige Speicherarray (100) dient.The non-volatile memory array of claim 9, further comprising: a plurality of bit lines ( 910 ), each of the plurality of bit lines ( 910 ) a number of the several structures ( 210 ), wherein the at least one conductive layer ( 510 ) several conductive layers ( 510 ), and wherein each of the conductive layers ( 510 ) contacts an upper side of one of the plurality of dielectric layers associated with a group of memory cells and as a word line for the non-volatile memory array ( 100 ) serves.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923B4 (en) * 2002-05-10 2006-10-26 Infineon Technologies Ag Method for producing a non-volatile flash semiconductor memory
KR100598109B1 (en) * 2004-10-08 2006-07-07 삼성전자주식회사 Non-volatile memory devices and methods of the same
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US8785268B2 (en) * 2006-12-21 2014-07-22 Spansion Llc Memory system with Fin FET technology
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
JP5196500B2 (en) * 2007-05-24 2013-05-15 独立行政法人産業技術総合研究所 Storage element and reading method thereof
KR100878347B1 (en) * 2007-05-28 2009-01-15 한양대학교 산학협력단 Silicon Oxide Nitride Oxide Semiconductor memory device and Manufacturing method thereof
US7898021B2 (en) * 2007-10-26 2011-03-01 International Business Machines Corporation Semiconductor fin based nonvolatile memory device and method for fabrication thereof
KR100950044B1 (en) 2008-04-14 2010-03-29 한양대학교 산학협력단 Multi-bit flash memory device, flash memory, and apparatus and method for driving the flash memory device
US7781817B2 (en) * 2008-06-26 2010-08-24 International Business Machines Corporation Structures, fabrication methods, and design structures for multiple bit flash memory cells
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
JP6306233B1 (en) * 2017-02-28 2018-04-04 ウィンボンド エレクトロニクス コーポレーション Flash memory and manufacturing method thereof
US10276728B2 (en) * 2017-07-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including non-volatile memory cells
CN109285838B (en) * 2018-08-28 2023-05-02 中国科学院微电子研究所 Semiconductor memory device, method of manufacturing the same, and electronic apparatus including the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2877462B2 (en) * 1990-07-23 1999-03-31 株式会社東芝 Nonvolatile semiconductor memory device
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
JPH0878635A (en) * 1994-08-31 1996-03-22 Toshiba Corp Semiconductor memory device
DE19600422C1 (en) * 1996-01-08 1997-08-21 Siemens Ag Electrically programmable memory cell arrangement and method for its production
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6207515B1 (en) * 1998-05-27 2001-03-27 Taiwan Semiconductor Manufacturing Company Method of fabricating buried source to shrink chip size in memory array
JP4332278B2 (en) * 2000-03-10 2009-09-16 Ｏｋｉセミコンダクタ株式会社 Method for manufacturing nonvolatile memory
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6580124B1 (en) * 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
KR100483035B1 (en) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 A semiconductor memory and its production process
JP4770061B2 (en) * 2001-05-31 2011-09-07 ソニー株式会社 Nonvolatile semiconductor memory device and manufacturing method thereof
DE10130766B4 (en) * 2001-06-26 2005-08-11 Infineon Technologies Ag Vertical transistor, memory arrangement and method for producing a vertical transistor
KR100431489B1 (en) * 2001-09-04 2004-05-12 한국과학기술원 Flash memory element and manufacturing method
JP2003218242A (en) * 2002-01-24 2003-07-31 Hitachi Ltd Non-volatile semiconductor memory device and method of manufacturing the same
DE10220923B4 (en) 2002-05-10 2006-10-26 Infineon Technologies Ag Method for producing a non-volatile flash semiconductor memory
US6551880B1 (en) * 2002-05-17 2003-04-22 Macronix International Co., Ltd. Method of utilizing fabrication process of floating gate spacer to build twin-bit monos/sonos memory
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures

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Publication number Publication date
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GB2424518A (en) 2006-09-27

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