DE10347196B4

DE10347196B4 - Device for checking an interface

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Publication number: DE10347196B4
Application number: DE10347196.0A
Authority: DE
Inventors: Martin Huber; Frieder Kohler; Dipl.-Ing. Berhard (FH) Wastlhuber
Original assignee: Dr Johannes Heidenhain GmbH
Current assignee: Dr Johannes Heidenhain GmbH
Priority date: 2003-10-10
Filing date: 2003-10-10
Publication date: 2016-05-19
Anticipated expiration: 2023-10-11
Also published as: DE10347196A1

Abstract

Vorrichtung zur Überprüfung einer Schnittstelle (1) zwischen einer Steuerung (2) und einer oder mehreren Peripherieeinheiten (3), wobei die Schnittstelle (1) einen Adreßbus (A) zur Adressierung von Registern (4) in den Peripherieeinheiten (3) und einen Datenbus (D) zum Schreiben und Lesen von Daten in bzw. aus den Peripherieeinheiten (3) aufweist, mit einer an die Schnittstelle (1) angeschlossenen Überwachungsschaltung (5) mit einem Vergleichsregister (7), das mit einem Empfänger (6) vergleichbar ist, wobei erste Bitmuster (BM1) im Empfänger (6) aus Adreßbus (A) und Datenbus (D) gebildet sind, und wobei bei Nichtübereinstimmung von Empfänger (6) und Vergleichsregister (7) ein Alarmsignal (AL) erzeugbar ist, dadurch gekennzeichnet, daß durch ein Schaltwerk (8) der Inhalt des Vergleichsregisters (7) in der Form zweiter Bitmuster (BM2) nach einer vorgegeben Regel veränderbar ist, und daß durch einen Impulsgeber (10) bei Übereinstimmung von Empfänger (6) und Vergleichsregister (7), ein Impuls (P) an eine Watchdog-Schaltung (11) abgebbar ist, wobei durch die Watchdog-Schaltung (11) das Alarmsignal (AL) erzeugbar ist, wenn während einer definierten Zeitspanne kein Impuls (P) eintrifft, und daß durch die Steuerung (2) erste Bitmuster (BM1) entsprechend der Regel zum Verändern des Inhalts des Vergleichsregisters (7) über die Schnittstelle (1) als Pseudo-Schreibzugriff ausgebbar sind, bei dem kein real existierendes Register (4) angesprochen wird und dessen Schreibimpuls (W) auf einer Steuerleitung (S) der Schnittstelle (1) den Impuls (P) freigibt.Device for checking an interface (1) between a controller (2) and one or more peripheral units (3), wherein the interface (1) has an address bus (A) for addressing registers (4) in the peripheral units (3) and a data bus (D) for writing and reading data in or from the peripheral units (3), with a monitoring circuit (5) connected to the interface (1) with a comparison register (7) which is comparable to a receiver (6), wherein first bit patterns (BM1) in the receiver (6) of address bus (A) and data bus (D) are formed, and wherein in case of mismatch of the receiver (6) and comparison register (7) an alarm signal (AL) can be generated, characterized in that by a switching mechanism (8) the content of the comparison register (7) in the form of second bit pattern (BM2) is variable according to a predetermined rule, and that by a pulse generator (10) in accordance with the receiver (6) and Vergleichregiste r (7), a pulse (P) to a watchdog circuit (11) can be issued, wherein the alarm signal (AL) can be generated by the watchdog circuit (11) when no pulse (P) arrives during a defined period of time, and that by the controller (2) first bit pattern (BM1) according to the rule for changing the content of the comparison register (7) via the interface (1) as a pseudo-write access can be output in which no real existing register (4) is addressed and whose write pulse (W) on a control line (S) of the interface (1) releases the pulse (P).

Description

Die Erfindung betrifft eine Verfahren zur Überprüfung einer Schnittstelle zwischen einer Numerischen Steuerung und mehreren Peripherieeinheiten. Solche Schnittstellen bestehen aus einem Adreß- und einem Datenbus, über den Peripherieeinheiten an die Numerische Steuerung angeschlossen sind. Die Peripherieeinheiten und darin enthaltene Register können über den Adreßbus ausgewählt werden. Über den Datenbus können dann Daten in das ausgewählte Register geschrieben oder von dem ausgewählten Register der jeweiligen Peripherieeinheit gelesen werden. Den lesenden oder schreibenden Zugriff und dessen zeitlichen Ablauf regeln zusätzliche Steuerleitungen der Schnittstelle.The invention relates to a method for checking an interface between a numerical control and a plurality of peripheral units. Such interfaces consist of an address and a data bus, are connected via the peripheral units to the numerical control. The peripheral units and registers contained therein can be selected via the address bus. Data can then be written to the selected register or read from the selected register of the respective peripheral unit via the data bus. The read or write access and its temporal sequence are regulated by additional control lines of the interface.

Die Numerische Steuerung einer Werkzeugmaschine muß einerseits zahlreiche Sensoren (z. B. Positionsmeßgeräte) auslesen und andererseits Aktoren (z. B. Achsantriebe) mit Befehlen versorgen können. Werden die Sensoren und Aktoren über eine gemeinsame Schnittstelle angesprochen, kann eine große Zahl von solchen Peripherieeinheiten zustande kommen, die über die Schnittstelle mit der Steuerung kommunizieren.The numerical control of a machine tool on the one hand has to read numerous sensors (eg position measuring devices) and on the other hand can supply commands to actuators (eg axle drives). If the sensors and actuators are addressed via a common interface, a large number of such peripheral units can be established which communicate with the controller via the interface.

Es besteht nun das Problem, daß für sicherheitsgerichtete Anwendungen, wie sie im Bereich der Numerischen Steuerungen für Werkzeugmaschinen immer häufiger vorkommen, eine korrekte Funktion der Schnittstelle zwischen der Numerischen Steuerung und den Peripherieeinheiten sicher gestellt werden muß.There is now the problem that for safety-related applications, as they occur more frequently in the field of numerical control for machine tools, a correct function of the interface between the numerical control and the peripheral units must be ensured.

In sicherheitsgerichteten Numerischen Steuerungen ist es üblich, kritische Parameter (etwa Positionswerte) mittels doppelt ausgeführter Sensoren zu erfassen, die über zwei getrennte Schnittstellen abgefragt werden. Es ist aber sehr aufwendig, solche Schnittstellen doppelt auszuführen. Günstiger ist es, die Funktion einer einzelnen Schnittstelle in regelmäßigen Abständen automatisiert zu überprüfen. Diese Überprüfung muß dabei die komplette Schnittstelle umfassen, und außerdem so oft durchgeführt werden, daß ein neu auftretender Fehler so schnell erkannt wird, daß eine angeschlossene Werkzeugmaschine rechtzeitig gestoppt werden kann.In safety-related numerical control systems, it is common to record critical parameters (such as position values) using dual sensors, which are interrogated via two separate interfaces. However, it is very complicated to duplicate such interfaces. It is better to automatically check the function of a single interface at regular intervals. This check must include the entire interface, and also be performed so often that a newly occurring error is detected so quickly that a connected machine tool can be stopped in time.

Es sind bereits Überwachungsschaltungen bekannt, die sich der Kommunikation über eine Schnittstelle mit einem Mikroprozessor bedienen, um aus Sicherheitsgründen den Mikroprozessor selbst und die darauf ablaufenden Programme zu überwachen. Beim Ausfall eines solchen Mikroprozessors, etwa durch einen Softwarefehler wie einer Endlosschleife, die den Mikroprozessor blockiert, würde dann ein Alarm und damit z. B. eine Notabschaltung ausgelöst.Monitoring circuits are already known which use communication via an interface with a microprocessor in order to monitor the microprocessor itself and the programs running on it for safety reasons. In case of failure of such a microprocessor, such as a software error such as an infinite loop that blocks the microprocessor, then an alarm and thus z. B. triggered an emergency shutdown.

Eine solche Überwachungsschaltung ist aus der JP 02281343 A bekannt. Einem Empfänger wird hier ein Bitmuster bestehend aus den Leitungen des Adreß- und Datenbusses zugeleitet und mit dem Inhalt eines statischen Vergleichsregisters verglichen. Bei Übereinstimmung wird der Timer einer Watchdog-Schaltung zurückgesetzt, noch bevor die Watchdog-Schaltung einen Fehler melden kann. Bei Nichtübereinstimmung (bzw. bei Ausbleiben des entsprechend Bitmusters am Empfänger) wird die Watchdog-Schaltung nach kurzer Zeit ansprechen und einen Fehler melden. Eine solche Schaltung ist zur Überprüfung der Schnittstelle aber nur schlecht geeignet. Zwar können gravierende Probleme wie ein völlig durchtrenntes Schnittstellenkabel, oder der Kurzschluß aller Leitungen bei geeigneter Wahl des Bitmusters erkannt werden. Andere Fehler wie z. B. ein Klemmen einer einzelnen Daten- oder Adreßleitung der Schnittstelle auf einem festen Pegel können jedoch dann unerkannt bleiben, wenn der feste Pegel gerade dem geforderten Pegel auf dieser Datenleitung entspricht. Diese Überwachungsschaltung kann also nicht zur Funktionsprüfung einer Schnittstelle herangezogen werden.Such a monitoring circuit is from the JP 02281343 A known. A receiver is here supplied with a bit pattern consisting of the lines of the address and data bus and compared with the content of a static comparison register. If there is a match, the timer of a watchdog circuit is reset even before the watchdog circuit can report an error. If there is no match (or if the corresponding bit pattern on the receiver is missing), the watchdog circuit will respond after a short time and report an error. Such a circuit is only poorly suited for checking the interface. Although serious problems such as a completely severed interface cable, or the short circuit of all lines can be detected with a suitable choice of the bit pattern. Other errors such. As a terminal of a single data or address line of the interface at a fixed level, however, may remain unrecognized when the fixed level just corresponds to the required level on this data line. This monitoring circuit can therefore not be used for functional testing of an interface.

Auch die US 6609221 B1 offenbart eine Vorrichtung zur Überprüfung einer Schnittstelle mittels einer Überwachungsschaltung. Es werden Bitmuster über die Schnittstelle übertragen und mit einem Vergleichsregister verglichen. Bei Nichtübereinstimmung der Bitmuster wird ein Alarmsignal erzeugt. Dabei wird das Bitmuster im Vergleichsregister mittels einer Zustandsmaschine verändert.Also the US Pat. No. 6,609,221 B1 discloses a device for checking an interface by means of a monitoring circuit. Bit patterns are transmitted via the interface and compared with a comparison register. If the bit patterns do not match, an alarm signal is generated. The bit pattern in the comparison register is changed by means of a state machine.

Aufgabe der Erfindung ist es daher, eine Vorrichtung anzugeben, mit der die Schnittstelle zwischen einer Numerischen Steuerung und deren Peripherieeinheiten auf einfache Art und Weise überprüft werden kann.The object of the invention is therefore to provide a device with which the interface between a numerical control and the peripheral units can be checked in a simple manner.

Diese Aufgabe wird gelöst durch eine Vorrichtung mit den Merkmalen des Anspruches 1. Vorteilhafte Ausführungsformen ergeben sich aus den Merkmalen, die in den von Anspruch 1 abhängigen Ansprüchen aufgeführt sind.This object is achieved by a device having the features of claim 1. Advantageous embodiments result from the features that are listed in the dependent of claim 1 claims.

Es wird eine Vorrichtung zur Überprüfung einer Schnittstelle zwischen einer Steuerung und einer oder mehreren Peripherieeinheiten vorgeschlagen. Die Schnittstelle weist einen Adreßbus zur Adressierung der Peripherieeinheiten und einen Datenbus zum Schreiben und Lesen von Daten in bzw. aus den Peripherieeinheiten auf. Eine an die Schnittstelle angeschlossene Überwachungsschaltung mit einem Vergleichsregister, dessen Inhalt mit dem Inhalt eines Empfängers vergleichbar ist, der ein erstes Bitmuster gebildet aus Adreßbus und Datenbus enthält, kann bei Nichtübereinstimmung von Empfänger und Vergleichsregister ein Alarmsignal erzeugen. Durch ein Schaltwerk ist der Inhalt des Vergleichsregisters, bestehend aus zweiten Bitmustern, nach einer vorgegeben Regel veränderbar.A device is proposed for checking an interface between a controller and one or more peripheral units. The interface has an address bus for addressing the peripheral units and a data bus for writing and reading data to and from the peripheral units. A monitoring circuit connected to the interface and having a compare register whose content is comparable to the content of a receiver containing a first bit pattern formed of address bus and data bus may generate an alarm signal if the receiver and the compare register do not match. By a derailleur is the contents of the comparison register, consisting of second bit patterns, changeable according to a given rule.

Dank dem durch das Schaltwerk veränderlichen Inhalt des Vergleichsregisters kann nun eine Vielzahl von ersten bzw. zweiten Bitmustern geprüft werden. Wählt man die Bitmuster so, daß ihre Gesamtheit nur dann im Empfänger erzeugt werden kann, wenn Adreß- und Datenbus einwandfrei arbeiten, so ist eine vollständige Prüfung der Schnittstelle möglich.Thanks to the changeable content of the comparison register, a multiplicity of first and second bit patterns can now be checked. If one selects the bit patterns so that their entirety can only be generated in the receiver if the address and data bus are working properly, a complete check of the interface is possible.

Weitere Vorteile sowie Einzelheiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung einer bevorzugten Ausführungsform anhand der Figuren. Dabei zeigtFurther advantages and details of the present invention will become apparent from the following description of a preferred embodiment with reference to FIGS. It shows

1 eine Schnittstelle mit Überwachungsschaltung, und 1 an interface with monitoring circuitry, and

2 die Überwachungsschaltung im Detail. 2 the monitoring circuit in detail.

1 zeigt eine Schnittstelle 1, die eine Steuerung 2 mit Peripherieeinheiten 3 verbindet. Innerhalb der Peripherieeinheiten 3 befinden sich Register 4, die über den Adreßbus A der Schnittstelle 1 angesprochen werden können. Steuerleitungen S der Schnittstelle 1 entscheiden dann darüber, ob auf das angesprochene Register 4 ein lesender oder schreibender Zugriff über den Datenbus D der Schnittstelle 1 ausgeführt werden soll. Solche Steuerleitungen S transportieren z. B. einen Schreibimpuls W, der bewirkt, daß der aktuell am Datenbus D anliegende Wert in das aktuell adressierte Register 4 geschrieben und dort gespeichert wird. Andere Steuerleitungen S transportieren beispielweise einen Takt, der ein synchrones Arbeiten der Steuerung 2 und der Peripherieeinheiten 3 ermöglicht. 1 shows an interface 1 that a control 2 with peripheral units 3 combines. Within the peripheral units 3 there are registers 4 via the address bus A of the interface 1 can be addressed. Control lines S of the interface 1 then decide on whether to the addressed register 4 a read or write access via the data bus D of the interface 1 to be executed. Such control lines S transport z. B. a write pulse W, which causes the currently applied to the data bus D value in the currently addressed register 4 written and saved there. Other control lines S transport, for example, a clock that synchronous operation of the controller 2 and the peripheral units 3 allows.

Zusätzlich ist eine Überwachungsschaltung 5 an der Schnittstelle 1 angeschlossen. Diese Überwachungsschaltung 5 ist in 2 detailliert dargestellt.In addition, there is a monitoring circuit 5 at the interface 1 connected. This monitoring circuit 5 is in 2 shown in detail.

Ein Empfänger 6 ist mit dem Adreßbus A und dem Datenbus D der Schnittstelle 1 verbunden und enthält damit ein aus dem Adreßbus 1 und Datenbus 2 gebildetes erstes Bitmuster BM1.A receiver 6 is connected to the address bus A and the data bus D of the interface 1 connected and thus contains one from the address bus 1 and data bus 2 formed first bit pattern BM1.

Ein Vergleichsregister 7 enthält ein zweites Bitmuster BM2, das über ein Schaltwerk 8 veränderbar ist. Dieses Schaltwerk 8 ändert das zweite Bitmuster BM2 nach einer vorgegeben Regel.A comparison register 7 contains a second bitmap BM2, which is via a rear derailleur 8th is changeable. This rear derailleur 8th changes the second bit pattern BM2 according to a predetermined rule.

Ein Vergleicher 9 dient dazu, die ersten und zweiten Bitmuster BM1 und BM2 im Empfänger 6 bzw. Vergleichsregister 7 miteinander zu vergleichen. Fällt der Vergleich positiv aus, stimmen die Bitmuster BM1 und BM2 also überein, so wird dies einem Impulsgeber 10 mitgeteilt. Zu gegebener Zeit gibt dann der Impulsgeber 10 einen Impuls P an eine Watchdog-Schaltung 11 ab. Eine solche Watchdog-Schaltung erwartet innerhalb einer bestimmten Zeitspanne ΔT einen solchen Impuls P. Trifft ein solcher Impuls nicht rechtzeitig ein, so wird ein Alarmsignal AL erzeugt und abgegeben. Beim rechtzeitigen Eintreffen eines Impulses P beginnt die Zeitspanne ΔT von neuem, ein Alarmsignal AL wird nicht erzeugt.A comparator 9 serves to the first and second bit patterns BM1 and BM2 in the receiver 6 or comparison register 7 to compare with each other. If the comparison is positive, then the bit patterns BM1 and BM2 match, then this becomes a pulse generator 10 communicated. In due course, the pulse will be emitted 10 a pulse P to a watchdog circuit 11 from. Such a watchdog circuit expects such a pulse P within a certain period ΔT. If such a pulse does not arrive in time, an alarm signal AL is generated and delivered. When a pulse P arrives punctually, the period ΔT restarts, an alarm signal AL is not generated.

Eine Möglichkeit, ein bestimmtes erstes Bitmuster BM1 in den Empfänger 6 zu laden, besteht in einem Pseudo-Schreibzugriff über die Schnittstelle 1. Adreßbus A und Datenbus D werden durch die Steuerung 2 mit den gewünschten Werten (die zusammen das erste Bitmuster BM1 bilden) beaufschlagt, und über die Steuerleitung S wird ein Schreibzugriff mittels eines Schreibimpulses W ausgelöst. Dabei ist darauf zu achten, daß kein real existierendes Register 4 angesprochen wird.One way, a specific first bit pattern BM1 in the receiver 6 to load, is in a pseudo-write access through the interface 1 , Address bus A and data bus D are controlled by the controller 2 is applied with the desired values (which together form the first bit pattern BM1), and via the control line S a write access by means of a write pulse W is triggered. It is important to ensure that no real existing register 4 is addressed.

Die Steuerung 2 muß dafür natürlich die Regel kennen, nach der das zweite Bitmuster BM2 im Vergleichsregister 7 als Erwartungswert festgelegt wird. Eine einfache Realisierung könnte darin bestehen, im Schaltwerk 8 und in der Steuerung 2 identische Tabellen von ersten und zweiten Bitmustern BM1, BM2 abzulegen, die nacheinander verwendet werden.The control 2 must of course know the rule, after the second bit pattern BM2 in the comparison register 7 is determined as the expected value. A simple realization could be, in the rear derailleur 8th and in the controller 2 to store identical tables of first and second bit patterns BM1, BM2, which are used consecutively.

Eine weitere, besonders vorteilhafte Ausführung des Vergleichsregisters 7 und des Schaltwerkes 8 erreicht man, wenn als Vergleichsregister 7 ein Schieberegister zum Einsatz kommt, dessen Ausgang wieder mit seinem Eingang verbunden ist. Eine mögliche Gesamtheit aus Bitmustern BM1, BM2 könnte dann durch ein sogenanntes wanderndes Bit dargestellt werden:
(1000...), (0100...), (0010....), (0001...),..., (...0001)Another, particularly advantageous embodiment of the comparison register 7 and the rear derailleur 8th can be achieved if as a comparison register 7 a shift register is used whose output is again connected to its input. A possible set of bit patterns BM1, BM2 could then be represented by a so-called moving bit:
(1000 ...), (0100 ...), (0010 ....), (0001 ...), ..., (... 0001)

Eine logische ”1” wandert also vom ersten bis zum letzten Bit durch, dabei wird jede Leitung der Schnittstelle einmal auf logisch ”1” gesetzt, während alle anderen Leitungen auf logisch ”0” stehen. Für n Leitungen der Schnittstelle 1 werden so also n Bitmuster benötigt, um z. B. Kurzschlüsse, Nebenschlüsse und Leitungsunterbrechungen zu erkennen. Das Ablegen einer Tabelle in der Steuerung 2 und dem Schaltwerk 8 erübrigt sich, da die feste Regel (”Durchschieben einer logischen ”1”) in beiden Einheiten einfach implementierbar ist. Steuerung 2 und Schaltwerk 8 müssen sich lediglich auf einen gemeinsamen Start einigen, etwa beim Einschalten der Vorrichtung.A logical "1" thus travels from the first to the last bit, whereby each line of the interface is once set to logic "1", while all other lines are at logic "0". For n lines of the interface 1 So n bit patterns are needed so z. B. short circuits, shunts and line breaks. Storing a table in the controller 2 and the rear derailleur 8th is unnecessary because the fixed rule ("pushing through a logical" 1 ") in both units is easy to implement. control 2 and rear derailleur 8th only have to agree on a common start, such as when switching on the device.

Die Funktion der Steuerleitungen S der Schnittstelle 1 wird mit der beschriebenen Vorrichtung ebenfalls überwacht. So bewirkt beispielsweise eine Taktleitung überhaupt erst das weiterschalten der zweiten Bitmuster BM2 im Vergleichsregister 7 durch das Schaltwerk 8. Das Aussenden des Impulses P durch den Impulsgeber 10 ist mit der fallenden Flanke des Schreibimpulses W verknüpft, um die Auswertung des Vergleichers 9 immer zum gleichen Zeitpunkt vornehmen zu können. Bei einem Ausfall der Steuerleitungen würde also entweder das Schaltwerk 8 versagen (Unterbrechung der Taktleitung) und damit keine Gleichheit der Bitmuster BM1 und BM2 vorliegen, oder (bei unterbrochener Schreibimpulsleitung) es könnte kein Impuls P erzeugt werden. In beiden Fällen würde nach kurzer Zeit die Watchdog-Schaltung 11 ansprechen und ein Alarmsignal AL auslösen.The function of the control lines S of the interface 1 is also monitored with the described device. Thus, for example, a clock line causes only the further switching of the second bit pattern BM2 in the comparison register 7 through the rear derailleur 8th , The emission of the pulse P by the pulse generator 10 is associated with the falling edge of the write pulse W to the evaluation of the comparator 9 always be able to make at the same time. In case of failure of the control lines so either the rear derailleur 8th fail (interruption of the clock line) and thus no equality of the bit pattern BM1 and BM2 are present, or (in case of interrupted write pulse line), no pulse P could be generated. In both cases, after a short time, the watchdog circuit 11 respond and trigger an alarm signal AL.

In einer numerisch gesteuerten Werkzeugmaschine könnte ein solches Alarmsignal AL dazu verwendet werden, die Werkzeugmaschine in einen sicheren Zustand zu bringen, z. B. durch eine Notabschaltung.In a numerically controlled machine tool, such an alarm signal AL could be used to bring the machine tool to a safe state, e.g. B. by an emergency shutdown.

Die Watchdog-Schaltung 11 darf außer vom Impuls P nicht von der Schnittstelle 1 abhängen. Insbesondere benötigt sie einen eigenen Takt, damit sie auch bei Ausfall von Steuerleitungen S (z. B. Taktleitung) weiter arbeiten und das Verstreichen der Zeitspanne ΔT erkennen und ein Alarmsignal AL erzeugen kann.The watchdog circuit 11 may not except from the impulse P from the interface 1 depend. In particular, it requires its own clock, so that it can continue to operate even in the event of a failure of control lines S (eg, clock line) and detect the lapse of the time interval ΔT and generate an alarm signal AL.

Die beschriebene Vorrichtung stellt nun insbesondere dank der zusätzlichen Schutzschaltung 5 an der Schnittstelle 1 sicher, daß der Adreßbus A, der Datenbus D und die Steuerleitungen S, die zusammen die Schnittstelle 1 bilden, einwandfrei funktionieren. Grundprinzip ist dabei das Vergleichen zweier Bitmuster BM1, BM2 miteinander, die einmal von der Steuerung 2 selbst und unabhängig davon im Schaltwerk 8 nach einer festen Regel erzeugt werden. Die Gesamtheit der ersten Bitmuster BM1 läßt sich nur dann über die Schnittstelle 1 übertragen, wenn diese einwandfrei funktioniert Mißlingt die Übertragung auch nur eines der ersten Bitmuster BM1, so kann dies durch die (insbesondere dank der Watchdog-Schaltung 11) von der Steuerung 2 unabhängige Überwachungsschaltung 5 erkannt und mittels eines Alarmsignals AL signalisiert und entsprechend behandelt werden.The device described now provides in particular thanks to the additional protection circuit 5 at the interface 1 sure that the address bus A, the data bus D and the control lines S, which together form the interface 1 form, work flawlessly. The basic principle is to compare two bit patterns BM1, BM2 with each other, once by the controller 2 even and independently in the rear derailleur 8th be generated according to a fixed rule. The entirety of the first bit pattern BM1 can only be via the interface 1 transmit, if this works properly If the transmission fails even one of the first bit pattern BM1, this may be due to the (especially thanks to the watchdog circuit 11 ) from the controller 2 independent monitoring circuit 5 detected and signaled by means of an alarm signal AL and treated accordingly.

Es ist daher bei ausreichend kleiner Wahl der Zeitspanne ΔT möglich, auf eine redundante Ausführung der Schnittstelle 1 zu verzichten, und auch sicherheitskritische Daten über die Schnittstelle 1 zu übertragen. Der Aufwand für eine sicherheitsgerichtete Numerische Steuerung sinkt dadurch beträchtlich.It is therefore possible with a sufficiently small choice of the time .DELTA.T, to a redundant design of the interface 1 to give up, and also safety-critical data via the interface 1 transferred to. The expense of a safety-related numerical control is thereby considerably reduced.

Claims

Device for checking an interface ( 1 ) between a controller ( 2 ) and one or more peripheral units ( 3 ), the interface ( 1 ) an address bus (A) for addressing registers ( 4 ) in the peripheral units ( 3 ) and a data bus (D) for writing and reading data to and from the peripheral units ( 3 ) with one to the interface ( 1 ) connected monitoring circuit ( 5 ) with a comparison register ( 7 ) with a receiver ( 6 ), wherein first bit patterns (BM1) in the receiver ( 6 ) of address bus (A) and data bus (D) are formed, and wherein in case of mismatch of receiver ( 6 ) and comparison registers ( 7 ) an alarm signal (AL) can be generated, characterized in that by a switching mechanism ( 8th ) the contents of the comparison register ( 7 ) in the form of second bit patterns (BM2) is variable according to a predetermined rule, and that by a pulse generator ( 10 ) if the recipient agrees ( 6 ) and comparison registers ( 7 ), a pulse (P) to a watchdog circuit ( 11 ) is deliverable, whereby by the watchdog circuit ( 11 ) the alarm signal (AL) can be generated if no pulse (P) arrives during a defined period of time, and in that the controller ( 2 ) first bit patterns (BM1) according to the rule for changing the contents of the comparison register ( 7 ) via the interface ( 1 ) can be output as a pseudo-write access in which no real existing register ( 4 ) and its write pulse (W) on a control line (S) of the interface ( 1 ) releases the pulse (P).

Device according to Claim 1, characterized in that the rule for changing the content of the comparison register ( 7 ) so in the rear derailleur ( 8th ) is implemented in that a set of resulting second bit patterns (BM2) in the comparison register ( 7 ) only in the receiver ( 6 ) can be realized when the address bus (A) and the data bus (D) work properly.

Device according to one of the preceding claims, characterized in that the rule for changing the content of the comparison register ( 7 ) also in the controller ( 2 ) is implemented.

Device according to one of the preceding claims, characterized in that the release of the pulse (P) is associated with a falling edge of the write pulse (W).