Die
Erfindung bezieht sich auf eine Vorrichtung zur Erzeugung eines
Taktsignals und Dekodierung von Daten für ein kontaktloses integriertes
Schaltkreisbauelement sowie auf eine Verwendung derselben zur Datenwiederherstellung
für eine
kontaktlose integrierte Schaltkreiskarte.The
The invention relates to a device for producing a
Clock signal and decoding data for a contactless integrated
Circuit component as well as a use of the same for data recovery
for one
contactless integrated circuit card.
Seit
dem Aufkommen von Kreditkarten in den zwanziger Jahren des letzten
Jahrhunderts wurden eine Mehrzahl von elektronischen Informationskarten
entwickelt, wie Bezahlkarten, Kreditkarten, Identifikationskarten,
Warenhaus-Kundenkarten usw. In jüngerer
Zeit sind sogenannte integrierte Schaltkreiskarten (IC-Karten), bei
denen ein Minicomputer in der Karte integriert ist, wegen ihres
Komforts und ihrer Robustheit für
zahlreiche Anwendungen populär
geworden.since
the advent of credit cards in the twenties of the last
Century were a plurality of electronic information cards
such as payment cards, credit cards, identification cards,
Department store loyalty cards, etc. In younger
Time are so-called integrated circuit (IC) cards, at
which a minicomputer is integrated in the card because of its
Comfort and their robustness for
numerous applications popular
become.
Im
allgemeinen sind IC-Karten so gestaltet, dass ein dünnes Halbleiterbauelement
an einer Plastikkarte angebracht ist, welche die Größe einer
Kreditkarte besitzt. Verglichen mit einer herkömmlichen Kreditkarte, die einen
Streifen aus magnetischem Material beinhaltet, haben IC-Karten einige
Vorteile, wie hohe Stabilität, schreibgeschützte Daten
und hohe Sicherheit. Aus diesem Grund haben IC-Karten eine hohe
Akzeptanz als Multimedia-Informationsmedien der nächsten Generation
erhalten.in the
In general, IC cards are designed to be a thin semiconductor device
attached to a plastic card the size of a
Owns credit card. Compared with a conventional credit card, the one
Including strips of magnetic material, IC cards have some
Advantages, such as high stability, read-only data
and high security. Because of this, IC cards have a high
Acceptance as Next-Generation Multimedia Information Media
receive.
IC-Karten
können
grob in die Typen kontaktbehafteter IC-Karten, kontaktloser IC-Karten
(CICC) und Fernkopplungs-Kommunikationskarten (RCCC) klassifiziert
werden. Für
den CICC-Typ haben die Normen ISO und IEC ein spezielles System
für weltweite
Standardisierung gebildet. Insbesondere spezifiziert der internationale
Standard ISO/IEC 14443 die physikalischen Eigenschaften von Proximity-Karten,
Schnittstelle für
Hochfrequenzleistung und -signal, Initialisierung und Antikollision
sowie Übertragungsprotokoll.
Unter ISO/IEC 14443 beinhalten kontaktlose IC-Karten einen integrierten Schaltkreis
(IC), der Datenverarbeitungs- und/oder Speicherfunktionen
ausführt.
Die Möglichkeit
der Technologie kontaktloser Karten ist ein Ergebnis davon, dass ein
Signalaustausch über
induktive Kopplung mit einer Proximity-Kopplungseinheit, wie einem
Kartenleser, realisiert werden kann und der Karte Leistung ohne
Benutzung galvanischer Elemente zugeführt werden kann, d.h. ohne
einen ohmschen Pfad von einem externen Schnittstellenaufbau zum
integrierten Schaltkreis innerhalb der Karte. Ein Kartenleser erzeugt
ein energielieferndes Hochfrequenzfeld, das mit der Karte gekoppelt wird,
um Leistung zu übertragen,
und das für
Kommunikationszwecke moduliert wird. Die Frequenz dieses HF-Betriebsfeldes
liegt typisch bei 13,56MHz ± 7kHz.IC cards
can
roughly into the types of contact IC cards, contactless IC cards
(CICC) and Remote Communication Cards (RCCC)
become. For
For the CICC type, the ISO and IEC standards have a special system
for worldwide
Standardization formed. In particular, the international specifies
Standard ISO / IEC 14443 the physical properties of proximity cards,
Interface for
High frequency power and signal, initialization and anti-collision
as well as transmission protocol.
Under ISO / IEC 14443 contactless IC cards incorporate an integrated circuit
(IC), the data processing and / or memory functions
performs.
The possibility
The technology of contactless cards is a result of that
Signal exchange via
inductive coupling with a proximity coupling unit, such as a
Card reader, can be realized and the card performance without
Using galvanic elements can be supplied, i. without
an ohmic path from an external interface to the
integrated circuit inside the card. A card reader generated
an energy-delivering high-frequency field that is coupled to the card,
to transfer power
and that for
Communication purposes is modulated. The frequency of this RF operating field
is typically 13.56MHz ± 7kHz.
Die 1A und 1B veranschaulichen
Konzepte von Kommunikationssignalen von Schnittstellen eines Typs
A und eines Typs B gemäß ISO/IEC
14443. In 1A wird ein Kommunikationssignal
von einem Kartenleser zu einer kontaktlosen IC-Karte übertragen,
in 1B wird ein Kommunikationssignal von der kontaktlosen
IC-Karte zum Kartenleser übertragen.
Das Protokoll gemäß ISO/IEC
14443 beschreibt zwei Kommunikationssignalschnittstellen vom Typ
A bzw. B. Unter dem Kommunikationssignalschnittstellentyp A wird
für die
Kommunikation vom Kartenleser zur kontaktlosen IC-Karte das ASK-Modulationsprinzip
zu 100% des HF-Betriebsfeldes und ein modifiziertes Miller-Kodierprinzip
benutzt. Die Bitrate für
die Übertragung
vom Kartenleser zur kontaktlosen IC-Karte beträgt fc/128, d.h. 106kbps (kbit/s),
wobei fc die Frequenz des HF-Betriebsfeldes bezeichnet. Die Übertragung
von der kontaktlosen IC-Karte zum Kartenleser wird durch das Manchester-Kodierprinzip
kodiert und dann mit dem On-Off-Key(OOK)-Prinzip moduliert. Gegenwärtig erzeugen z.B.
Karten, die durch die Kommunikationssignalschnittstelle vom Typ
A verwaltet und z.B. in U-Bahnen und Bussen in Seoul, Korea verwendet
werden, eine Zeitsteuerung mit konstantem Zeitintervall unter Verwendung eines
ASK-modulierten Signals, das von einem Kartenleser empfangen wird,
und sie empfangen und senden zum jeweiligen Zeitpunkt je ein Bit
an Daten.The 1A and 1B illustrate concepts of communication signals of type A and type B interfaces in accordance with ISO / IEC 14443. In 1A a communication signal is transmitted from a card reader to a contactless IC card, in 1B a communication signal is transmitted from the contactless IC card to the card reader. The protocol in accordance with ISO / IEC 14443 describes two communication signal interfaces of type A or B. Under communication signal interface type A, the ASK modulation principle to 100% of the RF operational field and a modified Miller coding principle is used for the communication from the card reader to the contactless IC card , The bit rate for transmission from the card reader to the contactless IC card is fc / 128, ie 106kbps (kbit / s), where fc denotes the frequency of the RF operational field. The transmission from the contactless IC card to the card reader is coded by the Manchester coding principle and then modulated with the on-off-key (OOK) principle. At present, for example, cards managed by the type A communication signal interface and used, for example, in subways and buses in Seoul, Korea, generate a constant time-interval timing using an ASK modulated signal received from a card reader and they receive and send at the time each one bit of data.
Wenn
Daten von einer IC-Karte zu einem Kartenleser übertragen werden, wird Leistung
stabil für
die IC-Karte vom Kartenleser bereitgestellt. Wenn hingegen Daten
vom Kartenleser zur IC-Karte übertragen
werden, wird ein Pausenzeitraum t2 erzeugt, wie in 2 dargestellt.
Während
dieser Pausenzeit t2 ist die Leistungsübertragung von der IC-Karte
zum Kartenleser unterbrochen. Dadurch wird in einem HF-Empfänger ein Taktsignal
mit diskontinuierlichem Verlauf erzeugt. Unter diesen Bedingungen
ist es schwierig, die spezifizierte Bitrate von 106kbps für das Protokoll
vom Typ A gemäß ISO/IEC
14443 beizubehalten, da ein synchrones Taktsignal zum Senden und
Empfangen durch Teilen eines solchen Taktsignals mit diskontinuierlicher
Periode erzeugt wird.When data is transferred from an IC card to a card reader, power is stably provided to the IC card by the card reader. On the other hand, when data is transferred from the card reader to the IC card, a pause period t2 is generated as in 2 shown. During this pause time t2, the power transmission from the IC card to the card reader is interrupted. As a result, a clock signal with a discontinuous course is generated in an HF receiver. Under these conditions, it is difficult to maintain the specified bit rate of 106 kbps for the Type A protocol according to ISO / IEC 14443, since a synchronous clock signal for transmission and reception is generated by dividing such a discontinuous period clock signal.
Die 3A und 3B zeigen
Rahmen von Daten gemäß Typ A
von ISO/IEC 14443. Speziell veranschaulicht 3A einen
kurzen Rahmen, der dazu verwendet wird, einen Kommunikationsvorgang
auszulösen,
und aus einem Kommunikationsstartsignal S, sieben Datenbits b1 bis
b7, die in einer Abfolge mit dem LSB als erstem Bit übertragen
werden, und einem Kommunikationsendsignal E in dieser Reihenfolge
aufgebaut ist. 3B veranschaulicht Standardrahmen,
die zum Datenaustausch verwendet werden und aus einem Kommunikationsstartsignal
S, acht Datenbits b1 bis b8 und einem Bit P für ungerade Parität sowie
einem Kommunikationsendsignal E aufgebaut sind. Das LSB von jedem
Byte wird hierbei zuerst übertragen.
Jedem Byte folgt das Bit P für
ungerade Parität,
das so gesetzt wird, dass die Anzahl 1s ungerade ist (b1 bis b8
und P).The 3A and 3B show frame of type A data of ISO / IEC 14443. Specially illustrated 3A a short frame, which is used to initiate a communication process, and a communication start signal S, seven data bits b1 to b7, which are transmitted in a sequence with the LSB as the first bit, and a communication end signal E in this order is building. 3B FIG. 12 illustrates standard frames used for data exchange and composed of a communication start signal S, eight data bits b1 to b8 and an odd parity bit P and a communication end signal E. The LSB of each byte is transmitted first. Each byte is followed by the odd par bit P, which is set so that the number 1s is odd (b1 to b8 and P).
Eine
herkömmliche
Dekodierschaltung in einer kontaktlosen IC-Karte extrahiert jeweilige
Bits aus einem HF-Signal, das synchron zu einem synchronen Taktsignal
empfangen wird, separiert die extrahierten Bits in das Startbit
S, die Datenbits b1 bis b7 und das Endbit E und detektiert die empfangenen
Daten aus der separierten Bitinformation. Dazu wird ein synchrones
Taktsignal ohne diskontinuierliche Perioden, d.h. ohne Pausenzeit,
benötigt,
um einen ordnungsgemäßen Betrieb
der Dekodierschaltung zu ermöglichen.A
conventional
Decoder circuit in a contactless IC card extracts respective ones
Bits from an RF signal that are synchronous to a synchronous clock signal
is received, separates the extracted bits into the start bit
S, the data bits b1 to b7 and the end bit E and detects the received
Data from the separated bit information. This will be a synchronous
Clock signal without discontinuous periods, i. without break time,
needed
to ensure proper operation
enable the decoder circuit.
Es
besteht daher Bedarf für
eine Erzeugung eines synchronen Taktsignals konstanter Frequenz
aus einem Hochfrequenzsignal mit diskontinuierlicher bzw. Pausenperiode
t2 gemäß 2 für die Nutzung
in der Technologie kontaktloser IC-Karten.Therefore, there is a need for generating a synchronous clock signal of constant frequency from a high frequency signal having a pause period t2 according to FIG 2 for use in the technology of contactless IC cards.
Die
Patentschrift EP 0
281 142 B1 offenbart ein spezielles Artikelidentifikationssystem
mit einer ID-Vorrichtung, welche an einem zu identifizierenden Artikel
anbringbar ist, und einem Lesesteuergerät für ein Lesen von Daten aus der
ID-Vorrichtung.The patent EP 0 281 142 B1 discloses a specific article identification system having an ID device attachable to an article to be identified, and a read control device for reading data from the ID device.
Die
Offenlegungsschrift EP
0 600 374 A1 offenbart eine spezielle Transponderanordnung
mit einer Abfrageeinheit, die wenigstens eine Hochfrequenz-Programmiersequenz
gefolgt von wenigstens einem Hochfrequenz-Abfrageimpuls sendet,
und einer Antworteinheit, die Le sedaten an die Abfrageeinheit in
Reaktion auf den Empfang des wenigstens einen Abfrageimpulses zurücksendet.The publication EP 0 600 374 A1 discloses a special transponder arrangement having an interrogator unit which transmits at least one radio frequency programming sequence followed by at least one radio frequency interrogation pulse and a response unit which sends back data to the interrogation unit in response to receipt of the at least one interrogation pulse.
Der
Erfindung liegt als technisches Problem die Bereitstellung einer
Taktsignalerzeugungs- und Datendekodiervorrichtung, die in der Lage
ist, ein synchrones Taktsignal mit konstanter Frequenz ohne Pausenperiode
aus einem empfangenen HF-Signal zu liefern, und einer Verwendung
derselben zugrunde, um Daten aus einem empfangenen HF-Signal in Anwendung
bei kontaktlosen integrierten Schaltkreiskarten präzise wiederherzustellen.Of the
Invention is the technical problem of providing a
Clock signal generation and data decoding device capable of
is a synchronous clock signal with constant frequency without pause period
from a received RF signal, and use
same basis to apply data from a received RF signal in use
to accurately restore contactless integrated circuit boards.
Die
Erfindung löst
dieses Problem durch die Bereitstellung einer Taktsignalerzeugungs-
und Datendekodiervorrichtung mit den Merkmalen des Anspruchs 1 und
einer Verwendung derselben mit den Merkmalen des Anspruchs 11.The
Invention solves
solve this problem by providing a clock signal generation
and data decoding apparatus having the features of claim 1 and
a use thereof with the features of claim 11.
Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.advantageous
Further developments of the invention are specified in the subclaims.
Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Hierbei zeigen:advantageous
embodiments
The invention is illustrated in the drawings and will be described below
described. Hereby show:
1A und 1B Diagramme
von Kommunikationssignalen für
Schnittstellen vom Typ A und Typ B unter dem Protokoll gemäß ISO/IEC
14443, 1A and 1B Diagrams of communication signals for type A and type B interfaces under the protocol in accordance with ISO / IEC 14443,
2 ein
Signalverlaufsdiagramm für
ein von einem Kartenleser zu einer integrierten Schaltkreiskarte übertragenes
Signal, 2 a waveform diagram for a signal transmitted from a card reader to an integrated circuit card signal
3A und 3B Diagramme
von Datenrahmen für
das Protokoll vom Typ A gemäß ISO/IEC 14443, 3A and 3B Diagrams of data frames for the type A protocol according to ISO / IEC 14443,
4 ein
Blockschaltbild einer Schaltung zur Takterzeugung und Datenwiederherstellung
einer kontaktlosen integrierten Schaltkreiskarte gemäß der Erfindung, 4 a block diagram of a circuit for clock generation and data recovery of a contactless integrated circuit card according to the invention,
5 ein
Zeitablaufdiagramm des Betriebs verschiedener Signale der Schaltung
von 4, 5 a timing diagram of the operation of various signals of the circuit of 4 .
6 eine
vorteilhafte Realisierung eines Taktteilers von 4, 6 an advantageous realization of a clock divider of 4 .
7 ein
Blockschaltbild einer weiteren Schaltung zur Takterzeugung und Datenwiederherstellung
einer kontaktlosen integrierten Schaltkreiskarte gemäß der Erfindung,
wobei die Schaltung zur Wiederherstellung exakter Codes selbst bei
starker Zeitdauerschwankung während
einer Pausenperiode fähig
ist, 7 a block diagram of another circuit for clock generation and data recovery of a contactless integrated circuit card according to the invention, wherein the circuit for the recovery of exact codes is capable of even with a large amount of time fluctuation during a pause period,
8 ein
Zeitablaufdiagramm des Betriebs verschiedener Signale der Schaltung
von 7. 8th a timing diagram of the operation of various signals of the circuit of 7 ,
4 zeigt
im Blockschaltbild eine Taktsignalerzeugungs- und Datenwiederherstellschaltung 100,
die in eine kontaktlose IC-Karte eingebaut ist und einen HF-Block 110,
einen Taktteiler 120, ein ODER-Gatter 130, einen
Drei-Bit-Zähler 140,
einen Zwei-Bit-Zähler 150,
einen Taktgenerator- und Decoderblock 160 sowie eine Rücksetzsteuereinheit 170 umfasst. 4 shows in block diagram a clock signal generation and data recovery circuit 100 which is built into a contactless IC card and an RF block 110 , a clock divider 120 , an OR gate 130 , a three-bit counter 140 , a two-bit counter 150 , a clock generator and decoder block 160 and a reset control unit 170 includes.
Der
HF-Block 110 empfängt
ein HF-Signal, beispielsweise mit einer Frequenz von 13,56MHz und
einer Bitrate von 106kbps basierend auf einem Protokoll vom Typ
A gemäß ISO/IEC
14443, und wandelt das empfangene Signal in ein Taktsignal RF_CLK
und ein Datensignal RF_IN, wie sie für eine digitale Schaltung geeignet
sind. Der Taktteiler 120 teilt das Taktsignal RF_CLK des
Blocks 110 und erzeugt dadurch ein geteiltes Taktsignal
DIV_CLK. Wie weiter unten erläutert
wird, erzeugt der Taktteiler 120 Taktsignale mit verschiedenen Frequenzen
und gibt eines der Taktsignale in Reaktion auf ein Auswahlsignal
SEL ab. Das ODER-Gatter 130 empfängt ein
Systemrücksetzsignal
SYS_RST sowie das Datensignal RF_IN vom Block 110.The RF block 110 receives an RF signal, for example with a frequency of 13.56 MHz and a bit rate of 106 kbps based on a type A protocol according to ISO / IEC 14443, and converts the received signal into a clock signal RF_CLK and a data signal RF_IN, as for a digital circuit are suitable. The clock divider 120 shares the clock signal RF_CLK of the block 110 and thereby generates a divided clock signal DIV_CLK. As will be explained below, the clock divider generates 120 Clock signals having different frequencies and outputs one of the clock signals in response to a selection signal SEL. The OR gate 130 receives a system reset signal SYS_RST and the data signal RF_IN from the block 110 ,
Wie
aus 4 weiter ersichtlich, wird der Drei-Bit-Zähler 140 durch
ein Ausgangssignal des ODER-Gatters 130 zurückgesetzt
und zählt
die Periode des vom Taktteiler 120 gelieferten, geteilten
Taktsignals DIV_CLK. Das Ausgangssignal RX_IN_CNT3 des Drei-Bit-Zählers 140 variiert
sequentiell von „0" bis „7", d.h. in Binärdarstellung
von „000" bis „111". Der Zwei-Bit-Zähler 150 wird
durch ein von der Rücksetzsteuereinheit 170 erzeugtes
Rücksetzsignal
RST zurückgesetzt
und zählt
die Periode des geteilten Taktsignals DIV_CLK vom Taktteiler 120.
Das Ausgangssignal STATE_CNT2 des Zwei-Bit-Zählers 150 variiert
sequentiell von „0" bis „2", d.h. in Binärdarstellung
von „00" bis „10".How out 4 further apparent, the three-bit counter 140 by an output of the OR gate 130 reset and counts the period of the clock divider 120 supplied, divided clock signal DIV_CLK. The output signal RX_IN_CNT3 of the three-bit counter 140 varies sequentially from "0" to "7", ie in binary representation from "000" to "111". The two-bit counter 150 is by one of the reset control unit 170 reset signal RST reset and counts the period of the divided clock signal DIV_CLK from the clock divider 120 , The output signal STATE_CNT2 of the two-bit counter 150 varies sequentially from "0" to "2", ie in binary representation from "00" to "10".
Der
Taktgenerator- und Decoderblock 160 arbeitet in Reaktion
auf die Ausgangssignale RX_IN_CNT3 und STATE_CNT2 der Zähler 140 und 150 und
erzeugt ein synchrones Taktsignal ETU_RX_CLK, ein decodiertes Datensignal
RX_IN und ein Rahmenendsignal END_OF_RX. Die Rücksetzsteuereinheit 170 wird
durch das Systemrücksetzsignal
SYS_RST zurückgesetzt
und erzeugt das Rücksetzsignal
RST in Reaktion auf das synchrone Taktsignal ETU_RX_CLK.The clock generator and decoder block 160 operates the counter in response to the output signals RX_IN_CNT3 and STATE_CNT2 140 and 150 and generates a synchronous clock signal ETU_RX_CLK, a decoded data signal RX_IN and a frame end signal END_OF_RX. The reset control unit 170 is reset by the system reset signal SYS_RST and generates the reset signal RST in response to the synchronous clock signal ETU_RX_CLK.
5 veranschaulicht
im Zeitablaufdiagramm die Antwort und den Betrieb verschiedener
Signale der Schaltung von 4 für den Fall,
dass ein kurzer Rahmen zur Auslösung
eines Kommunikationsvorgangs verwendet wird. Der Betrieb der Takterzeugungs-
und Datenwiederherstellschaltung wird nachfolgend unter Bezugnahme
auf die 4 und 5 detaillierter
erläutert. 5 illustrates in the timing diagram the response and operation of various signals of the circuit of FIG 4 in case a short frame is used to initiate a communication process. The operation of the clock generation and data recovery circuit will be described below with reference to FIGS 4 and 5 explained in more detail.
Wie
aus den 4 und 5 zu erkennen,
werden der Drei-Bit-Zähler 140 und
die Rücksetzsteuereinheit 170 durch
das Systemrücksetzsignal
SXS_RST zurückgesetzt,
bevor ein kurzer Rahmen von einem nicht gezeigten Kartenleser empfangen
wird. Der Zwei-Bit-Zähler 150 wird
durch das Rücksetzsignal
RST von der Rücksetzsteuereinheit 170 zurückgesetzt.
Nach dem Rücksetzvorgang
liegen die Werte der Ausgangssignale RX_IN_CNT3 und STATE_CNT2 der
beiden Zähler 140 und 150 auf „0". Wie in 5 gezeigt,
gibt der HF-Block 110 das Datensignal RF_IN auf hohem Pegel
ab, bevor der kurze Rahmen empfangen wird.Like from the 4 and 5 to recognize the three-bit counter 140 and the reset control unit 170 reset by the system reset signal SXS_RST before a short frame is received from a card reader, not shown. The two-bit counter 150 is reset by the reset signal RST from the reset control unit 170 reset. After the reset process, the values of the output signals RX_IN_CNT3 and STATE_CNT2 of the two counters are 140 and 150 to "0". Like in 5 shown is the RF block 110 the data signal RF_IN high before the short frame is received.
Wenn
das Startbit S als erstes Bit des kurzen Rahmens empfangen wird,
geht das Datensignal RF_IN des HF-Blocks 110 von einem
hohen Pegel (logischem 1-Pegel) auf einen niedrigen Pegel (logischen
0- Pegel). Der Taktteiler 120 beginnt
dadurch mit der Teilung des Taktsignals RF_CLK. Unter der Annahme,
dass eine Periode jedes Bits eines kurzen Rahmens gemäß 3A eine
elementare Zeiteinheit (ETU) darstellt, besitzt das geteilte Taktsignal
DIF_CLK, das vom Taktteiler 120 abgegeben wird, eine Periode
von ETU/4.When the start bit S is received as the first bit of the short frame, the data signal RF_IN of the RF block goes 110 from a high level (logic 1 level) to a low level (logic 0 level). The clock divider 120 begins thereby with the division of the clock signal RF_CLK. Assuming that one period of each bit of a short frame according to 3A represents an elementary time unit (ETU), has the shared clock signal DIF_CLK, that of the clock divider 120 a period of ETU / 4.
Nach
dem Rücksetzen
führen
die Zähler 140 und 150 einen
Zählvorgang
in Reaktion auf die fallende Flanke des geteilten Taktsignals DIV_CLK
aus. Der Taktgenerator- und Decoderblock 160 erzeugt ansteigende und
fallende Flanken des synchronen Taktsignals ETU_RX_CLK, wenn die
Ausgangssignale RX_IN_CNT3 und STATE_CNT der Zähler 140 und 150 spezielle
Werte haben. Tabelle 1 ETU_RX_CLK RX_IN_CNT3 STATE_CNT2
[0] [0]
ansteigender
Takt 0 0
0 1
1 1
2 1
4 1
5 1
6 1
fallender
Takt 0 2
2 0
2 2
3 0
4 0
6 0
7 0
After reset, the counters will run 140 and 150 counting in response to the falling edge of the divided clock signal DIV_CLK. The clock generator and decoder block 160 generates rising and falling edges of the synchronous clock signal ETU_RX_CLK when the output signals RX_IN_CNT3 and STATE_CNT of the counter 140 and 150 have special values. Table 1 ETU_RX_CLK RX_IN_CNT3 STATE_CNT2
[0] [0]
increasing clock 0 0
0 1
1 1
2 1
4 1
5 1
6 1
falling clock 0 2
2 0
2 2
3 0
4 0
6 0
7 0
Die
vorstehende Tabelle zeigt die Bedingungen, unter denen das synchrone
Taktsignal ETU_RX_CLK in Reaktion auf die Ausgangssignale RX_IN_CNT2
und STATE_CNT3 der Zähler 140 und 150 erzeugt
wird.The table above shows the conditions under which the synchronous clock signal ETU_RX_CLK responds to the output signals RX_IN_CNT2 and STATE_CNT3 of the counter 140 and 150 is produced.
Wenn
beispielsweise das Ausgangssignal RX_IN_CNT3 des Drei-Bit-Zählers 140 auf „1" und das Ausgangssignal
STATE_CNT2 des Zwei-Bit-Zählers 150 auf „1" liegt, hat dies
eine ansteigende Flanke des synchronen Taktsignals ETU_RX_CLK zur
Folge. Wenn das Ausgangssignal RX_IN-CNT3 des Drei-Bit-Zählers 140 auf „2" und das Ausgangssignal
STATE_CNT2 des Zwei-Bit-Zählers 150 auf „2" liegt, bewirkt dies
eine fallende Flanke des synchronen Taktsignals ETU_RX_CLK.For example, if the output signal RX_IN_CNT3 of the three-bit counter 140 to "1" and the output signal STATE_CNT2 of the two-bit counter 150 is at "1", this results in a rising edge of the synchronous clock signal ETU_RX_CLK when the output signal RX_IN-CNT3 of the three-bit counter 140 to "2" and the output signal STATE_CNT2 of the two-bit counter 150 is at "2", this causes a falling edge of the synchronous clock signal ETU_RX_CLK.
Die
Rücksetzsteuereinheit 170 von 4 aktiviert
das Rücksetzsignal
RST in Reaktion auf eine fallende Flanke des synchronen Taktsignals
ETU_TX_CLK vom Taktgenerator- und Decoderblock 160. Der Zwei-Bit-Zähler 150 wird durch
Aktivierung des Rücksetzsignals
RST zurückgesetzt.
Der Drei-Bit-Zähler 140 wird
zurückgesetzt,
wenn das Datensignal RF_IN des HF-Blocks 110 vom hohen
auf den niedrigen Pegel übergeht.
Durch Wiederholung der obigen Vorgänge wird das synchrone Taktsignal
ETU_RX_CLK mit einer Frequenz von in diesem Beispiel 0,11MHz erzeugt.
Dabei erzeugt der Taktgenerator- und Decoderblock 160 das decodierte
Datensignal RX_IN in Reaktion auf die Ausgangssignale RX_IN_CNT3
und STATE_CNT2 der Zähler 140 und 150.The reset control unit 170 from 4 activates the reset signal RST from the clock generator and decoder block in response to a falling edge of the synchronous clock signal ETU_TX_CLK 160 , The two-bit counter 150 is reset by activating the reset signal RST. The three-bit counter 140 is reset when the data signal RF_IN of the RF block 110 goes from high to low level. By repeating the above operations, the synchronous clock signal ETU_RX_CLK is generated at a frequency of 0.11 MHz in this example. This generates the Taktgenerator- and decoder block 160 the decoded data signal RX_IN in response to the output signals RX_IN_CNT3 and STATE_CNT2 of the counters 140 and 150 ,
Die
nachstehende Tabelle zeigt die Bedingungen, unter denen das decodierte
Datensignal RX_IN in Reaktion auf die Ausgangssignale RX_IN_CNT3
und STATE_DNT2 der Zähler 140 und 150 erzeugt
wird. Tabelle 2 RF_IN RX_IN_CNT3 STATE_CNT2 1
ETU
logisch "0" 2 2 0111
4 0 1111
5 2
7 2
logisch "1" 0 2 1101
3 0
7 0
The following table shows the conditions under which the decoded data signal RX_IN is the counter in response to the output signals RX_IN_CNT3 and STATE_DNT2 140 and 150 is produced. Table 2 RF_IN RX_IN_CNT3 STATE_CNT2 1 ETU
logical "0" 2 2 0111
4 0 1111
5 2
7 2
logical "1" 0 2 1101
3 0
7 0
Das
Datensignal RF_IN ist ein modifizierter Miller-Code und zeigt während einer
ETU eine logische „0", wenn sein Wert „0111" oder „1111" beträgt, und
eine logische „1" an, wenn sein Wert „1101" beträgt. Wenn beispielsweise
das Ausgangssignal RX_IN_CNT3 des Zählers 140 gleich „0" und das Ausgangssignal STATE_CNT2
des Zählers 150 gleich „2" ist, gibt der Block 160 das
decodierte Datensignal RX_IN mit hohem Pegel ab. Wenn das Ausgangssignal
RX_IN_CNT3 des Zählers 140 gleich „4" und das Ausgangssignal STATE_CNT2
des Zählers 150 gleich „0" ist, gibt der Block 160 das
decodierte Datensignal RX_IN auf niedrigem Pegel ab. Dementsprechend
wird ein empfangenes Datensignal RF_IN „1111011101111101" in ein decodiertes
Datensignal RX_IN „0001" konvertiert.The data signal RF_IN is a modified Miller code and indicates a logical "0" when its value is "0111" or "1111" during an ETU, and a logical "1" when its value is "1101." For example the output signal RX_IN_CNT3 of the counter 140 equal to "0" and the output signal STATE_CNT2 of the counter 150 is equal to "2", gives the block 160 the decoded data signal RX_IN high level. If the output signal RX_IN_CNT3 of the counter 140 equal to "4" and the output signal STATE_CNT2 of the counter 150 is equal to "0", gives the block 160 the decoded data signal RX_IN at a low level. Accordingly, a received data signal RF_IN "1111011101111101" is converted into a decoded data signal RX_IN "0001".
Zur
Erkennung des Endbits E, welches das Ende eines Rahmens anzeigt,
wird wie folgt vorgegangen. Der Block 160 erzeugt das Rahmenendsignal
END_OF_RX in Reaktion auf die Ausgangssignale RX_IN_CNT3 und STATE_CNT2
der Zähler 140 und 150.
Die nachstehende Tabelle zeigt die Bedingungen, unter denen das
Rahmenendsignal END_OF_RX in Reaktion auf die Werte der Ausgangssignale RX_IN_CNT3
und STATE_CNT2 der Zähler 140 und 150 erzeugt
wird. Tabelle 3 RX_IN RX_IN_CNT3 STATE_CNT2
END_OF_RX 6 0
7 0
To detect the end bit E, which indicates the end of a frame, the procedure is as follows. The block 160 The frame end signal END_OF_RX generates the counter in response to the output signals RX_IN_CNT3 and STATE_CNT2 140 and 150 , The following table shows the conditions under which the frame end signal END_OF_RX is the counter in response to the values of the output signals RX_IN_CNT3 and STATE_CNT2 140 and 150 is produced. Table 3 RX_IN RX_IN_CNT3 STATE_CNT2
END_OF_RX 6 0
7 0
Wie
aus Tabelle 3 ersichtlich, aktiviert der Taktgenerator- und Decoderblock 160 das
Rahmenendsignal END_OF_RX auf hohem Pegel, wenn der Wert des Ausgangssignals
RX_IN_CNT3 des Drei-Bit-Zählers 140 gleich
sechs oder sieben ist und der Wert des Ausgangssignals STATE_CNT2
des Zwei-Bit-Zählers 150 gleich
null ist.As can be seen from Table 3, the clock generator and decoder block activates 160 the frame end signal END_OF_RX at high level when the value of the output signal RX_IN_CNT3 of the three-bit counter 140 is equal to six or seven and the value of the output signal STATE_CNT2 of the two-bit counter 150 is equal to zero.
Auf
diese Weise ermöglicht
es die Erfindung, Daten gemäß dem Protokoll
vom Typ A entsprechend ISO/IEC 14443 durch Erzeugen des synchronen
Taktsignals ETU_RX_CLK mit einer Frequenz von z.B. 0,11 MHz und
des decodierten Datensignals RX_IN zu empfangen.On
this way allows
it the invention, data according to the protocol
Type A according to ISO / IEC 14443 by generating the synchronous
Clock signal ETU_RX_CLK with a frequency of e.g. 0.11 MHz and
of the decoded data signal RX_IN.
Wenngleich
im beschriebenen Ausführungsbeispiel
eine Bitrate von 106kbps benutzt wird, versteht es sich, dass die
Erfindung auch für
andere Bitraten verwendbar ist. 6 veranschaulicht
eine beispielhafte Realisierung für den Taktteiler 120 von 4.
Wie aus 6 ersichtlich, umfasst der Taktteiler 120 in
diesem Fall eine Mehrzahl von Teilereinheiten 121 bis 127 sowie
einen Bitratenselektor 128. Die Teilereinheiten 121 bis 127 sind
in Reihe zwischen einen Eingangsanschluss 120a und einen
Ausgangsanschluss 120b eingeschleift. Jede Teilereinheit 121 bis 127 teilt
die Frequenz eines empfangenen Signals um den Faktor zwei. Der Bitratenselektor 128 selektiert
eines der geteilten Taktsignale ETUD2 bis ETUD64 der Teilereinheiten 121 bis 127 als
Ausgangssignal DIV_CLK.Although a bit rate of 106kbps is used in the described embodiment, it will be understood that the invention is also applicable to other bit rates. 6 illustrates an example implementation for the clock divider 120 from 4 , How out 6 as can be seen, the clock divider comprises 120 in this case, a plurality of divisional units 121 to 127 and a bit rate selector 128 , The divider units 121 to 127 are in series between an input terminal 120a and an output terminal 120b looped. Each divider unit 121 to 127 divides the frequency of a received signal by a factor of two. The bit rate selector 128 selects one of the divided clock signals ETUD2 to ETUD64 of the divider units 121 to 127 as the output signal DIV_CLK.
Gemäß dem Standard
ISO/IEC 14443 besitzt das Taktsignal RF_CLK eine Frequenz von 13,56MHz. Um
eine Bitrate von 106kbps zu unter stützen, wird das Taktsignal ETUD4
der Teilereinheit 125 als Taktsignal DIV_CLK verwendet,
das dem Zwei-Bit-Zähler 140 und
dem Drei-Bit-Zähler 150 sowie
dem Taktgenerator- und Decoderblock 160 zugeführt wird.
Um eine Bitrate von 212kbps zu unerstützen, wird dem Zwei-Bit-Zähler 140 und dem Drei-Bit-Zähler 150 sowie
dem Taktgenerator- und Decoderblock 160 als Taktsignal
DIV_CLK das Taktsignal ETUD8 der Teilereinheit 124 zugeführt. Somit
ist die erfindungsgemäße Taktgenerator-
und Datenwiederherstellschaltung in der Lage, eine Bitrate von bis
zu 3,2Mbps zu unterstützen.According to the standard ISO / IEC 14443, the clock signal RF_CLK has a frequency of 13.56 MHz. To support a bitrate of 106kbps, the clock signal ETUD4 becomes the divider unit 125 used as a clock signal DIV_CLK, which is the two-bit counter 140 and the three-bit counter 150 as well as the clock generator and decoder block 160 is supplied. To support a bitrate of 212kbps, the two-bit counter is used 140 and the three-bit counter 150 as well as the clock generator and decoder block 160 as clock signal DIV_CLK the clock signal ETUD8 the divider unit 124 fed. Thus, the inventive clock generator and data recovery circuit is capable of supporting a bitrate of up to 3.2 Mbps.
Wie
zuvor erläutert,
variiert die Dauer der Pausenperiode eines von einem Kartenleser
zu einer IC-Karte übertragenen
HF-Signals, wenn sich die IC-Karte dem Kartenleser bzw. einem Anschluss
desselben nähert. Die
Pausenperiode variiert abhängig
vom Abstand zwischen dem Kartenleser und der IC-Karte, von der Impedanzanpassung
einer Antenne und/oder von der Stärke des HF-Signals. Die in 4 gezeigte
Takterzeugungs- und Datenwiederherstellschaltung der kontaktlosen
IC-Karte arbeitet nur dann in einem Normalzustand, wenn die Dauer
der Pausenperiode auf einen spezifischen Wert im Bereich zwischen
einem Minimalwert Min und einem Maximalwert Max festgelegt wird,
wie sie in 2 angegeben sind. Wenn die Dauer
der Pausenperiode im Bereich zwischen Min und Max variiert, kann
es sein, dass die Schaltung 100 keine exakten Codes wiederherstellt.
Denn der Zähler 150 arbeitet
mit einer Zwei-Bit-Zählung,
was die Auflösung
auf 25% einer Einheitsperiode begrenzt.As previously explained, the duration of the pause period of an RF signal transmitted from a card reader to an IC card varies as the IC card approaches the card reader. The pause period varies depending on the distance between the card reader and the IC card, the impedance matching of an antenna, and / or the strength of the RF signal. In the 4 The clock generation and data recovery circuit of the contactless IC card shown operates only in a normal state when the duration of the pause period is set to a specific value in the range between a minimum value Min and a maximum value Max, as shown in FIG 2 are indicated. If the duration of the pause period varies in the range between Min and Max, it may be that the circuit 100 does not restore exact codes. Because the counter 150 works with a two-bit count, which limits the resolution to 25% of a unit period.
7 veranschaulicht
im Blockschaltbild den funktionalen Aufbau einer weiteren Takterzeugungs-
und Codewiederherstellschaltung 200 für eine kontaktlose IC-Karte.
Die Schaltung 200 von 7 entspricht
weitgehend der Schaltung 100 von 4, wobei
anstelle der beiden dortigen Zähler 140, 150 ein
mit Vier-Bit-Zählung
arbeitender Zähler 240 und
ein in Drei-Bit-Zählung
arbeitender Zähler 250 vorgesehen
sind. Letzterer erfährt
eine Signalrücksetzung
durch einen Takterzeugungs- und Decodierblock 260, der
im übrigen
dem Block 160 von 4 entspricht. 7 illustrates in the block diagram the functional structure of another clock generation and Codewiederherstellschaltung 200 for a contactless IC card. The circuit 200 from 7 largely corresponds to the circuit 100 from 4 , where instead of the two counters there 140 . 150 a four-bit count counter 240 and a three-bit count counter 250 are provided. The latter undergoes a signal reset by a clock generation and decoding block 260 that in the rest of the block 160 from 4 equivalent.
Der
Vier-Bit-Zähler 240 arbeitet
synchron zu ansteigenden und fallenden Flanken eines von einem Taktteiler 220 entsprechend
dem Taktteiler 120 von 4 geteilten
Taktsignals DIV_CLK, wenn ein von einem HF-Block 210 entsprechend dem
HF-Block 110 von 4 zugeführtes Datensignal
RF_IN auf hohem Pegel liegt, und erzeugt ein zugehöriges Ausgangssignal
RX_IN_CNT4. Der Vier-Bit-Zähler 240 wird
zurückgesetzt, wenn
sich das Datensignal RF_IN auf niedrigem Pegel befindet. Das Ausgangssignal
RX_IN_CNT4 des Vier-Bit-Zählers 240 wechselt
aufeinanderfolgend von „0000" zu „1111", d.h. vom Wert „0" zum Wert „15". Der Drei-Bit-Zähler 250 wird
in Reaktion auf ein von der Takterzeugungs- und Decodierschaltung 260 geliefertes Löschsignal
CLEAR zurückgesetzt
und arbeitet synchron zu ansteigenden und fallenden Flanken des
vom Taktteiler 220 geteilten Taktsignals DIV_CLK und erzeugt
ein entsprechendes Ausgangssignal STATE_CNT3. Das Ausgangssignal
STATE_CNT3 des Drei-Bit-Zählers 250 ändert sich
sequentiell von „000" bis „111", d.h. vom Wert „0" bis zum Wert „7".The four-bit counter 240 operates synchronously with rising and falling edges of one of a clock divider 220 according to the clock divider 120 from 4 divided clock signal DIV_CLK when one of an RF block 210 according to the RF block 110 from 4 supplied data signal RF_IN is high, and generates an associated output signal RX_IN_CNT4. The four-bit counter 240 is reset when the data signal RF_IN is at a low level. The output signal RX_IN_CNT4 of the four-bit counter 240 changes sequentially from "0000" to "1111", ie from the value "0" to the value "15". The three-bit counter 250 is in response to one of the clock generating and decoding circuit 260 supplied clear signal CLEAR reset and operates in synchronism with rising and falling edges of the clock divider 220 divided clock signal DIV_CLK and generates a corresponding output signal STATE_CNT3. The output signal STATE_CNT3 of the three-bit counter 250 changes sequentially from "000" to "111", ie from the value "0" to the value "7".
Der
Takterzeugungs- und Decodierschaltungsblock 260 erzeugt
ein synchrones Taktsignal ETU_RX_CLK in Reaktion auf die Ausgangssignale
RX_IN_CNT4 und STATE_CNT3 und erzeugt das decodierte Datensignal
RX_IN, ein Rahmenabschlusssignal END_OF_RX und das Löschsignal
CLEAR.The clock generation and decoding circuit block 260 generates a synchronous clock signal ETU_RX_CLK in response to the output signals RX_IN_CNT4 and STATE_CNT3, and generates the decoded data signal RX_IN, a frame completion signal END_OF_RX and the clear signal CLEAR.
8 veranschaulicht
den zeitgesteuerten Betrieb der Schaltung 200, wenn sie
ein zur Initialisierung eines Kommunikationszustands benutztes,
kurzes Rahmensignal empfängt.
Wie aus den 7 und 8 ersichtlich,
werden der Vier-Bit-Zähler 240 und
die Takterzeugungs- und Decodierschaltung 260 durch das
Systemrücksetzsignal
SYS_RST zurückgesetzt,
bevor von einem nicht gezeigten Kartenleser ein kurzer Rahmen empfangen
wird. Der Drei-Bit-Zähler 250 wird
durch das Löschsignal
CLEAR von der Takterzeugungs- und Decodierschaltung 260 zurückgesetzt,
so dass die anfänglichen
Ausgangssignale der beiden Zähler 240 und 250 auf
null liegen. Der HF-Block 210 gibt das Datensignal RF_IN
auf hohem Pegel ab. Sobald ihm ein erstes Bit S des kurzen Rahmens
zugeführt
wird, erzeugt der HF-Block 210 einen Übergang des Datensignals RF_IN vom
hohen auf den niedrigen Pegel. Dadurch startet der Taktteiler 220 seinen
Frequenzteilungsbetrieb. Die Zykluszeit des vom Taktteiler 220 gelieferten,
geteilten Taktsignals DIV_CLK beträgt ETU/4. 8th illustrates the timed operation of the circuit 200 when receiving a short frame signal used to initialize a communication state. Like from the 7 and 8th Obviously, the four-bit counter 240 and the clock generating and decoding circuit 260 reset by the system reset signal SYS_RST before a short frame is received from a card reader, not shown. The three-bit counter 250 is determined by the clear signal CLEAR from the clock generation and decoder circuit 260 reset, so that the initial output signals of the two counters 240 and 250 to zero. The RF block 210 outputs the data signal RF_IN at a high level. As soon as a first bit S of the short frame is fed to it, the RF block is generated 210 a transition of the data signal RF_IN from high to low level. This starts the clock divider 220 its frequency division operation. The cycle time of the clock divider 220 supplied, divided clock signal DIV_CLK is ETU / 4.
Die
beiden Zähler 240 und 250 führen aus
ihrem rückgesetzten
Zustand heraus Aufwärtszählvorgänge bei
jeder ansteigenden und fallenden Flanke des geteilten Taktsignals
DIV_CLK aus. Die Takterzeugungs- und Decodierschaltung 260 empfängt die
Ausgangssignale von den Zählern 240 und 250 und
baut daraus ansteigende und fallende Flanken des synchronen Taktsignals
ETU_RX_CLK auf, wenn diese Ausgangssignale vorgegebene spezifische
Werte annehmen. Die nachstehende Tabelle 4 veranschaulicht die von
der Takterzeugungs- und Decodierschaltung 260 in Abhängigkeit
von den Ausgangssignalen der Zähler 240 und 250 erzeugten
Muster des synchronen Taktsignals ETU_RX_CLK.The two counters 240 and 250 From its reset state, it executes count-ups on each rising and falling edge of the divided clock signal DIV_CLK. The clock generation and decoding circuit 260 receives the output signals from the counters 240 and 250 and builds therefrom rising and falling edges of the synchronous clock signal ETU_RX_CLK when these output signals assume predetermined specific values. Table 4 below illustrates that of the clock generating and decoding circuit 260 depending on the output signals of the counters 240 and 250 generated pattern of the synchronous clock signal ETU_RX_CLK.
Wenn
beispielsweise das Ausgangssignal RX_IN_CNT4 des Zählers 240 gleich „1" und das Ausgangssignal
STATE_CNT3 des Zählers 250 ebenfalls
gleich „1" sind, wird eine
ansteigende Flanke des synchronen Taktsignals ETU_RX_CLK aufgebaut.
Wenn das Ausgangssignal RX_IN_CNT4 des Zählers 240 den Wert „4" und das Ausgangssignal
STATE_CNT3 des Zählers 250 ebenfalls
den Wert „4" hat, wird eine fallende Flanke
des synchronen Taktsignals ETU_RX_CLK aufgebaut. Insgesamt resultiert
somit ein synchrones Taktsignal ETU_RX_CLK mit einer Datenrate von
z.B. 106kbps. Tabelle 4 ETU_RX_CLK RX_IN_CNT4 STATE_CNT3 Hexa-Dezimalcode
[3] [2] [1] [0] [2] [1] [0] RX_IN_CNT4
[3:0]II STATE_CNT_3 [2:0]
ansteigender Takt 0 0 0 0 0 1 0 02
0 0 0 1 0 0 1 11
0 1 0 0 0 1 1 43
1 0 0 0 0 1 0 82
1 1 0 0 0 1 0 C2
fallender
Takt 0 0 0 0 0 0 0 00
0 0 0 1 1 0 0 14
0 0 0 1 1 0 1 15
0 0 0 1 1 1 0 16
0 0 0 1 1 1 1 17
0 1 0 0 1 0 0 44
0 1 0 0 1 1 0 46
0 1 0 1 0 0 1 51
0 1 1 0 0 0 1 61
1 0 0 0 1 1 1 87
1 0 0 1 0 0 1 91
1 0 1 0 0 0 1 A1
1 1 0 0 1 1 0 C6
1 1 0 1 0 0 1 D1
1 1 1 0 0 0 1 E1
If, for example, the output signal RX_IN_CNT4 of the counter 240 equal to "1" and the output signal STATE_CNT3 of the counter 250 are also equal to "1", a rising edge of the synchronous clock signal ETU_RX_CLK is set up If the output signal RX_IN_CNT4 of the counter 240 the value "4" and the output signal STATE_CNT3 of the counter 250 also has the value "4", a falling edge of the synchronous clock signal ETU_RX_CLK is built in. Overall, this results in a synchronous clock signal ETU_RX_CLK with a data rate of, for example, 106 kbps. Table 4 ETU_RX_CLK RX_IN_CNT4 STATE_CNT3 Hexa-decimal
[3] [2] [1] [0] [2] [1] [0] RX_IN_CNT4 [3: 0] II STATE_CNT_3 [2: 0]
increasing clock 0 0 0 0 0 1 0 02
0 0 0 1 0 0 1 11
0 1 0 0 0 1 1 43
1 0 0 0 0 1 0 82
1 1 0 0 0 1 0 C2
falling clock 0 0 0 0 0 0 0 00
0 0 0 1 1 0 0 14
0 0 0 1 1 0 1 15
0 0 0 1 1 1 0 16
0 0 0 1 1 1 1 17
0 1 0 0 1 0 0 44
0 1 0 0 1 1 0 46
0 1 0 1 0 0 1 51
0 1 1 0 0 0 1 61
1 0 0 0 1 1 1 87
1 0 0 1 0 0 1 91
1 0 1 0 0 0 1 A1
1 1 0 0 1 1 0 C6
1 1 0 1 0 0 1 D1
1 1 1 0 0 0 1 E1
Das
aus Kombinationen der Ausgangssignalwerte der Zähler 240 und 250 aufgebaute
synchrone Taktsignal ETU_RX_CLK kann mittels logischer Verknüpfungsschaltungen
in der Takterzeugungs- und Decodierschaltung 260 erzeugt
werden.That is from combinations of the output values of the counters 240 and 250 constructed synchronous clock signal ETU_RX_CLK can by means of logic operation circuits in the clock generating and decoding circuit 260 be generated.
Die
Takterzeugungs- und Decodierschaltung 260 erzeugt das Datensignal
RX_IN in Abhängigkeit
von den Ausgangssignalen RX_IN_CNT4 und STATE_CNT3 der Zähler 240 und 250 sowie
in Reaktion auf die fallende Flanke des synchronen Taktsignals ETU_RX_CLK.The clock generation and decoding circuit 260 generates the data signal RX_IN in response to the output signals RX_IN_CNT4 and STATE_CNT3 the counter 240 and 250 and in response to the falling edge of the synchronous clock signal ETU_RX_CLK.
Das
Datensignal RF_IN mit dem modifizierten Miller-Code nimmt den Logikwert „0" an, wenn der Zählerausgabewert
während
einer ETU gleich „0111" oder „1111" ist. Die nachstehende
Tabelle 5 zeigt das Setzen des decodierten Datensignals RX_IN auf
den Logikwert „1" in Abhängigkeit
von den Ausgangssignalen der Zähler 140 und 150 an
der fallenden Flanke des synchronen Taktsignals ETU_RX_CLK. Tabelle 5 Signal-
und RF_IN-Pegel RX_IN_CNT4 STATE_CNT3 Hexadezimalcode
[3] [2] [1] [0] [2] [1] [0] RX_I N_CNT4[3:0]
II STATE_CNT3[2:0]
RX_IN logisch 1 1101 (1ETU) 0 0 0 0 0 1 1 03
0 0 0 0 1 0 0 04
0 0 0 0 1 0 1 05
0 0 0 0 1 1 0 06
0 0 0 1 1 0 0 14
0 0 0 1 1 0 1 15
0 0 0 1 1 1 0 16
0 0 0 1 1 1 1 17
The data signal RF_IN with the modified Miller code assumes the logic value "0" when the counter output value during an ETU is "0111" or "1111." Table 5 below shows the setting of the decoded data signal RX_IN to the logic value "1". depending on the output signals of the counters 140 and 150 on the falling edge of the synchronous clock signal ETU_RX_CLK. Table 5 Signal and RF_IN level RX_IN_CNT4 STATE_CNT3 hexadecimal
[3] [2] [1] [0] [2] [1] [0] RX_I N_CNT4 [3: 0] II STATE_CNT3 [2: 0]
RX_IN logical 1 1101 (1ETU) 0 0 0 0 0 1 1 03
0 0 0 0 1 0 0 04
0 0 0 0 1 0 1 05
0 0 0 0 1 1 0 06
0 0 0 1 1 0 0 14
0 0 0 1 1 0 1 15
0 0 0 1 1 1 0 16
0 0 0 1 1 1 1 17
Für andere
als die in Tabelle 5 angegebenen Ausgabewerte der Zähler 240 und 250 wird
das Datensignal RX_IN auf den Logikwert „0" gesetzt.For other than the output values given in Table 5, the counters 240 and 250 the data signal RX_IN is set to the logic value "0".
Wie
aus 8 ersichtlich, gibt die Takterzeugungs- und Decodierschaltung 260 beispielsweise
das Datensignal RX_IN mit dem Logikwert „1" ab, wenn an der fallenden Flanke des
synchronen Taktsignals ETU_RX_CLK das Ausgangssignal RX_IN_CNT4
des Zählers 240 gleich „0" und das Ausgangssignal STATE_CNT3
des Zählers 250 gleich „3" ist. Wenn an der
fallenden Flanke des synchronen Taktsignals ETU_RX_CLK das Ausgangssignal
RX_IN_CNT4 des Zählers 240 gleich „0" und das Ausgangssignal STATE_CNT3
des Zählers 250 gleich „3" ist, gibt die Takterzeugungs-
und Decodierschaltung 260 das Datensignal RX_IN mit dem
Logikwert „0" ab. Auf diese Weise
wird das Datensignal RF_IN mit dem Wert „0111 1101 1101 1111 0111
1101" in das decodierte
Datensignal RX_IN mit dem Wert „011001" konvertiert. Die binäre Zahl „011001" entspricht der Dezimalzahl „26".How out 8th can be seen, gives the clock generating and decoding circuit 260 For example, the data signal RX_IN with the logic value "1", if on the falling edge of the synchronous clock signal ETU_RX_CLK the output signal RX_IN_CNT4 of the counter 240 equal to "0" and the output signal STATE_CNT3 of the counter 250 is equal to "3." If, on the falling edge of the synchronous clock signal ETU_RX_CLK, the output signal RX_IN_CNT4 of the counter 240 equal to "0" and the output signal STATE_CNT3 of the counter 250 is "3", gives the clock generation and decoding circuit 260 In this way, the data signal RF_IN with the value "0111 1101 1101 1111 0111 1101" is converted into the decoded data signal RX_IN with the value "011001." The binary number "011001" corresponds to the value "011001" Decimal number "26".
Die
nachstehende Tabelle 6 zeigt eine Codeanordnung in der Takterzeugungs-
und Decodierschaltung 260 zur Erzeugung des Löschsignals
CLEAR zum Rücksetzen
des Zählers 250.Table 6 below shows a code arrangement in the clock generating and decoding circuit 260 for generating the clear signal CLEAR for resetting the counter 250 ,
Wie
aus Tabelle 6 ersichtlich, wird der Zähler 250 durch logische
Verknüpfungen
der Ausgangssignale der beiden Zähler 240 und 250 zurückgesetzt.As can be seen from Table 6, the counter becomes 250 by logical connections of the output signals of the two counters 240 and 250 reset.
In
analoger Weise ist folgende Codeanordnung zur Identifizierung des
Endbits E vorgesehen, welches das Ende eines Rahmens markiert. Die
Takterzeugungs- und Decodierschaltung 260 erzeugt das zugehörige Endsignal
END_OF_RX in Abhängigkeit
von den Ausgangssignalen der Zähler 240 und 250 gemäß der nachstehenden
Tabelle 7. Tabelle 6 löschen RX_IN_CNT STATE_CNT Hexa-Dezimalcode
[3] [2] [1] [0] [2] [1] [0] AX_IN_CNT [3:0]II STATE_CNT3[2:0]
nicht löschen 0 0 0 0 0 0 0 00
x x x x x x x anderer
Fall
löschen 0 0 0 0 0 0 1 01
0 0 0 1 1 0 0 14
0 0 0 1 1 0 1 15
0 0 0 1 1 1 0 16
0 0 0 1 1 1 1 17
0 1 0 0 1 0 0 44
0 1 0 0 1 1 0 46
0 1 0 1 0 0 1 51
0 1 1 0 0 0 1 61
1 0 0 0 1 1 1 87
1 0 0 1 0 0 1 91
1 0 1 0 0 0 1 A1
1 1 0 0 1 1 0 C6
1 1 0 1 0 0 1 D1
1 1 1 0 0 0 1 E1
In an analogous manner, the following code arrangement is provided for identifying the end bit E, which marks the end of a frame. The clock generation and decoding circuit 260 generates the associated end signal END_OF_RX as a function of the output signals of the counters 240 and 250 according to Table 7 below. Table 6 Clear RX_IN_CNT STATE_CNT Hexa-decimal
[3] [2] [1] [0] [2] [1] [0] AX_IN_CNT [3: 0] II STATE_CNT3 [2: 0]
do not delete 0 0 0 0 0 0 0 00
x x x x x x x another case
Clear 0 0 0 0 0 0 1 01
0 0 0 1 1 0 0 14
0 0 0 1 1 0 1 15
0 0 0 1 1 1 0 16
0 0 0 1 1 1 1 17
0 1 0 0 1 0 0 44
0 1 0 0 1 1 0 46
0 1 0 1 0 0 1 51
0 1 1 0 0 0 1 61
1 0 0 0 1 1 1 87
1 0 0 1 0 0 1 91
1 0 1 0 0 0 1 A1
1 1 0 0 1 1 0 C6
1 1 0 1 0 0 1 D1
1 1 1 0 0 0 1 E1
Die
Takterzeugungs- und Decodierschaltung 260 aktiviert das
Rahmenendsignal END_OF_RX mit hohem Pegel, wenn eine der logischen
Kombinationen der Ausgangssignale der Zähler 240 und 250 von
Tabelle 7 vorliegt. Tabelle 7 Signal- und RF_IN-Pegel RX_IN_CNT4 STATE_CNT3 Hexa-Dezimalcode
[3] [2] [1] [0] [2] [1] [0] RX_IN_CNT4 [3:0]II STATE_CNT_3[2:0]
END_OF_RX 11111111 (2ETU) 1 1 0 1 1 1 0 D6
1 1 1 1 0 0 1 F1
1 1 1 1 1 0 1 F5
The clock generation and decoding circuit 260 activates the frame end signal END_OF_RX high when one of the logical combinations of the outputs of the counters 240 and 250 from Table 7. Table 7 Signal and RF_IN level RX_IN_CNT4 STATE_CNT3 Hexa-decimal
[3] [2] [1] [0] [2] [1] [0] RX_IN_CNT4 [3: 0] II STATE_CNT_3 [2: 0]
END_OF_RX 11111111 (2ETU) 1 1 0 1 1 1 0 D6
1 1 1 1 0 0 1 F1
1 1 1 1 1 0 1 F5
Gemäß den oben
erläuterten
Ausführungsbeispielen
erzeugt die Takterzeugungs- und Datenwiederherstellschaltung 200 das
synchrone Taktsignal ETU_RX_CLK mit 0,11 MHz sowie das decodierte
Datensignal RX_IN, was es ermöglicht,
Daten zu empfangen, die an das Protokoll vom Typ A gemäß ISO/IEC
14443 angepasst werden können.According to the embodiments explained above, the clock generation and data recovery circuit generates 200 the 0.11 MHz synchronous clock signal ETU_RX_CLK and the decoded data signal RX_IN, which makes it possible to receive data that can be adapted to the Type A protocol in accordance with ISO / IEC 14443.
Die
Pausenperiode für
Ein-Bit-Daten beträgt
acht Taktzyklen, wenn die Datenrate 106kbps beträgt, und Ein-Bit-Daten erscheinen
während
zweiunddreißig
Zyklen des Taktsignals RF_CLK. Die in 4 gezeigte Schaltung 100 kann
ein exaktes Signal wiederherstellen, wenn die Pausenperiode innerhalb
des Bereichs zwischen sechs und elf Taktzyklen liegt. Während sechs
bis zehn Taktzyklen einer Zeitspanne von 1,764μs bis 3,234μs entsprechen, beträgt die Pausenperiode
des Taktsignals RF_CLK in typischen Betriebsbedingungen etwa 0,294μs bis 4,704μs. Die Takterzeugungs-
und Datenwiederherstellschaltung 200 für eine kontaktlose IC-Karte
benutzt im Beispiel von 7 den Zähler 240 als Vier-Bit-Zähler und
den Zähler 250 als
Drei-Bit-Zähler
dazu, eine eventuelle Schwankung der Pausenperiode zu verfolgen.
Die Schaltung 200 erlaubt eine Schwankung der Pausenperiode
im Bereich von 0,884μs
bis 4,129μs,
wobei eine Pausenperiode von 0,589μs bis 2,604μs für ei ne Datenrate von 212kbps
sowie von 0,294μs
bis 0,884μs
für eine
Datenrate von 424kbps erlaubt werden kann.The pause period for one-bit data is eight clock cycles when the data rate is 106kbps, and one-bit data appears during thirty-two cycles of the clock signal RF_CLK. In the 4 shown circuit 100 can restore an exact signal if the pause period is within the range of six to eleven clock cycles. During six to ten clock cycles of a period of 1,764μs until 3,234μs, the pause period of the clock signal RF_CLK in typical operating conditions is about 0.244μs to 4.704μs. The clock generation and data recovery circuit 200 for a contactless IC card used in the example of 7 the counter 240 as a four-bit counter and the counter 250 as a three-bit counter to track a possible fluctuation of the pause period. The circuit 200 allows a pause period variation in the range of 0.844μs to 4.129μs, with a pause period of 0.589μs to 2.604μs for a data rate of 212kbps and from 0.294μs to 0.844μs for a data rate of 424kbps.
Wie
oben erläutert,
erzeugt eine kontaktlose IC-Karte gemäß der Erfindung ein synchrones
Taktsignal aus einem HF-Signal, das von einem Kartenleser empfangen
wird, so dass eine Anpassung an ein Protokoll vom Typ A gemäß ISO/IEC
14443 möglich
ist, und decodiert das empfangene Datensignal. Außerdem kann ein
exaktes Decodierergebnis selbst dann erzielt werden, wenn die Pausenperiode
des HF-Signals innerhalb eines gewissen Bereichs schwankt.As
explained above
produces a non-contact IC card according to the invention, a synchronous
Clock signal from an RF signal received by a card reader
so that an adaptation to a type A protocol in accordance with ISO / IEC
14443 possible
is and decodes the received data signal. In addition, a can
exact decoding result can be achieved even if the pause period
of the RF signal varies within a certain range.
