DE10331570A1 - Semiconductor chip - Google Patents

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Abstract

Die Anschlusskontaktflächen (1) und eine für einen ESD-Schutz vorgesehene Leiterbahn (2) sind zur Flächenersparnis in einem eng begrenzten Bereich (3) gruppiert, wenn die Bonddrähte (4) zu weiteren Anschlusskontaktflächen (5) eines Gehäuses über mindestens zwei Kanten des Chips geführt sind.The connection contact surfaces (1) and a conductor track (2) provided for ESD protection are grouped in a narrow area (3) to save area when the bonding wires (4) to further terminal contact surfaces (5) of a housing over at least two edges of the chip are guided.

Description

Bei einem Halbleiterchip sind die Anschlusskontaktflächen (Pads) auf derselben Oberseite angeordnet. Wenn der Halbleiterchip in einem Gehäuse angebracht wird, das weitere Anschlusskontaktflächen für einen externen elektrischen Anschluss besitzt, können die Anschlusskontaktflächen des Halbleiterchips über so genannte Bonddrähte mit den weiteren Anschlusskontaktflächen verbunden werden. Die Bonddrähte werden dabei über mehrere Kanten des Halbleiterchips geführt, da die weiteren Anschlusskontaktflächen des Gehäuses auf verschiedenen Seiten des Chips angeordnet sein können.at a semiconductor chip, the terminal pads (pads) on the same top arranged. When the semiconductor chip is mounted in a housing, the others Connection pads for one has external electrical connection, the connection pads of the Semiconductor chips over so-called bonding wires be connected to the other terminal contact surfaces. The Bond wires are over led several edges of the semiconductor chip, since the other terminal contact surfaces of the housing can be arranged on different sides of the chip.

Zum Zweck eines Schutzes gegen elektrostatische Aufladung (ESD, electrostatic discharge) werden in der Nähe der Anschlusskontaktflächen des Halbleiterchips metallische Leiterbahnen angeordnet, die dafür vorgesehen sind, eine elektrostatische Aufladung des Chips, z. B. beim Anfassen, in dafür vorgesehene geeignete Schutzstrukturen der Schaltung abzuleiten. Die Leiterbahnen werden gewöhnlich mit einem Anschluss einer Versorgungsspannung VDD, VSS verbunden. Wenn die Anschlusskontaktflächen auf der Oberseite des Halbleiterchips längs der Kanten des Chips verteilt angeordnet sind, ist es auch erforderlich, die Leiterbahnen des ESD-Schutzes längs der Kanten des Chips anzuordnen. Die Leiterbahnen des ESD-Schutzes müssen eine ausreichende Breite aufweisen, damit sie bei einer elektrostatischen Entladung den hohen auftretenden Strom ableiten können. Die Breiten der Leiterbahnen liegen dabei typisch bei 70 μm bis 100 μm, je nach Anforderung an den betreffenden ESD-Schutz. Infolge des hohen Flächenbedarfes derartiger Leiterbahnen bei einer Anordnung der Anschlusskontaktfläche an mehreren Kanten des Halbleiterchips wird auf der Oberseite des Halbleiterchips zu viel Fläche verbraucht, um eventuell zusätzliche Schaltungskomponenten, insbesondere eine Logikschaltung, dort anzuordnen.For the purpose of protection against electrostatic discharge (ESD, electrostatic discharge) metallic interconnects are arranged in the vicinity of the terminal contact surfaces of the semiconductor chip, which are intended to provide an electrostatic charge of the chip, for. B. when touching, deduce it in appropriate protective structures of the circuit. The printed conductors are usually connected to one terminal of a supply voltage V DD , V SS . When the terminal pads on the top of the semiconductor chip are distributed along the edges of the chip, it is also necessary to arrange the tracks of the ESD protection along the edges of the chip. The tracks of the ESD protection must have a sufficient width so that they can discharge the high current occurring in an electrostatic discharge. The widths of the printed conductors are typically 70 μm to 100 μm, depending on the requirements of the relevant ESD protection. Due to the high space requirement of such interconnects in an arrangement of the terminal contact surface at a plurality of edges of the semiconductor chip is consumed on the upper side of the semiconductor chip too much area to possibly additional circuit components, in particular a logic circuit to arrange there.

In der DE 101 08 077 A1 ist ein IC-Chip beschrieben, der an seiner Oberseite Anschlusskontaktflächen in einem inneren Bereich besitzt, dessen Punkte jeweils näher zu einem Mittelpunkt der Oberseite als zu dem Rand des IC-Chips liegen. Es ist dabei auch vorgesehen, in dem inneren Bereich eine ESD-Schutzstruktur anzuordnen.In the DE 101 08 077 A1 For example, an IC chip is described which has terminal pads in an inner area at its top, the points of which are respectively closer to a center of the top than to the edge of the IC chip. It is also provided to arrange an ESD protection structure in the inner region.

Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterchip für eine Anordnung in einem Gehäuse anzugeben, der für eine Verdrahtung über mehrere Kanten vorgesehen ist, mit einem wirkungsvollen ESD-Schutz versehen ist und dessen Anschlusskontaktflächen und ESD-Leiterbahnen einen möglichst geringen Anteil der Oberfläche beanspruchen.task The present invention is a semiconductor chip for an assembly in a housing indicate that for a wiring over several Edges is provided with an effective ESD protection is and its terminal pads and ESD traces as possible small proportion of the surface claim.

Diese Aufgabe wird mit dem Halbleiterchip mit den Merkmalen des Anspruches 1 gelöst. Weitere Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.These Task is with the semiconductor chip with the features of the claim 1 solved. Further embodiments will be apparent from the dependent claims.

Bei dem Halbleiterchip sind die Anschlusskontaktflächen auf der Oberseite des Halbleiterchips in einem eng begrenzten Bereich gruppiert. Mindestens eine Leiterbahn eines ESD-Schutzes befindet sich in nächster Nähe zu den Anschlusskontaktflächen. Die Anordnung der Leiter ist dabei so kompakt, dass sich ein konvex begrenzter Bereich der Oberseite des Halbleiterchips angeben lässt, der höchstens ein Zehntel der Fläche der Oberseite einnimmt und in dem sich die für eine jeweilige elektrische Verbindung mit einem Ausgang oder Eingang der integrierten elektronischen Schaltung vorgesehenen Anschlusskontaktflächen sowie die für den ESD-Schutz vorgesehene Leiterbahn befinden. Unter einem konvex begrenzten Bereich ist dabei ein Bereich zu verstehen, der eine solche geometrische Form aufweist, dass jede Strecke (gerade Linie mit zwei Endpunkten), deren Endpunkte innerhalb des Bereiches liegen, ganz im Inneren des Bereiches liegt. Insbesondere sind Rechtecke, Parallelogramme, Trapeze, Drachen, Kreise und Ellipsen konvexe Bereiche. Wenn die Oberseite des Halbleiter chips rechteckig ist, lässt sich bei bevorzugten Ausführungsbeispielen ein alle Anschlusskontaktflächen und die Leiterbahn des ESD-Schutzes umfassender konvexer Bereich angeben, der höchstens zwei Drittel der Breite der Oberseite (Schmalseite) des Halbleiterchips und/oder höchstens zwei Drittel der Länge der Oberseite (Längsseite) des Halbleiterchips einnimmt.at the semiconductor chip are the terminal contact surfaces on the top of the Grouped semiconductor chips in a narrow range. At least a trace of ESD protection is in next Close to the connection pads. The arrangement of the conductors is so compact that a convex Specify limited area of the top of the semiconductor chip, the at the most one tenth of the area the top occupies and in which for a respective electrical Connection to an output or input of the integrated electronic Circuit provided connection pads and provided for the ESD protection Track are located. Under a convex limited area is here to understand a region having such a geometric shape that each track (straight line with two endpoints), their endpoints lie within the area, located entirely inside the area. In particular, rectangles, parallelograms, trapezoids, dragons, Circles and ellipses convex areas. When the top of the semiconductor chip is rectangular, leaves in preferred embodiments all connection contact surfaces and specify the trace of the ESD protection comprehensive convex region, the maximum two-thirds of the width of the top (narrow side) of the semiconductor chip and / or at the most two-thirds of the length the top (long side) of the semiconductor chip occupies.

Bei einer bevorzugten Ausführungsform sind die Anschlusskontaktflächen in einer Reihe auf derselben Seite der für den ESD-Schutz vorgesehenen Leiterbahn längs der Leiterbahn angeordnet. Die Anschlusskontaktflächen können auch in zwei Reihen angeordnet sein, wobei je eine Reihe auf einer der beiden Seiten der für den ESD-Schutz vorgesehenen Leiterbahn jeweils längs der Leiterbahn angeordnet ist. Eine besonders große Flächeneinsparung ergibt sich für Halbleiterchips mit höchstens zehn, insbesondere höchstens fünf Anschlusskontaktflächen.at a preferred embodiment are the connection pads in a row on the same side of the circuit intended for ESD protection along the Conductor arranged. The terminal contact surfaces can also be arranged in two rows be one, each with a row on either side of the ESD protection provided conductor track is arranged in each case along the conductor track. A particularly big one area saving arises for Semiconductor chips with at most ten, in particular at most five connection pads.

Die Bonddrähte für einen Anschluss der Anschlusskontaktflächen zu weiteren Anschlusskontaktflächen, die an dem Gehäuse angebracht sind, werden über mindestens zwei Kanten des IC-Chips geführt, wobei zu beachten ist, dass Kurzschlüsse an den Chipkanten vermieden werden. Das kann bis zu einer über der Oberseite des Halbleiterchips vorhandenen Bonddrahtlänge von etwa 1 mm technisch ohne Schwierigkeiten realisiert werden. Die Anordnung der Anschlusskontaktflächen ist prinzipiell auch für eine Flip-Chip-Montage geeignet.The bonding wires for connecting the terminal pads to further terminal pads attached to the housing are routed over at least two edges of the IC chip, care being taken to avoid short circuits on the chip edges. This can be realized technically without difficulty up to an existing over the top of the semiconductor chip bond wire length of about 1 mm. The Anord tion of the terminal contact surfaces is in principle also suitable for a flip-chip mounting.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterchips anhand der 1 bis 8.The following is a more detailed description of examples of the semiconductor chip based on the 1 to 8th ,

Die 1 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer einreihigen, randseitig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen.The 1 shows a plan view of an embodiment with a single-row, arranged at the edge and aligned in the longitudinal direction arrangement of the terminal contact surfaces.

Die 2 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer einreihigen, mittig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen.The 2 shows a plan view of an embodiment with a single-row, centrally arranged and aligned in the longitudinal direction arrangement of the terminal contact surfaces.

Die 3 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer einreihigen, mittig angeordneten und in Querrichtung ausgerichteten Anordnung der Anschlusskontaktflächen.The 3 shows a plan view of an embodiment with a single-row, centrally arranged and transversely oriented arrangement of the terminal contact surfaces.

Die 4 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer einreihigen, randseitig angeordneten und in Querrichtung ausgerichteten Anordnung der Anschlusskontaktflächen.The 4 shows a plan view of an embodiment with a single-row, arranged at the edge and aligned in the transverse direction arrangement of the terminal contact surfaces.

Die 5 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer zweireihigen, randseitig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen, bei der die Anschlusskontaktflächen der beiden Reihen in Längsrichtung zueinander versetzt sind.The 5 shows a plan view of an embodiment with a double row, arranged at the edge and aligned in the longitudinal direction arrangement of the terminal contact surfaces, wherein the terminal contact surfaces of the two rows are offset in the longitudinal direction to each other.

Die 6 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer zweireihigen, mittig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen, bei der die Anschlusskontaktflächen der beiden Reihen in Längsrichtung zueinander versetzt sind.The 6 shows a plan view of an embodiment with a double row, centrally arranged and aligned in the longitudinal direction arrangement of the terminal contact surfaces, in which the terminal contact surfaces of the two rows are offset in the longitudinal direction to each other.

Die 7 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer zweireihigen, randseitig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen, bei der die Anschlusskontaktflächen beidseitig der ESD-Schutzleiterbahn einander gegenüberliegend angeordnet sind.The 7 shows a plan view of an embodiment with a double-row, arranged at the edge and aligned in the longitudinal direction arrangement of the terminal contact surfaces, wherein the terminal contact surfaces are arranged on both sides of the ESD protective conductor opposite each other.

Die 8 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer zweireihigen, mittig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen, bei der die Anschlusskontaktflächen beidseitig der ESD-Schutzleiterbahn einander gegenüberliegend angeordnet sind.The 8th shows a plan view of an embodiment with a double-row, centrally arranged and aligned in the longitudinal direction arrangement of the terminal contact surfaces, wherein the terminal contact surfaces are arranged on both sides of the ESD protective conductor opposite one another.

In den 1 bis 8 ist jeweils im Schema eine rechteckige Oberseite eines Halbleiterchips durch ein äußeres Rechteck dargestellt. Auf dieser Oberseite befinden sich als Beispiel jeweils fünf Anschlusskontaktflächen (Pads) 1, die jeweils in der Nähe einer Leiterbahn 2 angeordnet sind, die als ESD-Schutz vorgesehen und vorzugsweise mit einem der Versorgungspotenziale VDD oder VSS verbunden ist. Die Leiterbahn 2 kann hierbei eine von zwei übereinander angeordneten, das heißt, sich in der Zeichenebene der Figuren überdeckenden Leiterbahnen sein, von denen die eine an VDD und die andere an VSS angeschlossen ist. Zwei solche Leiterbahnen können auch in der Ebene der Oberseite des Halbleiterchips nebeneinander angeordnet sein, was jedoch am Prinzip der Erfindung nichts ändert. Der Deutlichkeit halber ist in den Figuren daher nur eine Leiterbahn 2 des ESD-Schutzes dargestellt.In the 1 to 8th In each case in the diagram, a rectangular top side of a semiconductor chip is represented by an outer rectangle. On this top there are five connection pads (pads) as an example 1 , each near a trace 2 are arranged, which is provided as ESD protection and preferably connected to one of the supply potentials V DD or V SS . The conductor track 2 In this case, one of two superposed, that is, be in the plane of the figures overlapping tracks, one of which is connected to V DD and the other to V SS . Two such interconnects can also be arranged side by side in the plane of the upper side of the semiconductor chip, which, however, does not change the principle of the invention. For the sake of clarity, therefore, in the figures only one trace 2 of ESD protection.

Zur näheren Erläuterung der Anordnung dieser Leiter ist in den 1, 3, 5 und 7 jeweils ein Bereich 3 mit gestrichelten Begrenzungen eingezeichnet. Die Anschlusskontaktflächen 1 sind über Bonddrähte 4 mit hier schematisch eingezeichneten weiteren Anschlusskontaktflächen 5 eines Gehäuses elektrisch leitend verbunden. Das Gehäuse kann ein im Prinzip beliebiges Substrat sein, insbesondere auch eine Chipkarte oder ein Modulgehäuse für eine Chipkarte. Die Gehäuseausführung ist im Einzelnen für die Ausgestaltung des erfindungsgemäßen Halbleiterchips nicht wesentlich.For a more detailed explanation of the arrangement of these conductors is in the 1 . 3 . 5 and 7 one area each 3 drawn with dashed borders. The connection pads 1 are over bonding wires 4 with here schematically drawn further connection contact surfaces 5 a housing electrically connected. The housing may be a substrate which is in principle arbitrary, in particular also a chip card or a module housing for a chip card. The housing design is not essential for the design of the semiconductor chip according to the invention in detail.

In den Beispielen der 1, 4, 5 und 7 mit randseitig angeordneten Anschlusskontaktflächen 1 sind die Bonddrähte 4 jeweils über drei Kanten des Halbleiterchips geführt, nämlich über die beiden längsseitigen Kanten und eine Kante der Schmalseite. In den Beispielen der 2, 3, 6 und 8 mit mittig angeordneten Anschlusskontaktflächen sind die Bonddrähte 4 jeweils nur über die längsseitigen Kanten des Halbleiterchips geführt. Dabei handelt es sich jedoch nur um Beispiele; je nach Ausgestaltung des Chips und Anzahl der Anschlusskontaktflächen können die Bonddrähte auch über alle vier Kanten oder über nur eine längsseitige und eine schmalseitige Kante geführt sein. Die erfindungsgemäße Anordnung der Anschlusskontaktflächen und der Leiterbahn(en) 2 ist auch geeignet für Halbleiterchips, die für einen einseitigen Anschluss aller Anschlusskontaktflächen 1 zum Beispiel nur über eine Längskante des Halbleiterchips vorgesehen sind. Bevorzugt ist die erfindungsgemäße Anordnung jedoch für die angegebenen Beispiele, bei denen Bonddrähte über mehrere Kanten geführt sind.In the examples of 1 . 4 . 5 and 7 with peripheral contact pads 1 are the bonding wires 4 each guided over three edges of the semiconductor chip, namely on the two longitudinal edges and an edge of the narrow side. In the examples of 2 . 3 . 6 and 8th with centrally arranged terminal contact surfaces are the bonding wires 4 each guided only over the longitudinal edges of the semiconductor chip. These are only examples; Depending on the design of the chip and the number of terminal contact surfaces, the bonding wires can also be guided over all four edges or over only one longitudinal edge and one narrow edge. The arrangement according to the invention of the terminal contact surfaces and the conductor track (s) 2 is also suitable for semiconductor chips, which are provided for a one-sided connection of all connection pads 1, for example only over a longitudinal edge of the semiconductor chip. However, the arrangement according to the invention is preferred for the examples given, in which bonding wires are guided over several edges.

Bei den Ausführungsbeispielen der 1, 2, 3 und 4 befinden sich die Anschlusskontaktflächen 1 jeweils auf derselben Seite der Leiterbahn 2 in einer Reihe längs dieser Leiterbahn 2. Bei den Ausführungsbeispielen der 5, 6, 7 und 8 sind jeweils beidseitig der Leiterbahn 2 längs dieser Leiterbahn Anschlusskontaktflächen 1 in einer jeweiligen Reihe angeordnet. Die 5 und 6 zeigen Beispiele, bei denen die Anschlusskontaktflächen der beiden Reihen in Längsrichtung der Leiterbahn 2 gegeneinander versetzt sind. Bei den Ausführungsbeispielen der 7 und 8 sind die Anschlusskontaktflächen 1 bezüglich der Leiterbahn 2 einander gegenüberliegend angeordnet. Die Ausführungsbeispiele mit einer oder zwei längs der Leiterbahn 2 angeordneten Reihen von Anschlusskontaktflächen 1 sind bevorzugt, da auf diese Weise die Anschlusskontaktflächen 1 in nächster Nähe zu der Leiterbahn 2 des ESD-Schutzes angeordnet werden können.In the embodiments of the 1 . 2 . 3 and 4 are the connection pads 1 each on the same side of the track 2 in a row along this track 2 , In the embodiments of the 5 . 6 . 7 and 8th are each on both sides of the track 2 along this track Connection pads 1 arranged in a respective row. The 5 and 6 show examples in which the terminal contact surfaces of the two rows in the longitudinal direction of the conductor track 2 offset from each other. In the embodiments of the 7 and 8th are the connection pads 1 concerning the conductor track 2 arranged opposite each other. The embodiments with one or two along the conductor track 2 arranged rows of terminal contact surfaces 1 are preferred because in this way the terminal contact surfaces 1 in close proximity to the track 2 of the ESD protection can be arranged.

Die Leiterbahn 2 kann bei allen diesen Ausführungsbeispielen eine relativ kurze, vorzugsweise geradlinig ausgebildete Leiterbahn sein. An den in den 1, 3, 5 und 7 gestrichelt eingezeichneten konvexen Bereichen 3 ist erkennbar, dass bei der gruppierten kompakten Anordnung der Anschlusskontaktflächen 1 und der Leiterbahn 2 ein solcher konvexer Bereich 3 bestimmt werden kann, der diese Anschlusskontaktflächen und die Leiterbahn umfasst und nur ein Zehntel der Oberseite des Halbleiterchips einnimmt. Wenn eine weitere Leiterbahn des ESD-Schutzes in der Ebene der Oberseite angeordnet ist, kann bei einer bevorzugten Ausführungsform ein konvexer Bereich angegeben werden, der die Anschlusskontaktflächen und beide Leiterbahnen umfasst und nur ein Zehntel der Oberseite des Halbleiterchips einnimmt. Eine besonders enge Gruppierung der Anschlusskontaktflächen 1 ermöglicht es, einen solchen konvexen Bereich so zu wählen, dass er nur ein Zwanzigstel oder sogar nur ein Dreißigstel der Fläche der Oberseite des Halbleiterchips einnimmt.The conductor track 2 can be a relatively short, preferably rectilinear conductor track in all these embodiments. At the in the 1 . 3 . 5 and 7 dashed convex areas 3 It can be seen that in the grouped compact arrangement of the terminal contact surfaces 1 and the track 2 such a convex area 3 can be determined, which includes these terminal pads and the conductor and occupies only one tenth of the top of the semiconductor chip. If a further conductor track of the ESD protection is arranged in the plane of the top side, in a preferred embodiment a convex area can be specified which comprises the terminal contact areas and both conductor tracks and occupies only one tenth of the top side of the semiconductor chip. A particularly close grouping of the connection contact surfaces 1 makes it possible to choose such a convex area that it occupies only one-twentieth or even one-thirtieth of the area of the top of the semiconductor chip.

Unter den Anschlusskontaktflächen 1 im Sinne dieser Erfindung sind bei allen Ausführungsbeispielen echte Anschlüsse zu verstehen, die Eingänge oder Ausgänge der Schaltung, die in dem Halbleiterchip integriert ist, nach außen verbinden, nicht jedoch Dummy-Pads oder metallische Abschirmungen und dergleichen. Leiterflächen, die nicht für den externen elektrischen Anschluss des Halbleiterchips vorgesehen sind, auch wenn sie mit einer integrierten Schaltung des Halbleiterchips verbunden sind, zählen im Sinne dieser Erfindung nicht zu den Anschlusskontaktflächen, die in den Ansprüchen angegeben sind.Under the connection pads 1 For the purposes of this invention, in all embodiments real connections are to be understood that connect inputs or outputs of the circuit which is integrated in the semiconductor chip to the outside, but not dummy pads or metallic shields and the like. Conductor surfaces that are not provided for the external electrical connection of the semiconductor chip, even if they are connected to an integrated circuit of the semiconductor chip, do not count in the sense of this invention to the terminal contact surfaces, which are specified in the claims.

1 1
Anschlusskontaktfläche Terminal pad
22
Leiterbahnconductor path
33
konvexer Bereichconvex Area
4 4
Bonddrahtbonding wire
55
weitere AnschlusskontaktflächeFurther Terminal pad

Claims (11)

Halbleiterchip mit einer elektronischen Schaltung, einer Oberseite, auf der Anschlusskontaktflächen (1) für eine jeweilige elektrische Verbindung mit einem Ausgang oder Eingang der elektronischen Schaltung angebracht sind, und mindestens einer für einen ESD-Schutz vorgesehenen Leiterbahn (2), dadurch gekennzeichnet, dass die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der konvex begrenzt ist und höchstens ein Zehntel der Fläche der Oberseite einnimmt.Semiconductor chip with an electronic circuit, a top side, on the connection pads ( 1 ) are mounted for a respective electrical connection to an output or input of the electronic circuit, and at least one provided for an ESD protection conductor track ( 2 ), characterized in that the terminal contact surfaces ( 1 ) and the track ( 2 ) in one area ( 3 ) are arranged on the upper side of the semiconductor chip, which is convexly limited and occupies at most one tenth of the area of the upper side. Halbleiterchip nach Anspruch 1, bei dem die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der konvex begrenzt ist und höchstens ein Zwanzigstel der Fläche der Oberseite einnimmt.Semiconductor chip according to Claim 1, in which the connection pads ( 1 ) and the track ( 2 ) in one area ( 3 ) are arranged on the upper side of the semiconductor chip, which is convexly limited and occupies at most one twentieth of the surface of the upper side. Halbleiterchip nach Anspruch 1, bei dem die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der konvex begrenzt ist und höchstens ein Dreißigstel der Fläche der Oberseite einnimmt.Semiconductor chip according to Claim 1, in which the connection pads ( 1 ) and the track ( 2 ) in one area ( 3 ) are arranged on the upper side of the semiconductor chip, which is convexly limited and occupies at most one thirtieth of the surface of the upper side. Halbleiterchip nach Anspruch 1, bei dem die Oberseite rechteckig ist und eine Längsseite in einer Längsrichtung aufweist und die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der sich in der Längsrichtung höchstens über zwei Drittel der Abmessung der Oberseite in der Längsrichtung erstreckt.The semiconductor chip according to claim 1, wherein the upper surface is rectangular and has a longitudinal side in a longitudinal direction, and the terminal contact surfaces (FIG. 1 ) and the track ( 2 ) in one area ( 3 ) are arranged on the upper side of the semiconductor chip, which extends in the longitudinal direction at most over two thirds of the dimension of the upper side in the longitudinal direction. Halbleiterchip nach Anspruch 1, bei dem die Oberseite rechteckig ist und eine Schmalseite in einer Querrichtung aufweist und die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der sich in der Querrichtung höchstens über zwei Drittel der Abmessung der Oberseite in der Querrichtung erstreckt.The semiconductor chip according to claim 1, wherein the upper surface is rectangular and has a narrow side in a transverse direction, and the terminal contact surfaces (FIG. 1 ) and the track ( 2 ) in one area ( 3 ) are arranged on the upper side of the semiconductor chip, which extends in the transverse direction at most over two-thirds of the dimension of the upper side in the transverse direction. Halbleiterchip nach Anspruch 1, bei dem die Anschlusskontaktflächen (1) in einer Reihe auf derselben Seite der für den ESD-Schutz vorgesehenen Leiterbahn (2) längs der Leiterbahn (2) angeordnet sind.Semiconductor chip according to Claim 1, in which the connection pads ( 1 ) in a row on the same side of the track intended for ESD protection ( 2 ) along the conductor track ( 2 ) are arranged. Halbleiterchip nach Anspruch 1, bei dem die Anschlusskontaktflächen (1) in je einer Reihe auf beiden Seiten der für den ESD-Schutz vorgesehenen Leiterbahn (2) jeweils längs der Leiterbahn (2) angeordnet sind.Semiconductor chip according to Claim 1, in which the connection pads ( 1 ) in a row on both sides of the conductor track provided for the ESD protection ( 2 ) each along the conductor track ( 2 ) are arranged. Halbleiterchip nach einem der Ansprüche 1 bis 7, bei dem höchstens zehn Anschlusskontaktflächen (1) vorhanden sind.Semiconductor chip according to one of Claims 1 to 7, in which at most ten connection pads ( 1 ) available. Halbleiterchip nach einem der Ansprüche 1 bis 7, bei dem höchstens fünf Anschlusskontaktflächen (1) vorhanden sind.Semiconductor chip according to one of Claims 1 to 7, in which at most five connection pads ( 1 ) available. Halbleiterchip nach einem der Ansprüche 1 bis 7, bei dem ein Gehäuse vorhanden ist, die Anschlusskontaktflächen (1) mittels Bonddrähten (4) mit weiteren Anschlusskontaktflächen (5) des Gehäuses verbunden sind und die Bonddrähte (4) über mindestens zwei Kanten des Halbleiterchips geführt sind.Semiconductor chip according to one of claims 1 to 7, in which a housing is present, the terminal contact surfaces ( 1 ) by means of bonding wires ( 4 ) with further connection pads ( 5 ) of the housing are connected and the bonding wires ( 4 ) are guided over at least two edges of the semiconductor chip. Halbleiterchip nach einem der Ansprüche 1 bis 10, bei dem mindestens eine weitere Leiterbahn des ESD-Schutzes auf der Oberseite vorhanden ist und die Anschlusskontaktflächen (1) und die Leiterbahnen (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der konvex begrenzt ist und höchstens ein Zehntel der Fläche der Oberseite einnimmt.Semiconductor chip according to one of Claims 1 to 10, in which at least one further conductor track of the ESD protection is present on the upper side and the terminal contact surfaces ( 1 ) and the tracks ( 2 ) in one area ( 3 ) are arranged on the upper side of the semiconductor chip, which is convexly limited and occupies at most one tenth of the area of the upper side.
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