DE10321305A1 - Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten - Google Patents

Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten Download PDF

Info

Publication number
DE10321305A1
DE10321305A1 DE2003121305 DE10321305A DE10321305A1 DE 10321305 A1 DE10321305 A1 DE 10321305A1 DE 2003121305 DE2003121305 DE 2003121305 DE 10321305 A DE10321305 A DE 10321305A DE 10321305 A1 DE10321305 A1 DE 10321305A1
Authority
DE
Germany
Prior art keywords
layer
production
growth
buffer layer
doping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE2003121305
Other languages
English (en)
Inventor
Armin Dadgar
Alois Krost
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Azzurro Semiconductors AG
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to DE2003121305 priority Critical patent/DE10321305A1/de
Publication of DE10321305A1 publication Critical patent/DE10321305A1/de
Ceased legal-status Critical Current

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02584—Delta-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Led Devices (AREA)

Abstract

Die Herstellung hoch n-leitender Pufferschichten in der GaN Heteroepitaxie ist derzeit durch eine starke Tendenz zur Rißbildung der Schichten limitiert. Das Verfahren ermöglicht durch das Einbringen von Silizium-Nitrid Zwischenschichten während einer Wachstumsunterbrechung die einfache Herstellung dicker, rißfreier hoch leitfähiger Pufferschichten für Bauelementstrukturen in einem Wachstumsschritt. DOLLAR A Es lassen sich damit einfach Pufferschichten für Hochleistungsleuchtdioden herstellen.

Description

  • Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten. Die Herstellung von GaN-basierten Leuchtdioden findet meist auf Heterosubstraten wie Saphir, Silizium-Karbid oder Silizium statt. Durch die starke thermische und Gitterfehlanpassung werden im abgeschiedenen GaN viele Versetzungen induziert. Zur Verringerung von Versetzungen gibt es verschiedene, zum Teil aufwendige Verfahren, wie das laterale Überwachsen maskierter Bereiche oder auch die Abscheidung von Maskenmaterial während einer Wachstumsunterbrechung des Schichtwachstums. Letzteres läßt sich zum Beispiel durch das Durchleiten von Silan oder Disilan in einer ammoniakhaltigen Atmosphäre bei hohen Temperaturen wie z.B. der GaN Wachstumstemperatur erzielen. Übliches Mittel zur Versetzungsreduktion ist das Wachstum von ausreichend dicken Pufferschichten, die die Versetzungsdichte durch Versetzungsreaktion unter 1 × 109 cm–2 bringen. Dazu sind meist Dicken um 4 Mikrometer ausreichend.
  • Zur Herstellung von z.B. leistungsfähigen Leuchtdioden sind unter anderem eine gute Stromverteilung und niedrige Serienwiderstände vorteilhaft. Um dies zu erzielen, wird in der Regel eine hohe Donatorkonzentration und eine hohe Akzeptorkonzentration bei hohen Beweglichkeiten angestrebt. Insbesondere werden eine gute laterale Stromverteilung und ein niedriger Serienwiderstand des normalerweise nahe am Substrat liegenden n-Typ dotierten Pufferschichtteils der Dioden angestrebt. Dies vor allen Dingen vor dem Hintergrund, daß der n-Typ leitende Teil des Halbleiters, sofern er auf Saphir abgeschieden wurde, bei LEDs normalerweise seitlich kontaktiert wird und somit eine gute Stromverteilung lateral über mehrere hundert Mikrometer erfolgen muß. Um dies zu erzielen wird eine hohe Dotierung des Halbleiters um 5 × 1018 cm–3 und darüber angestrebt. Beim GaN Wachstum führt dies jedoch derzeit zu solch einer hohen Zugverspannung, daß die GaN Schichten während des Wachstums reißen und somit für Bauelemente ungeeignet sind. Daher werden GaN Pufferschichten, wie sie für LEDs verwendet werden, üblicherweise niedriger dotiert und ein relativ hoher Serienwiderstand in Kauf genommen. Die Zugverspannung bleibt interessanterweise auch dann erhalten, wenn nach einer hohen Dotierung weiter gewachsen wird, d.h., es baut sich weiter Verspannungsenergie auf, was spätestens beim Wachstum der aktiven Schichten oder der p-Typ Deckschicht zu einem Reißen der Bauelementschichten führt.
  • Die Erfindung löst nun nach Anspruch 1 das Problem der erwünschten hohen Dotierung und der Zugverspannung. Die starke Zugverspannung läßt sich nach Anspruch 1 dadurch beheben, daß eine in-situ abgeschiedene SiN Schicht vor der Keimschicht, auf der Keimschicht oder während des Pufferschichtwachstums abgeschieden wird. Sie hat dabei drei positive Auswirkungen auf die Verspannung und die Leitfähigkeit. Zum einen wirkt die Maskierung bei ausreichender Dicke als entkoppelnde Schicht, d.h. sofern die Maskierung in der Pufferschicht eingebracht wird, wird eine starke Zugverspannung im unteren Teil der Pufferschicht, die zum Beispiel durch eine hohe Dotierung erzeugt wurde, durch das anfängliche Inselwachstum oberhalb der Maske entkoppelt. Dadurch wächst die obere Schicht je nach Maskendicke teilweise ohne die Zugverspannung der unteren Schicht zu übernehmen, also ohne eine Tendenz zur Rißbildung weiter. Zum anderen führt die Maskierung nicht, wie man annehmen kann, zu einer isolierenden Silizium-Nitrid Schicht, sondern sie führt aufgrund der geringen Dicke zu einer n-Typ Deltadotierung des angrenzenden GaN, also einer erhöhten lateralen Leitfähigkeit. Entscheidend ist jedoch, daß jede darauf abgeschiedene Si-dotierte Schicht nur noch eine geringe Tendenz zur Ausbildung einer Zugverspannung und damit der Ausbildung von Rissen hat. Dies im Gegensatz zum Fall, daß keine SiN Maske verwendet wurde, und dies auch, wenn der erste Teil der Pufferschicht zugverspannungsarm war, also z.B. nicht mit Si dotiert wurde. Das Verfahren ermöglicht somit eine sehr hohe Dotierung über 5 × 1018 cm–3 mittels eines Donators und damit geringere Serienwiderstände des Bauelements. Vorzugsweise wird als Donator Silizium nach Anspruch 3 verwendet, welches in Form von z.B. Silan, Disilan oder tertiär-butylsilan vorliegen kann. Die Maskierungsschicht kann nach Anspruch 2 auch mehrmals eingesetzt werden, um insbesondere bei Problemen mit der Schichtkoaleszenz nach dem Maskenwachstum in mehreren Schritten die Entkopplung von eventuell stark verspannten unteren Pufferschichten zu erzielen.
  • Als Ausführungsbeispiel ist hier das Wachstum einer LED Pufferschicht mit der metall-organischen Gasphasenepitaxie nach Anspruch 4 aufgeführt. Nach dem Ausheizen eines Saphir Substrats oberhalb von 1000°C zur Reinigung der Oberfläche wird auf diesem bei Temperaturen zwischen 400–700°C eine wenige Nanometer dicke GaN Keimschicht gewachsen. Die Probe wird auf ca. 1050°C erhitzt und das GaN Pufferschichtwachstum begonnen. Dabei wird am besten schon von Anfang an durch die Zugabe von z.B. Silan mit Silizium dotiert. Nach dem Wachstum von ca. 1 Mikrometer GaN wird die Ga Zufuhr gestoppt und durch das Überleiten von Silan bei gleichzeitiger Anwesenheit von Ammoniak eine dünne SiN Schicht abgeschieden. Diese besitzt Idealerweise eine nominelle Dicke von 1–3 Monolagen, was teilweise von der Anzahl der Stufen auf der wachsenden GaN Oberfläche, bzw. der Rauhigkeit abhängt. Darauf findet wieder das GaN Schichtwachstum unter Zugabe von Silan statt. Das Wachstum findet anfangs nur lokal statt und von diesen Inseln wächst das GaN lateral bis zur Koaleszenz der Inseln. Falls notwendig, kann zur raschen Koaleszenz des anfänglichen Inselwachstums die Temperatur und das Ammoniakangebot erhöht und gegebenenfalls das Silanangebot leicht reduziert werden. Silizium behindert das laterale Wachstum ein wenig, baut sich aber während der Koaleszenz je nach Wachstumsbedingung durch die Facetten der Inseln teilweise effizienter in den Kristall ein. Eine geschickte Wahl der Wachstumsbedingungen ermöglicht jedoch eine rasche Koaleszenz der GaN Schicht nach wenigen hundert Nanometern. Durch das Inselwachstum wird die wachsende Schicht vom Gitter der Unterlage teilweise entkoppelt und vorhandene Verspannungen reduziert. Spätestens nach der Koaleszenz kann der Halbleiter, ohne eine hohe Zugverspannung zu induzieren, mit einer sehr hohen Siliziumdotierung nach Anspruch 1 abgeschieden werden und somit eine gute Stromverteilung und einen geringen Serienwiderstand besitzen. Danach folgt nach Anspruch 5 bei einer LED-Struktur das Wachstum der aktiven Schichten und der p-Typ Deckschicht. Dieses Beispiel ist nur eine von vielen Ausführungsmöglichkeiten, insbesondere sind auch aluminium- bzw. indiumhaltige Pufferschichten auf allen Heterosubstraten mit eingeschlossen.

Claims (5)

  1. Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten gekennzeichnet durch eine Gruppe-III Nitrid Pufferschicht mit mindestens einer, während einer Wachstumsunterbrechung des Pufferschichtwachstums oder vor, bzw. auf einer Keimschicht abgeschiedenen Silizium-Nitrid Schicht einer nominellen Dicke von Bruchteilen bis zu wenigen Monolagen Silizium-Nitrid und eine Dotierung der darunter- und/oder darüber liegenden Pufferschicht mit einem Donator in einer Atomkonzentration deutlich über 2 × 1018 cm–3.
  2. Verfahren nach Anspruch 1 gekennzeichnet durch das mehrmalige Einbringen einer Silizium-Nitrid Maskierungsschicht.
  3. Verfahren nach Anspruch 1 gekennzeichnet durch die Verwendung von Silizium als Donator.
  4. Verfahren nach Anspruch 1, 2 und/oder 3 gekennzeichnet durch das Schichtwachstum mit der metallorganischen Gasphasenepitaxie.
  5. Verfahren nach Anspruch 1, 2, 3 und/oder 4 gekennzeichnet durch das Wachstum von Leuchtdiodenstrukturen auf der Pufferschicht.
DE2003121305 2003-05-08 2003-05-08 Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten Ceased DE10321305A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2003121305 DE10321305A1 (de) 2003-05-08 2003-05-08 Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2003121305 DE10321305A1 (de) 2003-05-08 2003-05-08 Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten

Publications (1)

Publication Number Publication Date
DE10321305A1 true DE10321305A1 (de) 2004-12-02

Family

ID=33394505

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2003121305 Ceased DE10321305A1 (de) 2003-05-08 2003-05-08 Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten

Country Status (1)

Country Link
DE (1) DE10321305A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645622B2 (en) 2005-04-21 2010-01-12 Sharp Kabushiki Kaisha Method of producing nitride-based semiconductor device, and light-emitting device produced thereby

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1017113A1 (de) * 1997-01-09 2000-07-05 Nichia Chemical Industries, Ltd. Halbleiteranordnung aus einer nitridverbindung
US6121634A (en) * 1997-02-21 2000-09-19 Kabushiki Kaisha Toshiba Nitride semiconductor light emitting device and its manufacturing method
US6475882B1 (en) * 1999-12-20 2002-11-05 Nitride Semiconductors Co., Ltd. Method for producing GaN-based compound semiconductor and GaN-based compound semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1017113A1 (de) * 1997-01-09 2000-07-05 Nichia Chemical Industries, Ltd. Halbleiteranordnung aus einer nitridverbindung
US6121634A (en) * 1997-02-21 2000-09-19 Kabushiki Kaisha Toshiba Nitride semiconductor light emitting device and its manufacturing method
US6475882B1 (en) * 1999-12-20 2002-11-05 Nitride Semiconductors Co., Ltd. Method for producing GaN-based compound semiconductor and GaN-based compound semiconductor device

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
CONTRERAS,O.,et.al.: Dislocation annihilation by silicon delta- doping in GaN epitaxy on Si. In: Applied Physics Letters,Vol.81, No.25,S.4712-4714, ganzes Dok. *
CONTRERAS,O.,et.al.: Dislocation annihilation by silicon delta- doping in GaN epitaxy on Si. In: Applied Physics Letters,Vol.81, No.25,S.4712-4714, ganzes Dok.;
JEON,Seong-Ran,et.al.: Reduction of Operation Voltage in GaN- Based Light-Emittring Diode Utilizing a Si A-Doped n-GaN Con- tact Layer. In: Jpn.Appl.Phys.2002,Vol.41,Part 2,No.7A,S.L761- S.L764 *
JEON,Seong-Ran,et.al.: Reduction of Operation Voltage in GaN- Based Light-Emittring Diode Utilizing a Si á-Doped n-GaN Con- tact Layer. In: Jpn.Appl.Phys.2002,Vol.41,Part 2,No.7A,S.L761- S.L764;
ZHAO,G.Y.,et.al.: Growth of Si delta-doped GaN by metalorganic chemical-vapor deposition. In: Applied Physics Letters,Vol.77,No. 14,S.2195-2197,ganzes Dok.,insbes.Fig.1 *
ZHAO,G.Y.,et.al.: Growth of Si delta-doped GaN by metalorganic chemical-vapor deposition. In: Applied Physics Letters,Vol.77,No. 14,S.2195-2197,ganzes Dok.,insbes.Fig.1;

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645622B2 (en) 2005-04-21 2010-01-12 Sharp Kabushiki Kaisha Method of producing nitride-based semiconductor device, and light-emitting device produced thereby
CN1855370B (zh) * 2005-04-21 2010-09-22 夏普株式会社 制造氮化物基半导体器件的方法和如此制造的发光器件

Similar Documents

Publication Publication Date Title
DE10392313B4 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
EP1908099B1 (de) Halbleitersubstrat sowie verfahren und maskenschicht zur herstellung eines freistehenden halbleitersubstrats mittels der hydrid-gasphasenepitaxie
DE60128134T2 (de) Gallium nitrid materialen und verfahren zur herstellung von schichten dieser materialen
DE102012103686B4 (de) Epitaxiesubstrat, Verfahren zur Herstellung eines Epitaxiesubstrats und optoelektronischer Halbleiterchip mit einem Epitaxiesubstrat
DE112006001847B4 (de) Ausrichtung von Laserdioden auf fehlgeschnittenen Substraten
DE112015000824B4 (de) Verfahren zur Herstellung eines elektronischen Halbleiterchips
DE112006002430B4 (de) Verfahren zur Herstellung von Super-Gittern unter Verwendung von abwechselnden Hoch und Niedrig-Temperatur-Schichten zum Sperren von parasitären Strompfaden
DE102007011347A1 (de) Nitridhalbleitereinkristallfilm
DE102011012925A1 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE10151092B4 (de) Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
DE10196361B4 (de) Verfahren zur Herstellung eines Gruppe-III-Nitrid-Halbleiterkristalls
DE112014000633B4 (de) Halbleiterschichtenfolge und Verfahren zur Herstellung einer Halbleiterschichtenfolge
DE102012217631B4 (de) Optoelektronisches Bauelement mit einer Schichtstruktur
DE102015107661B4 (de) Verfahren zur Herstellung eines Nitridverbindungshalbleiter-Bauelements
DE2253109A1 (de) Hetero-epitaxiales herstellungsverfahren fuer halbleiteranordnungen
WO2004057680A1 (de) Strahlungsemittierender halbleiterkörper und verfahren zu dessen herstellung
EP2478551A1 (de) Semipolare wurtzitische gruppe-iii-nitrid basierte halbleiterschichten und darauf basierende halbleiterbauelemente
DE10321305A1 (de) Verfahren zur Herstellung von hoch leitfähigen, rissfreien, GaN-basierten Pufferschichten
DE102004038573A1 (de) Verfahren zum epitaktischen Wachstum dicker, rissfreier Gruppe-III-Nitrid Halbleiterschichten mittels metallorganischer Gasphasenepitaxie auf Si oder SIC
DE69938609T2 (de) Epitaktisches substrat aus aluminium-galliumnitrid-halbleitern und herstellungsverfahren dafür
WO2019145216A1 (de) Verfahren zur herstellung eines nitrid-verbindungshalbleiter-bauelements
DE112012000868T5 (de) III-V- Halbleiterstrukturen mit verminderten Pit-Defekten und Verfahren zum Ausbilden derselben
DE102011108080B4 (de) Gruppe-III-Nitrid-basierte Schichtenfolge, deren Verwendung und Verfahren ihrer Herstellung
WO2015124495A1 (de) Verfahren zur herstellung einer nitrid-verbindungshalbleiterschicht
DE20122426U1 (de) Gruppe-III-Nitrid-basierte Lichtemitterstruktur auf Silizium Substrat

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8122 Nonbinding interest in granting licenses declared
8127 New person/name/address of the applicant

Owner name: AZZURRO SEMICONDUCTORS AG, 39106 MAGDEBURG, DE

8181 Inventor (new situation)

Inventor name: DADGAR, ARMIN,DR., 10555 BERLIN, DE

Inventor name: KROST, ALOIS, PRIF.DR., 13589 BERLIN, DE

8110 Request for examination paragraph 44
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final

Effective date: 20130830