DE10238444A1 - Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen - Google Patents
Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen Download PDFInfo
- Publication number
- DE10238444A1 DE10238444A1 DE10238444A DE10238444A DE10238444A1 DE 10238444 A1 DE10238444 A1 DE 10238444A1 DE 10238444 A DE10238444 A DE 10238444A DE 10238444 A DE10238444 A DE 10238444A DE 10238444 A1 DE10238444 A1 DE 10238444A1
- Authority
- DE
- Germany
- Prior art keywords
- substrate
- wafer
- holes
- trenches
- semiconductor circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000001465 metallisation Methods 0.000 claims abstract description 13
- 235000012431 wafers Nutrition 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 14
- 239000000853 adhesive Substances 0.000 claims description 11
- 230000001070 adhesive effect Effects 0.000 claims description 11
- 239000011241 protective layer Substances 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 238000011990 functional testing Methods 0.000 claims 1
- 239000004568 cement Substances 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- KEUKAQNPUBYCIC-UHFFFAOYSA-N ethaneperoxoic acid;hydrogen peroxide Chemical compound OO.CC(=O)OO KEUKAQNPUBYCIC-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Für die Herstellung von einzelnen integrierten Schaltungsanordnungen aus einem Waferverbund wird ein Verfahren vorgeschlagen, bei welchem der Wafer mit der Bauelementseite auf einem Träger fixiert, die einzelnen Schaltungsanordnungen durch Ätzen von Trenngräben auf dem Trägerkörper separiert und einzeln vom Trägerkörper abgehoben werden. Das Halbleitersubstrat wird während der Fixierung des Wafers auf dem Trägerkörper gedünnt, vorzugsweise auf weniger als 100 mum Substratdicke. Eine Rückseitenmetallisierung wird vorzugsweise nach Separieren der Schaltungsanordnungen auf dem Trägerkörper auf die Rückseite des gedünnten Substrats abgeschieden.
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung von einzelnen monolithisch integrierten Halbleiterschaltungen nach dem Oberbegriff des Patentanspruchs 1.
- Bei der Herstellung integrierter Halbleiterschaltungen, auch einfach als IC oder Chip bezeichnet, werden typischerweise auf einer dünnen Halbleiterscheibe, dem Wafer, als Substrat eine größere Anzahl von Schaltungen gleichzeitig erzeugt, welche in einem späteren Verfahrensschritt vereinzelt werden, insbesondere durch Sägen oder Ritzen des Wafers. Die ICs weisen typischerweise auf einer Frontseite des Substrats eine Mehrzahl von Bauelementen und auf der Rückseite eine Rückseitenmetallisierung auf, wobei die Rückseitenmetallisierung auf Bezugspotenzial liegen und mit einzelnen Leiterflächen auf der Frontseite über Durchgangslöcher (via) durch das Substrat elektrisch verbunden sein kann.
- Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein vorteilhaftes Verfahren für die Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen anzugeben.
- Die Erfindung ist im unabhängigen Patentanspruch beschrieben. Die abhängigen Ansprüche enthalten vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung.
- Die Erfindung ermöglicht eine sichere und stabile Handhabung des Wafers in kritischen Verfahrensschritten, insbesondere bei geringen Dicken des Substrats. Gemäß einer vorteilhaften Ausführung wird das Substrat nach Fertigstellung der Halbleiterschaltungen einschließlich der Leiterflächen und ggf. einer Passivierung der Frontseite auf eine Substratdicke von weniger als 100 μm gedünnt. Dies ist insbesondere für Halbleiterschaltungen auf GaAs-Substrat von Vorteil, da GaAs eine geringe Wärmeleitfähigkeit besitzt und die Abführung von Verlustwärme im Betrieb an eine Wärmesenke bei geringer Substratdicke wesentlich verbessert ist. Durch die geringe Substratdicke verringert sich auch der Öffnungsquerschnitt der sich von der Frontseite zur Rückseite hin aufweitenden Durchgangslöcher, so dass die Packungsdichte der Schaltungen bei dem dünnen Substrat erhöht werden kann.
- Die Befestigung des Wafers auf einem starren Träger vor dem Dünnen des Substrats gewährleistet eine stabile und sichere Handhabung auch bei durch starke Waferdünnung sehr geringen Substratdicken. Insbesondere wird auch eine nicht ebene Verformung des Wafers durch thermische Einflüsse oder insbesondere auch durch interne mechanische Spannungen im Halbleitermaterial, wie sie für Heterostruktur-Halbleiter-Schichtfolgen typisch sind, vermieden.
- Vorteilhafterweise wird auch eine elektrische Funktionsprüfung, insbesondere hinsichtlich des Hochfrequenzverhaltens, erst nach der Vereinzelung der Bauelemente und damit bei Vorliegen der Rückseitenmetallisierung und der Durchkontaktierungen durch die Durchgangslöcher an vollständig verschalteten Einheiten vorgenommen.
- Die Befestigung des einheitlichen Wafers auf dem starren Träger, welcher beispielsweise ein Saphir sein kann, erfolgt vorzugsweise mittels einer Schicht aus adhäsivem Material, insbesondere einem Klebstoff, einem Kitt, einem Gel oder dergleichen, welcher auch Unebenheiten der ggf. passivierten Oberfläche der Wafer-Frontseite folgen kann. Bevorzugt ist ein adhäsives Befestigungsmaterial, dessen Adhäsion zu der Wafer-Frontseite bei höherer Temperatur geringer ist. Die individuelle Ablösung der mechanisch getrennten IC von dem Träger erfolgt vorzugsweise durch mechanisches Abheben unter Überwindung der Adhäsionskraft, wofür bei dem bevorzugten Befestigungsmaterial dieses den IC vorzugsweise über den Trägerkörper erwärmt wird, um die Ablösekraft zu verringern. Zur Ablösung der individuellen IC kann günstigerweise ein Werkzeug nach Art einer Vakuumpinzette eingesetzt werden.
- Vorteilhafterweise werden die mehreren IC eines auf dem Träger befestigten Wafers in der Weise in der Waferebene lateral separiert, dass von der dem Trägerkörper abgewandten Substratrückseite Trenngräben geätzt werden, welche vorteilhafterweise wenigstens bis an oder in das Befestigungsmaterial reichen. Bei der Ätzung der Trenngräben wird unterhalb des Wafers vorteilhafterweise eine laterale Unterätzung im Befestigungsmaterial erzeugt. Dies ermöglicht, das Metall für die Rückseitenmetallisierung und die Durchkontaktierungen nach Fertigstellung auch der Trennngräben ganzflächig abzuscheiden, ohne dass eine Metallisierungsbrücke über die Trenngräben entsteht. Die Metallisierungsschicht ist an den bei den Unterätzungen auftretenden Stufen unterbrochen.
- Gemäß einer besonders vorteilhaften Ausführung können die Durchgangslöcher durch das Substrat und die Trenngräben in einem gemeinsamen Ätzvorgang, insbesondere mit gemeinsamer photolithographischer Ätzmaske und/oder wenigstens teilweise gemeinsamem Ätzmittel hergestellt werden. Hierbei kann vorteilhaft ausgenutzt werden, dass bei der gebräuchlichen Ätzung der Durchgangslöcher die Leiterflächen auf der Frontseite als Ätzstoppschicht wirken und in den Bereichen zwischen benachbarten ICs des Wafers keine Leiterflächen vorgesehen sind, so dass die Ätzung im Bereich der Trenngräben in das Befestigungsmaterial fortschreitet, während sie im Bereich der Durchgangslöcher an den Leiterflächen der Frontseite stoppt. Hieraus resultiert ein besonders einfacher Verfahrensablauf.
- Nach individuellem Abheben der in der Substratebene separierten ICs als Einzelchips von dem Trägerkörper werden die Chips einzeln weiterbehandelt, was beispielsweise Reinigungsvorgänge, insbesondere aber auch Prüfvorgänge mit z.B. optischer Oberflächenprüfung und elektrischer Funktionsprüfung beinhalten kann. Vorteilhafterweise kann der Schritt der optischen Prüfung zugleich der Ausrichtung der Chips in eine definierte Position für die Spitzenkontaktierung zur elektrischen Funktionsprüfung einschließen. Die geprüften Chips können zur Auslieferung an Kunden und/oder zur Zwischenlagerung auf Zwischenträger, welche z.B. als „blue tape" oder „geel pack" gebräuchlich sind, abgelegt oder ohne einen solchen Zwischenschritt gleich in Schaltungsmodule eingebaut werden.
- Die Erfindung ist nachfolgend anhand bevorzugter Ausführungsbeispiele noch eingehend veranschaulicht. Dabei zeigt
-
1 eine Seitenansicht eines Wafers auf einem Träger, -
2 eine bevorzugte Rückseitenbehandlung eines Wafers, -
3 die Behandlung vereinzelter IC. -
1 zeigt in seitlicher Ansicht ein Schnittbild durch einen dielektrischen Trägerkörper TR, beispielsweise einen Saphir, und durch einen Wafer WA, welcher auf der Frontseite FS eines Halbleitersubstrats HS eine Mehrzahl separater integrierter Schaltungen mit Halbleiterbauelementen und metallischen Leiterflächen enthält. - Der Wafer WA ist auf der in
1 nach unten weisenden Frontseite FS mit einer anorganischen Schutzschicht23 bedeckt. Die dem Wafer zugewandte Fläche des Trägerkörpers TR ist mit einem Aufkittmaterial versehen. Der Wafer wird mit der Oberfläche der Schutzschicht23 auf das Aufkittmaterial aufgedrückt und von diesem adhäsiv auf dem Träger TR fixiert. Nach Fixieren des Wafers auf dem Träger wird das Substrat von der dem Träger abgewandten Rückseite her auf die mit unterbrochener Linie angedeutete gewünschte Dicke, insbesondere auf weniger als 100 μm, gedünnt (Pfeile DS), vorzugsweise durch Schleifen. - In
2 wird ausgegangen von einem unverändert auf dem Trägerkörper über das Aufkittmaterial24 fixierten Wafer mit auf die gewünschte Dicke gedünntem Substrat. Der Trägerkörper selbst ist aus Gründen der Übersichtlichkeit in2 nicht mehr mit eingezeichnet. - In
2a) bise) ist jeweils in seitlicher Schnittdarstellung in der linken Bildhälfte ein Ausschnitt mit einem Trennbereich TB zwischen zwei auf einem Wafer benachbarten integrierten Schaltungsbereichen IBN und IBN+1 und in der rechten Bildhälfte ein Ausschnitt aus einem Bereich IBN einer integrierten Schaltung mit Durchkontaktierungen in Durchgangslöcher skizziert. Die Skizzen sind nicht maßstäblich. - Auf der dem Trägerkörper zugewandten Frontseite des gedünnten Substrats
20 ist mit21 die Schaltungsebene mit Leiterflächen22 bezeichnet, welche durch die Schutzschicht23 abgedeckt ist (2a ). - Auf die Rückseite RS des gedünnten Substrats
20 wurde eine Photolackschicht PL aufgebracht und mit ersten Öffnungen25 für Trenngräben im Trennbereich TB und zweiten Öffnungen26 für Durchgangslöcher zu Leiterflächen im Schaltungsbereich IB der einzelnen integrierten Schaltungen strukturiert. - In einem ersten gemeinsamen Ätzschritt werden unter Verwendung der strukturierten Photolackschicht PL im Trennbereich TB Trenngräben
27 und im Schaltungsbereich IB Durchgangslöcher28 durch das Halbleitersubstrat20 freigeätzt. Die Ätzparameter sind so eingestellt, dass die Durchgangslöcher mit schrägen Flanken sich von der Rückseite RS zur Frontseite hin konisch verjüngen. Diese Art, Durchgangslöcher zu ätzen, ist allgemein gebräuchlich. Der Ätzvorgang für die Durchgangslöcher stoppt im Schaltungsbereich IB durch die Wahl des Ätzmittels und die Einstellung der Ätzparameter automatisch an den Leiterflächen22 der Schaltungsebene21 , wogegen im Trennbereich TB, in welchem keine derartigen Leiterflächen vorliegen, der Ätzvorgang bis in die Schutzschicht23 durchgeht (2c ). - Der Ätzvorgang wird in einem zweiten Ätzschritt vorzugsweise unter Wechsel des Ätzmittels und/oder Änderung der Ätzparameter fortgesetzt, wobei vorzugsweise das Substratmaterial nicht weiter abgetragen wird und wobei im Schaltungsbereich IB die Leiterflächen
22 nicht angegriffen werden, hingegen das Material der Schutzschicht23 unter dem Trenngraben27 im Trennbereich TB in einer bis an oder in das Aufkittmaterial24 reichenden Vertiefung entfernt wird. Ätzmittel und Ätzparameter sind so gewählt, dass das Material der Schutzschicht auch lateral unter dem Substrat20 abgetragen wird, so dass durch Unterätzung des Substrats ein Überhang30a entsteht. Gemäß einer bevorzugten Ausführungsform erfolgt die Ätzung der Vertiefung30 in der Schutzschicht23 einschließlich der Überhänge30a zusammen mit der Entfernung der Photolackmaske29 . - Bei der anschließenden ganzflächigen gerichteten Abscheidung der Rückseitenmetallisierung
31 ist durch die Stufen an den Überhängen30a der in die Vertiefung30 auf das Aufkittmaterial abgeschiedene Metallfilm31a gegen die Metallisierung auf Rückseite und Seitenflanken des Substrats20 unterbrochen. In den Durchgangslöchern bildet die Rückseitenmetallisierung31 in gebräuchlicher Weise einen entlang der schrägen Kanten bis zu den Leiterflächen22 durchgehenden Metallfilm, über welchen die derart kontaktierten Leiterflächen22 auf das elektrische Potenzial der Rückseitenmetallisierung31 gelegt werden können. - Die durch die bis zum Aufkittmaterial durchgehenden Trenngräben
27 (einschließlich der Vertiefungen30 ) seitlich separierten integrierten Schaltungen können durch eine senkrecht zur Substratebene wirkende und die Adhäsionskraft des Aufkittmaterials zu der Schutzschicht23 überwindende Ablösekraft individuell von dem Aufkittmaterial gelöst werden. Durch Wahl eines Aufkittmaterials, welches bei Erwärmen eine deutliche Verringerung dieser Adhäsionskraft zeigt, und durch Erwärmen des Aufkittmaterials, vorzugsweise über den Trägerkörper, können die einzelnen Schaltungsanordnungen mit geringer Ablösekraft zur weiteren Behandlung vereinzelt werden. Zum Abheben vom Trägerkörper TR entgegen einer geringen Adhäsionskraft und zur weiteren Handhabung der vereinzelten Schaltungsanordnungen können vorteilhafterweise sogenannte Vakuumpinzetten4 wie in3 schematisch gezeichnet verwandt werden. - Nach Abheben einer Schaltungsanordnung (Chip) IC vom Trägerkörper TR (
3A ) wird in der in3 skizzierten Abfolge von Handhabungsschritten der durch die Vakuumpinzette4 an der Rückseite gehaltene Chip IC gewendet (3B ) und durch einen Lösungsmittelstrahl5 gereinigt (3C ) und anschließend mit Inertgas6 getrocknet (3D ). Eine weitere Vakuumpinzette7 übernimmt den Chip auf der Frontseite (3E ) und legt ihn mit der metallisierten Rückseite auf die geerdete elektrostatische Grundplatte10 (3F ). Der auf der Grundplatte10 elektrostatisch gehaltene Chip wird einer automatischen optischen Kontrolle9 unterzogen (3G ) und dabei vorteilhafterweise durch Drehen und/oder Verschieben der Grundplatte oder auf dieser in der Plattenebene8 definiert justiert und so für eine nachfolgende elektrische Messung11 (3H ) ausgerichtet. - Die die optische und die elektrische Kontrolle passierenden Chips können in eine Lager- oder Versandablage
13 eingesetzt werden (3I ). - Die vorstehend und die in den Ansprüchen angegebenen sowie die den Abbildungen entnehmbaren Merkmale sind sowohl einzeln als auch in verschiedener Kombination vorteilhaft realisierbar. Die Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen fachmännischen Könnens in mancherlei Weise abwandelbar.
Claims (11)
- Verfahren zur Herstellung von monolithisch integrierten Halbleiterschaltungen, welche auf einer Frontseite eines gedünnten Substrats eine Bauelementstruktur und eine metallisierte Substrat-Rückseite sowie elektrische Verbindungen zwischen metallischer Substrat-Rückseite und Leiterflächen auf der Frontseite über Durchgangslöcher durch das Substrat aufweisen, aus einem eine Mehrzahl separater Bauelementstrukturen enthaltenden Wafer, dadurch gekennzeichnet, dass a) der Wafer nach Fertigstellung der frontseitigen Bauelementstrukturen mit der frontseitigen Oberfläche flächig auf einem starren Träger befestigt wird, b) das Substrat auf die gewünschte Dicke gedünnt wird, c) die Durchgangslöcher durch das Substrat und die Trenngräben zwischen den monolithischen Halbleiterschaltungen erzeugt und die Rückseitenmetallisierung einschließlich der elektrischen Verbindungen durch die Durchgangslöcher hergestellt werden, d) die Halbleiterschaltungen individuell von dem starren Träger abgelöst und vereinzelt weiterbearbeitet werden.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zur Befestigung des Wafers auf dem starren Träger ein adhäsives Material verwandt wird.
- Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass ein adhäsives Material mit bei höherer Temperatur geringerer Adhäsion zur frontseitigen Oberfläche des Wafers verwandt wird.
- Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die individuelle Ablösung der Halbleiterschaltungen von dem Träger mechanisch unter Überwindung der Adhäsionskraft des Befestigungsmaterials zur frontseitigen Oberfläche des Wafers vorgenommen wird.
- Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Substrat auf eine Dicke von weniger als 100 μm gedünnt wird.
- Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Trenngräben durch einen photolithographischen Ätzprozess erzeugt werden.
- Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Trenngräben bis an oder in das Befestigungsmaterial geätzt werden.
- Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass in einer frontseitigen Schutzschicht des Wafers eine laterale Unterätzung des Substrats erzeugt wird.
- Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Abscheidung der Rückseitenmetallisierung nach Erzeugung der Trenngräben vorgenommen wird.
- Verfahren nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass für die Herstellung der Durchgangslöcher und der Trenngräben eine gemeinsame photolithographische Maske verwandt wird.
- Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass eine elektrische Funktionsprüfung der Halbleiterschaltungen nach der Vereinzelung vorgenommen wird.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10238444A DE10238444B4 (de) | 2002-08-22 | 2002-08-22 | Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen |
AU2003255302A AU2003255302A1 (en) | 2002-08-22 | 2003-07-26 | Method for the production of individual monolithically integrated semiconductor circuits |
EP03797216A EP1532680A1 (de) | 2002-08-22 | 2003-07-26 | Verfahren zur herstellung von vereinzelten monolithisch integrierten halbleiterschaltungen |
PCT/EP2003/008276 WO2004027859A1 (de) | 2002-08-22 | 2003-07-26 | Verfahren zur herstellung von vereinzelten monolithisch integrierten halbleiterschaltungen |
US10/524,251 US7084047B2 (en) | 2002-08-22 | 2003-07-26 | Method for the production of individual monolithically integrated semiconductor circuits |
TW092122778A TWI233182B (en) | 2002-08-22 | 2003-08-19 | Method for producing separate monolithically integrated semiconductor circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10238444A DE10238444B4 (de) | 2002-08-22 | 2002-08-22 | Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10238444A1 true DE10238444A1 (de) | 2004-03-04 |
DE10238444B4 DE10238444B4 (de) | 2011-05-12 |
Family
ID=31197220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10238444A Expired - Fee Related DE10238444B4 (de) | 2002-08-22 | 2002-08-22 | Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen |
Country Status (6)
Country | Link |
---|---|
US (1) | US7084047B2 (de) |
EP (1) | EP1532680A1 (de) |
AU (1) | AU2003255302A1 (de) |
DE (1) | DE10238444B4 (de) |
TW (1) | TWI233182B (de) |
WO (1) | WO2004027859A1 (de) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004052921A1 (de) * | 2004-10-29 | 2006-05-11 | Infineon Technologies Ag | Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen |
EP1739736A1 (de) * | 2005-06-30 | 2007-01-03 | Interuniversitair Microelektronica Centrum ( Imec) | Verfahren zur Herstellung einer Halbleiteranordnung |
EP1804287A2 (de) * | 2005-12-28 | 2007-07-04 | Sanyo Electric Co., Ltd. | Verfahren zur Herstellung eines Halbleiter-Bauelements |
DE102007035902A1 (de) * | 2007-07-31 | 2009-02-05 | Siemens Ag | Verfahren zum Herstellen eines elektronischen Bausteins und elektronischer Baustein |
US7662670B2 (en) | 2002-10-30 | 2010-02-16 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
US7719102B2 (en) | 2002-06-18 | 2010-05-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
US7919875B2 (en) | 2003-08-06 | 2011-04-05 | Sanyo Electric Co., Ltd. | Semiconductor device with recess portion over pad electrode |
US8105856B2 (en) | 2002-04-23 | 2012-01-31 | Semiconductor Components Industries, Llc | Method of manufacturing semiconductor device with wiring on side surface thereof |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI320963B (en) * | 2006-12-06 | 2010-02-21 | Princo Corp | Method of manufacturing hybrid structure of multi-layer substrates and hybrid structure thereof |
US8637967B2 (en) | 2010-11-15 | 2014-01-28 | Infineon Technologies Ag | Method for fabricating a semiconductor chip and semiconductor chip |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4722130A (en) * | 1984-11-07 | 1988-02-02 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
WO1999025019A1 (en) * | 1997-11-11 | 1999-05-20 | Irvine Sensors Corporation | Method for thinning semiconductor wafers with circuits and wafers made by the same |
WO2001003180A1 (de) * | 1999-07-01 | 2001-01-11 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V. | Verfahren zum vereinzeln eines wafers |
US6215194B1 (en) * | 1998-10-01 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Wafer sheet with adhesive on both sides and attached semiconductor wafer |
US20010005043A1 (en) * | 1999-12-24 | 2001-06-28 | Masaki Nakanishi | Semiconductor device and a method of manufacturing the same |
US20020055238A1 (en) * | 2000-08-31 | 2002-05-09 | Lintec Corporation | Process for producing semiconductor device |
US6448151B2 (en) * | 2000-04-04 | 2002-09-10 | Disco Corporation | Process for producing a large number of semiconductor chips from a semiconductor wafer |
EP1255296A2 (de) * | 2001-04-25 | 2002-11-06 | Filtronic Compound Semiconductor Limited | Verfahren zur Behandlung eines Halbleitersubstrats |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0671045B2 (ja) * | 1987-08-19 | 1994-09-07 | 富士通株式会社 | 半導体チップの分割方法 |
JPH04144245A (ja) * | 1990-10-05 | 1992-05-18 | Mitsubishi Electric Corp | 半導体装置 |
JPH06244277A (ja) * | 1993-02-19 | 1994-09-02 | Toshiba Corp | 半導体装置の製造方法 |
JP3156896B2 (ja) * | 1994-01-28 | 2001-04-16 | 富士通株式会社 | 半導体装置の製造方法およびかかる製造方法により製造された半導体装置 |
US5597767A (en) * | 1995-01-06 | 1997-01-28 | Texas Instruments Incorporated | Separation of wafer into die with wafer-level processing |
JP2002057128A (ja) * | 2000-08-15 | 2002-02-22 | Fujitsu Quantum Devices Ltd | 半導体装置及びその製造方法 |
-
2002
- 2002-08-22 DE DE10238444A patent/DE10238444B4/de not_active Expired - Fee Related
-
2003
- 2003-07-26 WO PCT/EP2003/008276 patent/WO2004027859A1/de not_active Application Discontinuation
- 2003-07-26 US US10/524,251 patent/US7084047B2/en not_active Expired - Fee Related
- 2003-07-26 EP EP03797216A patent/EP1532680A1/de not_active Withdrawn
- 2003-07-26 AU AU2003255302A patent/AU2003255302A1/en not_active Abandoned
- 2003-08-19 TW TW092122778A patent/TWI233182B/zh not_active IP Right Cessation
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4722130A (en) * | 1984-11-07 | 1988-02-02 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
WO1999025019A1 (en) * | 1997-11-11 | 1999-05-20 | Irvine Sensors Corporation | Method for thinning semiconductor wafers with circuits and wafers made by the same |
US6215194B1 (en) * | 1998-10-01 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Wafer sheet with adhesive on both sides and attached semiconductor wafer |
WO2001003180A1 (de) * | 1999-07-01 | 2001-01-11 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V. | Verfahren zum vereinzeln eines wafers |
US20010005043A1 (en) * | 1999-12-24 | 2001-06-28 | Masaki Nakanishi | Semiconductor device and a method of manufacturing the same |
US6448151B2 (en) * | 2000-04-04 | 2002-09-10 | Disco Corporation | Process for producing a large number of semiconductor chips from a semiconductor wafer |
US20020055238A1 (en) * | 2000-08-31 | 2002-05-09 | Lintec Corporation | Process for producing semiconductor device |
EP1255296A2 (de) * | 2001-04-25 | 2002-11-06 | Filtronic Compound Semiconductor Limited | Verfahren zur Behandlung eines Halbleitersubstrats |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8105856B2 (en) | 2002-04-23 | 2012-01-31 | Semiconductor Components Industries, Llc | Method of manufacturing semiconductor device with wiring on side surface thereof |
US7719102B2 (en) | 2002-06-18 | 2010-05-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
US7662670B2 (en) | 2002-10-30 | 2010-02-16 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
US7919875B2 (en) | 2003-08-06 | 2011-04-05 | Sanyo Electric Co., Ltd. | Semiconductor device with recess portion over pad electrode |
DE102004052921A1 (de) * | 2004-10-29 | 2006-05-11 | Infineon Technologies Ag | Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen |
US7442635B2 (en) | 2005-01-31 | 2008-10-28 | Interuniversitair Microelektronica Centrum (Imec) | Method for producing a semiconductor device and resulting device |
US7759701B2 (en) | 2005-01-31 | 2010-07-20 | Imec | Semiconductor device having interconnected contact groups |
EP1739736A1 (de) * | 2005-06-30 | 2007-01-03 | Interuniversitair Microelektronica Centrum ( Imec) | Verfahren zur Herstellung einer Halbleiteranordnung |
EP1804287A2 (de) * | 2005-12-28 | 2007-07-04 | Sanyo Electric Co., Ltd. | Verfahren zur Herstellung eines Halbleiter-Bauelements |
EP1804287A3 (de) * | 2005-12-28 | 2009-10-28 | Sanyo Electric Co., Ltd. | Verfahren zur Herstellung eines Halbleiter-Bauelements |
US7795115B2 (en) | 2005-12-28 | 2010-09-14 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
DE102007035902A1 (de) * | 2007-07-31 | 2009-02-05 | Siemens Ag | Verfahren zum Herstellen eines elektronischen Bausteins und elektronischer Baustein |
Also Published As
Publication number | Publication date |
---|---|
US20050266660A1 (en) | 2005-12-01 |
EP1532680A1 (de) | 2005-05-25 |
TW200408062A (en) | 2004-05-16 |
AU2003255302A1 (en) | 2004-04-08 |
TWI233182B (en) | 2005-05-21 |
WO2004027859A1 (de) | 2004-04-01 |
US7084047B2 (en) | 2006-08-01 |
DE10238444B4 (de) | 2011-05-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1568071B1 (de) | Wafer mit trennschicht und trägerschicht und dessen herstellungsverfahren | |
EP1920461B1 (de) | Verfahren zur erzeugung von durchkontaktierungen in halbleiterwafern | |
DE10164494B4 (de) | Verkapseltes Bauelement mit geringer Bauhöhe sowie Verfahren zur Herstellung | |
DE102012109355B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit einem Prüfprozess | |
DE10315780B4 (de) | Herstellungsverfahren für Halbleitervorrichtungen | |
DE69206868T2 (de) | Einrichtung zum Abziehen eines Abdeckfilms von einem Halbleitersubstrat | |
DE102013112797B4 (de) | Anordnung mit halbleitervorrichtung einschliesslich eines chipträgers, halbleiterwafer und verfahren zum herstellen einer halbleitervorrichtung | |
DE102005021048A1 (de) | Vorrichtung zum Stabilisieren eines Werkstücks bei einer Bearbeitung | |
DE10238444A1 (de) | Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen | |
DE69510714T2 (de) | Mehrschichtige Maske für die Strukturierung von keramischen Materialien | |
DE69420620T2 (de) | Halbleiteranordnung mit einer Durchgangsleitung | |
DE69113743T2 (de) | Verfahren zur produktion von mikrobump-schaltungen für flip-chip-montage. | |
DE102015100491B4 (de) | Vereinzelung von Halbleiter-Dies mit Kontaktmetallisierung durch elektroerosive Bearbeitung | |
DE102015204698A1 (de) | Verfahren zum Teilen eines Wafers | |
DE102017112644A1 (de) | Plasma-zerteilen von siliziumcarbid | |
DE102020200724A1 (de) | Trägerplattenentfernungsverfahren | |
DE102019002710A1 (de) | SOI-Substrat und verwandte Verfahren | |
DE112006003839T5 (de) | Verfahren zur Herstellung eines dünnen Halbleiter-Chips | |
DE102014111977A1 (de) | Trennen von Chips auf einem Substrat | |
DE102013221788A1 (de) | Verfahren zum Herstellen eines Kontaktelements und eines optoelektronischen Bauelements sowie optoelektronisches Bauelement | |
JP2922066B2 (ja) | 半導体装置の製造方法 | |
DE102020206233B3 (de) | Verfahren zum herstellen eines substrats und system zum herstellen eines substrats | |
DE10244077B4 (de) | Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung | |
US6878642B1 (en) | Method to improve passivation openings by reflow of photoresist to eliminate tape residue | |
JPH0645436A (ja) | 半導体基板の貼付方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
8110 | Request for examination paragraph 44 | ||
R020 | Patent grant now final |
Effective date: 20110813 |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20130301 |